DE4000787C2 - Elektrisch loesch- und programmierbare halbleiterspeichervorrichtung - Google Patents

Elektrisch loesch- und programmierbare halbleiterspeichervorrichtung

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Description

Die vorliegende Erfindung bezieht sich auf eine elektrisch lösch- und programmierbare Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1.
Der EEPROM ist ein Nurlesespeicher, der aufgrund der elektrischen Eigenschaften von EEPROM-Zellen in einer Gruppe elektrisch löschbar und programmierbar ist. Als EEPROM-Zellen werden Transistoren vom Foating-Gate-Tunneloxid-Typ (FLOTOX-Typ) verwendet, die durch Belichtung mit ultraviolettem Licht gelöscht werden, oder Floating-Gate-Transistoren vom Blitztyp verwendet. Der Aufbau eines Floating-Gate-Transistors vom Blitztyp ist ähnlich dem des FLOTOX-Transistors hinsichtlich des zweischichtigen Polysilicium-Gate, unterscheidet sich jedoch vom FLOTOX-Transistor dahingehend, daß die Ränder des Source-Bereichs und des Drain-Bereichs das schwimmende (Floating) Gate überlappen, das unter der dünnen Gateoxidschicht liegt.
Der FLOTOX-Transistor, der als EEPROM-Zelle verwendet wird, ist durch Tunnelung von Elektronen programmierbar, die vom Drain durch eine etwa 10-2 µm dicke Tunneloxidschicht zum Floating-Gate driften, und er ist durch Tunnelung von Elektroden löschbar, die vom Floating-Gate durch die etwa10-2 µm dicke Tunneloxidschicht zur Source-Elektrode driften.
Eine grundlegende Technologie bezüglich des erwähnten FLOTOX-Transistors ist in der US-PS 42 03 158 beschrieben.
Betrachtet man eine Gruppe, die FLOTOX-Transistoren verwendet, wird eine hohe Spannung allen Drains einschließlich den unerwünschten Drains zugeführt, da die Drains durch eine gemeinsame Bitleitung miteinander verbunden sind. Daher wird ein weiterer Transistor, Auswahltransistor genannt, dazu verwendet, nur die erwünschten Zellen auszuwählen. Dementsprechend werden in der EEPROM-Vorrichtung, die FLOTOX-Transistoren als Speicherzellen verwendet, zwei Transistoren für ein Bit oder eine Zelle erforderlich, so daß die Herstellung einer integrierten EEPROM-Vorrichtung hoher Integrationsdichte schwierig ist.
Andererseits hat der oben beschriebene Floating-Gate-Transistor vom Blitztyp einen Aufbau, bei welchem die Ränder eines Sourcebereichs und eines Drainbereichs ein Floating-Gate überlappen, wobei sich eine dünne Tunneloxidschicht dazwischen befindet, wie in den Fig. 1A bis 1D dargestellt.
Fig. 1A zeigt eine Draufsicht auf den Floating-Gate-Transistor vom Blitztyp. Die Fig. 1D und 1C sind Querschnittdarstellungen längs der Linie b-b′ bzw. c-c′ von Fig. 1A, und Fig. 1D ist ein Äquivalenzschaltbild. In Fig. 1A sind ein Source-Diffusionsbereich 52, der Sourcebereich 54 und Drainbereich 56, ein Floating-Gate 58 aus Polysilicium, ein Steuergate 60 aus Polysilicium und ein Kanalbereich 64, der durch den Sourcebereich 54 und den Drainbereich 56 begrenzt ist, dargestellt.
In Fig. 1B sind ein Halbleitersubstrat 50, der Source- Diffusionsbereich 52, der Sourcebereich 54, der Drainbereich 56, das Steuergate 60 aus Polysilicium, das Floating-Gate 58 aus Polysilicium, der Kanalbereich 64, eine Tunneloxidschicht 62 zwischen dem Kanalbereich 64 und dem Floating-Gate 58 und eine dielektrische Oxidschicht 66 zwischen dem Steuergate 60 und dem Floating-Gate 58 dargestellt.
In Fig. 1C sind das Halbleitersubstrat 50, der Source- Diffusionsbereich 52, die Tunneloxidschicht 62, das Steuergate 60, das Floating-Gate 58 und die dielektrische Oxidschicht zwischen dem Steuergate 60 und dem Floating-Gate 58 dargestellt.
Fig. 1D ist ein Äquivalenzschaltbild des Floating-Gate- Transistors vom Blitztyp, wobei eine kapazitive Kopplung 70 zwischen dem Steuergate 60 und dem Floating-Gate 58, die kapazitive Kopplung 76 zwischen dem Floating-Gate 58 und dem Sourcebereich 54, die kapazitive Kopplung 72 zwischen dem Floating-Gate 58 und dem Drainbereich 56 und die kapazitive Kopplung 74 zwischen dem Floating-Gate 58 und dem Kanalbereich 64 dargestellt sind.
Bezugnehmend nun auf Fig. 1B werden das Löschen, Programmieren und Lesen des EEPROM, der aus den Floating-Gate-Transistoren vom Blitztyp gebildet wird, erläutert.
Wenn der Floating-Gate-Transistor vom Blitztyp als Speicherzelle verwendet wird, ist die Löschleitung mit dem Sourcebereich 54 verbunden, eine Bitleitung mit dem Drainbereich 56 verbunden und eine Wortleitung mit dem Steuergate 60 verbunden.
Der Löschbetrieb des EEPROM wird dadurch erzielt, daß das Potential der Source 54 (oder die Löschleitung) auf 12 Volt angehoben, die Steuerelektrode (oder die Wortleitung) geerdet wird und das Drain 56 (oder die Bitleitung) schwimmen (Floating) gelassen wird. Aufgrund des Fowler-Nordheim-Tunnel-Effekts driften Elektronen vom Floating-Gate 58 zur Source 54 durch die Tunneloxidschicht 62. Zu diesem Zeitpunkt ist die Schwellenspannung des Transistors auf etwa 1 bis 2 V vermindert.
Der Programmierbetrieb wird dadurch erzielt, daß eine hohe Spannung an das Drain 56 der Zelle gelegt wird. In der Praxis wird dies dadurch ausgeführt, daß etwa 7 V an den Drainbereich 56 und 12 V an das Steuergate 60 gelegt werden, während heiße Elektroden in dem Sperrschichtbereich erzeugt werden, der sich zwischen dem Drain 56 und den Kanal 64 befindet, und diese werden zum Floating-Gate injiziert, wodurch die Schwellenspannung des Transistors auf 6 bis 7 V ansteigt.
Andererseits wird der Lesebetrieb dadurch eingerichtet, daß 5 V an das Steuergate 60 angelegt und 1,5 V an den Drainbereich 56 angelegt werden und dann der Kanalstrom ermittelt wird, der vom Drain 56 einer programmierten Zelle oder einer gelöschten Zelle zur Source 54 fließt.
Im Falle der Verwendung eines solchen Floating-Gate-Transistors vom Blitztyp wird nur ein Transistor für ein Bit benötigt, und alle Zellen sind gleichzeitig löschbar, anders als bei der Gruppe, die die FLOTOX-Transistoren verwendet. Eine solche Gruppe des EEPROM, das Transistoren vom Blitztyp als Zellen verwendet, ist in der US-PS 46 98 787 beschrieben.
Diese Druckschrift ist beispielhaft für die Technik, bei der Speicherzellen in einer Gruppe blockweise oder byteweise löschbar sind. Dies ist in den Fig. 2, 3 und 4 dargestellt, wobei Fig. 2 ein Schema aller Speicherzellen der genannten Druckschrift sind, Fig. 3 ein inneres Schaltbild von Fig. 2 bei der Ausführung der blockweisen Löschung und Fig. 4 ein inneres Schaltbild einer anderen Ausführungsform gemäß der Druckschrift bei der Ausführung byteweiser Löschung darstellen.
Bezugnehmend auf einen Aufbau des EEPROM-Chip der genannten Druckschrift gemäß Fig. 2 sind Seiten PG₁-PGN auf der linken Seite eines Reihenadreßdekoders 81 angeordnet, der sich in der Mitte des Chip befindet, und Seiten PGN+1-PG2N sind auf der rechten Seite des Reihenadreßdekoders 81 angeordnet, und jede der Seiten PG1-PG2N besitzt eine Vielzahl von Spaltenleitungen, eine Vielzahl von Wortleitungen und eine Vielzahl von Zellen, die mit diesen Leitungen verbunden sind. Die Anzahl der Zellen erhält man durch Multiplikation der Anzahl der Spaltenleitungen mit der Anzahl der Wortleitungen.
Die Spaltenleitungen einer Seite sind gemeinsam mit einer der Eingabe/Ausgabe-Leitungen (I/O-Leitungen) eines Spaltenadreßdekoders 83 verbunden. Wenn die Anzahl der Seiten 2n ist, dann ist die Anzahl der I/O-Leitungen des Spaltenadreßdekoders 83 gleich 2n und sind mit I/O₁, I/O₂, . . . I/O2N bezeichnet. Zu diesem Zeitpunkt ist I/O₁ mit der gemeinsamen Spaltenleitung von PG₁ verbunden, I/O₂ mit der gemeinsamen Spaltenleitung von PG₂ und I/O2N mit der gemeinsamen Spaltenleitung PG2N. Die I/O-Leitungen vom Spaltenadreßdekoder 83 für die Spaltenauswahl und eine gemeinsame Löschleitung 11 für den Löschbetrieb sind mit allen Seiten verbunden.
Die Fig. 3 und 4 sind Ausführungsformen von Fig. 2, die die Formation einer Gruppe der Speicherzellen darstellen. In den Fig. 3 und 4 ist zur Vereinfachung der Beschreibung die Anzahl der I/O-Leitungen gleich 8.
Die Zellen in der in Fig. 3 dargestellten Gruppe sind blockweise löschbare EEPROM-Zellen. Die Steuergates der Zellen in einer Reihe sind gemeinsam mit der Wortleitung derselben Reihe verbunden. Die Drains der Zellen in einer Spalte sind gemeinsam mit der Bitleitung (oder I/O-Leitung) derselben Spalte verbunden. Die Sources der Zellen in einer Reihe sind gemeinsam mit der gemeinsamen Source-Leitung derselben Reihe verbunden. Da die Löschleitung 11 gemeinsam mit all den gemeinsamen Sourceleitungen CS1-CSK verbunden ist, wird eine Löschspannung an alle gemeinsamen Sourceleitungen CS1-CSK durch die Löschleitung 11 zugeführt.
Fig. 4 zeigt eine Gruppe von EEPROM-Zellen, die byteweise löschbar ist. Die Steuergates der Zellen in einer Reihe sind gemeinsam mit der Wortleitung derselben Reihe verbunden. Die Drains der Zellen in einer Spalte sind gemeinsam mit der Bitleitung derselben Spalte verbunden. Die Sources der Zellen in einer Reihe sind gemeinsam mit der gemeinsamen Sourceleitung derselben Reihe verbunden. Die Gruppe in Fig. 4 unterscheidet sich von der Gruppe in Fig. 3 dahingehend, daß die N-Kanal- MOS-Transistoren, die jeweils am rechten Ende einer jeden Reihe angeordnet sind, für den byteweisen Löschbetrieb verwendet werden. Die Sources der N-Kanal- MOS-Transistoren sind jeweils mit den entsprechenden gemeinsamen Sourceleitungen verbunden, und die Gates dieser Transistoren sind jeweils mit den entsprechenden Wortleitungen verbunden, während die Drains aller genannten Transistoren gemeinsam mit der Löschleitung 11 verbunden sind. Das heißt, in der Gruppe nach Fig. 3 werden, wenn die Löschspannung über die Löschleitung 11 an alle gemeinsamen Sourceleitungen in einem Block angelegt wird, alle Zellen in einem Block gleichzeitig gelöscht. In der Anordnung nach Fig. 4 wird jedoch die Löschspannung über die Löschleitung 11 nur an eine ausgewählte gemeinsame Sourceleitung angelegt, so daß Zellen nur in einer Reihe gleichzeitig gelöscht werden.
Da der Löschvorgang dadurch erzielt wird, daß eine hohe Spannung an die Löschleitung 11 angelegt wird und alle Wortleitungen geerdet werden, werden alle Speicherzellen eines Chip gleichzeitig gelöscht, was zur Folge hat, daß unerwünschte Zellen gelöscht werden. Wenn nämlich eine hohe Spannung an die Löschleitung 11 angelegt wird, dann hat sich die Source 54 in Fig. 1B innerhalb des Source- Diffusionsbereiches 52 in Fig. 1B ohne gegenseitige Trennung ausgebildet. Das Löschen aller Speicherzellen tritt daher gleichzeitig auf. In diesem Falle wird die Zugriffszeit zu allen Speicherzellen verzögert, weil Widerstände entsprechender Erdungsteile entsprechend der Zunahme der Drainspannung, die die Zugriffszeit der Speicherzellen steuert, zunehmen. Da es schwierig ist, alle Speicherzellen unter gleichen Bedingungen herzustellen, sind die Zugriffszeiten zu allen Speicherzellen einander nicht gleich. In diesem Falle wird die Gesamtzeit, die für den Zugriff zu allen Speicherzellen erforderlich ist, durch die längste Zugriffszeit bestimmt. Wenn beispielsweise die Zugriffszeit zu einer der Speicherzellen 100 ns beträgt, und die Zugriffszeit zu einer anderen Speicherzelle 140 ns ist, dann ist die Gesamtzugriffszeit, die für den Zugriff zu den beiden Speicherzellen erforderlich ist, gleich 140 ns.
Man muß daher eine Steigerung des Parasitärwiderstandes aufgrund hoher Speicherdichte der Speichervorrichtung und der Zugriffszeit der Speicherzellen in Betracht ziehen.
Aus US-A-4 698 787 ist ein EEPROM bekannt, dessen Speicher­ matrix aus Speicherzellen aufgebaut ist, die jeweils nur einen Floating-Gate-Transistor aufweisen. Die Floating- Gate-Transistoren der Speichermatrix sind dabei entweder nur alle gemeinsam (Fig. 5B) oder byteweise (Fig. 5D) lösch­ bar. Aus IEEE Journal of Solid-State-Circuits, Vol. SC - 22, No. 5, Oktober 1987, S. 684-692, ist ein EEPROM bekannt, bei dem mehrere Bytes parallel programmierbar sind, wodurch die Gesamtprogrammierzeit verkürzt werden kann. Jede Speicher­ zelle wird dabei von zwei Transistoren gebildet.
Aus EP-A2-0 214 705 ist ein EPROM bekannt, bei dem der Speicher in Blöcke unterteilt ist, welche für Testzwecke parallel programmierbar sind, wodurch die notwendige Test­ zeit reduziert werden kann.
Es ist die Aufgabe der vorliegenden Erfindung, eine elek­ trisch lösch- und programmierbare Halbleiterspeicher­ vorrichtung anzugeben, bei der die Zugriffszeiten sehr kurz sind.
Diese Aufgabe wird durch die Kombination der Merkmale des Patentanspruchs 1 gelöst.
Vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der Unteransprüche.
Gegenüber dem aus US-A-4 698 787 bekannten EEPROM weist das erfindungsgemäße EEPROM also eine in Seiten unterteilte Speichermatrix auf. Die einzelnen Seiten der Speichermatrix können über eine Löschauswahlschaltung ausgewählt und je­ weils einzeln gelöscht werden. Die Bit-Leitung jeder Seite sind in Gruppen unterteilt und werden von einer Auswahl­ schaltung einzeln ausgewählt. Über die Auswahlschaltung sind die einzelnen Bit-Leitungen einer Gruppe zum byteweisen Programmieren oder Lesen mit einer entsprechenden Anzahl von Datenleitungen verbindbar. Die Einteilung der Gruppen er­ folgt dabei in der Weise, daß die während des Programmierens von den Sourceanschlüssen der ausgewählten Transistoren über die gemeinsame Löschleitung nach Masse abfließende Ströme zu gleichmäßigen Spannungsabfällen zwischen den Source­ anschlüssen der angewählten Transistoren und Masse führen.
Durch das Ausmitteln der parasitären Spannungsabfälle, die zwischen ausgewählten Speicherzellen und Masse auftreten, wird verhindert, daß einzelne Speicherzellen besonders hohe Spannungsabfälle und damit besonders lange Zugriffszeiten aufweisen. Dies ist wichtig, da die Gesamtzugriffszeit von der Speicherzelle mit der längsten Zugriffszeit bestimmt wird.
Die Erfindung wird nachfolgend unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert. Es zeigt
Fig. 1A eine Draufsicht auf einen Floating-Gate- Transistor vom Blitztyp;
Fig. 1B eine Querschnittdarstellung längs der Linie b-b′ von Fig. 1A;
Fig. 1C eine Querschnittdarstellung längs der Linie c-c′ von Fig. 1A;
Fig. 1D eine Äquivalenzschaltung eines Floating-Gate- Transistors vom Blitztyp;
Fig. 2 ein Schema einer konventionellen Gruppe;
Fig. 3 eine innere Schaltung von Fig. 2;
Fig. 4 ein Schaltbild einer anderen konventionellen Speichergruppe;
Fig. 5 ein Schema einer Gruppe nach der vorliegenden Erfindung;
Fig. 6 ein inneres Schaltbild einer Ausführungsform von Fig. 5;
Fig. 7 ein inneres Schaltbild einer weiteren Ausführungsform von Fig. 5;
Fig. 8 Löschwählschaltung nach der vorliegenden Erfindung;
Fig. 9 Zeitdiagramme entsprechend der vorliegenden Erfindung;
Fig. 10A eine Schaltung, die den Anhebeeffekt der Erdungsspannung gemäß dem Stand der Technik zeigt, und
Fig. 10D bis 10C Schaltbilder, die den Anhebeeffekt der Erdspannung gemäß der vorliegenden Erfindung zeigen.
Fig. 5 zeigt ein Schema der Gruppe nach der vorliegenden Erfindung. Dabei ist als Beispiel die Anzahl der Eingangs/Ausgangs-Anschlüsse gleich 8. In Fig. 5 haben die Seiten PG1-PGN erste vier I/O-Anschlüsse I/O₁-I/O₄ und sind auf der linken Seite eines Reihenadreßdekoders 100 angeordnet, und die Seiten PGN+1-PG2N, die die übrigen vier I/O-Anschlüsse I/O₅-I/O₈ haben, sind auf der rechten Seite des Dekoders 100 angeordnet.
Jede Seite mit einer Matrixstruktur besitzt K Wortleitungen (oder Reihenleitungen), I Spaltenleitungen und I Y-Gate-Einrichtungen YG1-YG2N, die eine der Seiten PG1-PG2N auswählen, und sind direkt mit dem Ausgang eines Spaltendekoders 200 verbunden. Jeder Ausgang von den Löschwählschaltungen 400 ist mit der entsprechenden Seite gekoppelt, und entsprechende Eingänge der Löschwählschaltungen 400 sind gemeinsam mit der Löschleitung 111 verbunden, um mit der Löschspannung versorgt zu werden.
Fig. 6 zeigt die Gruppe der ersten Seite PG₁ mit acht Spalten Leitungen (I/O-Leitungen oder Bitleitungen) in Fig. 5. Die innere Schaltung von Fig. 6, bestehend aus 8×K Transistoren MC11-MCK8 vom Blitztyp enthält:
Acht gemeinsame Bitleitungen BL₁-BL₈ oder acht Spaltenleitungen, die mit vier I/O-Anschlüssen I/O₁, I/O₂, I/O₃, I/O₄ durch zwei Bitleitungen verbunden sind, einen I/O-Anschluß, und jede von ihnen ist mit der Drainverbindung der Zellen in einer entsprechenden Spalte verbunden;
K-Wortleitungen WL1-WLK, wobei jede Leitung gemeinsam mit den Gates in einer entsprechenden Reihe verbunden ist;
Y-Gateeinrichtungen YG₁ mit acht Transistoren, von denen die Gates mit zwei Leitungen vom Spaltenadreßdekoder 200 verbunden sind, zum Auswählen von erwünschten Bitleitungen und zum Übertragen von Daten durch die Datenleitungen DL₁-DL₄ in die Speicherzellen in den ausgewählten Bitleitungen durch Betreiben der Transistoren in den Y-Gateeinrichtungen; und
eine Löschwählschaltung 400 zum Zuführen einer Löschspannung VER zu den gemeinsamen Sourceleitungen CS1-CSK aller Speicherzellen MC11-MCK8 über die Löschleitung 41.
Fig. 7 zeigt die innere Schaltung der ersten Seite PG₁ von Fig. 5 im Falle, daß eine Seite 16 gemeinsame Spaltenleitungen (oder Bitleitungen) hat. Obgleich die Anzahl der gemeinsamen Bitleitungen in Fig. 6 gleich acht ist, beträgt sie in Fig. 7 gleich sechzehn. Darüber hinaus sind vier Bitleitungen gemeinsam mit einem der I/O-Anschlüsse in Fig. 7 verbunden. Dementsprechend hat die Y-Gateeinrichtung vier Leitungen Yi, Yj, Yk, Yl vom Spaltenadreßdekoder 200. Der Ausgang dieser Löschwählschaltung 400 liefert die Löschspannung an die gemeinsamen Sourceleitungen.
Fig. 8 zeigt das innere Schaltbild der Löschwählschaltung 400 nach den Fig. 6 und 7.
Die Löschwählschaltung 400 enthält:
eine logische Torschaltung 410, deren zwei Eingangsanschlüsse das Löschermöglichungstaktsignal QER und ein Signal vom Spaltenadreßdekoder 200 erhalten, um ein Signal auszugeben, das den Löschbetrieb ermöglicht;
einen Durchlaßtransistor 420, dessen Gate mit dem Anschluß der Stromversorgungsspannung verbunden ist und dessen Source mit dem Ausgangsanschluß der logischen Torschaltung 410 verbunden ist, um den Ausgang der logischen Torschaltung 410 ohne Verschlechterung durchzulassen;
eine Toreinrichtung 440 zum Abgeben einer Löschspannung VER an eine der gemeinsamen Sourceleitungen CS1-CSK in Fig. 6 oder Fig. 7 nur dann, wenn das Löschen durch die logische Torschaltung 410 ermöglicht ist; und
einen Transistor 430 zum Stabilisieren der Ausgangsspannung der Toreinrichtung 440, wobei das Gate des Transistors 430 mit dem Anschluß 441 der Gateeinrichtung 440 und seine Source und Drain mit dem Anschluß 431 bzw. der Löschspannungsquelle VER verbunden sind.
Fig. 9 ist ein Zeitdiagramm, das den Löschbetrieb gemäß der vorliegenden Erfindung zeigt. In Fig. 9 ist ADDR ein Zeitdiagramm eines äußeren Adreßsignals, WEX ein Schreibermöglichungssignal, QER ein Löschermöglichungssignal, VWDL eine Spannungsamplitude auf einer Wortleitung, YS ein Signal einer ersten Y-Gateeinrichtungsleitung Yi oder ein Signal auf einer zweiten Y-Gateeinrichtungsleitung Yj, VERA eine Löschspannung, die in eine Löschwählschaltung eingegeben wird, VSL eine Spannungsamplitude der ausgewählten Löschleitung, VUSL eine Spannungsamplitude einer nicht ausgewählten Löschleitung. Die Bezugszeichen 90-95 in Fig. 9 sind zum besseren Verständnis des Zusammenhangs zwischen den Kurven angegeben.
Die Fig. 10B und 10C sind Diagramme, die den Stromfluß durch die Zellen in einer Reihe zeigen, wenn die Erdungsspannung den Zellen in derselben Reihe zugeführt wird, um den Programmierungs- oder Lesebetrieb auszuführen.
Die vorliegende Erfindung wird nun unter Bezugnahme auf die obengenannten Zeichnungen erläutert.
Da der Aufbau der Gruppen in den Fig. 6 und 7 mit Ausnahme der Größe einer Seite identisch ist, werden der Lösch- und Programmierbetrieb nach der vorliegenden Erfindung unter Bezugnahme nur auf Fig. 6 erläutert.
Zunächst wird der Löschbetrieb beschrieben. Der Löschbetrieb, dem der Programmierbetrieb vorausgeht, kann an allen Zellen im Chip wie auch an den Zellen in einer ausgewählten Seite ausgeführt werden. Elektrisches Löschen des Speichers ist das Einschreiben einer binären Date "1" in die Zellen der ausgewählten Seite oder in alle Zellen, während Elektronen des schwimmenden Gate entladen werden. Dabei befinden sich die Drains der Zellen MC11-MCK8, die mit allen Bitleitungen BL₁-BL₈ verbunden sind, in einem schwimmenden (floatenden) Zustand, und alle Wortleitungen WL1-WLK sind geerdet. Um hier eine Löschspannung VER an die Sources anzulegen, liefert die Löschwählschaltung 400, die der ersten Seite PG₁ entspricht, eine Löschspannung VER über die Löschleitung 41 an die gemeinsamen Sourceleitungen CS1-CSK. Der Löschbetrieb wird dadurch ausgeführt, daß die Löschspannung VER an die gemeinsamen Sourceleitungen CS1-CSK gelegt wird. In diesem Falle driften aufgrund des Fowler-Nordheim-Tunneleffekts Elektronen durch eine dünne Gateoxidschicht vom floatenden Gate 58 zur Source 54 aufgrund der hohen Spannung von 12 V, die an die Source 54 in Fig. 1B angelegt wird, wie oben erwähnt. Der Löschbetrieb bewirkt, daß die Schwellenspannung der Zelle, die ein EMOS-Transistor ist, auf etwa 1 bis 2 V herabgesetzt wird.
Der Löschbetrieb wird nun noch genauer unter Bezugnahme auf die Löschwählschaltung 400 in Fig. 8 und das Zeitdiagramm von Fig. 9 erläutert. Die Löschwählschaltung 400 dient dem Ermöglichen und Sperren des Löschbetriebes in Übereinstimmung mit den logischen Zuständen des Löschermöglichungstaktsignals QER. Wie man aus der Schaltung von Fig. 8 erkennt, sendet die Gateeinrichtung 440 die Löschspannung VER an die Zellen in jeder Reihe über die Löschleitung 41 nur dann, wenn QER sich in logisch hohem Zustand befindet.
Im Falle, daß der Löschbetrieb nicht erforderlich ist, hat das Löschermöglichungstaktsignal einen logisch niedrigen Zustand, während das Schreibermöglichungssignal WEX in Fig. 9 logisch hoch ist, so daß die Löschspannungsamplitude VERA der Löschwählschaltung als ein Pegel von VCC gehalten wird. Da das Löschermöglichungstaktsignal QER logisch niedrig ist, ist der Ausgang der Gateeinrichtung 440 logisch niedrig. Dementsprechend hält die Löschleitung 41 ein Potential von 0 V.
Andererseits, wenn der Seitenlöschbetrieb gefordert wird, d. h. wenn das Schreibermöglichungssignal auf einen logisch niedrigen Pegel abfällt, geht das Löschermöglichungstaktsignal QER vom logisch niedrigen zum logisch hohen Zustand über, und die Spannungsamplitude VWDL auf den Wortleitungen WLk1-WLk4 wird in einem logisch niedrigen Zustand gehalten. Der logisch hohe Zustand des Löschermöglichungssignals QER bewirkt, daß die Gateeinrichtung 440 die Löschspannung VER abgibt. Da das Y-Gate-Einrichtungssignal 83 in der nicht gewählten Seite jedoch in logisch niedrigem Zustand ist, führt die Gateeinrichtung 440 ein Potential von 0 V zur Löschleitung 441. Ein logisch niedriger Zustand des Ausgangs der Gateeinrichtung schaltet den Spannungsstabilisierungstransistor 430 ein, der bewirkt, daß die Gateeinrichtung 440 weiterhin in logisch niedrigem Zustand an ihrem Ausgang verbleibt. Wenn der Löschbetrieb ausgeführt wird, geht die Löschspannungsamplitude VERA, die der Löschwählschaltung zugeführt wird, von einem Pegel von VCC 93 in Fig. 9 auf einen Pegel hinauf von 12-13 V. Gleichzeitig wird die Spannungsamplitude VSL der ausgewählten Löschleitung durch das Adreßsignal ADDR logisch hoch. Die Spannungsamplitude VUSL der ausgewählten Löschleitung in der ausgewählten Seite erreicht daher einen hohen Pegel von 12 bis 13 V, während die Spannungsamplitude VUSL der nicht gewählten Löschleitung ein Potential von 0 V beibehält. Mit anderen Worten, der Seitenlöschbetrieb wird über die ausgewählte Seite ausgeführt.
Der Fachmann erkennt, daß bei dem oben erläuterten Löschbetrieb der Durchlaßtransistor 420 einen logisch hohen Zustand am Verbindungspunkt 431 erzeugt, wenn der Ausgang der logischen Torschaltung 410 sich in logisch hohem Zustand befindet, und versetzt den Ausgang der Toreinrichtung 440 in einen logisch niedrigen Zustand, wonach der Verbindungspunkt 431 denselben logischen Zustand einnimmt, wie ein vergangener logisch hoher Zustand, weil der Transistor 430 durch den Verbindungspunkt 441 in logisch niedrigem Zustand wieder eingeschaltet wird, und der Durchlaßtransistor 420 zwischen dem Ausgang der logischen Torschaltung 410 und dem Verbindungspunkt 431 liegt, um den Ausgang der logischen Torschaltung 410 zur Toreinrichtung 440 ohne Verschlechterung zu übertragen. Andererseits sind, wie man aus Fig. 6 erkennen kann, alle Sources mit der gemeinsamen Löschleitung 41 über die gemeinsamen Sourceleitungen verbunden. Jede Seite hat jedoch unabhängig ihre eigene Löschleitung, so daß nur eine ausgewählte Seite löschbar ist. Da die gemeinsamen Sourceleitungen CS1-CSK darüber hinaus mit der Löschleitung 41 in zusammengefaßter Weise verbunden sind, kann die Chipfläche auf ein Minimum reduziert werden.
Nachfolgend wird der Programmierbetrieb des Speichers beschrieben. Wie oben erwähnt, ist die EEPROM-Vorrichtung vom Blitztyp nach der vorliegenden Erfindung byteweise programmierbar. Wie man aus der Schaltung von Fig. 6 sieht, sind die Drains der Zellen in einer Spalte gemeinsam mit einer Bitleitung in derselben Spalte verbunden und werden nicht durch die anderen Bitleitungen beeinflußt, so daß die Zellen nur eines Bytes gleichzeitig durch die Y-Gate-Einrichtung YG₁ ausgewählt werden, d. h. die Byte-Programmierung erzielt wird. Die Y-Gate-Einrichtung YG₁, die die NMOS-Transistoren ST₁₀, ST₂₂, ST₃₁, ST₄₂, ST₁₁, ST₂₁, ST₃₂, ST₄₁ einschaltet, die mit ihren Gates mit den Wählleitungen Yi, Yj von dem Spaltenadreßdekoder 200 verbunden sind, bewirkt, daß eingegebene Daten von den Datenleitungen DL₁, DL₂, DL₃, DL₄ in die Bitleitungen BL₁, BL₄, BL₅, BL₈ oder die Bitleitungen BL₂, BL₃, BL₆, BL₇ gehen, die jeweils mit den NMOS-Transistoren verbunden sind. Wenn das Signal der ersten Wählleitung Yi sich in logisch hohem Zustand befindet und das Signal der zweiten Wählleitung Yj in logisch niedrigem Zustand ist, werden die vier NMOS-Transistoren ST₁₀, ST₂₂, ST₃₁, ST₄₂, deren Gates gemeinsam mit der ersten Wählleitung Yi verbunden sind, eingeschaltet, und die Zellen MC11-MCK₁, MC14-MCK4, MC15-MCK5, MC18-MCK8, deren Drains mit den Bitleitungen BL₁, BL₄, BL₅, BL₈ verbunden sind, sind programmierbar.
Umgekehrt, im Falle, daß das Signal der ersten Wählleitung Yi sich in logisch niedrigem Zustand befindet und das Signal der zweiten Wählleitung Yj logisch hoch ist, werden die übrigen vier NMOS-Transistoren ST₁₁, ST₂₁,ST₃₂, ST₄₁, deren Gates gemeinsam mit der zweiten Wählleitung Yj verbunden sind, eingeschaltet, und die Speicherzellen MC12-MCK2, MC13-MCK3, MC16-MCK6, MC17-MCK7, deren Drains mit den Bitleitungen BL₂, BL₃, BL₆, BL₇ verbunden sind, sind programmierbar. Zu diesem Zeitpunkt wird eine hohe Spannung von etwa 12 V an das Steuergate 60 der programmierten Speicherzelle über die damit verbundene Wortleitung gelegt, und die Source 54 wird aufgrund des Löschwählsignals geerdet. Sodann werden die im Kanalbereich 64 befindlichen heißen Elektronen in das Floating Gate 58 aufgrund des Lawinendurchbruchs injiziert, was zur Folge hat, daß die Schwellenspannung der Zelle auf einen Pegel von 6-7 V geht. Mit anderen Worten, Binärdaten "0" werden in die ausgewählten Bitleitungen geschrieben.
Der Lesebetrieb wird dadurch eingerichtet, daß ein Potential von 5 V an das Steuergate 60 gelegt wird und ein Potential von 1,5 V an das Drain 56 gelegt wird. Zu diesem Zeitpunkt fließt Strom von den Drains 56 zu den Sources 54 der gelöschten Zelle oder der programmierten Zelle durch den Kanal. Die Gruppe der EEPROM-Zellen, die in Fig. 7 dargestellt ist, bildet eine Schaltung mit im dargestellten Falle 16 Spaltenleitungen (oder Bitleitungen) pro Seite. Jede der I/O-Leitungen I/O₁, I/O₂, I/O₃, I/O₄ spaltet sich in 4 Leitungen auf, und die aufgespalteten 16 I/O-Leitungen entsprechen jeweils den 16 Bitleitungen BL₁-BL₁₆. Die Y-Gate-Einrichtung YG₁ hat vier Wählleitungen Yi, Yj, Yk, Yl, und die Löschleitung 41 ist in zwei aufgeteilt. Diese zwei Löschleitungen sind gemeinsam mit den gemeinsamen Sourceleitungen CS1-CSK verbunden, wobei eine der zwei Leitungen zwischen den zwei Bitleitungen BL₄ und BL₅ liegt und die andere zwischen den Bitleitungen BL₁₂ und BL₁₃ liegt.
Die Lösch- und Programmierbetriebe in der Speichergruppe von Fig. 7 sind dieselben wie in der Speichergruppe nach Fig. 6. Die Fig. 6 und 7 zeigen, daß die Anordnung von I/O-Anschlüssen (oder Leitungen) in der Zellengruppe im Vergleich zu Speichergruppen konventioneller Art sehr unterschiedlich ist. In Fig. 6 sind die zwei Bitleitungen dem einen I/O-Anschluß zugeordnet. Daher sind die acht Bitleitungen BL₁-BL₈ mit den vier I/O-Anschlüssen durch zwei Bitleitungen pro I/O-Anschluß verbunden. Wenn das Signal der ersten Wählleitung Yi auf hohem Potential während der Programmierung gehalten wird, werden die Bitleitungen BL₁(I/O₁), BL₄(I/O₂), BL₅(I/O₃), BL₈(I/O₄) gewählt. Wenn das Signal auf der zweiten Wählleitung Yj auf einem hohen Potential gehalten wird, dann werden die Bitleitungen BL₂(I/O₁), BL₃(I/O₂), BL₆(I/O₃), BL₇(I/O₄) gewählt.
In Fig. 7 verzweigt sich jedoch jeder der I/O-Anschlüsse I/O₁, I/O₂, I/O₃, I/O₄ in vier Leitungen. Wenn das Signal der ersten Wählleitung Yi auf einem hohen Potential während der Programmierung gehalten wird, werden die Bitleitungen BL₁(I/O₁), BL₅(I/O₂), BL₉(I/O₃), BL₁₃(I/O₄) ausgewählt. Wenn das Signal der zweiten Wählleitung Yj auf einem hohen Potential gehalten wird, werden die Bitleitungen BL₂(I/O₁), BL₆(I/O₂), BL₁₀(I/O₃), BL₁₄(I/O₄) gewählt. Wenn das Signal der dritten Wählleitung Yk auf hohem Potential gehalten wird, werden die Bitleitungen BL₃(I/O₁), BL₇(I/O₂), BL₁₁(I/O₃), BL₁₅(I/O₄) gewählt. Wenn das Signal der vierten Wählleitung Yl auf hohem Potential gehalten wird, werden die Bitleitungen BL₄(I/O₁), BL₈(I/O₂), BL₁₂(I/O₃), BL₁₆(I/O₄) gewählt. In anderen Seiten PG2-PG2N sowie in der ersten PG₁, die als Beispiel dargestellt ist, sind die I/O-Anschlüsse ebenfalls in der beschriebenen Weise angeordnet.
Aus der Anordnung der I/O-Anschlüsse ist bekannt, daß die I/O-Anschlüsse (oder Bitleitungen) in einer Seite in Symmetrie oder Balance ausgewählt werden, wenn der Programmierbetrieb ausgeführt wird. Bezüglich der Wirkung und des Ergebnisses des Betriebs gemäß der Anordnung der I/O-Anschlüsse wird nun eine Erläuterung unter Bezugnahme auf die Fig. 10A-10C gegeben. Fig. 10A beschreibt die Anordnung von I/O-Anschlüssen nach dem Stand der Technik, wenn der Programmierbetrieb ausgeführt wird. Fig. 10B und 10C zeigen jeweils das Verhältnis zwischen dem Signal der ersten Wählleitung Yi in logisch hohem und dem Signal der zweiten Wählleitung Yi in logisch hohem Zustand nach Fig. 6.
In Fig. 10A-Fig. 10C sind die Widerstände R zwischen den Sources der Zellen parasitäre Widerstandskomponenten, die dadurch hervorgerufen werden, daß die Source 54 der Zelle gemeinsam mit den Sources der benachbarten Zellen über den Source-Diffusionsbereich 52 verbunden ist. In Fig. 10A ist die Erdungsspannung, die dem Verbindungspunkt 71 zugeführt wird, 4R×Id V im Falle, daß die erste Zelle durch die erste Bitleitung BL₁ ausgewählt ist.
Bei der vorliegenden Erfindung werden die vier Zellen jedoch durch den Strom Id ausgewählt, der durch die vier I/O-Leitungen der acht I/O-Leitungen fließt, wie in Fig. 10B und 10C dargestellt. In diesem Falle wird die Erdungsspannung am Verbindungspunkt 72 von Fig. 10B auf 5R×Id V angehoben, indem die Spannung 4R×Id V hinzuaddiert wird aufgrund des Stromes Id, der durch die Zelle der ersten I/O-Leitung I/O₁ fließt, zusammen mit der Spannung R×Id V, die durch den Strom durch die Zelle an die vierte I/O-Leitung I/O₂ angelegt wird. Die Erdungsspannung, die an den Verbindungspunkt 73 von Fig. 10C angelegt wird, beträgt ebenfalls 5R×Id V, weil die Spannung 3R×Id V der zweiten I/O-Leitung I/O₁ zugeführt wird und die Spannung 2R×Id V der dritten I/O-Leitung I/O₂ zugeführt wird. Obgleich die Erdungsspannung nach der vorliegenden Erfindung höher als die konventionelle Erdungsspannung ist, wirft dies kein großes Problem bei der Programmierung und dem Auslesen des Speichers auf.
Bei einer Ausführungsform nach der vorliegenden Erfindung wird das I/O-Anschlußanordnungsverfahren durch eine graphische Darstellung in den Fig. 6 und 7 beschrieben, jedoch stehen andere Ausführungsformen ebenfalls zur Verfügung, bei denen I/O-Anschlüsse derart angeordnet sind, daß die Erdungsspannung nach der vorliegenden Erfindung minimiert wird.
Wie zuvor beschrieben, hat die Erfindung den Vorteil, daß sie den stabilisierten Betrieb des Chip durch Minimierung der Erdungsspannung begünstigt, die durch den Sourcestrom der Zellen hervorgerufen wird, wenn der Programmierbetrieb gemäß der vorliegenden Anordnung der I/O-Anschlüsse ausgeführt wird.
Die Erfindung hat den weiteren Vorteil, daß es nicht nur möglich ist, nur eine solche Seite zu löschen, wie durch den Benutzer gewünscht, indem eine Löschwählleitung in einer Seite installiert wird, sondern auch möglich ist, eine byteweise Programmierung innerhalb der gelöschten Seite auszuführen, indem die Drains von Speicherzellen in jeder Spalte mit jeder der verschiedenen I/O-Anschlüsse (oder Bitleitungen) verbunden wird, so daß sie von den Drains in den anderen Spalten isoliert werden können.
Weiterhin hat die Erfindung den Vorteil, daß sie die übermäßige Löschschwellenspannung vermindert, die durch die gleichzeitige Löschung aller Zellen in einem Chip hervorgerufen wird, da die entsprechenden Löschwählschaltungen mit den jeweiligen Seiten verbunden sind und jede Seite die geeignete Löschschwellenspannung aufrechterhält.
Die vorliegende Erfindung hat den weiteren Vorteil, daß sie eine Speichergruppe aufweist, die die Chipfläche minimieren kann, indem Löschleitungen und die gemeinsamen Sourceleitungen zusammengefaßt werden.
Die EEPROM-Vorrichtung nach der vorliegenden Erfindung ist daher dahingehend wirksam und vorteilhaft, daß sie nicht nur die übermäßige Löschspannung herabsetzt, die durch den Löschbetrieb hervorgerufen wird, sondern auch den Benutzer zu den verschiedenen Betriebsbereichen verhilft und auch die Betriebsgrenzen des EEPROM ausweitet, indem die Erdungsspannung des Programmierbetriebs nach der vorliegenden Erfindung minimiert wird.

Claims (4)

1. Elektrisch lösch- und programmierbare Halbleiterspeichervorrichtung mit
einer Speichermatrix, die mehrere Wortleitungen, Bitleitungen, Löschleitungen sowie Floating-Gate-Transistoren aufweist, wobei die Drainanschlüsse der Floating-Gate-Transistoren einer Spalte jeweils gemeinsam mit einer der Bitleitungen verbunden sind, die Steuergateanschlüsse der Floating-Gate-Transistoren einer Reihe gemeinsam mit einer der Wortleitungen verbunden sind und der Sourceanschluß jedes Floating-Gate-Transistors mit einer der Löschleitungen verbunden ist,
einem Spaltenadreßdecoder, einem Zeilenadreßdecoder und einer Vielzahl von Ein/Ausgangsleitungen,
dadurch gekennzeichnet,
daß die Speichervorrichtung seitenorganisiert aufgebaut ist, die Floating-Gate-Transistoren jeder Seite mit einer einzigen Löschleitung (41) verbunden sind und die Löschleitungen aller Seiten mit einer Löschauswahlschaltung (400) zum Abgeben einer Löschspannung an eine von der Löschauswahlschaltung ausgewählte Seite verbunden sind,
daß jeder Seite mehrere Ein/Ausgabeleitungen zugeordnet sind und die Bitleitungen jeder Seite in Bitleitungsgruppen unterteilt sind, wobei die Anzahl der Bitleitungen pro Gruppe gleich der Anzahl der zugeordneten Ein/Ausgabeleitungen ist und jede Seite eine Auswahleinrichtung aufweist, die von dem Spaltenadreßdecoder (200) angesteuert wird und durch die während des Programmierens oder Lesens eine bestimmte Bitleitungsgruppe mit den zugeordneten Ein/Ausgabeleitungen verbindbar ist, wobei die Einteilung der Gruppen so vorgenommen ist, daß die während des Programmierens von den ausgewählten Floating-Gate-Transistoren über die gemeinsame Löschleitung nach Masse abfließenden Ströme zu gleichmäßigen Spannungsabfällen zwischen den jeweiligen Sourceanschlüssen der ausgewählten Floating-Gate-Transistoren und Masse führen.
2. Elektrisch löschbare und programmierbare Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Löschauswahlschaltung (400) für jede der Seiten einen Löschschaltkreis enthält, mit
einem logischen Gatter (401) zum Abgeben eines logischen Signals, in Antwort auf ein an seinem Eingang anliegendes Signal von dem Spaltenadreßdecoder und ein ebenfalls an seinem Eingang anliegendes Löschtaktsignal;
einer Durchlaßeinrichtung (410) zum Durchlassen des Ausgangssignals des logischen Gatters ohne Pegelabfall;
einer Torschaltung (440), die einen Eingangs- und einen Ausgangsanschluß aufweist und von einer Löschversorgungsspannung versorgt wird, wobei ihr Eingangsanschluß mit dem Ausgangsanschluß des logischen Gatters (410) verbunden ist und an ihrem Ausgang eine Löschspannung auftritt genau dann, wenn der Eingang der Torschaltung sich in einem logisch niedrigen Zustand befindet,
und einer Spannungsstabilisierungseinrichtung (430), die zwischen den Eingangsknoten der Torschaltung (440) und dem Ausgangsknoten der Torschaltung geschaltet ist, von der Löschversorgungsspannung versorgt wird und zum Stabilisieren der Löschspannung dient.
3. Elektrisch löschbare und programmierbare Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Spannungsstabilisierungseinrichtungen aus einem Feldeffekt-Transistor mit isoliertem Gate (Insulating Gate) mit einer Schwellenspannung von weniger als 0 Volt besteht.
4. Elektrisch löschbare Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das Löschtaktsignal einen logisch höheren Zustand einnimmt, wenn eine Löschoperation ausgeführt werden soll.
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