NL9000190A

NL9000190A - Elektrisch paginawisbaar en programmeerbaar slechts leesbaar geheugen.

Info

Publication number: NL9000190A
Application number: NL9000190A
Authority: NL
Original assignee: Samsung Electronics Co Ltd
Priority date: 1989-11-30
Filing date: 1990-01-25
Publication date: 1991-06-17
Also published as: DE4000787C2; US5109361A; JPH03178100A; GB2238637A; NL194451C; FR2655176B1; NL194451B; KR930000869B1; FR2655176A1; GB2238637B; DE4000787A1; JPH07122997B2; KR910010526A; GB9002029D0

Description

Elektrisch paginawisbaar en programmeerbaar slechts leesbaar geheugen.

ACHTERGROND VAN DE UITVINDING

De uitvinding heeft betrekking op een elektrisch wisbaar en programmeerbaar slechts leesbaar geheugen (hierna EEPROM genoemd) en in het bijzonder op een elektrisch paginawisbare en programmeerbare slechts leesbare geheugen-eenheid met een aantal flitstype transistors met zwevende poort.

De EEPROM is een slechts leesbaar geheugen dat dankzij de elektrische eigenschappen van EEPROM cellen in een matrix elektrisch wisbaar en programmeerbaar is. Drijvende poort tunneloxyde typen (FLOTOX) transistors, die door blootstelling aan ultraviolet licht gewist worden, en flitstype ("flash type") zwevende poorttransistors worden alle als EEPROM cellen gebruikt. De structuur van de flitstype zwevende poorttransistor is gelijk aan de structuur van de FLOTOX type transistor, zodat het een twee-laags polysilici-um poort heeft, maar verschilt daarmee doordat de randen van het brongebied en het afvoergebied de onder de dunne poort-oxydelaag liggende zwevende poort overlappen.

De FLOTOX type transistor, die als EEPROM cel gebruikt wordt, is programmeerbaar door het tunnelen van elektronen die vanaf de afvoer via een ongeveer 10 nm tunneloxyde laag naar de zwevende poort vloeien, en is wisbaar door het tunnelen van elektronen die via de ongeveer 10 nm tunneloxy-delaag naar de bron vloeien.

Een basistechniek met betrekking tot de hiervoor genoemde FLOTOX type transistor is bekend uit het Amerikaanse octrooischrift 4 203 158 van Intel.

Omdat in een matrix met FLOTOX type transistors alle afvoeren met een gemeenschappelijke bitlijn verbonden zijn, wordt een hoge spanning aan alle afvoeren inclusief ongewenste afvoeren gelegd. Daarom wordt een andere transistor, kiestransistor genoemd, gebruikt voor het kiezen van alleen de gewenste cellen. Hierdoor zijn in de EEPROM eenheid met FLOTOX type zwevende poorttransistors als geheugencellen twee transistors voor een bit of een cel nodig, zodat de vervaardiging van een geïntegreerde EEPROM eenheid met hoge dichtheid moeilijk is.

Anderzijds heeft de flitstype zwevende poorttransistor, zoals hiervoor toegelicht, een structuur waarin de randen van een brongebied en een afvoergebied een zwevende poort met een dunne tunneloxydelaag daartussen overlappen, zoals getoond in de figuren IA tot en met 1D.

Figuur IA toont een bovenaanzicht van de flitstype zwevende poorttransistor. De figuren 1B en 1C zijn doorsneden langs de lijnen b-b' respectievelijk c-c' van figuur IA, en figuur 1B is een equivalent ketenschema. In figuur IA zijn getoond een brondiffusïegebied 52, het brongebied 54 en het afvoergebied 56, een uit polysilicium bestaande zwevende poort 58, een uit polysilicium bestaande besturingspoort 60 en een kanaalgebied 64 dat bepaald wordt door het brongebied 54 en het afvoergebied 56.

In figuur 1B zijn getoond een halfgeleidersubstraat 50, het brondiffusïegebied 52, het brongebied 54, het afvoergebied 56, de uit polysilicium bestaande besturingspoort 60, de uit polysilicium bestaande zwevende poort 58, het kanaalgebied 64, een tunneloxydelaag 62 tussen het kanaalgebied 64 en de zwevende poort 58, en een diëlektrische oxydelaag 66 tussen de besturingspoort 60 en de zwevende poort 58.

In figuur 1C zijn getoond het halfgeleidersubstraat 50, het brondiffusïegebied 52, de tunneloxydelaag 62, de besturingspoort 60, de zwevende poort 58, en de diëlektrische oxydelaag tussen de besturingspoort 60 en de zwevende poort 58.

Figuur 1D toont een equivalent ketenschema van de flitstype zwevende poorttransistor, waarin een capacitïeve koppeling 70 tussen de stuurpoort 60 en de zwevende poort 58, de capacitïeve koppeling 76 tussen de zwevende poort 58 en het brongebied 54, de capacitïeve koppeling 72 tussen de zwevende poort 58 en het afvoergebied 56, en de capacitïeve koppeling 74 tussen de zwevende poort 58 en het kanaalgebied 64 getoond zijn.

Hierna zal met verwijzing naar figuur 1B toegelicht worden hoe het wissen, programmeren en lezen van de EEPROM bestaande uit flitstype zwevende poorttransistors plaatsvindt .

Wanneer de flitstype zwevende poorttransistor als geheugencel gebruikt wordt, wordt een wislijn met het brongebied 54, een bitlijn met het afvoergebied 56 en een woordlijn met de stuurpoort 60 verbonden.

De stuurpoort van de EEPROM wordt bereikt door het verhogen van de potentiaal van de bron 54 (of de wislijn) tot 12 V, het aarden van de stuurpoort 60 (of de woordlijn) en het laten zweven van de afvoer 56 (of de bitlijn). Door Fowler-Nordheim tunnelen vloeien elektronen via de tunnel-oxydelaag 62 van de zwevende poort 58 naar de bron 54. Hierbij wordt de drempelspanning van de transistor tot ongeveer 1-2 V verlaagd.

Het programmeren wordt bereikt door het aan de afvoer 56 van de cel leggen van een hoge spanning. Praktisch wordt het bereikt door het aan het afvoergebied 56 leggen van ongeveer 7 V en 12 V aan de stuurpoort 60, terwijl hete elektronen opgewekt worden in de verarmingslaag tussen de afvoer 56 en het kanaal 64 en zij worden in de zwevende poort 58 geïnjecteerd waardoor de drempelspanning van de transistor omhoog gaat naar 6-7 V.

Anderzijds wordt het lezen bereikt door het aanleggen van 5 V aan de stuurpoort 60 en 1,5 V aan het afvoergebied 56 en door dan de aftastkanaalstroom die van de afvoer 56 naar de bron 54 van een geprogrammeerde cel of een gewiste cel loopt af te tasten.

Bij gebruik van een dergelijke flitsype zwevende poorttransistor, zoals hiervoor toegelicht, is slechts een transistor per bit nodig en zijn alle cellen tegelijk te wissen in tegenstelling tot de matrix met de FLOTOX type transistors. Een dergelijke matrix van de EEPROM met de flitstype transistors als cellen is bekend uit het Amerikaans octrooischrift 4 698 787 van Exel Microelectronics, Inc.

Dit octrooi ligt op het gebied waarbij geheugencellen in een matrix per blok of per byte wisbaar zijn. Het is getoond in de figuren 2, 3 en 4, waarbij figuur 2 een schema toont van alle geheugenceHen van het octrooischrift, figuur 3 een binnenste ketenschema van figuur 2 toont wanneer een blokwisbewerking uitgevoerd wordt, en figuur 4 een binnenste ketenschema van een andere uitvoeringsvorm van het octrooischrift is wanneer een bytewisbewerking toegepast wordt.

Bij een in figuur 2 getoonde constructie van het EEPROM schijfje van het octrooischrift zijn de pagina's PG^-PGN aan de linkerkant van een in het midden van een schijfje aangebracht rij adresdecoder 81 aangebracht en zijn de pagina's PGn+i"PG2n aan de rechterkant van de rijadresdecoder 81 aangebracht, waarbij elk van de pagina's PG^-PG^ een aantal kolomlijnen, een aantal woordlijnen en een aantal met deze lijnen verbonden cellen heeft. Het aantal cellen wordt verkregen door vermenigvuldiging van het aantal kolomlijnen met het aantal woordlijnen.

De kolomlijnen van een pagina zijn gemeenschappelijk met een van de ingangs/uitgangs-(I/O)lijnen van een kolomadresdecoder 83 verbonden. Wanneer het aantal pagina's 2n is, is het aantal I/O lijnen van de kolomadresdecoder 83 2n en zijn aangegeveh met 1/0^, I/02·..I/02n. Hierbij is 1/0^ verbonden met de gemeenschappelijke kolomlijn van PG^, is I/02 verbonden met de gemeenschappelijke kolomlijn van PG2, en is I/°2n verbonden met de gemeenschappelijke kolomlijn van PG2n· De I/O lijnen van de kolomadresdecoder 83 voor kolomkeuze en een gemeenschappelijke wislijn 11 voor het wissen zijn met alle pagina's verbonden.

De figuren 3 en 4 zijn uitvoeringsvormen van figuur 2 en tonen de formatie van een matrix van de geheugencellen.

In de figuren 3 en 4 is voor het gemak van de toelichting het aantal I/O lijnen acht.

De cellen in de in figuur 3 getoonde matrix zijn de EEPROM cellen die blok-wisbaar zijn. De stuurpoorten van de cellen in een rij zijn gemeenschappelijk met de woordlijn van dezelfde rij verbonden. De afvoeren van de cellen in een kolom zijn gemeenschappelijk met de bitlijn (of I/O lijn) van dezelfde kolom verbonden. De bronnen van de cellen in een rij zijn gemeenschappelijk met de brönlijn van dezelfde rij verbonden. Omdat de wislijn 11 gemeenschappelijk met alle gemeenschappelijke bronlijnen CS^-CS^ verbonden is, wordt via de wislijn 11 een wisspanning van alle gemeenschappelijke bronlijnen CS^-CSK gelegd.

Figuur 4 toont een matrix van de EEPROM cellen die byte-wisbaar zijn. De stuurpoorten van de cellen in een rij zijn gemeenschappelijk met de woordlijn van dezelfde rij verbonden. De afvoeren van de cellen in een kolom zijn gemeenschappelijk met de bitlijn van dezelfde kolom verbonden. De bronnen van de cellen in een rij zijn gemeenschappelijk met de gemeenschappelijke bronlijn van dezelfde rij verbonden. De matrix in figuur 4 verschilt van de matrix in figuur 3 doordat de N-kanaal metaaloxydehalfgeleider (NMOS) transistors, die de een na de ander bij het rechter uiteinde van elke rij aangebracht zijn, voor de byte-wisbewerking gebruikt worden. De bronnen van de NMOS transistors zijn respectievelijk met de respectievelijke gemeenschappelijke bronlijnen verbonden en de poorten van de NMOS transistors zijn respectievelijk met de respectievelijke woordlijnen verbonden, terwijl de afvoeren van alle NMOS transistors gemeenschappelijk met de wislijn 11 verbonden zijn. Dat wil zeggen dat in de matrix van figuur 3 bij het aan alle gemeenschappelijke bronlijnen in een blok leggen van de wisspanning via de wislijn 11 alle cellen in een blok tegelijk gewist worden. Omdat de wisspanning via de wislijn 11 aan alleen de gekozen gemeenschappelijke bronlijn gelegd wordt, worden in de matrix van figuur 4 echter alleen de cellen in een rij tegelijk gewist.

Wanneer het wissen verzorgd wordt door het aanleggen van een hoogspanning aan de wislijn 11 en het aarden van alle woordlijnen worden alle geheugencellen van een schijfje tegelijk gewist, waardoor onbenodigde cellen gewist worden. Omdat tijdens de wisbewerking een hoge spanning aan de wislijn 11 gelegd wordt is de bron 54 in figuur 1B binnen het brondiffusiegebied 52 in figuur 1B ongescheiden ervan gevormd. Het wissen van alle geheugencellen gebeurt dus op hetzelfde moment. In dit geval zal de toegangstijd van alle geheugencellen vertraagd worden, omdat weerstanden van corresponderende aardwegen toenemen en de de toegangstijd van de geheugencellen besturende afvoerspanning toeneemt. Omdat het moeilijk is alle geheugencellen onder dezelfde omstandigheden te vervaardigen zijn de toegangstijden van i alle geheugencellen niet gelijk. In dit geval wordt de totale tijd die nodig is voor het benaderen van alle geheugencellen bepaald door de langste toegangstijd. Wanneer de toegangstijd van een van de geheugencellen bijvoorbeeld 100 ns is en de toegangstijd van een andere geheugencel 140 ns 1 is, is de totaal vereiste tijd voor het benaderen van de twee geheugencellen 140 ns.

Er moet daarom rekening gehouden worden met een toename van de parasitaire weerstand als gevolg van de hoge integratiedichtheid van de geheugeneenheid en de toegangstijd van de geheugencellen.

UITVINDING IN HET KORT

De uitvinding beoogt daarom een werkwijze te verschaffen voor het vormen van een matrix van elektrisch wisbare en programmeerbare slechts leesbare geheugencellen, met gebruik van overhangtypetransistors (flitstype EEPROM) die een door een toename van een aardweerstand van geaarde bronnen veroorzaakte bronspanningsverlies kan verlagen door geschikte rangschikking van I/O lijnen.

Een ander doel van de uitvinding is het verschaffen van een flitstype EEPROM eenheid die paginawisbaar is.

Een ander doel van de uitvinding is het verschaffen van een werkwijze en een keten voor het aan elke pagina van de flitstype EEPROM leggen van een wisspanning met vasthouding van de geoptimaliseerde drempelspanning.

Een ander doel van de uitvinding is het verschaffen van een geheugeneenheid waarmee door het verbinden van alle lijnen een geheugenschijfoppervlak geminimaliseerd kan worden.

Voor het bereiken van bovengenoemde doelstellingen en andere doelstellingen van de uitvinding, omvat een EEPROM celmatrix volgens de uitvinding: een aantal zwevende poorttransistors met bronnen, afvoeren én zwevende poorten, die in een matrixstructuur gerangschikt zijn; een aantal woordlijnen die respectievelijk met de stuurpoorten van de transistors in dezelfde rijen verbonden zijn; een aantal bitlijnen die respectievelijk met de afvoeren van de transistors in dezelfde kolommen verbonden zijn en die in een eerste groep en een tweede groep verdeeld zijn; een gemeenschappelijk met de gemeenschappelijke bron-lijnen verbonden wislijn; een eerste kiesmiddel voor het kiezen van de eerste groep voor het alleen in de eerste groep vrijgeven van een schrijfwerking en een leeswerking van de cellen; en een tweede kiesmiddel voor het kiezen van de tweede groep voor het alleen in de tweede groep vrijgeven van een schrijfwerking en een leeswerking van de cellen.

Volgens een ander aspect van de uitvinding omvat de geheugeneenheid volgens de uitvinding een aantal wiskieske-tens, die respectievelijk met elke pagina verbonden zijn voor het leveren van een wisspanning met gewenste pagina's door het bufferen van een ingevoerde wisspanning.

Volgens een ander aspect van de uitvinding omvat de uitvinding: een logische poort waarvan twee ingangsaansluitingen een wisvrijgeefsignaal en een signaal vanaf een kolomadres-decoder ontvangt voor het uitvoeren van een wiskiessignaal; een doorlaattransistor, waarvan de poort verbonden is met de aansluiting van een voedingsbron en waarvan de bron verbonden is met de uitgangsaansluiting van de logische poort voor het zonder achteruitgang doorlaten van de uitvoer van de logische poort 410; poortketenmiddelen, die de wisspanning ontvangen voor het uitvoeren van de wisspanning wanneer de logische toestand van de uitgang van de logische poort laag is; spanningsstabilisatiemiddelen, waarvan drie aansluitingen verbonden zijn met een ingangsaansluiting van de poortketenmiddelen, een uitgangsaansluiting van de poortketenmiddelen en de wisspanningsvoedingsaansluiting voor het stabi liseren van een potentiaalverschil tussen beide uiteinden van de poortketenmiddelen; en een wislijn die de uitvoer van de poortketenmiddelen in de gemeenschappelijke bronlijnen overdraagt, i De uitvinding wordt toegelicht aan de hand van de tekeningen. In de tekeningen toont:

Figuur 1 een bovenaanzicht van een flitstype ("flash type") zwevende poorttransistor;

Figuur 1B een doorsnede langs de lijn b-b' van figuur IA; :

Figuur 1C een doorsnede langs de lijn c-c' van figuur !A; ·

Figuur 1D een equivalent ketenschema van een flitstype zwevende poorttransistor;

Figuur 2 een schema van een bekende matrix;

Figuur 3 een binnenste ketenschema van figuur 2;

Figuur 4 een ketenschema van een andere bekende geheu-genmatrix;

Figuur 5 een schema van de matrix volgens de uitvinding;

Figuur 6 een binnenste ketenschema van een uitvoeringsvorm van figuur 5;

Figuur 7 een binnenste ketenschema van een andere uitvoeringsvorm van figuur 5;

Figuur 8 een wiskiesketenschema volgens de uitvinding;

Figuur 9 tijdsdiagrammen volgens de uitvinding;

Figuur 10A een ketenschema van het verhogingseffect van de aardspanning bij de stand van de techniek; en

Figuren 10B-10C ketenschema's die het verhogingseffect van de aardspanning bij de uitvinding tonen.

Figuur 5 toont een schema van de matrix volgens de uitvinding. Als voorbeeld is hier het aantal ingangs/uit-gangsaansluitingen (hierna I/O aansluitingen genoemd) acht gekozen. In figuur 5 zijn pagina's PG1-PGN met eerste vier I/O aansluitingen I/O^-I/O^ van een rij adresdecoder 100 aangebracht en zijn pagina's Pgn+1”PG2N met de overige vier I/O aansluitingen I/O^-I/Og rechts daarvan aangebracht.

Elke pagina met een matrixstructuur heeft K woordlijnen (of rijlijnen), I koloralijnen en I stukken van Y poort (keten)middelen YG^YG^ die een van de pagina's PG-^-PG^ kiezen en direct verbonden zijn met de uitgang van een kolomadresdecoder 200. Elke uitgang van de wiskiesketens 400 is verbonden met de corresponderende pagina, en respectievelijke ingangen van de wiskiesketens 400 zijn gemeenschappelijk met een wislijn 111 verbonden voor het ontvangen van de wisspanning.

Figuur 6 toont de matrix van de eerste pagina PG1 met acht kolomlijnen (I/O lijnen of bitlijnen) in figuur 5. De binnenste keten van figuur 6, bestaande uit 8 x K stukken van flitstype transistors MC]_i"mck8 oravat: acht gemeenschappelijke bitlijnen BL^-BLg of acht kolomlijnen die verbonden zijn met de vier I/O aansluitingen 1/0^, I/02, I/03, I/04 met twee bitlijnen per I/O aansluiting en elk ervan is met de afvoerovergang van de cellen in een corresponderende kolom verbonden; K woordlijnen WI^-WI^ die elk gemeenschappelijk met de poorten in een corresponderende rij verbonden zijn; Y poortmiddelen YGl met acht transistors waarvan poorten verbonden zijn met twee lijnen vanaf de kolomadresdecoder 200 voor het kiezen van gewenste bitlijnen en het overdragen van data over de lijnen DI^-DL^ in de geheugen-cellen in de gekozen bitlijnen door werking van de transistors in de Y poortmiddelen; en een wiskiesketen 400 voor het leveren van een wisspanning VER aan de gemeenschappelijke bronlijnen CS^-CSj^ van alle geheugencellen MC]^-MCKg via de wislijn 41.

Figuur 7 toont de binnenste keten van de eerste pagina PG1 van figuur 5 in het geval waar een pagina zestien gemeenschappelijke kolomlijnen (of bitlijnen) heeft. Hoewel het aantal gemeenschappelijke bitlijnen in figuur 6 acht is, is het in figuur 7 zestien. Verder zijn vier bitlijnen gemeenschappelijk met een van de I/O aansluitingen in figuur 7 verbonden. In overeenstemming hiermee hebben de Y-poort-middelen vier lijnen Yi, Yj, Yk, Y1 vanaf de kolomadresdecoder 200. De uitgang van de wiskiesketen 400 levert de wisspanning met de gemeenschappelijke bronlijnen.

Figuur 8 toont het binnenste ketenschema van de wis-kiesketen 400 van de figuren 6 en 7.

De wiskiesketen 400 omvat: een logische poort 410 waarvan twee ingangsaansluitin-gen een wisvrijgeefkloksignaal QER en een signaal vanaf de kolomadresdecoder 200 ontvangen voor het uitvoeren van een signaal voor het toelaten van een wiswerking; een doorlaattransistor 420 waarvan de poort verbonden is met de aansluiting van de voedingsbron en waarvan de bron verbonden is met de uitgangsaansluiting van de logische poort 410 voor het zonder achteruitgang doorlaten van de uitvoer van de logische poort 410; poortmiddelen 440 voor het alleen wanneer wissen door de logische poort 410 toegelaten is leveren van de wisspanning VER aan een van de gemeenschappelijke bronlijnen CS^-CSg in figuur 6 of 7; en een transistor 430 voor het stabiliseren van de uit-' gangsspanning van de poortmiddelen 440 waarvan de poort verbonden is met het knooppunt 441 van de poortmiddelen 440 en waarvan de bron en de afvoer verbonden zijn met het knooppunt 431 en de wisspanningsaansluiting VER.

Figuur 9 toont een tijdsdiagram voor paginawisbewerkin-gen volgens de uitvinding. In figuur 9 zijn ADDR een tijdsdiagram van een extern adressignaal, WEX een schrijfvrij-geefsignaal, QER een wisvrijgeefsignaal, VWDL een spanningsamplitude op een woordlijn, YS een signaal op een eerste Y poortmiddelenlijn Yi of een signaal op een tweede Y poort-middelenlijn Yj, VERA een in een wiskiesketen gevoerde wisspanning, VSL een spanningsamplitude van een gekozen wislijn, en VUSL een spanningsamplitude van een ongekozen wislijn. De verwijzingscijfers 90-95 in figuur 9 zijn gegeven voor een beter begrip van de relatie tussen de golfvormen.

De figuren 10B en 10C tonen schema's waarin de stroom getoond is die door de cellen in een rij loopt wanneer de laadspanning aan de cellen in dezelfde rij geleverd wordt voor het uitvoeren van de programmeer- of leesbewerking.

De uitvinding zal hierna aan de hand van de hiervoor genoemde tekeningen toegelicht worden.

Omdat de structuur van de matrices van de figuren 6 en 7 gelijk is met uitzondering van de afmetingen van een pagina zullen de wis- en programmeerbewerkingen van de uitvinding aan de hand van figuur 6 toegelicht worden.

Ten eerste wordt de wisbewerking toegelicht. De wisbewerking, voorafgegaan door de programmeerbewerking, kan voor alle cellen in het schijfje toegepast worden alsmede voor de cellen in een gekozen pagina. Het elektrisch wissen van het geheugen bestaat uit het schrijven van een binair gegeven "1" in de cellen van de gekozen pagina of in alle cellen, waarbij elektronen van de zwevende poort ontladen worden. Hierbij zijn de afvoeren van de met alle bitlijnen BL^-BLg verbonden cellen mch“mck8 ïn een zwevende toestand en zijn alle woordlijnen WI^-WLj, geaard. Voor het aan de bronnen leveren van een wisspanning VER levert de wiskiesketen 400, die correspondeert met de eerste pagina PG1, via de wislijn 41 een wisspanning VER aan de gemeeenschappelijke bronlijnen CS^-CSR. De wisbewerking wordt uitgevoerd door middel van het leveren van de wisspanning VER aan de gemeenschappelijke bronlijnen CS^-CSj,. In dit geval zullen door Fowler-Nordheim tunnelen elektronen door een dunne poortoxydelaag vanaf de zwevende poort 58 naar de bron 54 vloeien als gevolg van een hoge spanning van 12 V die zoals hiervoor toegelicht aan de bron 54 in figuur 1B gelegd is. De wisbewerking heeft tot gevolg dat de drempelspanning van de cel, die een verrij -kingstype metaaloxydehalfgeleider (EMOS) transistor is, tot ongeveer 1-2 V verlaagd wordt.

De wisbewerking zal nauwkeuriger toegelicht worden met verwijzing naar de wiskiesketen 400 in figuur 8 en het tijdsdiagram van figuur 9. De wiskiesketen 400 speelt een rol voor het vrijgeven of verhinderen van de wisbewerking in overeenstemming met de logische toestanden van het wissende vrijgeefkloksignaal QER. Zoals uit de keten van figuur 8 blijkt, leveren de poortmiddelen 440 de wisspanning VER alleen aan de cellen in elke rij via de wislijn 41 wanneer QER logisch hoog is.

In de situatie dat de wismode niet verlangd wordt, is het wissende vrijgeefkloksignaal logisch laag, terwijl het schrijfvrijgeefsignaal WEX in figuur 9 logisch hoog is, zodat de wissende spanningsamplitude VERA van de wiskieske-ten een niveau van VCC handhaaft. Omdat het wissende vrijgeef kloksignaal QER logisch laag is, is de uitgang van de poortmiddelen 440 logisch laag. Daardoor handhaaft de wislijn 41 een potentiaal van 0 V.

Anderzijds, in het geval dat de paginawismodus verlangd wordt, dat wil zeggen wanneer het schrijfvrijgeefsignaal WEX naar een logisch laag niveau gaat, gaat het wisvrijgeefkloksignaal QER van logisch laag naar logisch hoog en wordt de spanningsamplitude VWDL op de woordlijnen wlki“wlk4 °P een logisch lage toestand gehouden. De logisch hoge toestand van het wisvrijgeefsignaal QER heeft tot gevolg dat de poortmiddelen 440 de wisspanning VER leveren. Omdat het Y poortmid-delensignaal 83 in de ongekozen pagina echter laag is, leveren de poortmiddelen 440 een potentiaal van 0 V aan de wislijn 441. Een logisch lage toestand van de uitgang van de poortmiddelen schakelt de spanningsstabilisatiemiddelen 430 in, waardoor de poortmiddelen 440 een logisch lage toestand blijven geven. Wanneer de wisbewerking uitgevoerd wordt, gaat de aan de wiskiesketen geleverde wisspanningsamplitude VERA vanaf een niveau van VCC 93 in figuur 9 omhoog naar 12-13 V. Daarbij wordt de spanningsamplitude VSL van de gekozen wislijn logisch hoog door het adressignaal ADDR. Hierdoor bereikt de spanningsamplitude VUSL van de gekozen wislijn in de gekozen pagina een hoog niveau van 12-13 V, terwijl de spanningsamplitude VUSL van de ongekozen wislijn een potentiaal 0 V behoudt. Met andere woorden: de pagina-wisbewerking wordt over de gekozen pagina uitgevoerd.

Het zal door een gemiddeld deskundige gemakkelijk begrepen worden dat bij de hiervoor toegelichte wisbewerking de doorlaattransistor 420 een logisch hoge toestand aan het knooppunt 431 levert wanneer de uitgang van de logische poort 410 logisch hoog is en het de uitgang van de poortmiddelen 440 logisch laag maakt nadat het knooppunt 442 dezelfde logische toestand als een voorbije logische hoge toestand handhaaft als gevolg van het weer inschakelen van de tran sistor 431 door het logisch laag zijn van het knooppunt 441, en dat de doorlaattransistor 420 tussen de uitgang van de logische poort 410 en het knooppunt 431 aangebracht is voor het zonder achteruitgang overdragen van de uitvoer van de logische poort 410 naar de poortmiddelen 440. Anderzijds kan in figuur 6 gezien worden dat alle bronnen via de gemeenschappelijke bronlijnen met de gemeenschappelijke wislijn 41 verbonden zijn. Elke pagina heeft echter onafhankelijk zijn eigen wislijn, zodat alleen een gekozen pagina wisbaar is. Verder, omdat alle gemeenschappelijke bronlijnen CS^-CSR zodanig met de wislijn 41 verbonden zijn dat zij samengebonden ("strapped”) worden kan het oppervlak van het schijfje tot een minimum beperkt worden.

Hierna zal de programmeerbewerking van het geheugen toegelicht worden. Zoals hiervoor toegelicht, is de flitsty-pe EEPROM eenheid volgens de uitvinding byteprogrammeerbaar. Omdat, zoals in de keten van figuur 6 te zien is, de afvoeren van de cellen in een kolom gemeenschappelijk met een bitlijn in dezelfde kolom verbonden zijn en niet door de andere bitlijnen beïnvloed worden, worden alleen de cellen in een byte tegelijk door de Y poortmiddelen YG1 gekozen, dat wil zeggen het byteprogrammeren verzorgd wordt. De Y poortmiddleen YG1, die de NMOS transistors ST^q, st22, ST3i' ST42, ST1:L, ST21, ST32 / ST4i' waarvan de poorten met de kieslijnen Yi, Yj vanaf de kolomadresdecoder 200 verbonden zijn, inschakelen, hebben tot gevolg dat vanaf de datalijnen DL^, DL2, DL3, DL^ ingevoerde data in de bitlijnen BL·^, BL^, BL5, BLg of de bitlijnen BL2, BLg, BLg, BL7 gevoerd worden, die respectievelijk met de NMOS transistors verbonden zijn. Wanneer het signaal van de eerste kieslijn Yi logisch hoog is en het signaal van de tweede kieslijn Yj logisch laag is, worden de vier NMOS transistors ST^q, ST22, ST.^, ST42, waarvan de poorten gemeenschappelijk met de eerste kieslijn Yi verbonden zijn ingeschakeld en zijn de cellen MC14”MCK4' MC15~MCK5' MC18~MCK8' waarvan de afvoeren met de bitlijnen BL1, BL^, BL^, BLg verbonden zijn programmeerbaar.

Omgekeerd, in het geval dat het signaal van de eerste kieslijn Yi logisch laag is en het signaal van de tweede kieslijn Yj logisch hoog is, worden de overige vier NMOS transistors ST^, ST31, ST32, waarvan de poorten gemeenschappelijk met de tweede kieslijn Yj verbonden zijn, ingeschakeld en zijn de geheugencellen Mci2“MCK2' MC^3-MCK3, ) MC^g-MC^g, MC17-MCk^, waarvan de afvoeren met de bitlijnen BL2, BL3, BLg, BLy verbonden zijn programmeerbaar. Hierbij wordt een hoge spanning van ongeveer 12 V via de ermee verbonden woordlijn aan de besturingspoort 60 van de geprogrammeerde geheugencel gelegd, en wordt de bron 54 als i gevolg van het wiskiessignaal met een aardpotentiaal geaard. De in het kanaalgebied 64 aanwezige hete elektronen worden dan door lawinedoorslag in de zwevende poort 58 geïnjecteerd, waardoor de drempelspanning van de cel een niveau van 6-7 V krijgt, met andere woorden waardoor binaire data "O" in de gekozen bitlijnen geschreven worden.

De leesbewerking wordt verzorgd door het aan de besturingspoort 60 leggen van een potentiaal van 5 V en een potentiaal van 1,5 V aan de afvoer 56. Hierdoor loopt een stroom vanaf de afvoeren 56 van de gewiste cel of de geprogrammeerde cel via het kanaal naar de bronnen 54. De in figuur 7 getoonde matrix van EEPROM cellen is een ketenschema in het geval dat er zestien kolomlijnen (of bitlijnen) per pagina zijn. Elk van de I/O lijnen I/O^, I/O2, I/03, I/04 vertakt zich in vier lijnen en de vertakte zestien I/O lijnen corresponderen respectievelijk met de zestien bitlijnen BL^-BL^g. De Y poortmiddelen YG1 heeft vier kieslijnen Yi, Yj, Yk, Yl, en de wislijn 41 wordt in tweëen gedeeld. Deze twee wislijnen zijn gemeenschappelijk met de gemeenschappelijke bronlijnen CS^-CSj. verbonden, waarbij een van de twee lijnen tussen de twee bitlijnen BL^ en BL^ gepositioneerd is en de andere tussen de bitlijnen BL12 en BL^.

De wis- en programmeerbewerkingen in de geheugenmatrix in figuur 7 zijn gelijk aan die voor de geheugenmatrix van figuur 6. De figuren 6 en 7 tonen dat de rangschikking van I/O aansluitingen (of lijnen) in de celmatrix volgens de uitvinding in vergelijking met bekende geheugenmatrices heel bijzonder is. In figuur 6 zijn de twee bitlijnen toegewezen aan een I/O aansluiting. Daarom zijn de acht bitlijnen BL1-BL8 met de vier I/O aansluitingen verbonden met twee bitlijnen per I/O aansluiting. Wanneer het signaal van de eerste kieslijn Yi tijdens programmeering op een hoge potentiaal gehouden wordt, worden de bitlijnen BL1(I/01), BL4(I/02), BL5(I/03), BLg(1/0^) gekozen. Wanneer het signaal van de tweede kieslijn Yj op een hoge potentiaal gehouden wordt, worden de bitlijnen ΒΙ^ίΐ/Ο^), BL3(I/02), BLg(1/0^), BLy(l/04) gekozen.

In figuur 7 vertakt elk van de I/O aansluitingen 1/0^, I/O2, I/Og, I/04 echter in vier lijnen. Wanneer het signaal van de eerste kieslijn Yi tijdens het programmeren op een hoge potentiaal gehouden wordt, worden de bitlijnen BL1(I/01), BL5(I/02), BLg(I/03), BL13(I/04) gekozen. Wanneer het signaal van de tweede kieslijn Yj op een hoge potentiaal gehouden wordt, worden de bitlijnen BL^I/O^), BLg(I/02), BL10(I/O3), BL14(I/04) gekozen. Wanneer het signaal op de derde kieslijn Yk op een hoge potentiaal gehouden wordt, worden de bitlijnen BL^d/O^), BL^(I/02), BL1;L(I/03), BL^g(I/04) gekozen. Wanneer het signaal van de vierde kieslijn Yl op een hoge potentiaal gehouden wordt, worden de bitlijnen BL^I/C^), BLg(I/02), BL12(I/03), BL16(I/04) gekozen. In de andere pagina's PG2-PG2N alsmede de eerste pagina PG^, als voorbeeld getoond, zijn de I/O aansluitingen op dezelfde wijze gerangschikt.

Het is voor de rangschikking van de I/O aansluitingen bekend dat de I/O aansluitingen (of bitlijnen) in een pagina gebalanceerd gekozen worden wanneer de programmeerbewerking uitgevoerd wordt. Met betrekking tot het effect en het resultaat van de werking in overeenstemming met de rangschikking I/O aansluitingen zal daarvan met verwijzing naar de figuren 10A tot en met IOC daarvan een toelichting gegeven worden. Figuur 10A toont de rangschikking van de I/O aansluiting bij de stand van de techniek, wanneer de pro-grammeerbewerking uitgevoerd wordt. De figuren 10B en IOC tonen respectievelijk de relatie tussen het signaal van de eerste kieslijn Yi in de logisch hoge toestand en het signaal van de tweede kieslijn Yj in de logisch hoge toestand in figuur 6.

In de figuren 10A tot en met IOC zijn de tussen de bronnen van de cellen geplaatste weerstanden R parasitaire weerstandscomponenten die aanwezig zijn doordat de bron 54 van de cel via het brondiffusiegebied 52 gemeenschappelijk i met de bronnen van de naburige cellen verbonden is. In figuur 10A is de aan het knooppunt 51 gelegde aardspanning 4RxId V in het geval dat de eerste cel door de eerste bitlijn BL1 gekozen wordt.

Bij de uitvinding worden echter de vier cellen gekozen door een stroom ld die door de vier I/O lijnen van de acht I/O lijnen loopt, zoals getoond in figuren 10B en IOC. In dit geval wordt de aardspanning op het knooppunt 72 van figuur 10B verhoogd tot 5RxId V door het optellen van een spanning 4RxId V als gevolg van de stroom ld door de cel op de eerste I/O lijn I/01 bij de spanning Rxld V, die optreedt als gevolg van de stroom door de cel op de vierde I/O lijn (van links) ΙΛ^. De aan het knooppunt 73 van figuur IOC gelegde aardspanning is ook 5RxId V als gevolg van de spanning 3RxId V die aan de tweede I/O lijn I/O^ gelegd wordt en de spanning 2Rxld V die aan de derde I/O lijn I/02 gelegd wordt. Hoewel de aardspanning volgens de uitvinding hoger is dan de aardspanning bij de stand van de techniek, vormt dit geen groot probleem voor de programmeer- en leesbewerkingen van het geheugen.

In een uitvoeringsvorm van de uitvinding wordt de I/O aansluitingsrangschikkingswerkwijze toegelicht met een in de figuren 6 en 7 gegeven grafische voorstelling, maar andere uitvoeringsvormen zullen ook mogelijk zijn, waarbij I/O aansluitingen gerangschikt zijn voor het minimaliseren van de aardspanning volgens de uitvinding.

Als hiervoor toegelicht, biedt de uitvinding het voordeel dat het de gestabiliseerde werking van een schijfje bevordert door middel van minimalisatie van de aardspanning die een gevolg is van de bronstroom van de cellen wanneer de programmeerbewerking uitgevoerd wordt volgens de onderhavige rangschikking van de I/O aansluiting.

De uitvinding biedt verder als voordeel dat zij niet alleen in staat is naar wens van de gebruiker een dergelijke pagina te wissen door het aanbrengen van een wiskieslijn in een pagina, maar ook in staat is voor het verzorgen van byteprogrammering binnen de gewiste pagina door de afvoeren van geheugencellen in elke kolom met elk van de verschillende I/O aansluitingen (of bitlijnen) te verbinden, zodat zij van de afvoeren in andere kolommen geïsoleerd kunnen worden.

De uitvinding biedt verder als voordeel dat het een te hoge wisdrempelspanning beperkt die veroorzaakt wordt door het tegelijk wissen van alle cellen op een schijfje, omdat de respectievelijke wiskiesketens met de respectievelijke pagina's verbonden zijn, waarbij elke pagina een geschikte wisdrempelspanning handhaaft.

De uitvinding biedt verder het voordeel van een geheu-genmatrix met een geminimaliseerd schijfoppervlak door het bij elkaar nemen ("strapping") van de wislijnen en de gemeenschappelijke bronlijnen.

In de EEPROM eenheid is de uitvinding dus effectief, doordat zij niet alleen een door de wisbewerking veroorzaakte te hoge wisspanning beperkt en de gebruiker de verschillende bewerkingsmogelijkheden biedt, maar vergroot ook de werkingsmarge van de EEPROM door minimalisatie van de aardspanning van de programmeerwerking volgens de uitvinding.

Claims

1. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid met een geheugencelmatrix, bestaande uit een aantal pagina's, waarbij elke pagina een aantal woordlijnen, een aantal bitlijnen en een aantal transistors met zwevende poort heeft, de afvoeren van de transistors met zwevende poort in een kolom gemeenschappelijk met een van de bitlijnen verbonden zijn, en besturingspoorten van de transistors met zwevende poort in een rij gemeenschappelijk met een van de woordlijnen verbonden zijn, omvattende: een aantal wiskiesketens, die respectievelijk met een van de pagina's verbonden zijn voor het slechts aan een gekozen pagina leveren van een wisspanning.

2. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 1, met het kenmerk, dat elke wiskiesketen omvat: een logische poort voor het uitvoeren van een logisch signaal door het invoeren van zowel een logisch signaal vanaf een kolomadresdecoder als een wisvrijgeefkloksignaal; doorlaatmiddelen voor het zonder achteruitgang doorlaten van het uitgangssignaal van de logische poort; poortketenmiddelen met een ingangsaansluiting en een üitgangsaansluiting, die de wisspanning ontvangen, en waarvan de ingangsaansluiting met de üitgangsaansluiting van de logische poort verbonden is voor het alleen leveren van de wisspanning met de üitgangsaansluiting wanneer de ingang van de poortketenmiddelen in een logisch lage toestand is; spanningsstabilisatiemiddelen, die tussen het ingangs-knooppunt van de poortketenmiddelen en het uitgangsknooppunt van de poortketenmiddelen en de wisspanningsvoedingsaanslui-ting verbonden zijn voor het stabiliseren van de uitgangs-spanning van de poortketenmiddelen; en wislijnen voor het aan bronnen van de transistors met zwevende poort leveren van de wisspanning vanaf de poortketenmiddelen.

3. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 2, met het kenmerk, dat de wislijnen via een lijn per pagina met de pagina's verbonden zijn.

4. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 2, met het kenmerk, dat de spanningsstabilisatiemiddelen een veldeffecttransistor met geïsoleerde poort is met een drempelspanning die kleiner is dan nul Volt.

5. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 2, met het kenmerk, dat het wisvrijgeefkloksignaal logisch hoog gemaakt wordt wanneer de wiswerking verlangd wordt.

6. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid met een geheugencelmatrix, bestaande uit een aantal pagina's, waarbij elke pagina een aantal woordlijnen, een aantal bitlijnen en een aantal transistors met zwevende poort omvat, de afvoeren van de transistors met zwevende poort in een kolom gemeenschappelijk met een van de bitlijnen verbonden zijn en besturingspoorten van de transistors met zwevende poort in een rij gemeenschappelijk met een van de woordlijnen verbonden zijn, omvattende: een ingangs/uitgangslijn die door een kolomadresdecoder gedecodeerd wordt en die gemeenschappelijk met de bitlijnen in elke pagina verbonden is; en een aantal wiskiesketens die respectievelijk verbonden zijn met elke pagina voor het uitvoeren van een voor het wissen van cellen in een gekozen pagina benodigde spanning.

7. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 6, met het kenmerk, dat elke wiskiesketen omvat: een logische poort voor het uitvoeren van een logisch signaal voor het invoeren van zowel een signaal vanaf een kolomadresdecoder als een wisvrijgeefkloksignaal; doorlaatmiddelen voor het zonder achteruitgang doorlaten van het uitgangssignaal van de logische poort; poortketenmiddelen met een ingangsaansluiting en een uitgangsaansluiting, waaraan de wisspanning geleverd wordt, en waarbij de ingangsaansluiting met de uitgangsaansluiting van de logische poort verbonden is voor het alleen wanneer de ingang van de poortketenmiddelen in een logisch lage toestand is leveren van de wisspanning met de uitgangsaan-sluiting; tussen het ingangsknooppunt van de poortketenmiddelen > en het uitgangsknooppunt van de poortketenmiddelen en de wisspanningsvoedingsaansluiting verbonden spanningsstabili-satiemiddelen voor hét stabiliseren van de uitgangsspanning van de poortketenmiddelen; en wislijnen voor het aan bronnen van de transistors met zwevende poort leveren van de wisspanning vanaf de poortketenmiddelen.

8. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 7, met het kenmerk, dat elke wislijn met elke pagina verbonden is.

9. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 7, met het kenmerk, dat de spanningsstabilisatiemiddelen een veldeffecttransistor met een geïsoleerde poort is met een drempelspanning die kleiner is dan nul Volt.

10. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 7, met het kenmerk, dat het wisvrijgeefkloksignaal logisch hoog gemaakt wordt wanneer de wiswerking verlangd wordt.

11. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid met een geheugencelmatrix, bestaande uit een aantal pagina's, waarbij elke pagina een aantal woordlijnen, een aantal bitlijnen en een aantal transistors met zwevende poort omvat, de afvoeren van de transistors met zwevende poort in een kolom gemeenschappelijk met een van de bitlij-nen verbonden zijn en stuurpoorten van de transistors met zwevende poort in een rij gemeenschappelijk met een van de woordlijnen verbonden zijn, omvattende: een aantal ingangs/uitgangslijnen die door een kolom-adresdecoder gedecodeerd worden, waarbij elke ingangs/uit-gangslijn gemeenschappelijk met het aantal bitlijnen binnen elke pagina verbonden is; en een aantal wiskiesketens die respectievelijk verbonden zijn met elke pagina voor het uitvoeren van een voor het wissen van cellen in een gekozen pagina benodigde wisspanning.

12. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 11, met het kenmerk, dat elke wiskiesketen omvat: een logische poort voor het uitvoeren van een logisch signaal door het invoeren van zowel een signaal vanaf een kolomadresdecoder als een wisvrijgeefkloksignaal; doorlaatmiddelen voor het zonder achteruitgang doorlaten van het uitgangssignaal van de logische poort; poortmiddelen met een ingangsaansluiting en een uit-gangsaansluiting, die gevoed worden door de wisspanning, en waarbij de ingangsaansluiting verbonden is met de uitgangs-aansluiting van de logische poort voor het alleen wanneer de ingang van de poortketenmiddelen in een logisch lage toestand is leveren van de wisspanning aan de uitgangsaanslui-ting; tussen het ingangsknooppunt van de poortketenmiddelen en het uitgangsknooppunt van de poortketenmiddelen en de wisspanningsvoedingsaansluiting verbonden spanningsstabili-satiemiddelen voor het stabiliseren van de uitgangsspanning van de poortketenmiddelen; en wislijnen voor het aan bronnen van de transistors met zwevende poort leveren van de wisspanning vanaf de poortketenmiddelen.

13. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 12, met het kenmerk, dat elk wislijn met elke pagina verbonden is.

14. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 12, met het kenmerk, dat de spanningsstabilisatiemiddelen een veldeffecttransistor met geïsoleerde poort is met een drempelspanning die kleiner is dan nul Volt.

15. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheid volgens conclusie 12, met het kenmerk, dat het wisvrijgeefkloksignaal logisch hoog gemaakt wordt wanneer de wiswerking verlangd wordt.

16. Matrix van elektrisch wisbare en programmeerbare halfgeleidergeheugeneenheidcellen, omvattende: transistors met zwevende poort, waarvan bronnen, afvoeren en besturingspoorten in rijen en kolommen gerangschikt zijn; ) een aantal woordlijnen, die elk gemeenschappelijk met de besturingspoorten in dezelfde rij verbonden zijn; een aantal in een eerste groep en in een tweede groep verdeelde bitlijnen, waarbij elke bitlijn gemeenschappelijk met de afvoeren in dezelfde kolom verbonden is; i een gemeenschappelijk met de bronnen verbonden wislijn; eerste kiesmiddelen voor het kiezen van de eerste groep en voor het schrijven of lezen van de inhoud van de transistors, waarbij de transistors met de bitlijnen van de eerste groep verbonden zijn; en tweede kiesmiddelen voor het kiezen van de tweede groep en voor het schrijven of lezen van de inhoud van de transistors, waarbij de transistors met de bitlijnen van de tweede groep verbonden zijn.

17. Matrix van elektrisch wisbare en programmeerbare halfgeleidergeheugeneenheidcellen volgens conclusie 16, met het kenmerk, dat de bitlijnen van de eerste groep en de tweede groep respectievelijk met een aantal ingangs/uit-gangsaansluitingen verbonden zijn.

18. Matrix van elektrisch wisbare en programmeerbare halfgeleidergeheugeneenheidcellen volgens conclusie 16, met het kenmerk, dat elke wislijn van de matrix met elke wis-kiesketen verbonden is.

19. Matrix van elektrisch wisbare en programmeerbare halfgeleidergeheugeneenheidcellen volgens conclusie 18, met het kenmerk, dat elke wiskiesketen omvat: een logische poort voor het uitvoeren van een logisch signaal door het invoeren van zowel een logisch signaal vanaf een kolomadresdecoder als een wisvrijgeefkloksignaal; doorlaatmiddelen voor het zonder achteruitgang doorlaten van het uitgangssignaal van de logische poort; poortketenmiddelen met een ingangsaansluiting en een uitgangsaansluiting, die gevoed worden door de wisspanning en waarvan de ingangsaansluiting met de uitgangsaansluiting van de logische poort verbonden is voor het alleen wanneer de ingang van de poortketenmiddelen in een logisch lage toestand is leveren van de wisspanning met de uitgangsaan-sluiting; tussen het ingangsknooppunt van de poortketenmiddelen en het uitgangsknooppunt van de poortketenmiddelen en de wisspanningsvoedingsaansluiting verbonden spanningsstabili-sutiemiddelen voor het stabiliseren van de uitgangsspanning van de poortketenmiddelen; en wislijnen voor het aan bronnen van de transistors met zwevende poort leveren van de wisspanning vanaf de poortketenmiddelen.

20. Matrix van elektrisch wisbare en programmeerbare halfgeleidergeheugeneenheidcellen volgens conclusie 19, met het kenmerk, dat de spanningsstabilisatiemiddelen een veldeffecttransistor met geïsoleerde poort is met een drempelspanning die kleiner is dan nul Volt.

21. Elektrisch wisbare en programmeerbare halfgeleiderge-heugeneenheidcellen volgens conclusie 19, met het kenmerk, dat het wisvrijgeefkloksignaal logisch hoog gemaakt wordt wanneer de wiswerking verlangd wordt.