JPH03178100A - 電気的に消去及びプログラム可能な半導体メモリ装置 - Google Patents
電気的に消去及びプログラム可能な半導体メモリ装置Info
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- JPH03178100A JPH03178100A JP2075788A JP7578890A JPH03178100A JP H03178100 A JPH03178100 A JP H03178100A JP 2075788 A JP2075788 A JP 2075788A JP 7578890 A JP7578890 A JP 7578890A JP H03178100 A JPH03178100 A JP H03178100A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電気的に消去及びプログラム可能な半導体メモ
リ装置（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
ａｎｄＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒｙ：以下、ＥＥＦＲＯＭという）に係る
もので、特にフラッシュ型のフローティングゲートトラ
ンジスタで構成され、ページ単位の消去動作可能なＥＥ
ＦＲＯＭ装置に係るものである。
リ装置（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
ａｎｄＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒｙ：以下、ＥＥＦＲＯＭという）に係る
もので、特にフラッシュ型のフローティングゲートトラ
ンジスタで構成され、ページ単位の消去動作可能なＥＥ
ＦＲＯＭ装置に係るものである。
［従来の技術］
ＥＥＦＲＯＭは、電気的に消去されることができ、プロ
グラムが可能な読出し専用メモリ装置である。このよう
なＥＥＦＲＯＭの特徴は、使用される基本的なメモリ素
子の特性によるものである。ＥＥＦＲＯＭに使用される
基本メモリ素子としては、初期の紫外線消去型のフロー
ティングゲートトランジスタから改良されたフローティ
ングゲートトンネルオキサイド（Ｆｌｏａｔｉｎｇ Ｇ
ａｔｅＴｕｎｎｅｌ ０ｘｉｄｅ）を持つＦＬＯＴＯＸ
型と、２個の積層構造のポリシリコンゲートを持つとい
う点においてＦＬＯＴＯＸ型と構造が類似であるが、ソ
ース又はドレイン領域とフローティングゲートの角の部
分が薄いゲート酸化膜を通じてオーバーラツプされてい
るという点が異なるフラッシュ型のフローティングゲー
トトランジスタとが開発されている。
グラムが可能な読出し専用メモリ装置である。このよう
なＥＥＦＲＯＭの特徴は、使用される基本的なメモリ素
子の特性によるものである。ＥＥＦＲＯＭに使用される
基本メモリ素子としては、初期の紫外線消去型のフロー
ティングゲートトランジスタから改良されたフローティ
ングゲートトンネルオキサイド（Ｆｌｏａｔｉｎｇ Ｇ
ａｔｅＴｕｎｎｅｌ ０ｘｉｄｅ）を持つＦＬＯＴＯＸ
型と、２個の積層構造のポリシリコンゲートを持つとい
う点においてＦＬＯＴＯＸ型と構造が類似であるが、ソ
ース又はドレイン領域とフローティングゲートの角の部
分が薄いゲート酸化膜を通じてオーバーラツプされてい
るという点が異なるフラッシュ型のフローティングゲー
トトランジスタとが開発されている。
上記ＦＬＯＴＯＸ型のフローティングゲートトランジス
タは、約１００人のトンネルオキサイドを通じて、ドレ
イン又はソースからフローティングゲートに、あるいは
フローティングゲートからドレイン又はソースに電子が
トンネリング（ｔｕｎｎｅｌｉｎｇ）することによって
、各データのプログラム及び消去が可能なメモリ素子で
ある。
タは、約１００人のトンネルオキサイドを通じて、ドレ
イン又はソースからフローティングゲートに、あるいは
フローティングゲートからドレイン又はソースに電子が
トンネリング（ｔｕｎｎｅｌｉｎｇ）することによって
、各データのプログラム及び消去が可能なメモリ素子で
ある。
これに係る基本特許は、インテル社（Ｉｎｔｅｌ）で出
願された米国特許番号筒４２０３１５８号に開示されて
いる。
願された米国特許番号筒４２０３１５８号に開示されて
いる。
上記ＦＬＯＴＯＸ型では、ドレインが共通ビットライン
に接続されていて、ドレインに印加される高電圧が同一
ビットライン上にある他のメモリセルのトレインにも印
加されるので、これを防止するために選択トランジスタ
というもう一つのトラジスタが使用される。したがって
、上記ＦＬＯＴＯＸ型フローティングゲートトランジス
タを使用するＥＥＦＲＯＭ装置においては、１どット即
ち１セル当り２個のトランジスタが使用されるため、メ
モリ装置の高密度集積化に難しさがある。
に接続されていて、ドレインに印加される高電圧が同一
ビットライン上にある他のメモリセルのトレインにも印
加されるので、これを防止するために選択トランジスタ
というもう一つのトラジスタが使用される。したがって
、上記ＦＬＯＴＯＸ型フローティングゲートトランジス
タを使用するＥＥＦＲＯＭ装置においては、１どット即
ち１セル当り２個のトランジスタが使用されるため、メ
モリ装置の高密度集積化に難しさがある。
一方、上記フラッシュ型のフローティングゲートトラン
ジスタは、トレインまたはソース領域とフローティング
ゲートの角が薄いゲート酸化膜を間に置いてオーバーラ
ツプされている構造であり、これが第１図に図示されて
いる。第１図において、第１Ａ図は上記トランジスタの
平面図であり、第１Ｂ図及び第１Ｃ図は各々上記第１Ａ
図のｂ−ｂ’線とＣ−Ｃ線とに沿った断面図であり、第
１Ｄ図は等比回路図である。
ジスタは、トレインまたはソース領域とフローティング
ゲートの角が薄いゲート酸化膜を間に置いてオーバーラ
ツプされている構造であり、これが第１図に図示されて
いる。第１図において、第１Ａ図は上記トランジスタの
平面図であり、第１Ｂ図及び第１Ｃ図は各々上記第１Ａ
図のｂ−ｂ’線とＣ−Ｃ線とに沿った断面図であり、第
１Ｄ図は等比回路図である。
上記第１Ａ図には、ソース拡散領域５２と、トランジス
タのソース領域５４及びドレイン領域５６と、ポリシリ
コンで形成されたフローティングゲート５８と、ポリシ
リコンで形成されたコントロールゲート６０と、ソース
領域５４とドレイン領域５６とで限定されるトランジス
タのチャンネル領域６４とが図示されている。
タのソース領域５４及びドレイン領域５６と、ポリシリ
コンで形成されたフローティングゲート５８と、ポリシ
リコンで形成されたコントロールゲート６０と、ソース
領域５４とドレイン領域５６とで限定されるトランジス
タのチャンネル領域６４とが図示されている。
第１Ｂ図は上記第１Ａ図の切線ｂ−ｂ’ に沿ったトラ
ンジスタの断面図であり、半導体基板５（と、ソース拡
散領域５２と、ソース及びドレイン領域５４．５６と、
ポリシリコンで形成されＩコントロールゲート６ｏ及び
フローティンピゲート５８と、トランジスタのチャンネ
ル領に６４と、上記フローティングゲート５８との間□
トンネルオキサイド６２と、上記コントロー刀ケート６
０とコントロールゲート５８との間ｑ酸化誘電ＪＷ６６
とが図示されている。
ンジスタの断面図であり、半導体基板５（と、ソース拡
散領域５２と、ソース及びドレイン領域５４．５６と、
ポリシリコンで形成されＩコントロールゲート６ｏ及び
フローティンピゲート５８と、トランジスタのチャンネ
ル領に６４と、上記フローティングゲート５８との間□
トンネルオキサイド６２と、上記コントロー刀ケート６
０とコントロールゲート５８との間ｑ酸化誘電ＪＷ６６
とが図示されている。
第１Ｃ図には、半導体基板５ｏと、ソース拡粋領域５２
と、トランジスタのチャンネル領域６４及びトンネルオ
キサイド６２と、コントロールゲート６０及びフローテ
ィングゲート５８と、上記２個のゲート６０．５８との
間の酸化誘電層６６が図示されている。
と、トランジスタのチャンネル領域６４及びトンネルオ
キサイド６２と、コントロールゲート６０及びフローテ
ィングゲート５８と、上記２個のゲート６０．５８との
間の酸化誘電層６６が図示されている。
そして、第１Ｄ図は上記フラッシュ型フローティングゲ
ートトランジスタの等化回路図であり、上記コントロー
ルゲート６０とフローティングゲート５８間のキャパシ
タンス成分７゜と、上記フローティングゲート５８とソ
ース領域５４、ドレイン領域５６及びチャンネル領域６
４間に存在する各々のキャパシタンス成分７６゜７２．
７４を示している。
ートトランジスタの等化回路図であり、上記コントロー
ルゲート６０とフローティングゲート５８間のキャパシ
タンス成分７゜と、上記フローティングゲート５８とソ
ース領域５４、ドレイン領域５６及びチャンネル領域６
４間に存在する各々のキャパシタンス成分７６゜７２．
７４を示している。
以下、第１図において多様な形態に図示されたフラッシ
ュ型のフローティングゲートトランジスタの消去及びプ
ログラム動作と、読出し動作を上記第１Ｂ図の断面図を
参照して説明する。上記第１Ｂ図において、上記トラン
ジスタがメモリ装置に使用される場合には、ソース領域
５４には消去（ｅｒａｓｅ）ラインが、ドレイン領域５
６にはビットラインが、コントロールゲート６０にはワ
ードラインが連結されることは明らかである。
ュ型のフローティングゲートトランジスタの消去及びプ
ログラム動作と、読出し動作を上記第１Ｂ図の断面図を
参照して説明する。上記第１Ｂ図において、上記トラン
ジスタがメモリ装置に使用される場合には、ソース領域
５４には消去（ｅｒａｓｅ）ラインが、ドレイン領域５
６にはビットラインが、コントロールゲート６０にはワ
ードラインが連結されることは明らかである。
先ず、消去動作は、ソース領域５４（又は消去ライン）
の電位を高め（１２Ｖ）、コントロールゲート６Ｑ（又
はワードライン）は接地させて、ドレイン領域５６（又
はビットライン）をフローティング（ｆｌｏａｔｉｎｇ
）させることにより、フローティングゲート５８とソー
ス拡散領域５２とがオーバーラツプしているトンネルオ
キサイド６２の領域で、上記フローティングゲート５８
から上記ソース領域５４に電子がＦ −Ｎ （Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｅｉｍ） トンネリングにより移動する
ことにより成される。この時、トランジスタのしきい電
圧は１〜２■程度になる。
の電位を高め（１２Ｖ）、コントロールゲート６Ｑ（又
はワードライン）は接地させて、ドレイン領域５６（又
はビットライン）をフローティング（ｆｌｏａｔｉｎｇ
）させることにより、フローティングゲート５８とソー
ス拡散領域５２とがオーバーラツプしているトンネルオ
キサイド６２の領域で、上記フローティングゲート５８
から上記ソース領域５４に電子がＦ −Ｎ （Ｆｏｗｌ
ｅｒ−Ｎｏｒｄｅｉｍ） トンネリングにより移動する
ことにより成される。この時、トランジスタのしきい電
圧は１〜２■程度になる。
一方、プログラム動作は、上記セルのドレイン領域５６
に高電圧を印加することによって成されるが、普通ドレ
イン領域５６に７Ｖ程度、コントロールゲート６０に１
２Ｖを印加して、上記ドレイン領域５６とチャンネル領
域６４との間のデフ−ジョン領域で発生するエレクトロ
ンがフローティングゲート５８に注入されて、上記フロ
ーティングゲートトランジスタが６〜７■のしきい電圧
をもつことにより成される。
に高電圧を印加することによって成されるが、普通ドレ
イン領域５６に７Ｖ程度、コントロールゲート６０に１
２Ｖを印加して、上記ドレイン領域５６とチャンネル領
域６４との間のデフ−ジョン領域で発生するエレクトロ
ンがフローティングゲート５８に注入されて、上記フロ
ーティングゲートトランジスタが６〜７■のしきい電圧
をもつことにより成される。
読出し動作は、上記コントロールゲート６ｏに５Ｖ、
ドレイン領域５６に１．５Ｖ程度を印加して、プログ
ラムされたセルあるいは消去された（ｅｒａｓｅｄ）セ
ルのトレインからソースに流れるチャンネル電流を感知
することにより成される。
ドレイン領域５６に１．５Ｖ程度を印加して、プログ
ラムされたセルあるいは消去された（ｅｒａｓｅｄ）セ
ルのトレインからソースに流れるチャンネル電流を感知
することにより成される。
上記のように、フラッシュ型のフローティングゲートト
ランジスタは、上記ＦＬＯＴＯＸ型のトランジスタとは
異なり、ビット当り一つのトランジスタで可能であり、
全てのメモリセルのデータを同時に消去し得る。
ランジスタは、上記ＦＬＯＴＯＸ型のトランジスタとは
異なり、ビット当り一つのトランジスタで可能であり、
全てのメモリセルのデータを同時に消去し得る。
このような構造のフラッシュ型ＥＥＦＲＯＭセルを使用
したメモリセルアレイが、エクセル・マイクロエレクト
ロニスク社（Ｅｘｅｌ Ｍｉｃｒｏｌｅｃｔｒ。
したメモリセルアレイが、エクセル・マイクロエレクト
ロニスク社（Ｅｘｅｌ Ｍｉｃｒｏｌｅｃｔｒ。
ｎ１ｃｓ、 Ｉｎｃ、）が所有する米国特許番号第４．
６９８．７８７号に開示されている。
６９８．７８７号に開示されている。
上記特許は、消去動作においてメモリセルアレイをブロ
ック単位及びバイト単位に消去可能な技術として、第２
図、第３図及び第４図に図示されている。第２図は上記
特許の全体的なメモリセル構成図であり、第３図はブロ
ック単位の消去動作可能な上記第２図の内部回路、第４
図は上記特許の他の実施例であるバイト単位の消去動作
が可能な内部回路図を示している。
ック単位及びバイト単位に消去可能な技術として、第２
図、第３図及び第４図に図示されている。第２図は上記
特許の全体的なメモリセル構成図であり、第３図はブロ
ック単位の消去動作可能な上記第２図の内部回路、第４
図は上記特許の他の実施例であるバイト単位の消去動作
が可能な内部回路図を示している。
上記第２図に図示された上記特許のメモリチップの構成
は、ロウアドレスデコーダ８１を中心に、左側のアレイ
にはＰＧＩ〜Ｐ Ｇ Ｎ 、右側のアレイにはＰＧｓ−
＋〜ＰＧ２Ｎが配置されており、上記各々のＰ Ｇ ｒ
〜ＰＧ！Ｎは多数の（ここでは４本の）カラム（ｃｏｌ
ｕｍｎ）ライン（又はビットライン）とに本のワードラ
イン及びこれらに接続されたβ×に個のフラッシュセル
で構成されて、各々一つの単位ページとなる。上記各ペ
ージの多数のカラムラインは一つの入出カラインに共通
に接続されている。上記入出カラインがＩｌｏ。
は、ロウアドレスデコーダ８１を中心に、左側のアレイ
にはＰＧＩ〜Ｐ Ｇ Ｎ 、右側のアレイにはＰＧｓ−
＋〜ＰＧ２Ｎが配置されており、上記各々のＰ Ｇ ｒ
〜ＰＧ！Ｎは多数の（ここでは４本の）カラム（ｃｏｌ
ｕｍｎ）ライン（又はビットライン）とに本のワードラ
イン及びこれらに接続されたβ×に個のフラッシュセル
で構成されて、各々一つの単位ページとなる。上記各ペ
ージの多数のカラムラインは一つの入出カラインに共通
に接続されている。上記入出カラインがＩｌｏ。
〜工１０２ｏ個であるとき、Ｉ ／ ＯＩはＰＧ、に。
ｌ１０ＳはＰＧ２に、・・・、Ｉ１０＊ｎはＰＯ３Ｈに
、各ページのカラムライン数だけ配置される。
、各ページのカラムライン数だけ配置される。
また、上記各単位ページには、カラム選択のためのカラ
ムアドレスデコーダ８３と共通消去ライン１１とが連結
される。
ムアドレスデコーダ８３と共通消去ライン１１とが連結
される。
第３図及び第４図は上記第２図の実施例で示した内部メ
モリセルの構成を表わしている。上記第３図及び第４図
は説明便宜上８個のカラム、即ちβ＝８のアレイで構成
されている。
モリセルの構成を表わしている。上記第３図及び第４図
は説明便宜上８個のカラム、即ちβ＝８のアレイで構成
されている。
上記第３図のメモリセルアレイはブロック単位に消去可
能なＥＥＦＲＯＭセルアレイで、各々の行にあるセルの
制御ゲートはロウアドレスデコーダ８１から出る各々の
対応するワードラインに接続されており、各々の列にあ
るセルのドレインはカラムアドレスデコーダ８３から出
る対応するビットライン（又はＩ１０ライン）に接続さ
れており、各行にあるメモリセルのソースは列方向に配
列された各々の共通ソースラインＣ３Ｉ〜ＣＳｋ／＊◆
宜に接続されている。そして、上記共通ソースラインＣ
Ｓ Ｉ−ＣＳ ｋｙ２＋＋には消去ライン１１を通して
消去電圧が印加される。
能なＥＥＦＲＯＭセルアレイで、各々の行にあるセルの
制御ゲートはロウアドレスデコーダ８１から出る各々の
対応するワードラインに接続されており、各々の列にあ
るセルのドレインはカラムアドレスデコーダ８３から出
る対応するビットライン（又はＩ１０ライン）に接続さ
れており、各行にあるメモリセルのソースは列方向に配
列された各々の共通ソースラインＣ３Ｉ〜ＣＳｋ／＊◆
宜に接続されている。そして、上記共通ソースラインＣ
Ｓ Ｉ−ＣＳ ｋｙ２＋＋には消去ライン１１を通して
消去電圧が印加される。
上記第４図はバイト単位の消去動作可能なＥＥＦＲＯＭ
セルアレイで、各々の行にあるセルの制御ゲートはロウ
アドレスデコーダ８１から出る各々の対応するワードラ
インに接続されており、各々の列にあるセルのドレイン
はカラムアドレスデコーダ８３から出る対応するビット
ライン（又はＩ１０ライン）に接続され、各行にあるメ
モリセルのソースは列方向に配列された各々の共通ソー
スラインＣ８１〜ＣＳ ｋ／ｍに接続されている。そし
て、右端の１列には直列に接続されたＮＭＯＳトランジ
スタが対応する行に各々−ずつ配列されており、上記Ｎ
ＭＯＳトランジスタの共通ドレインの接続ラインに消去
電圧が印加され、ソースは上記フラッシュセルの共通ソ
ースラインＣＳ ｓ〜ＣＳ ｍ／ｉと接続されている。
セルアレイで、各々の行にあるセルの制御ゲートはロウ
アドレスデコーダ８１から出る各々の対応するワードラ
インに接続されており、各々の列にあるセルのドレイン
はカラムアドレスデコーダ８３から出る対応するビット
ライン（又はＩ１０ライン）に接続され、各行にあるメ
モリセルのソースは列方向に配列された各々の共通ソー
スラインＣ８１〜ＣＳ ｋ／ｍに接続されている。そし
て、右端の１列には直列に接続されたＮＭＯＳトランジ
スタが対応する行に各々−ずつ配列されており、上記Ｎ
ＭＯＳトランジスタの共通ドレインの接続ラインに消去
電圧が印加され、ソースは上記フラッシュセルの共通ソ
ースラインＣＳ ｓ〜ＣＳ ｍ／ｉと接続されている。
そこで、第３図のアレイの場合は、消去ライン１１に印
加される消去電圧かブロック内の全共通ソースラインに
印加されるので、ブロック内の全メモリセルが同時に消
去される。一方、第４図のｒレイでは、上記消去ライン
１１に印加された消去電圧が選ばれた共通ソースライン
にしか印加されないので、ある１つのロウのメモリセル
しか一度には消去されない。
加される消去電圧かブロック内の全共通ソースラインに
印加されるので、ブロック内の全メモリセルが同時に消
去される。一方、第４図のｒレイでは、上記消去ライン
１１に印加された消去電圧が選ばれた共通ソースライン
にしか印加されないので、ある１つのロウのメモリセル
しか一度には消去されない。
［発明が解決しようとしている課題］
しかしながら、上記第３図及び第４図に示したブロック
消去型及びバイト消去型ＥＥＦＲＯＭセルアレイにおい
ては、共に第２図に図示のように消去電圧（Ｖ□）を印
加される消去ライン１１が一時に全ブロックの上記メモ
リセルの共通ソースラインに連結されている。したがっ
て、セルの消去動作は上記消去ライン１１に高電圧を印
加し、全てのワードラインを接地することにより威され
るので、チップ全体のメモリセルが全て同時に消去され
、望まないメモリセルまでも消去してしまうことがある
。これは、上記消去動作において、消去ライン１１に高
電圧が印加されたときには、第１Ｂ図で各メモリセルの
各ソース領域５４がソース拡散領域５２内に形成されて
、上記ソース領域５４とソース拡散領域５２との分離が
不可能なためである。
消去型及びバイト消去型ＥＥＦＲＯＭセルアレイにおい
ては、共に第２図に図示のように消去電圧（Ｖ□）を印
加される消去ライン１１が一時に全ブロックの上記メモ
リセルの共通ソースラインに連結されている。したがっ
て、セルの消去動作は上記消去ライン１１に高電圧を印
加し、全てのワードラインを接地することにより威され
るので、チップ全体のメモリセルが全て同時に消去され
、望まないメモリセルまでも消去してしまうことがある
。これは、上記消去動作において、消去ライン１１に高
電圧が印加されたときには、第１Ｂ図で各メモリセルの
各ソース領域５４がソース拡散領域５２内に形成されて
、上記ソース領域５４とソース拡散領域５２との分離が
不可能なためである。
この場合、上記選択されたメモリセルのアクセスタイム
を左右するトレイン電圧が増加するにつれて対応する接
地側の抵抗成分も大きくなるので、全メモリセルのアク
セスタイムは遅くなる。
を左右するトレイン電圧が増加するにつれて対応する接
地側の抵抗成分も大きくなるので、全メモリセルのアク
セスタイムは遅くなる。
工程上の誤差によってメモリ装置の回路内の全てのメモ
リセルのアクセスタイムが同じになるのは難しいので、
結局アクセスタイムはアクセスタイムの長いメモリセル
の影響を受ける。たとえば、ある一つのメモリセルのア
クセスタイムが１００ｎｓであり、もう一方のメモリセ
ルのアクセスタイムが１４０ｎｓであるとき、全体のア
クセスタイムは１４０ｎｓになり、メモリ装置の高密度
集積化による副次的抵抗成分の増加とともに、このよう
なアクセスタイムが考慮される必要が生じる。
リセルのアクセスタイムが同じになるのは難しいので、
結局アクセスタイムはアクセスタイムの長いメモリセル
の影響を受ける。たとえば、ある一つのメモリセルのア
クセスタイムが１００ｎｓであり、もう一方のメモリセ
ルのアクセスタイムが１４０ｎｓであるとき、全体のア
クセスタイムは１４０ｎｓになり、メモリ装置の高密度
集積化による副次的抵抗成分の増加とともに、このよう
なアクセスタイムが考慮される必要が生じる。
したがって、本発明の第１の目的は、Ｉ１０ラインの配
置を適切にすることにより、接地されているソース端の
接地抵抗の上昇によるソース電圧の損失を防止し得る電
気的に消去及びプログラム可能な半導体メモリ装置をフ
ラッシュ型ＥＥＦＲＯＭセルアレイで構成する方法を提
供することにある。
置を適切にすることにより、接地されているソース端の
接地抵抗の上昇によるソース電圧の損失を防止し得る電
気的に消去及びプログラム可能な半導体メモリ装置をフ
ラッシュ型ＥＥＦＲＯＭセルアレイで構成する方法を提
供することにある。
本発明の第２の目的は、ページ単位に消去可能なフラッ
シュ型ＥＥＦＲＯＭを提供することにある。
シュ型ＥＥＦＲＯＭを提供することにある。
本発明の第３の目的は、各ページに最適化されたしきい
電圧を維持して消去電圧を供給し得る方法及び回路を提
供することにある。
電圧を維持して消去電圧を供給し得る方法及び回路を提
供することにある。
本発明の第４の目的は、ラインの結束（Ｓｔｒａｐｐｉ
ｎｇ）によりメモリチップ全体の面積を最小化できるメ
モリ装置を提供することにある。
ｎｇ）によりメモリチップ全体の面積を最小化できるメ
モリ装置を提供することにある。
［課題を解決するための手段及び作用］上記本発明の目
的を達成するために、本発明のフラッシュ型ＥＥＦＲＯ
Ｍは、多数の行と列とに配列されたソース、ドレイン、
コントロールゲート及びフローティングゲートを持つフ
ローティングゲート型トランジスタと、同一行にある上
記トランジスタの制御ゲートに接続される多数のワード
ラインと、同一列にある上記トランジスタのドレインに
各々接続されて第１及び第２グループで構成される多数
のビットラインと、上記トランジスタのソースに共通に
接続される消去ラインと、上記第１グループを選択して
上記第１グループに連結されたトランジスタの書き込み
動作と読出し動作とを遂行する第１選択手段と、上記第
２グループを選択して上記第２グループに連結されたト
ランジスタの書き込み動作と読出し動作とを選択する第
２選択手段とで構成されたことを特徴とする。
的を達成するために、本発明のフラッシュ型ＥＥＦＲＯ
Ｍは、多数の行と列とに配列されたソース、ドレイン、
コントロールゲート及びフローティングゲートを持つフ
ローティングゲート型トランジスタと、同一行にある上
記トランジスタの制御ゲートに接続される多数のワード
ラインと、同一列にある上記トランジスタのドレインに
各々接続されて第１及び第２グループで構成される多数
のビットラインと、上記トランジスタのソースに共通に
接続される消去ラインと、上記第１グループを選択して
上記第１グループに連結されたトランジスタの書き込み
動作と読出し動作とを遂行する第１選択手段と、上記第
２グループを選択して上記第２グループに連結されたト
ランジスタの書き込み動作と読出し動作とを選択する第
２選択手段とで構成されたことを特徴とする。
上記本発明の第２の目的を達成するために、本発明によ
るメモリ装置はベージ単位に分れており、所定の消去電
圧を印加すると所定の消去信号によって上記各々のペー
ジを選択的に消去しうる消去電圧を出力する複数の消去
選択回路を具備したことを特徴とする。
るメモリ装置はベージ単位に分れており、所定の消去電
圧を印加すると所定の消去信号によって上記各々のペー
ジを選択的に消去しうる消去電圧を出力する複数の消去
選択回路を具備したことを特徴とする。
上記本発明の第３の目的を達成するために、本発明のメ
モリ装置はカラムアドレスデコーダの出力信号と消去選
択信号とを入力して一つの論理信号を出力する論理ゲー
トで構成されているベージ選択のためのベージ選択回路
と、上記論理ゲートの出力線路を制御する制御手段と、
所定の消去電圧以上の電圧と連結され、上記論理ゲート
の出力を入力して上記入力信号が“β０１状態であると
き消去電圧を出力するゲーティング手段と、上記ゲーテ
ィグ手段の入力ノードと出力ノードとの間に位置し、上
記ページ選択回路の出力端子と連結されて上記ゲーティ
ング手段の両端の電位差を維持する電圧安定手段と、上
記ゲーティング手段の出力を上記共通ソースラインに伝
達する消去ラインとで構成されであることを特徴とする
。
モリ装置はカラムアドレスデコーダの出力信号と消去選
択信号とを入力して一つの論理信号を出力する論理ゲー
トで構成されているベージ選択のためのベージ選択回路
と、上記論理ゲートの出力線路を制御する制御手段と、
所定の消去電圧以上の電圧と連結され、上記論理ゲート
の出力を入力して上記入力信号が“β０１状態であると
き消去電圧を出力するゲーティング手段と、上記ゲーテ
ィグ手段の入力ノードと出力ノードとの間に位置し、上
記ページ選択回路の出力端子と連結されて上記ゲーティ
ング手段の両端の電位差を維持する電圧安定手段と、上
記ゲーティング手段の出力を上記共通ソースラインに伝
達する消去ラインとで構成されであることを特徴とする
。
一以下余白一
［実施例］
以下、添付された図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
本実施例による参照図面は、第５図、第６図及び第７図
、第８図、第９図と第１０Ｂ図及び第１０Ｃ図である。
、第８図、第９図と第１０Ｂ図及び第１０Ｃ図である。
くアレイ全体の構成例〉
第５図は本実施例のアレイ構成図で、１ページ当り入出
力端子（以下、Ｉ１０端子）の数が８個の例を挙げた。
力端子（以下、Ｉ１０端子）の数が８個の例を挙げた。
第５図には、ロウアドレスデコーダ１００を中心に、左
方にはＩ１０端子（又はＩ１０ライン）が各々ｌ１０１
〜工１０４で構成されたベージＰ Ｇ ＋〜ＰＧ、が配
列されており、右方にはＩ１０端子が各々Ｉ／○ｓ −
Ｉ ／ Ｏａで構成されたページＰＧＮ、ｌ〜ＰＧｚｓ
が配列されている。ベージＰＧ、とＰＧ２Ｎとが参照番
号３００と５００とで示されている。上記各ページＰＧ
。
方にはＩ１０端子（又はＩ１０ライン）が各々ｌ１０１
〜工１０４で構成されたベージＰ Ｇ ＋〜ＰＧ、が配
列されており、右方にはＩ１０端子が各々Ｉ／○ｓ −
Ｉ ／ Ｏａで構成されたページＰＧＮ、ｌ〜ＰＧｚｓ
が配列されている。ベージＰＧ、とＰＧ２Ｎとが参照番
号３００と５００とで示されている。上記各ページＰＧ
。
〜ＰＧｚｓは全てに本のワードライン（又は行ライン）
と４本のカラムライン（又はＩ１０ライン）とで構成さ
れて、一つのページを成している。上記各ベージＰＧ、
〜ＰＧ＊Ｎには、上記Ｉ１０ラインを選択するＹゲーテ
フッ手段ＹＧ。
と４本のカラムライン（又はＩ１０ライン）とで構成さ
れて、一つのページを成している。上記各ベージＰＧ、
〜ＰＧ＊Ｎには、上記Ｉ１０ラインを選択するＹゲーテ
フッ手段ＹＧ。
〜Ｙ Ｇ ａ Ｎがあり、その上部にはカラムアドレス
デコーダ２００がある。又、各ベージＰＧＩ〜ＰＧ、ｌ
、には各々の該当する消去選択回路４００が連結されて
おり、上記消去選択回路４００には消去を印加する消去
ライン１１１が接続されている。
デコーダ２００がある。又、各ベージＰＧＩ〜ＰＧ、ｌ
、には各々の該当する消去選択回路４００が連結されて
おり、上記消去選択回路４００には消去を印加する消去
ライン１１１が接続されている。
く各内部セルアレイの構成例〉
第６図は、上記第５図においてカラムライン（Ｉ１０ラ
イン又はビットライン）が８個、即ちβ＝８であるとき
の第１のベージＰＧＩの内部セルアレイを図示したもの
である。
イン又はビットライン）が８個、即ちβ＝８であるとき
の第１のベージＰＧＩの内部セルアレイを図示したもの
である。
上記第６図の内部回路は、各々一対を成して４個（７）
Ｉ１０端子工／○ｒ 、ｌ１０２ 、ｌ１０ｓＩ ／
０４に連結された８個のビットラインＢＬＩ−ＢＬ、と
；に個のワードラインＷＬｌ〜ＷＬ、と；各行に該当す
るワードラインＷＬ、〜Ｗ Ｌ ｋとは同行のゲートが
共通接続され、各列のビットラインとは該５列にあるド
レインが接続され、各行にある共通ソースラインＣ８１
〜Ｃ８ｋにソースが共通接続されたｋＸ８個のフラッシ
ュ型トランジスタのメモリセルＭ Ｃｋｌ−Ｍ Ｃｋａ
と；ロウライン（ビットライン）選択用トランジスタＳ
Ｔ ＋ｏ、 Ｓ Ｔ ＋＋、 Ｓ Ｔｚｌ、
Ｓ Ｔｚ□、ＳＴ、、。
Ｉ１０端子工／○ｒ 、ｌ１０２ 、ｌ１０ｓＩ ／
０４に連結された８個のビットラインＢＬＩ−ＢＬ、と
；に個のワードラインＷＬｌ〜ＷＬ、と；各行に該当す
るワードラインＷＬ、〜Ｗ Ｌ ｋとは同行のゲートが
共通接続され、各列のビットラインとは該５列にあるド
レインが接続され、各行にある共通ソースラインＣ８１
〜Ｃ８ｋにソースが共通接続されたｋＸ８個のフラッシ
ュ型トランジスタのメモリセルＭ Ｃｋｌ−Ｍ Ｃｋａ
と；ロウライン（ビットライン）選択用トランジスタＳ
Ｔ ＋ｏ、 Ｓ Ｔ ＋＋、 Ｓ Ｔｚｌ、
Ｓ Ｔｚ□、ＳＴ、、。
Ｓ Ｔ ３ａ、 Ｓ Ｔ ４１． Ｓ Ｔ ａｘとで構
成され；上記カラムアドレスデコーダ２００の出力信号
Ｙｉ及びＹｊによって、データラインＤＬ上にある外部
信号な各列のビットラインに接続されたメモリセルに入
力させたり、上記ビットラインの電圧を外部に出力させ
るためのＹゲーテ４フフ手段ＹＧＩと二上記ビットライ
ンＢＬ４とＢＬ。
成され；上記カラムアドレスデコーダ２００の出力信号
Ｙｉ及びＹｊによって、データラインＤＬ上にある外部
信号な各列のビットラインに接続されたメモリセルに入
力させたり、上記ビットラインの電圧を外部に出力させ
るためのＹゲーテ４フフ手段ＹＧＩと二上記ビットライ
ンＢＬ４とＢＬ。
との間において、メモリセルＭ Ｃ＋ ｔ〜ＭＣｍａの
共通ソースラインＣ３ｌ−Ｃ３，に接続された消去ライ
ン４１を通じて、消去電圧ｖＥ＊を入力する消去選択回
路４００とで構成されている。
共通ソースラインＣ３ｌ−Ｃ３，に接続された消去ライ
ン４１を通じて、消去電圧ｖＥ＊を入力する消去選択回
路４００とで構成されている。
第７図は、１ページを１６個のカラム（又はビットライ
ン）で構成した場合の、上記第５図のＰＧ、の内部回路
を示したものである。
ン）で構成した場合の、上記第５図のＰＧ、の内部回路
を示したものである。
上記第６図の構成においては、Ｉｌｏ。
Ｉ ／ ０２及びＩ ／ Ｏｓとｌ１０４が各々一対ず
つ配列されているが、上記第７図においては各々４個ず
つ配列されており、これによりＹゲーティング手段ＹＧ
、は４個のカラムアドレスデコーダ２００出力Ｙｉ、Ｙ
ｊ、Ｙｋ、Ｙｊ２を印加される。また、消去選択回路４
００の出力は、工１０１とＩ ／ ０２との間、Ｉ ／
０３とｌ１０４との間の共通ソースに各々分離されて
印加される。
つ配列されているが、上記第７図においては各々４個ず
つ配列されており、これによりＹゲーティング手段ＹＧ
、は４個のカラムアドレスデコーダ２００出力Ｙｉ、Ｙ
ｊ、Ｙｋ、Ｙｊ２を印加される。また、消去選択回路４
００の出力は、工１０１とＩ ／ ０２との間、Ｉ ／
０３とｌ１０４との間の共通ソースに各々分離されて
印加される。
く消去選択回路の構成例〉
第８図は、上記第６図及び第７図に示した消去選択回路
４００の内部回路図である。
４００の内部回路図である。
上記消去選択回路４００は、カラムアドレスデコーダ２
００からの所定出力信号Ｙｓと消去選択信号φＥＲとの
入力によって、消去を許可する所定信号を出力する論理
ゲート４１０と；ゲートが電源電圧端子（Ｖｃｃ）に連
結され、上記論理ゲート４１０の出力端子がソース端子
に連結されたパス用トランジスタ４２０と：消去電圧Ｖ
ＥＲと上記パス用トランジスタ４２０を通過した上記論
理ゲート４１０の出力信号とを入力して、上記第６図又
は第７図の共通ソースラインＣ３Ｉ〜ＣＳ ｈに消去電
圧ＶＥＲを出力するゲーティング手段４４０と；上記ゲ
ーティング手段４４０の出力ノード４４１にゲートが接
続され、上記ゲーティング手段４４０及び上記パス用ト
ランジスタ４２０間のノード点４３１にソース又はドレ
インが接続され、上記消去電圧ＶＫＲ端子にドレイン又
はソースが接続された消去電圧安定用トランジスタ４３
０とで構成されている。
００からの所定出力信号Ｙｓと消去選択信号φＥＲとの
入力によって、消去を許可する所定信号を出力する論理
ゲート４１０と；ゲートが電源電圧端子（Ｖｃｃ）に連
結され、上記論理ゲート４１０の出力端子がソース端子
に連結されたパス用トランジスタ４２０と：消去電圧Ｖ
ＥＲと上記パス用トランジスタ４２０を通過した上記論
理ゲート４１０の出力信号とを入力して、上記第６図又
は第７図の共通ソースラインＣ３Ｉ〜ＣＳ ｈに消去電
圧ＶＥＲを出力するゲーティング手段４４０と；上記ゲ
ーティング手段４４０の出力ノード４４１にゲートが接
続され、上記ゲーティング手段４４０及び上記パス用ト
ランジスタ４２０間のノード点４３１にソース又はドレ
インが接続され、上記消去電圧ＶＫＲ端子にドレイン又
はソースが接続された消去電圧安定用トランジスタ４３
０とで構成されている。
く消去動作のタイミングチャート〉
第９図は本実施例の消去動作を表わすタイミングチャー
トである。
トである。
上記第９図においてのは外部信号、■はライトエネイブ
ル信号ＷＥＸ、■は消去選択信号φＥＲ１■はワードラ
イン上の電圧状態、■はＹゲーティング信号（Ｙｉ又は
Ｙｊ）、■は消去電圧ＶＥＲ％■は選択された消去ライ
ンの電圧状態、■は非選択された消去ラインの電圧状態
を各々示している。上記第９図における参照番号９０〜
９５は、上記各波形間の連関性を理解しうるように説明
の便宜上示したものである。
ル信号ＷＥＸ、■は消去選択信号φＥＲ１■はワードラ
イン上の電圧状態、■はＹゲーティング信号（Ｙｉ又は
Ｙｊ）、■は消去電圧ＶＥＲ％■は選択された消去ライ
ンの電圧状態、■は非選択された消去ラインの電圧状態
を各々示している。上記第９図における参照番号９０〜
９５は、上記各波形間の連関性を理解しうるように説明
の便宜上示したものである。
第１０Ｂ図、第１０Ｃ図は、上記第６図の回路のプログ
ラム動作又はリード動作による接地電圧上昇による効果
を示した図面である。子連する説明においては、上記第
９図及び第１０図の図面と各符号とを参照する。
ラム動作又はリード動作による接地電圧上昇による効果
を示した図面である。子連する説明においては、上記第
９図及び第１０図の図面と各符号とを参照する。
くメモリセルの各動作説明〉
以下、上記構成に基づいて参照図面第６図ないし第１０
図を参照しながら本実施例の各動作に対する詳細な説明
をする。説明の前に、上記第６図と第７図の７レイ構造
は単位ページ大きさのみに差異があるだけで、基本的な
構成は同一であるので、説明の便宜上上記第６図のＥＥ
ＦＲＯＭセルアレイで本実施例の消去及びプログラム動
作を説明する。
図を参照しながら本実施例の各動作に対する詳細な説明
をする。説明の前に、上記第６図と第７図の７レイ構造
は単位ページ大きさのみに差異があるだけで、基本的な
構成は同一であるので、説明の便宜上上記第６図のＥＥ
ＦＲＯＭセルアレイで本実施例の消去及びプログラム動
作を説明する。
（メモリセルの消去動作）
先ず、メモリセルの消去動作を説明する。
プログラム前に行われるメモリセルの消去は、全体のセ
ル又は選択されたページ（カラムライン）にあるセルに
対して行われる。メモリセルな電気的に消去するのは、
２進データ“１”を選択されたページのセル又は全体の
セルに書き込むもので、フローティングゲートから電子
の電荷が完全に除去された状態である。
ル又は選択されたページ（カラムライン）にあるセルに
対して行われる。メモリセルな電気的に消去するのは、
２進データ“１”を選択されたページのセル又は全体の
セルに書き込むもので、フローティングゲートから電子
の電荷が完全に除去された状態である。
この場合、上記第６図のベージＰＧ、にある全てのメモ
リセルを消去するためには、全てのビットラインＢＬ＋
〜ＢＬ、と連結されたメモリセルＭＣ目〜ＭＣｋａのド
レインはフローティーング状態にし、全てのワードライ
ンＷＬＩ〜Ｗ Ｌ ｍは接地状態にする。ここで、メモ
リセルのソースが共通接続された共通ソースラインＣ３
，〜ＣＳ ｉ＝に消去電圧ＶＥＲを印加するために、上
記ベージＰＧ、に対応する消去選択回路４００が消去ラ
イン４１を通じて消去電圧ＶＥＲを送出する。上記消去
電圧ＶＥＲの印加を受けた各々の共通ソースラインＣＳ
Ｉ〜Ｃ３ｋを通じて、各行のメモリセルにおいて消去動
作が行われる。
リセルを消去するためには、全てのビットラインＢＬ＋
〜ＢＬ、と連結されたメモリセルＭＣ目〜ＭＣｋａのド
レインはフローティーング状態にし、全てのワードライ
ンＷＬＩ〜Ｗ Ｌ ｍは接地状態にする。ここで、メモ
リセルのソースが共通接続された共通ソースラインＣ３
，〜ＣＳ ｉ＝に消去電圧ＶＥＲを印加するために、上
記ベージＰＧ、に対応する消去選択回路４００が消去ラ
イン４１を通じて消去電圧ＶＥＲを送出する。上記消去
電圧ＶＥＲの印加を受けた各々の共通ソースラインＣＳ
Ｉ〜Ｃ３ｋを通じて、各行のメモリセルにおいて消去動
作が行われる。
上記各メモリセルにおける消去動作は、前述の第１Ｂ図
においてソース５４に１２Ｖの高電圧が印加されるので
、フローティングゲート５８からソースとオーバラップ
された部位５２に薄い酸化膜６２を通じて電子のＦ−Ｎ
）−ンネリングが発生することにより成される。消去
されたメモリセルは、約１〜２Ｖのしきい電圧を持つエ
ンハンスメント型ＭＯＳトランジスタ（ＥＭＯ３）にな
る。
においてソース５４に１２Ｖの高電圧が印加されるので
、フローティングゲート５８からソースとオーバラップ
された部位５２に薄い酸化膜６２を通じて電子のＦ−Ｎ
）−ンネリングが発生することにより成される。消去
されたメモリセルは、約１〜２Ｖのしきい電圧を持つエ
ンハンスメント型ＭＯＳトランジスタ（ＥＭＯ３）にな
る。
上記消去動作を第８図の消去選択回路４００及び第９図
のタイミングチャートを参照してより詳細に説明する。
のタイミングチャートを参照してより詳細に説明する。
上記消去選択回路４００は消去選択信号φＥＲによって
“エネイブル”又は“ディスエネイブル“状態になるが
、上記第８図の回路で理解しうるように、φＥＲが“ｈ
ｉｇｈ”であるときのみ、ゲーティング手段４４０が消
去電圧ＶＥＲを消去ライン４１を通じて各行のメモリセ
ルに送ることができる。
“エネイブル”又は“ディスエネイブル“状態になるが
、上記第８図の回路で理解しうるように、φＥＲが“ｈ
ｉｇｈ”であるときのみ、ゲーティング手段４４０が消
去電圧ＶＥＲを消去ライン４１を通じて各行のメモリセ
ルに送ることができる。
先ず、消去モードでない場合は、ライトエネイブル信号
Ｗ■Ｘが“ｈｉｇｈ”状態であって、消去選択信号φＥ
Ｒが“Ｉ２０Ｗ”状態なので、消去ラインの電圧ｖｉ：
、ｌは■Ｃｃレベルを維持している。すなわち、上記消
去選択信号φＥＲが“Ｉ２０Ｗ”状態であるのでゲーテ
ィグ手段４４０の出力は“Ｉ２０１状態である。したが
って、この時の消去ライン４１の電位レベルはＯＶを維
持している。
Ｗ■Ｘが“ｈｉｇｈ”状態であって、消去選択信号φＥ
Ｒが“Ｉ２０Ｗ”状態なので、消去ラインの電圧ｖｉ：
、ｌは■Ｃｃレベルを維持している。すなわち、上記消
去選択信号φＥＲが“Ｉ２０Ｗ”状態であるのでゲーテ
ィグ手段４４０の出力は“Ｉ２０１状態である。したが
って、この時の消去ライン４１の電位レベルはＯＶを維
持している。
しかし、上記外部ライトエネイブル信号ＷＥＸが”ｊ２
ｏｗ となりページ消去モードが感知されると、消去
選択信号φＥＲは°’ １２０ｗ”から“ｈｉｇｈ”状
態になり（９１）、全てのワードラインＷ Ｌ Ｉ〜Ｗ
Ｌｋの電圧ｖｗｏｔ、は“βＯＷ”状態にされる（９２
）。選択されたページにおいては、Ｙゲーティング信号
Ｙ３が“ｈｉｇｈ”であるので、上記消去選択信号φＥ
Ｒの“ｈｉｇｈ”状態は論理ゲート４１０の出力な“Ｉ
２０ｗ”にし、結局ゲーティング手段４４０の出力は消
去電圧■εＲになる。
ｏｗ となりページ消去モードが感知されると、消去
選択信号φＥＲは°’ １２０ｗ”から“ｈｉｇｈ”状
態になり（９１）、全てのワードラインＷ Ｌ Ｉ〜Ｗ
Ｌｋの電圧ｖｗｏｔ、は“βＯＷ”状態にされる（９２
）。選択されたページにおいては、Ｙゲーティング信号
Ｙ３が“ｈｉｇｈ”であるので、上記消去選択信号φＥ
Ｒの“ｈｉｇｈ”状態は論理ゲート４１０の出力な“Ｉ
２０ｗ”にし、結局ゲーティング手段４４０の出力は消
去電圧■εＲになる。
一方、非選択されたページにおいてはＹゲーティング信
号Ｙ８が“Ｉ２０１状態であるので、論理ゲート４１０
の出力は“ｈｉｇｈ“状態であり、結局消去ライン４１
の電位レベルはＯｖのままである。この場合には、電圧
安定用トランジスタ４３０をターンオンさせて上記ゲー
ティング手段４４０の出力が継続して“β０１状態を維
持するようにする。
号Ｙ８が“Ｉ２０１状態であるので、論理ゲート４１０
の出力は“ｈｉｇｈ“状態であり、結局消去ライン４１
の電位レベルはＯｖのままである。この場合には、電圧
安定用トランジスタ４３０をターンオンさせて上記ゲー
ティング手段４４０の出力が継続して“β０１状態を維
持するようにする。
消去動作では、消去電圧Ｖ。はｖｃｃのレベルから１２
〜１３Ｖの高レベルになり（９３）、これと同時に外部
アドレス信号ＡＤＤＲによってＹゲーティング信号Ｙ３
が”ｈｉｇｈ”状態になることにより、選択されたペー
ジの消去ラインの電位ＶｓＬが１２〜１３Ｖの高レベル
になり（９４，９５） 非選択されたページの消去ラ
インの電圧ＶＶＩＩＬはＯＶを維持される。即ち、ペー
ジ消去動作が行われる。
〜１３Ｖの高レベルになり（９３）、これと同時に外部
アドレス信号ＡＤＤＲによってＹゲーティング信号Ｙ３
が”ｈｉｇｈ”状態になることにより、選択されたペー
ジの消去ラインの電位ＶｓＬが１２〜１３Ｖの高レベル
になり（９４，９５） 非選択されたページの消去ラ
インの電圧ＶＶＩＩＬはＯＶを維持される。即ち、ペー
ジ消去動作が行われる。
上記ページ消去動作において、消去選択回路４００のバ
ス用トランジスタ４２０は、論理ゲート手段４１０の出
力が“ｈｉｇｈ”状態であるとき、ノード４３１に“ｈ
ｉｇｈ”状態を供給してゲーティング手段４４０の出力
を“１２０ｗ”状態にする。ノード４４１の”ｆ２ｏｗ
”状態は、さらに電圧安定用トランジスタ４３０をター
ンオンさせて、ノード４３１を高電圧に保ってゲーティ
ング手段４４０の出力なＯＶに維持させる。
ス用トランジスタ４２０は、論理ゲート手段４１０の出
力が“ｈｉｇｈ”状態であるとき、ノード４３１に“ｈ
ｉｇｈ”状態を供給してゲーティング手段４４０の出力
を“１２０ｗ”状態にする。ノード４４１の”ｆ２ｏｗ
”状態は、さらに電圧安定用トランジスタ４３０をター
ンオンさせて、ノード４３１を高電圧に保ってゲーティ
ング手段４４０の出力なＯＶに維持させる。
論理ゲート手段４１０の出力を減衰なしにゲーティング
手段４４０に伝達するためにパストランジスタ４２０が
あるのは、この分野に通常の知識をもつものは容易に理
解しうるものである。
手段４４０に伝達するためにパストランジスタ４２０が
あるのは、この分野に通常の知識をもつものは容易に理
解しうるものである。
このように、上記第６図で理解し得るように、各メモリ
セルのソースは共通消去ラインＣ３Ｉ〜Ｃ３，に連結さ
れており、１ページに一つの消去ライン４１が連結され
ているので選択されたページのみの消去が可能である。
セルのソースは共通消去ラインＣ３Ｉ〜Ｃ３，に連結さ
れており、１ページに一つの消去ライン４１が連結され
ているので選択されたページのみの消去が可能である。
また、共通ソースラインｃｓ、−ｃｓ、は最小限の結束
で消去ライン４１と接続されているので、チップ面積に
おいても損失がない。
で消去ライン４１と接続されているので、チップ面積に
おいても損失がない。
（メモリセルのプログラム動作）
次に、メモリセルのプログラム動作に関して説明する。
先に言及したように、本実施例のフラッシュ型ＥＥＦＲ
ＯＭ装置はバイト単位のプログラムが可能であるとした
。これは第６図の回路構成においても理解しうるように
、各列にあるメモリセルのドレインが各列のビットライ
ンの各々と共通接続され、列と列との間ではトレインが
隔離されているので、Ｙゲーティング手段ＹＧ、によっ
て選択される列、即ちバイト単位のプログラムが可能で
ある。
ＯＭ装置はバイト単位のプログラムが可能であるとした
。これは第６図の回路構成においても理解しうるように
、各列にあるメモリセルのドレインが各列のビットライ
ンの各々と共通接続され、列と列との間ではトレインが
隔離されているので、Ｙゲーティング手段ＹＧ、によっ
て選択される列、即ちバイト単位のプログラムが可能で
ある。
上記Ｙゲーティング手段ＹＧ、は、カラムアドレスデコ
ーダ２００から出る選択信号Ｙｉ及びＹｊによって、Ｎ
ＭＯＳトランジスタＳＴ、。
ーダ２００から出る選択信号Ｙｉ及びＹｊによって、Ｎ
ＭＯＳトランジスタＳＴ、。
５Ｔ２２，５Ｔ３１．ＳＴ４□及びＳＴ、、、ＳＴ、、
。
。
ＳＴ３□、ＳＴ４．を各々“ターンオン”させて、上記
ＮＭＯＳトランジスタのチャンネルと各々連結されたビ
ットラインＢＬＩ 、ＢＬ４．ＢＬ５ＢＬ’８及びＢＬ
、、ＢＬ、、ＢＬｅ 、ＢＬ、に外部入力データが入る
ようにする。即ち、上記選択信号Ｙｉが”ｈｉｇｈ”状
態であるときには、上記ＮＭＯＳトランジスタＳ Ｔ
ｔｏ、 Ｓ Ｔ ２２゜５Ｔ３１．ＳＴ４．が導通され
て、ビットラインＢＬ＋ 、ＢＬ４ 、ＢＬｓ 、ＢＬ
ａに共通に接続されたメモリセルＭＣ，、〜−Ｍ Ｃ、
、Ｍ Ｃ１４〜Ｍ Ｃ０，Ｍ Ｃ＋ｉ”Ｍ Ｃｍｓ、
Ｍ Ｃ＋ａ〜Ｍ Ｃｋｍがプログラムされる０反対にＹ
ｉが“βＯＷ であり、Ｙｊが“ｈｉｇｈ”である場
合には、ＮＭＯＳトランジスタ５ＴＩ１．５Ｔ２１．５
Ｔ３２．５Ｔ４１が導通し、これによって上記トランジ
スタと連結されたビットラインＢ Ｌ２ 、 Ｂ Ｌ３
、 Ｂ Ｌａ 。
ＮＭＯＳトランジスタのチャンネルと各々連結されたビ
ットラインＢＬＩ 、ＢＬ４．ＢＬ５ＢＬ’８及びＢＬ
、、ＢＬ、、ＢＬｅ 、ＢＬ、に外部入力データが入る
ようにする。即ち、上記選択信号Ｙｉが”ｈｉｇｈ”状
態であるときには、上記ＮＭＯＳトランジスタＳ Ｔ
ｔｏ、 Ｓ Ｔ ２２゜５Ｔ３１．ＳＴ４．が導通され
て、ビットラインＢＬ＋ 、ＢＬ４ 、ＢＬｓ 、ＢＬ
ａに共通に接続されたメモリセルＭＣ，、〜−Ｍ Ｃ、
、Ｍ Ｃ１４〜Ｍ Ｃ０，Ｍ Ｃ＋ｉ”Ｍ Ｃｍｓ、
Ｍ Ｃ＋ａ〜Ｍ Ｃｋｍがプログラムされる０反対にＹ
ｉが“βＯＷ であり、Ｙｊが“ｈｉｇｈ”である場
合には、ＮＭＯＳトランジスタ５ＴＩ１．５Ｔ２１．５
Ｔ３２．５Ｔ４１が導通し、これによって上記トランジ
スタと連結されたビットラインＢ Ｌ２ 、 Ｂ Ｌ３
、 Ｂ Ｌａ 。
ＢＬ、が選択されて、上記ビットラインに共通にドレイ
ンが接続されたメモリセルＭＣ，□〜ＭＣ，２Ｍ Ｃ＋
ｓ〜Ｍ Ｃｍｓ、 Ｍ Ｃ＋ａ〜Ｍ Ｃｋｅ、 Ｍ
ＣＩ ｒ ｔ〜ＭＣ１がプログラムされる。
ンが接続されたメモリセルＭＣ，□〜ＭＣ，２Ｍ Ｃ＋
ｓ〜Ｍ Ｃｍｓ、 Ｍ Ｃ＋ａ〜Ｍ Ｃｋｅ、 Ｍ
ＣＩ ｒ ｔ〜ＭＣ１がプログラムされる。
このとき、プログラムされるメモリセルのコントロール
ゲート６０には、接続されたワードラインを通じて１２
Ｖ程度の高電圧が印加され、ソース５４は上記消去選択
回路４００の出力である消去電圧■、がＯｖであるので
接地レベルとなる。それで、チャンネル領域６４にあっ
たホットエレクトロン（ｈｏｔ ｅｌｅｃｔｒｏｎ）が
、電子なだれ崩壊（ａｖａｌａｎｃｈ ｂｒｅａｋｄｏ
ｗｎ）によってフローティングゲート５８に注入される
ことにより、上記メモリセルは６〜７ｖのしきい電圧値
を持つトランジスタになる。即ち、上記選択されたビッ
トラインにあるメモリセルに２進データ“Ｏ”が書き込
まれる。
ゲート６０には、接続されたワードラインを通じて１２
Ｖ程度の高電圧が印加され、ソース５４は上記消去選択
回路４００の出力である消去電圧■、がＯｖであるので
接地レベルとなる。それで、チャンネル領域６４にあっ
たホットエレクトロン（ｈｏｔ ｅｌｅｃｔｒｏｎ）が
、電子なだれ崩壊（ａｖａｌａｎｃｈ ｂｒｅａｋｄｏ
ｗｎ）によってフローティングゲート５８に注入される
ことにより、上記メモリセルは６〜７ｖのしきい電圧値
を持つトランジスタになる。即ち、上記選択されたビッ
トラインにあるメモリセルに２進データ“Ｏ”が書き込
まれる。
（メモリセルの読出し動作）
また、上記アドレスにおける読出し動作は、ワードライ
ンを駆動させてコントロールゲート６０に５Ｖ、ドレイ
ン５６に１．５■を印加して、前述の消去及びプログラ
ム動作によって消去及びプログラムされたセルのドレイ
ン５６からソース５４に流れるチャンネル電流を感知す
ることにより成される。
ンを駆動させてコントロールゲート６０に５Ｖ、ドレイ
ン５６に１．５■を印加して、前述の消去及びプログラ
ム動作によって消去及びプログラムされたセルのドレイ
ン５６からソース５４に流れるチャンネル電流を感知す
ることにより成される。
第７図に図示されたＥＥＦＲＯＭセルアレイは単位ペー
ジ当りの１６個のカラム（またはビットライン）を持つ
場合の回路で、各Ｉ１０ラインＩ１０．．Ｉ１０□、ｌ
１０５．ｌ１０４が各々４個ずつ対を成すが、工／○、
端子はＢＬＩ〜ＢＬ４に、Ｉ ／ ０２はＢ Ｌ ｓ〜
Ｂ Ｌ ａに、Ｉ ／ ＯｓはＢ Ｌ ９〜Ｂ Ｌ ｌ
□に、Ｉｌｏ、はＢ Ｌ 、。
ジ当りの１６個のカラム（またはビットライン）を持つ
場合の回路で、各Ｉ１０ラインＩ１０．．Ｉ１０□、ｌ
１０５．ｌ１０４が各々４個ずつ対を成すが、工／○、
端子はＢＬＩ〜ＢＬ４に、Ｉ ／ ０２はＢ Ｌ ｓ〜
Ｂ Ｌ ａに、Ｉ ／ ＯｓはＢ Ｌ ９〜Ｂ Ｌ ｌ
□に、Ｉｌｏ、はＢ Ｌ 、。
〜ＢＬ＋ｓに対応する。そして、Ｙゲーテング手段（Ｙ
Ｇ、）は４個の選択信号Ｙｉ、Ｙｊ、Ｙｋ。
Ｇ、）は４個の選択信号Ｙｉ、Ｙｊ、Ｙｋ。
Ｙβを持つおり、消去ライン４１はビットラインＢＬ、
及びＢＬｓとＢ Ｌ Ｉｚ及びＢ Ｌ １ｓ間で共通ソ
ースラインＣＳ Ｉ” ＣＳ ｋと接続されている。
及びＢＬｓとＢ Ｌ Ｉｚ及びＢ Ｌ １ｓ間で共通ソ
ースラインＣＳ Ｉ” ＣＳ ｋと接続されている。
上記第７図のメモリアレイにおける消去及びプログラム
動作は上記第６図の場合と同一であるので説明しないで
も理解しうるものである。
動作は上記第６図の場合と同一であるので説明しないで
も理解しうるものである。
くセルアレイの配置方式〉
上記第６図及び第７図を参照すると、本実施例のセルア
レイで工／○端子（またはライン）の配置が特異である
ことが理解される。
レイで工／○端子（またはライン）の配置が特異である
ことが理解される。
即ち、上記第６図にいてはＩｌｏ、、Ｉｌｏ。
ｌ１０Ｉ 、ｌ１０４が各々２個ずつ対を成して順次的
にビットラインに連結されており、プログラム動作時に
Ｙｉが“ｈｉｇｈ“であるときには消去ライン４１を中
心に一番近い方と一番遠い方のビットラインＢＬＩ
（Ｉ、／○ｌ）、ＢＬ。
にビットラインに連結されており、プログラム動作時に
Ｙｉが“ｈｉｇｈ“であるときには消去ライン４１を中
心に一番近い方と一番遠い方のビットラインＢＬＩ
（Ｉ、／○ｌ）、ＢＬ。
（ｌ１０Ｉ ）、ＢＬｓ （Ｉｌｏｓ ）、ＢＬ（１
１０４）が選択され、Ｙｊが“ｈｉｇｈ”であるときに
は残りのビットラインＢＬ２（１／○、）Ｂ Ｌ ｚ
（Ｉ ／ ０２ ） 、Ｂ Ｌ ａ （Ｉ ／ Ｏ
３）ＢＬ、（ｌ１０４）が選択される。
１０４）が選択され、Ｙｊが“ｈｉｇｈ”であるときに
は残りのビットラインＢＬ２（１／○、）Ｂ Ｌ ｚ
（Ｉ ／ ０２ ） 、Ｂ Ｌ ａ （Ｉ ／ Ｏ
３）ＢＬ、（ｌ１０４）が選択される。
そして、上記第７図においては４種類の工／○端子Ｉ１
０．．Ｉ１０．．Ｉ１０．、ｌ１０４が各々４個ずつ対
を成して順次的に１６個のビットラインに連結されてお
り、プログラム動作時にＹｉが“ｈｉｇｈ”であるとビ
ットラインＢＬＩ（ｌ１０Ｉ ）、ＢＬｓ （Ｉｌｏ
ｘ ）、ＢＬ９（ＩｌｏＳ ’）、ＢＬ目（ｌ１０４）
、が選択され、Ｙｉが“ｈｉｇｈ”状態であるとビット
ラインＢＬ、（Ｉｌｏｌ ）、ＢＬ８ （工１０２）
ＢＬ、ｏ（Ｉｌｏ、）、ＢＬｔ、（１１０，）、Ｙｋが
“ｈｉｇｈ“状態であるとビットラインＢＬ３（ｌ１０
Ｉ ）、ＢＬｔ （ｌ１０２ ）、ＢＬ＋＋（ｌ１０
Ｉ ）、ＢＬＩＳ （Ｉｌｏａ ） 、まだはＹｆｉが
“ｈｉｇｈ”状態であるとビットラインＢＬ４（ｌ１０
４ ）、ＢＬＩＩ （ｌ１０２）、ＢＬＩＳ（Ｉｌｏ
、）、ＢＬＩＳ （ｌ１０４）が各々選択される。
０．．Ｉ１０．．Ｉ１０．、ｌ１０４が各々４個ずつ対
を成して順次的に１６個のビットラインに連結されてお
り、プログラム動作時にＹｉが“ｈｉｇｈ”であるとビ
ットラインＢＬＩ（ｌ１０Ｉ ）、ＢＬｓ （Ｉｌｏ
ｘ ）、ＢＬ９（ＩｌｏＳ ’）、ＢＬ目（ｌ１０４）
、が選択され、Ｙｉが“ｈｉｇｈ”状態であるとビット
ラインＢＬ、（Ｉｌｏｌ ）、ＢＬ８ （工１０２）
ＢＬ、ｏ（Ｉｌｏ、）、ＢＬｔ、（１１０，）、Ｙｋが
“ｈｉｇｈ“状態であるとビットラインＢＬ３（ｌ１０
Ｉ ）、ＢＬｔ （ｌ１０２ ）、ＢＬ＋＋（ｌ１０
Ｉ ）、ＢＬＩＳ （Ｉｌｏａ ） 、まだはＹｆｉが
“ｈｉｇｈ”状態であるとビットラインＢＬ４（ｌ１０
４ ）、ＢＬＩＩ （ｌ１０２）、ＢＬＩＳ（Ｉｌｏ
、）、ＢＬＩＳ （ｌ１０４）が各々選択される。
もちろん、上記例示的に図示されたベージＰＧＩ以外の
他のベージＰＧｚ〜ＰＧｔＮにおいても同一な方式で（
／○端子が配置されている。
他のベージＰＧｚ〜ＰＧｔＮにおいても同一な方式で（
／○端子が配置されている。
上記工／○端子の配置方式で達成されていることは、１
ページ内でプログラム動作時に選択されるＩ１０端子（
またはビットライン）が全体的に均衡性をもつというも
のである。
ページ内でプログラム動作時に選択されるＩ１０端子（
またはビットライン）が全体的に均衡性をもつというも
のである。
上記Ｉ１０端子の配置によるメモリセルアレイにおける
影響と動作状態及びその結果に対して、第１０図を参照
して詳細に説明する。
影響と動作状態及びその結果に対して、第１０図を参照
して詳細に説明する。
第１０Ａ図は従来技術のＩ１０端子配置におけるプログ
ラム動作時を図示するものである。
ラム動作時を図示するものである。
第１０Ｂ図及び第１０Ｃ図は各々上記第６図においてＹ
ｉが“ｈｉｇｈ”状態であるときとＹｊが“ｈｉｇｈ”
状態であるときの状態を示したものである。第１０図に
おいて各メモリセルのソース間に位置した抵抗Ｒは、上
記メモリセルのソース５４がソース拡散領域５２を通じ
て共通接続されているために誘起される副次抵抗成分で
ある。
ｉが“ｈｉｇｈ”状態であるときとＹｊが“ｈｉｇｈ”
状態であるときの状態を示したものである。第１０図に
おいて各メモリセルのソース間に位置した抵抗Ｒは、上
記メモリセルのソース５４がソース拡散領域５２を通じ
て共通接続されているために誘起される副次抵抗成分で
ある。
上記第１０Ａ図の８個の同一なＩ１０端子（Ｉｌｏｓ）
から構成される１ページのメモリアレイにおいては、ビ
ットラインＢ Ｌ ＋が選択された場合に、ソース側の
ノード７１にかかる電圧は４ＲＸＩｎである。
から構成される１ページのメモリアレイにおいては、ビ
ットラインＢ Ｌ ＋が選択された場合に、ソース側の
ノード７１にかかる電圧は４ＲＸＩｎである。
しかし、第１０Ｂ図及び第１０Ｃ図に図示された本実施
例のＩ１０端子配列においては、プログラム動作時に１
ページ当たり４個のビットラインが消去ライン４１を中
心に左側にはｌ１０ＩとＩ ／ Ｏｚ 、右側にはｌ１
０５．ｌ１０４が動作する。この場合に、第１０Ｂ図の
接地ノード７２に掛かる電圧はビットラインＢＬｌのメ
モリセルのソース側にかかる電圧４ ＲＸ Ｉ ａとビ
ットラインであるＢＬ４のメモリセルのソース側にかか
る電圧ＲＸ Ｉ ａとが合わされた５ ＲＸ Ｉ ａと
なる。
例のＩ１０端子配列においては、プログラム動作時に１
ページ当たり４個のビットラインが消去ライン４１を中
心に左側にはｌ１０ＩとＩ ／ Ｏｚ 、右側にはｌ１
０５．ｌ１０４が動作する。この場合に、第１０Ｂ図の
接地ノード７２に掛かる電圧はビットラインＢＬｌのメ
モリセルのソース側にかかる電圧４ ＲＸ Ｉ ａとビ
ットラインであるＢＬ４のメモリセルのソース側にかか
る電圧ＲＸ Ｉ ａとが合わされた５ ＲＸ Ｉ ａと
なる。
第１０Ｃ図の接地ノード７３にかかる電圧は、ビットラ
インＢＬ、のメモリセルのソース側にかかる電圧３ＲＸ
ＩｄとビットラインＢＬ、のメモリセルのソース側にか
かる電圧２Ｒｘ工、とが合されて、上記第１０Ｂ図と同
様に５ＲｘＩａになる。
インＢＬ、のメモリセルのソース側にかかる電圧３ＲＸ
ＩｄとビットラインＢＬ、のメモリセルのソース側にか
かる電圧２Ｒｘ工、とが合されて、上記第１０Ｂ図と同
様に５ＲｘＩａになる。
上記電圧値５ＲｘＩｄは第１０Ａ図の従来値である４Ｒ
ＸＩ、より２０％程度にソース電圧が上昇された値であ
るが、これはメモリセルのプログラムやリード動作時に
あまり問題にならない。
ＸＩ、より２０％程度にソース電圧が上昇された値であ
るが、これはメモリセルのプログラムやリード動作時に
あまり問題にならない。
尚、本実施例においてはＩ１０端子配列方法を第６図及
び第７図に図示されたもので説明したが、上述の接地電
圧の上昇を最小化しうるようにＩ１０端子を配列する他
の実施例も可能である。
び第７図に図示されたもので説明したが、上述の接地電
圧の上昇を最小化しうるようにＩ１０端子を配列する他
の実施例も可能である。
［発明の効果］
上述のように、本発明はＩ１０端子の配列によってプロ
グラム動作時にメモリセルのソース側電流による接地電
圧の上昇を最小化することにより、メモリチップ全体の
動作速度（またはアクセスタイム）の安定性を向上しう
る利点がある。
グラム動作時にメモリセルのソース側電流による接地電
圧の上昇を最小化することにより、メモリチップ全体の
動作速度（またはアクセスタイム）の安定性を向上しう
る利点がある。
また、本発明は各単位ページ当り一つずつの消去選択回
路を設置して、使用者が願うページのみを消去しうるば
かりでなく、列方向にメモリセルのドレインを互に異な
るＩ１０端子（またはビットライン）と接続させて、消
去されたページ内でバイト単位のプログラムが可能にな
った。
路を設置して、使用者が願うページのみを消去しうるば
かりでなく、列方向にメモリセルのドレインを互に異な
るＩ１０端子（またはビットライン）と接続させて、消
去されたページ内でバイト単位のプログラムが可能にな
った。
また、本発明は上記各ページ当りの連結された消去選択
回路を駆動させて、各ページ毎に適切な消去しきい電圧
を維持させることにより、従来のチップ全体を一回に消
去することにより発生する過度な消去しきい電圧による
過剰消去問題を解消する効果がある。
回路を駆動させて、各ページ毎に適切な消去しきい電圧
を維持させることにより、従来のチップ全体を一回に消
去することにより発生する過度な消去しきい電圧による
過剰消去問題を解消する効果がある。
また、本発明は消去ラインと共通ソースラインとの結束
線の数を最小化して、全体メモリチップの面積に損失の
ないメモリアレイをもちつる。
線の数を最小化して、全体メモリチップの面積に損失の
ないメモリアレイをもちつる。
したがって、本発明はフラッシュＥＥＦＲＯＭ装置にお
いて、消去動作中の過剰消去問題及び使用者の運用幅を
改善したばかりでなく、プログラム動作における接地電
圧上昇を最小化することにより、ＥＥＦＲＯＭ装置の運
用マージンを拡大させる効果をもつことになった。
いて、消去動作中の過剰消去問題及び使用者の運用幅を
改善したばかりでなく、プログラム動作における接地電
圧上昇を最小化することにより、ＥＥＦＲＯＭ装置の運
用マージンを拡大させる効果をもつことになった。
第１Ａ図はフラッシュ型フローティングゲートトランジ
スタの平面図、 第１Ｂ図は第１Ａ図のｂ−ｂ’による断面図、第１Ｃ図
は第１Ａ図のＣ−Ｃ’による断面図、第１Ｄ図はフラッ
シュ型フローティングゲートトランジスタの等化回路図
、 第２図は従来のアレイ構成図、 第３図は第２図の内部回路図、 第４図は従来の他のメモリアレイの内部回路図、 第５図は本実施例のアレイ構成図、 第６図は第５図の一実施例を表わす内部回路図、 第７図は第５図の他の実施例を表わす内部回路図、 第８図は本実施例の消去選択回路図、 第９図は本実施例の消去動作のタイミングチャート、 第１０Ａ図は従来技術による接地電圧上昇効果を表わす
回路図、 第１０Ｂ図、第１０Ｃ図は本実施例による接地電圧上昇
効果を表わす回路図である。 図中、１１，１１１．４１・・・消去ライン、５０・・
・基板、５２・・・ソース拡散領域、５４・・・ソース
領域、５６・・・ドレイン領域、５８・・・フローティ
ングゲート、６０・・・コントロールゲート、６２・・
・トンネルオキサイド、６４・・・チャンネル領域、７
０，７２，７４．７６・・・キャパシタンス成分、８０
・・・単位バイト、８１．１００・・・ロウアドレスデ
コーダ、８３，２００・・・カラムアドレスデコーダ、
３００・・・左側メモリアレイ、５００・・・右側メモ
リアレイ、ＰＧｌ〜ＰＧ２Ｎ・・・単位ページ、ＹＧ、
−ＹＧ２・・・Ｙゲーティング手段、４００・・・消去
選択回路、ＭＣ，、〜Ｍ Ｃｋａ・・・メモリセル、Ｙ
ｉ、Ｙｊ、Ｙｋ、Ｙｉ２．・・・選択信号、Ｃ３１〜Ｃ
３ｋ・・・共通ソースライン、ＷＬ、〜Ｗ Ｌ １・・
ワードライン、Ｂ Ｌ Ｉ〜ＢＬ＋ｓ・・・ビットライ
ン、ＤＬ・・・データライン、Ｉ ／ Ｏｒ〜ｌ１０４
・・・入出力端子（又はライン）Ｓ Ｔ ＋。、ＳＴ１
．、ＳＴｔ□ Ｓ Ｔ ｘｓ、 Ｓ Ｔ ｓｓ。 ５Ｔ３２．５Ｔ４１．ＳＴ４□・・・選択トランジスタ
である。
スタの平面図、 第１Ｂ図は第１Ａ図のｂ−ｂ’による断面図、第１Ｃ図
は第１Ａ図のＣ−Ｃ’による断面図、第１Ｄ図はフラッ
シュ型フローティングゲートトランジスタの等化回路図
、 第２図は従来のアレイ構成図、 第３図は第２図の内部回路図、 第４図は従来の他のメモリアレイの内部回路図、 第５図は本実施例のアレイ構成図、 第６図は第５図の一実施例を表わす内部回路図、 第７図は第５図の他の実施例を表わす内部回路図、 第８図は本実施例の消去選択回路図、 第９図は本実施例の消去動作のタイミングチャート、 第１０Ａ図は従来技術による接地電圧上昇効果を表わす
回路図、 第１０Ｂ図、第１０Ｃ図は本実施例による接地電圧上昇
効果を表わす回路図である。 図中、１１，１１１．４１・・・消去ライン、５０・・
・基板、５２・・・ソース拡散領域、５４・・・ソース
領域、５６・・・ドレイン領域、５８・・・フローティ
ングゲート、６０・・・コントロールゲート、６２・・
・トンネルオキサイド、６４・・・チャンネル領域、７
０，７２，７４．７６・・・キャパシタンス成分、８０
・・・単位バイト、８１．１００・・・ロウアドレスデ
コーダ、８３，２００・・・カラムアドレスデコーダ、
３００・・・左側メモリアレイ、５００・・・右側メモ
リアレイ、ＰＧｌ〜ＰＧ２Ｎ・・・単位ページ、ＹＧ、
−ＹＧ２・・・Ｙゲーティング手段、４００・・・消去
選択回路、ＭＣ，、〜Ｍ Ｃｋａ・・・メモリセル、Ｙ
ｉ、Ｙｊ、Ｙｋ、Ｙｉ２．・・・選択信号、Ｃ３１〜Ｃ
３ｋ・・・共通ソースライン、ＷＬ、〜Ｗ Ｌ １・・
ワードライン、Ｂ Ｌ Ｉ〜ＢＬ＋ｓ・・・ビットライ
ン、ＤＬ・・・データライン、Ｉ ／ Ｏｒ〜ｌ１０４
・・・入出力端子（又はライン）Ｓ Ｔ ＋。、ＳＴ１
．、ＳＴｔ□ Ｓ Ｔ ｘｓ、 Ｓ Ｔ ｓｓ。 ５Ｔ３２．５Ｔ４１．ＳＴ４□・・・選択トランジスタ
である。
Claims (21)
- （１）列方向に配列された所定数のワードラインと、行
方向に配列された所定数のビットラインと、前記各々の
ビットラインに同一列にあるドレインが接続され、前記
各々のワードラインに同一行にあるコントロールゲート
が接続される複数のフローテイングゲートランジスタと
から構成される単位ページが複数配列されているメモリ
セルアレイを具備する電気的に消去及びプログラム可能
な半導体メモリ装置であつて、前記単位ページの各々に
連結され、所定の消去電圧を入力して所定の外部制御信
号によつて前記各々のページを消去しうる消去電圧を出
力する複数の消去選択回路４００を具備することを特徴
とする電気的に消去及びプログラム可能な半導体メモリ
装置。 - （２）前記消去選択回路４００は、 コラムアドレスデコーダの所定出力信号と消去選択信号
とを入力して１つの論理信号を出力する論理ゲート４１
０と、 該論理ゲート４１０の出力線路を制御する 伝達手段４２０と、 所定電圧以上の消去電圧端子と連結され、前記論理ゲー
ト４１０の出力信号を入力して該入力された信号により
消去電圧を出力するゲーテイング手段４４０と、 該ゲーテイング手段４４０の入力ノード４３１と出力ノ
ード４４１との間に位置して前記消去電圧端子と連結さ
れ、前記ゲーテイング手段４４０の両端の電位差を維持
する電圧安定手段４３０と、 前記ゲーテイング手段４４０から出力される前記消去電
圧を前記フローティングゲートトランジスタのソースに
印加する消去ライン４１とを具備することを特徴とする
請求項第１項に記載の電気的に消去及びプログラム可能
な半導体メモリ装置。 - （３）前記消去ライン４１は、単位ページ当りに１つ連
結されることを特徴とする請求項第１項及び第２項に記
載の電気的に消去及びプログラム可能な半導体メモリ装
置。 - （４）前記電圧安定手段４３０は、零ボルト以下のしき
い電圧値を持つ絶縁ゲート電界効果トランジスタである
ことを特徴とする請求項第２項に記載の電気的に消去及
びプログラム可能な半導体メモリ装置。 - （５）前記消去選択信号は、半導体メモリ装置の動作モ
ードを感知する信号により駆動されることを特徴とする
請求項第２項に記載の電気的に消去及びプログラム可能
な半導体メモリ装置。 - （６）列方向に配列された所定数のワードラインと、行
方向に配列された所定数のビットラインと、前記各々の
ビットラインに同一列にあるドレインが接続され、前記
各々のワードラインに同一行にあるコントローロゲート
が接続されるフローティングゲートトランジスタとから
なるメモリセルで構成される単位ページが複数配列され
ているメモリセルアレイを具備する電気的に消去及びプ
ログラム可能な半導体メモリ装置であつて、 前記単位ページは、前記各々のビットラインと連結され
た単一グループの出力端子を具備し、前記単位ページ内
にあるフローティングゲートトランジスタのソースと接
続され、所定の消去電圧を入力して所定の外部制御信号
によつて前記単位ページを消去しうる消去電圧を出力す
る消去選択回路４００と連結されていることを特徴とす
る電気的に消去及びプログラム可能な半導体メモリ装置
。 - （７）前記消去選択回路４００は、 コラムアドレスデコーダの所定出力信号と消去選択信号
とを入力して１つの論理信号を出力する論理ゲート４１
０と、 該論理ゲート４１０の出力線路を制御する 伝達手段４２０と、 所定電圧以上の消去電圧端子と連結され、前記論理ゲー
ト４１０の出力信号を入力して該入力された信号により
消去電圧を出力するゲーテイング手段４４０と、 該ゲーテイング手段４４０の入力ノード４３１と出力ノ
ード４４１との間に位置して前記消去電圧端子と連結さ
れ、前記ゲーテイング手段４４０の両端の電位差を維持
させる電圧安定手段４３０と、 前記ゲーテイング手段４４０から出力される消去電圧を
前記フローティングゲートトランジスタのソースに印加
する消去ライン４１とを具備することを特徴とする請求
項第６項に記載の電気的に消去及びプログラム可能な半
導体メモリ装置。 - （８）前記消去ライン４１は、単位ページ当りに１つ連
結されることを特徴とする請求項第６項及び第７項に記
載の電気的に消去及びプログラム可能な半導体メモリ装
置。 - （９）前記電圧安定手段４３０は、零ボルト以下のしき
い電圧値を持つ絶縁ゲート電界効果トランジスタである
ことを特徴とする請求項第７項に記載の電気的に消去及
びプログラム可能な半導体メモリ装置。 - （１０）前記消去選択信号は、半導体メモリ装置の動作
モードを感知する信号により駆動されることを特徴とす
る請求項第７項に記載の電気的に消去及びプログラム可
能な半導体メモリ装置。 - （１１）列方向に配置された所定数のワードラインと、
行方向に配置された所定数のビットラインと、前記各々
のビットラインに同一列にあるドレインとが接続され、
前記各々のビットラインに同一行にあるコントロールゲ
ートとが接続される複数のフローティングゲートトラン
ジスタとから構成された単位ページが複数配置されてい
るメモリセルアレイを具備する電気的に消去及びプログ
ラム可能な半導体メモリ装置であつて、 前記単位ページは、上記各々のビットラインと連結され
た互に異なる種類の入出力端子を具備し、 前記単位ページ内にあるフローティングゲートトランジ
スタのソースと接続され、所定の消去電圧を入力して所
定の外部制御信号によつて前記単位ページを消去しうる
消去電圧を出力する選択回路４００と連結されているこ
とを特徴とする電気的に消去及びプログラム可能な半導
体メモリ装置。 - （１２）前記消去選択回路４００は、 コラムアドレスデコーダの所定出力信号と消去選択信号
とを入力して１つの論理信号を出力する論理ゲート４１
０と、 該論理ゲート４１０の出力線路を制御する 伝達手段４２０と、 所定電圧以上の消去電圧端子と連結され、前記論理ゲー
ト４１０の出力信号を入力して該入力された信号により
消去電圧を出力するゲーテイング手段４４０と、 該ゲーテイング手段４４０の入力ノード４３１と出力ノ
ード４４１との間に位置して前記消去電圧端子と連結さ
れ、前記ゲーテイング手段４４０の両端の電位差を維持
させる電圧安定手段４３０と、 前記ゲーテイング手段４４０から出力される消去電圧を
前記フローティングゲートトランジスタのソースに印加
する消去ライン４１とを具備することを特徴とする請求
項第１１項に記載の電気的に消去及びプログラム可能な
半導体メモリ装置。 - （１３）前記消去ライン４１は、単位ページ当りに１つ
連結されることを特徴とする請求項第１１項及び第１２
項に記載の電気的に消去及びプログラム可能な半導体メ
モリ装置。 - （１４）前記電圧安定手段４３０は、零ボルト以下のし
きい電圧値を持つ絶縁ゲート電界効果トランジスタであ
ることを特徴とする請求項第１２項に記載の電気的に消
去及びプログラム可能な半導体メモリ装置。 - （１５）前記消去選択信号は、半導体メモリ装置の動作
モードを感知する信号により駆動されることを特徴とす
る請求項第１２項に記載の電気的に消去及びプログラム
可能な半導体メモリ装置。 - （１６）複数のメモリセルを持つ電気的に消去及びプロ
グラム可能な半導体メモリ装置の メモリセルアレイであつて、 １つの単位ページが複数の行と列とに配列され、各々が
ソース、ドレイン、コントロールゲート及びフローティ
ングゲートを持つフローティングゲートトランジスタと
、 同一行にある前記トランジスタのコントロールゲートに
各々接続される複数のワードラインと、同一列にある前
記トランジスタのドレインに各々接続されて第１及び第
２グループで構成される複数のビットラインと、 前記トランジスタのソースに共通に接続される消去ライ
ンと、 前記第１グループを選択して、前記第１グループに連結
されるトランジスタのデータ書き込みと読出しとの選択
動作をする第１選択手段と、前記２グループを選択して
、前記第２グループに連結されるトランジスタのデータ
書き込みと読出しとの選択動作をする第２選択手段とを
具備することを特徴とする電気的に消去及びプログラム
可能な半導体メモリ装置のメモリセルアレイ。 - （１７）前記第１及び第２グループは、各々前記半導体
メモリ装置に対応する別の種類の入出力端子と接続され
ていることを特徴とする請求項第１６項に記載の半導体
メモリ装置のメモリセルアレイ。 - （１８）前記消去ラインは、前記メモリセルアレイと接
続される消去選択回路４００と連結されていることを特
徴とする請求項第１６項に記載の半導体メモリ装置のメ
モリセルアレイ。 - （１９）前記消去選択回路４００は、 コラムアドレスデコーダの所定出力信号と消去選択信号
とを入力して１つの論理信号を出力する論理ゲート４１
０と、 該論理ゲート４１０の出力線路を制御する 伝達手段４２０と、 所定電圧以上の消去電圧端子と連結され、前記論理ゲー
ト４１０の出力信号を入力して該入力された信号により
消去電圧を出力するゲーテイング手段４４０と、 該ゲーテイング手段４４０の入力ノード４３１と出力ノ
ード４４１との間に位置して前記消去電圧端子と連結さ
れ、前記ゲーテイング手段４４０の両端の電位差を維持
させる電圧安定手段４３０と、 前記ゲーテイング手段４４０から出力される消去電圧を
前記フローティングゲートトランジスタのソースに印加
する消去ライン４１とを具備することを特徴とする請求
項第１８項に記載の電気的に消去及びプログラム可能な
半導体メモリ装置。 - （２０）前記電圧安定手段４３０は、零ボルト以下のし
きい電圧値を持つ絶縁ゲート電界効果トランジスタであ
ることを特徴とする請求項第１９項に記載の電気的に消
去及びプログラム可能な半導体メモリ装置。 - （２１）前記消去選択信号は、半導体メモリ装置の動作
モードを感知する信号により駆動されることを特徴とす
る請求項第１９項に記載の電気的に消去及びプログラム
可能な半導体メモリ装置。
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