JP4127605B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 230000015654 memory Effects 0.000 claims description 88
- 239000011159 matrix material Substances 0.000 claims description 12
- 239000002184 metal Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの消去／再書き込み可能な不揮発性の半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＭＯＳ型トランジスタ構造の記憶素子を行列状に配置して構成したバンクを複数個有する半導体記憶装置において、あるバンクで消去または書き込みを実行中に他のバンクの読み出しが可能な構成を有する半導体メモリに関するもので、一括消去可能な半導体メモリ（フラッシュメモリ）などに使用されるものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭのメモリセルとして、サイズの縮小を図るために、半導体基板に形成された二重ウエル上に二層スタックゲート構造を有するＮＭＯＳトランジスタが形成されている。
【０００３】
図４は、二層スタックゲート構造のＮＭＯＳトランジスタからなるセルの一例を示す断面図である。
【０００４】
図中、30はＰ型基板（Ｐｓｕｂ）、31はＮ型ウエル（ＮＷｅｌｌ）、32はＮウエル中に形成されたＰ型ウエル（Ｐｗｅｌｌ）である。Ｎ型ウエル31中には、ウエル引き出し電極がＮ+ 型の拡散層33で形成されている。また、Ｐ型ウエル32中には、Ｎ+ 型の拡散層34でＮＭＯＳトランジスタのソースＳおよびドレインＤが形成されており、Ｐ+ 型の拡散層35でウエル引き出し電極が形成されている。
【０００５】
そして、基板30上には、ゲート絶縁膜36上に第１層目の多結晶シリコン層により浮遊ゲートＦＧが形成され、その上に絶縁膜37で分離されて第２層目の多結晶シリコン層により制御ゲートＣＧが形成されている。
【０００６】
実際の半導体記憶装置では、同一ウエル上に複数のセルが行列上に配置されており、各行のセルの制御ゲートＣＧに接続された複数の行線ＷＬと各行のセルのドレインＤに接続された複数の列線ＢＬによりいずれかのセルが選択されるように構成されている。また、全てのセルのソースＳおよびＮウエル31、Ｐウエル32にソース線ＳＬが共通に接続されている。
【０００７】
ここで、セルの動作について簡単に説明する。
【０００８】
データの消去に際しては、ソース線ＳＬに例えば１０Ｖを印加することにより、セルのソースＳ、Ｎウエル31、Ｐウエル32に例えば１０Ｖを印加する。また、全ての行線ＷＬに例えば−７Ｖを印加することにより、全ての制御ゲートＣＧに−７Ｖを印加する。ドレインＤはフローティング状態にする。この時、浮遊ゲートＦＧ中の電子は、ＦＮトンネリングによってチャネル中に放出される。この状態ではセルの閾値は低くなっており、この消去状態のデータを“１”と称するものとする。
【０００９】
データの書き込みに際しては、書き込みたいセルを選択するために、複数の行線ＷＬのいずれかを例えば９Ｖ、複数の列線ＢＬのいずれかを例えば５Ｖ、ソース線ＳＬを０Ｖに設定する。この時、選択されたセルでは、ホットエレクトロン注入により浮遊ゲートＦＧ中に電子が注入される。この状態ではセルの閾値は高くなっており、この書き込み状態のデータを“０”と称する。
【００１０】
データの読み出しに際しては、読み出したいセルを選択するために、複数の行線ＷＬのいずれかを例えば５Ｖ程度、複数の列線ＢＬのいずれかを低電圧（例えば０．７Ｖ程度）、ソース線ＳＬを０Ｖに設定する。この時、選択したセルが書き込み状態（データ“０”）の場合、セルはオンしないので電流は流れない。これに対して、選択したセルのデータが消去状態（データ“１”）の場合、セルはオンし、例えば４０μＡ程度のセル電流が流れる。この電流の振幅をセンス増幅回路（図示せず）等で増幅して読み出しを行う。
【００１１】
なお、以上の動作説明では、ソースに高電圧を印加して消去するＮＯＲ型のメモリセルを例にとったが、メモリセルの基板側に高電圧を印加して消去する形式のメモリセル、また、ＮＡＮＤ型のメモリセルでも、同様の動作制御が可能である。
【００１２】
最近の半導体記憶装置は、例えば携帯機器の部品として使用され、各種プログラムや個人データの格納に用いられるが、システムに必要なメモリチップ数の削減を図るため、プログラムやデータを１つの半導体記憶装置に格納する要求が高い。
【００１３】
しかし、図４に示したようなセルを用いた場合、データ書き換えに要する時間が比較的長くなってしまう。データの書き込みには通常１０μｓ程度の時間を要し、データの消去にはブロックに対して数百ｍｓ〜数ｓ程度の時間を要し、このデータ書き換えの間はデータの読み出しができなくなる。
【００１４】
一方、あるメモリ領域でデータ読み出しを行いながら、同時に別のメモリ領域でデータの書き込みまたは消去を行うことを可能としたRWW （Read While Write）型と呼ばれるメモリシステムが提案されている。
【００１５】
そして、本願出願人は、特願2000-127106により、図４に示した二層スタックゲート構造のＮＭＯＳトランジスタをセルとして用いて、データ書込みまたは消去データ動作と読出し動作が同時実行可能なフラッシュメモリを具体的に実現し得る「半導体装置」を提案した。
【００１６】
図５は、現在提案されている同時実行可能なフラッシュメモリの一部を取り出して具体的な構成例を示している。
【００１７】
図５において、複数のバンクＢＮＫ０〜ＢＮＫｋは、それぞれ１乃至複数個のブロック回路群（本例では、ＢＡ０〜ＢＡｉ）が第１の方向に配列されて構成されており、この複数のバンクＢＮＫ０〜ＢＮＫｋｉは前記第１の方向に直交する第２の方向に配列されている。
【００１８】
前記各ブロック回路群ＢＡ０〜ＢＡｉは、それぞれ電気的にデータの書き換え可能なＭＯＳ構造のメモリセルが行列状に配置され、消去単位で区分されたセルアレイＭＡ０と、副行選択デコーダＲＳ０、行線ＷＬ、列線ＢＬ、列選択ゲートＣＧ０、ブロックデコーダＢＤ０が設けられている。
【００１９】
各バンクＢＮＫ０〜ＢＮＫｋには、それぞれ対応して、主行選択デコーダＲＭ０〜ＲＭｋ、ｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋ、電源デコーダＶＤ０〜ＶＤｋが設けられている。
【００２０】
また、各バンクＢＮＫ０〜ＢＮＫｋには、同一バンク内のブロック回路群ＢＡ０〜ＢＡｉに共通に接続される主行選択線Ｍｉ、ｊ本（例えば８本、あるいは１６本）の副データ線ＳＤＬｊが形成されている。
【００２１】
上記副データ線ＳＤＬｊは、同一バンク内のブロック回路群ＢＡ０〜ＢＡｉ上で前記第１の方向に第１の配線層で形成されており、各ブロック回路群ＢＡ０〜ＢＡｉのｊ個の列選択ゲートＣＧ０に接続されるとともに、各バンクＢＮＫ０〜ＢＮＫｋ毎に前記ｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋに対応して接続されている。
【００２２】
前記電源デコーダＶＤ０〜ＶＤｋは、バンク単位での書き込み／消去時の電源コントロールやメモリセル選択のためのデコードコントロールを行う回路群である。
【００２３】
さらに、バンク領域外には、読み出し動作（第１の動作モード）において選択されたバンクにおける前記メモリセルのデータが前記ｊ本の副データ線およびｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋを介して読み出されるｊ本の読み出し用主データ線ＭＤＬ＿Ｒｊが前記第２の方向に第２の配線層で形成されている。そして、このｊ本の読み出し用主データ線ＭＤＬ＿Ｒｊにｊ個の読み出し用増幅回路ＳＡ＿Ｒｌが接続されている。
【００２４】
また、バンク領域外には、書き込み／消去動作（第２の動作モード）において選択されたバンクにおける前記メモリセルのデータが前記ｊ本の副データ線およびｊ個のデータ線切換回路ＤＬＳＷｉを介して読み出されるｊ本のオート用主データ線が前記第２の方向に第２の配線層で形成されている。そして、このオート用主データ線にｊ個のオート用増幅回路ＳＡ＿Ａｊが接続されている。
【００２５】
上記構成において、セルの選択は以下のように行われる。
【００２６】
アドレス信号にしたがって主行選択デコーダＲＭ０と副行選択デコーダＲＳ０により１本の行線ＷＬを選択する。また、アドレス信号にしたがってブロックデコーダＢＤ０がブロック選択および列選択を行い、列線ＢＬを副データ線ＳＤＬｊに接続する。
【００２７】
データの読み出しを行う場合には、副データ線ＳＤＬｊは、データ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋの切り換え制御によって読み出し用主データ線ＭＤＬ＿Ｒｊを経由して読み出し用増幅回路ＳＡ＿Ｒｊに接続された状態となる。そして、この読み出し用増幅回路ＳＡ＿Ｒｊによるセルデータの読み出しは、出力回路（図示せず）の数に対応して、例えば８本のバイトデータ、または、１６本のワードデータに対して同時に行われる。
【００２８】
また、データの書き込み／消去を行う場合には、副データ線ＳＤＬｊは、データ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋの切り換え制御によってオート用主データ線ＭＤＬ＿Ａｊを経由してオート用増幅回路ＳＡ＿Ａｊに接続された状態となる。そして、コントロール回路（図示せず）により、自動的にセルの書き込み／消去レベルのチェックが行われる。この際、データの消去はブロック回路単位で行い、ブロックデコーダＢＤｉは、消去時のソース線電位コントロール等の制御を行う。
【００２９】
上記構成によれば、あるバンク（例えばＢＮＫ０）内のあるブロックを消去している場合には、ＢＮＫ０内の副データ線ＳＤＬｊは、該バンクのデータ線切換回路ＤＬＳＷ０によってオート用主データ線ＭＤＬ＿Ａｊに接続される。この際、他のバンク（例えばＢＮＫｋ）内のデータを読みたい場合には、ＢＮＫｋ内の副データ線ＳＤＬｊを該バンクのデータ線切換回路ＤＬＳＷｋによって読み出し用データ線ＭＤＬ＿Ｒｊに接続することにより読み出しを実現することができる。
【００３０】
ところで、最近、フラッシュメモリの実効的な読み出しサイクルの高速化への要求から、ページ読み出し品や、バースト品の要求も高くなっている。これらは、例えば８ワードを１ページとして一括に読み出し、その後、ワード単位でシリアルに出力していく仕様であり、各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）は多数必要になる。
【００３１】
図６は、図５に示したフラッシュメモリを二層メタル配線を用いて実現した場合の配線層のパターンレイアウトを示す。
【００３２】
図中、副行選択デコーダＲＳｉの出力である行線ＷＬｉは、多結晶ポリシリコン層ＰｏＳｉで形成され、列線ＢＬｉは第１層目のメタルＭ１で形成される。また、主行選択デコーダＲＭｉの出力である主行選択線Ｍｉは、セルアレイＭＡｉ上に第２層目のメタルＭ２で形成される。また、副データ線ＳＤＬｊは、列選択ゲートＣＧｉ上またはその脇上に第２層目のメタルＭ２で形成される。また、読み出し用データ線ＭＤＬ＿Ｒｊおよびオート用データ線ＭＤＬ＿Ａｊは、電源デコーダＶＤＤｉ上またはその脇上を第２層目のメタルＭ２で形成される。
【００３３】
しかし、このような配線層のレイアウトでは、前述したようなデュアルワーク対応品において各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）が増加すると、その増加分だけ半導体記憶装置のチップ面積が増加する。
【００３４】
ここで、二層メタル配線を用いてデュアルワーク品を実現する際、第２層目のメタルＭ２のピッチを例えば１μｍとし、データ線脇にシールド線（ＧＮＤ電位）を２本付加した場合のチップ面積を考える。一例として、各セルアレイＭＡｉは５１２Ｋビットのセルを有し、各バンクＢＮＫｉは８個のブロック回路群（４Ｍビットのセル）からなり、全体で８個のバンクＢＮＫｉ（３２Ｍビットのセル）を有する場合を考える。
【００３５】
この場合、バイト単位読み出し品では、各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）はそれぞれ（８＋２）本であり、データ線の占有領域ＤＬＡは１０μｍ程度になるが、チップ面積に対する比率は小さい。また、ワード単位読み出し品では、各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）はそれぞれ（１６＋２）本であり、データ線の占有領域ＤＬＡは１８μｍ程度になるが、チップ面積に対する比率は小さい。
【００３６】
しかし、例えば１ワードを１ページとする８ワードのページ読み出し品（８ページ品）では、各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）はそれぞれ（１２８＋２）本あり、データ線の占有領域ＤＬＡは１２８μｍ程度になり、チップ面積に対して無視できなくなり、チップ面積の増加をまねき、製造コストの高騰をまねく。
【００３７】
【発明が解決しようとする課題】
上記したように従来の半導体記憶装置を二層メタル配線を用いてデュアルワーク対応のページ読み出し品を実現した場合には、データ線が著しく増加し、その増加分だけチップ面積が増加するという問題があった。
【００３８】
本発明は上記の問題点を解決すべくなされたもので、デュアルワーク対応のページ読み出し品などを実現する際に同時に読み出すメモリセルが増えた場合でも、読み出し用データ線の占有面積の増加を抑制し、チップ面積の増加、製造コストの高騰を抑制し得る半導体記憶装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明の半導体記憶装置は、それぞれ電気的にデータの書き換え可能なＭＯＳ構造のメモリセルが行列状に配置され、第１の方向に配列された複数のメモリセルブロックと、前記複数のメモリセルブロック上で前記第１の方向に第１の配線層で形成され、各メモリセルブロックに接続された複数の副データ線と、少なくとも前記複数のメモリセルブロックと前記副データ線信号で構成された第１のバンク領域と、前記第１のバンク領域と同一構成を有し、前記第１の方向に直交する第２の方向に配列された少なくとも１つの第２のバンク領域と、前記第１および第２のバンク領域上で第２の配線層で形成され、第１の動作モードにおいて選択されたバンク領域における前記メモリセルのデータが読み出される複数の読み出しデータ線と、前記複数の読み出しデータ線に接続された複数の第１の増幅回路と、前記第２の方向で前記メモリセルブロック上を避けた領域に形成され、第２の動作モードにおいて前記メモリセルのデータが前記副データ線を介して読み出され、前記複数の読み出しデータ線よりも本数の少ない複数のオートデータ線と、前記複数のオートデータ線に接続され、前記複数の第１の増幅回路よりも少ない複数の第２の増幅回路と、前記各メモリセルブロックに設けられ、前記第１の動作モード／第２の動作モードに対応して前記副データ線と前記読み出しデータ線とを接続状態／非接続状態に切り換える切り換え手段とを具備し、前記第１のバンク領域のメモリセルの情報を前記第２の増幅回路で読み出し中であっても、前記第２のバンク領域のメモリセルの情報を前記第１の増幅回路より読み出すことを可能にしたことを特徴とする。
【００４０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４１】
＜第１の実施形態＞
図１は、本発明が適用される半導体記憶装置として、前記特願2000-127106 号に記載された同時実行可能なフラッシュメモリのチップ構成の一例を示す。
【００４２】
図１において、メモリセルアレイ1 は、それぞれn 個のブロックBO〜Bn−1 を配列してなるm 個のコア0 〜m −1 により構成されている。各ブロックBO〜Bn−1 は、データ消去の最小単位であり、それぞれ複数のメモリセルが配列されている。メモリセルは、例えばスタックト・ゲート構造の不揮発性メモリセルである。コアは、１乃至複数のブロックの集合として定義されるが、図の例ではn 個ずつのブロックBO〜Bn−1 により１つのバンクを形成している。
【００４３】
各コアには、メモリセルを選択するための行デコーダと列デコーダを含む行デ列デコーダ2 、アドレス線や電源線を切り換えるスイッチ回路（アドレス線SW）3 、ローカルデータ線4 、データ線スイッチ回路16が設けられている。
【００４４】
メモリセルアレイ1 の全コアに対して共通に、データ読み出し動作時にメモリセルを選択するための第１のアドレスバス線（リード用アドレスバス線）6aと、データ書込みまたは消去時のオート動作に必要な第２のアドレスバス線（ライト／イレーズ用アドレスバス線）6bが配設されている。
【００４５】
また、全コアに対して共通に、データ読み出し動作に用いられる第１のデータバス線（リード用データバス線）7aと、データ書込みまたは消去動作に用いられる第２のデータバス線（ライト／イレーズ用データバス線）7bが配設される。
【００４６】
これらのデータバス線7a，7bにそれそれ対応して、データ読み出し動作に用いられる第１のセンスアンプ回路（リード用S/A1）11a と、データ書込みまたは消去時のべリフアイ読出しに用いられる第２のセンスアンプ回路（べリフアイ用S/A2）11b が設けられている。
【００４７】
また、全コアに対して共通に、読出し用電源12a から読出し用電源電位が供給される第１の電源線（リード用電源線）8aが配設され、書き込みまたは消去電源12b からデータ書込みまたは消去用電源電位が供給される第２の電源線（ライト／イレーズ用電源線）8bが配設されている。リード用電源線8aにはデータ読み出し時、電源VCC より昇圧された電圧が与えられ、これがメモリセルのゲートに供給されて高速読出しが可能となっている。
【００４８】
さらに、前記リード用アドレスバス線6aおよびライト／イレーズ用アドレスバス線6bにアドレス信号を供給するためのアドレスバッファ回路10と、外部とのインタフエースをとるインタフエース回路14が設けられている。
【００４９】
即ち、このフラッシュメモリは、電気的書き換え可能な不揮発性メモリセルを有し、データ消去の単位となるメモリセルの範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数のコアが配列されたメモリセルアレイと、前記複数のコアのうちデータ書き込みまたは消去を行うために任意個数のコアを選択するコア選択手段と、前記コア選択手段により選択されたコア内の選択されたメモリセルにデータ書き込みを行うデータ書込み手段と、前記コア選択手段により選択されたコア内の選択されたブロックのデータ消去を行うデータ消去手段と、前記コア選択手段により選択されていないコア内のメモリセルに対してデータ読出しを行うデータ読み出し手段とを具備することを特徴とする。
【００５０】
次に、上記フラッシュメモリにおける動作を簡単に説明する。
【００５１】
外部から入力されるアドレス信号はインタフエース回路14内のアドレス入力回路を経てアドレスバッファ回路10に供給される。このアドレスバッファ回路10から、動作モードに応じて、アドレスバス線6a，6bにそれぞれ読出し用アドレス，書き込みまたは消去用アドレスが供給される。各アドレスバス線6a，6bに供給されたアドレスは、各コア毎に設けられたアドレス線・電源線切り換え用のスイッチ回路（アドレス線SW）3 により選択的に各コアの行列デコーダ2 に転送される。また、電源線8a，8bも上記スイッチ回路3 により選択的に切り換えられて各コアの行列デコーダ2 に供給される。
【００５２】
各コアにおいて、ローカルデータ線4 は、データ線スイッチ回路16により、データ読み出し時はリード用データバス線7aに接続され、データ書込みまたは消去時はライト／イレーズ用データバス線7bに接続される。
【００５３】
即ち、各コアの選択メモリセルのデータは、ローカルデータ線4 に読み出され、動作モードに応じてデータ線スイッチ回路16によりデータバス線7aまたは7bに転送され、それそれリード用センスアンプ回路11a 、べリフアイ用センスアンプ回路11b により検知増幅される。
【００５４】
べリフアイ用センスアンプ回路11b の読出し結果は、書き込み／消去（ライト／イレーズ）制御回路15に送られる。この書き込み／消去制御回路15では、書き込みまたは消去が十分であるか否かが判定され、不十分であれば再書き込みまたは再消去の制御が行われる。
【００５５】
以上のように、データ読み出しと、データ書き込みまたは消去を同時に実行しても、それそれの動作を独立のアドレスバス線、データバス線、センスアンプ回路、電源回路により制御できることになる。
【００５６】
次に、データ書き込みと読み出しを同時に実行する場合の動作例として、コア0 に対してデータ書込みが行われ、他のコア内のセルデータを読み出す場合の動作を具体的に説明する。
【００５７】
チップ外部から、コア0 部の選択アドレス信号が入力され、書き込みコマンドが入力されると、インタフエース回路14で書き込みコマンドが判定され、書き込みフラグが立つ。このフラグにより、コア0 部のスイッチ回路3 により、ライト／イレーズ用アドレスバス線6bのアドレス信号がコア0 の行列デコーダ2 に入力され、ライト／イレーズ用電源12b の電源が供給される。また、データ線スイッチ回路16によりコア0 部のデータ線4 はべリフアイ用センスアンプ回路11b につながるライト／イレーズ用データパス線7bに接続される。
【００５８】
このようにアドレスバス線、データバス線および電源線をセットすることにより、コア0 では選択されたワード線に昇圧された書き込み電圧が印加され、ビット線には書き込みデータに応じて書き込み制御回路15から高電圧、もしくは低電圧が印加される。これにより、メモリセルがフローティングゲート型のMOS トランジスタ構造のものである場合、選択されたメモリセルのフローティングゲートにホットエレクトロン注入がなされて、データ書込みが行われる。一回の書き込みが終了すると、データが読み出されてべリフアイ用センスアンプ回路11b で検知される。そして、書き込み制御回路15によりべリフアイ判定され、書き込み十分であれば動作を終了し、書き込み不十分であれば更に追加書込みが行われる。
【００５９】
以上のコア0 に対するデータ書込みの間、他の任意のコア、例えばコア1 でのデータ読出しを行うことが可能である。即ち、外部から入力されたアドレスにより、読み出したいメモリセルを含むコア1 の行列デコーダ2 にはリード用アドレスバス線6aのアドレス信号が供給され、リード用電源12a の電源出力が供給される。また、データ線4 はスイッチ回路16を介してリード用データパス線7aに接続される。データ書込みもデータ読み出しもなされない、それ以外のコアの行列デコーダ2 には、アドレス信号は入力されず、データバス線も接続されない。
【００６０】
コア1 の選択メモリセルから読み出されたデータは、リード線データパス線7aを介してリード用センスアンプ回路11a で検知増幅される。この読出しデータは、インタフエース回路14を介してチップ外部に出力される。
【００６１】
即ち、データ書込みを行っているコア0 以外のコアであれば、コア2 でもコア3 でもコアm −1 でも、任意に読み出すことが可能である。データ書込みを行っているコア0 のアドレスを入力してデータ読み出しを実行することは禁止される。このように、データ書込み中のコアに対して読出し要求があった場合には、選択されたコアが書き込み動作中であることを示すビジー信号を出力して、外部に知らせるようになっている。
【００６２】
データ消去とデータ読み出しを同時に実行する場合の動作も、上記したデータ書き込みと読み出しを同時に実行する場合の動作と基本的に同様である。
【００６３】
いま、例えばコア0 の選択ブロックに対してデータ消去を行い、他のコア内のセルデータを読み出す場合の動作について説明する。
【００６４】
チップ外部から、コア0 内のブロックの選択アドレス信号が入力され、消去コマンドが入力されると、インタフエース回路14で消去コマンドが判定されて消去フラグが立つ。このフラグによりコア0 のスイッチ回路3 により、ライト／イレーズ用アドレスバス線6bのアドレス信号がコア0 の行列デコーダ2 に入力され、ライト／イレーズ用電源12b の消去用電源電位が供給される。また、データ線スイッチ回路16によりコア0 部のデータ線4 はべリフアイ用センスアンプ回路11bにつながるライト／イレーズ用データバス線7bに接続される。
【００６５】
このようにアドレスバス線、データバス線および電源線をセットすることで、選択されたコア0 の選択ブロックのワード線には全て負電圧が印加され、ビット線はオープン、ソース線には消去用の正の高電圧が印加され、ブロック単位で消去される。
【００６６】
一回のデータ消去が終了すると、データが読み出されてべリフアイ用センスアンプ回路11b で検知される。制御回路15では、消去が十分か否かの判定がなされ、十分であれば動作を終了し、NGであればさらに追加消去される。
【００６７】
以上のコア0 に対するデータ消去の間、他の任意のコアに対してデータ読み出し要求が入ると、そのコアでのデータ読出しが行われる。
【００６８】
図２は、本発明の第１の実施形態に係るフラッシュメモリの一部を示す回路図である。
【００６９】
図２に示すフラッシュメモリは、基本的な回路構成は、図１に示したフラッシュメモリと同じであるが、メモリセルアレイ上に読み出し用の主データ線ＭＤＬ＿Ｒｌを形成し、メモリセルアレイから離れた領域にオート用の主データ線ＭＤＬ＿Ａｊを形成し、三層メタル配線を用いてデュアルワーク対応のページ読み出し品を実現したことを特徴とする。
【００７０】
図２のフラッシュメモリは、図５を参照して前述したフラッシュメモリと比べて、次の点が異なり、その他の部分は同じであるので同一符号を付している。
【００７１】
（１）各ブロック回路群ＢＡ０〜ＢＡｉ内において、副データ線ＳＤＬｊと読み出し用主データ線ＭＤＬ＿Ｒｌとの接続／非接続を切り換えるための副データ線切換回路ＳＤＬＳＷが追加されている。
【００７２】
（２）メモリセルアレイ外部において、読み出しデータ線切換回路ＲＤＬＳＷにより前記読み出し用主データ線ＭＤＬ＿Ｒｌが読み出しデータ線ＲＤＬｌに選択的に接続されるように構成されており、この読み出しデータ線ＲＤＬｌに読み出し用増幅回路ＳＡ＿Ｒｌが接続されている。
【００７３】
即ち、図２において、それぞれ１乃至複数個のブロック回路群（本例では、ＢＡ０〜ＢＡｉ）が第１の方向に配列されて複数のバンクＢＮＫ０〜ＢＮＫｋが構成され、この複数のバンクＢＮＫ０〜ＢＮＫｋは前記第１の方向に直交する第２の方向に配列されている。
【００７４】
前記各ブロック回路群ＢＡ０〜ＢＡｉは、それぞれ電気的にデータの書き換え可能なＭＯＳ構造のメモリセルが行列状に配置されて構成され、消去単位で区分されたセルアレイＭＡ０と、副行選択デコーダＲＳ０、行線ＷＬ、列線ＢＬ、列選択ゲートＣＧ０、ブロックデコーダＢＤ０のほかに、副データ線切換回路ＳＤＬＳＷが設けられている。
【００７５】
各バンクＢＮＫ０〜ＢＮＫｋには、それぞれ対応して、主行選択デコーダＲＭ０〜ＲＭｋ、ｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋ、電源デコーダＶＤ０〜ＶＤｋが設けられている。
【００７６】
また、各バンクＢＮＫ０〜ＢＮＫｋには、同一バンク内のブロック回路群ＢＡ０〜ＢＡｉに共通に接続される主行選択線Ｍｉ、ｊ本（例えば８本、あるいは１６本）の副データ線ＳＤＬｊが形成されている。
【００７７】
上記副データ線ＳＤＬｊは、同一バンク内のブロック回路群ＢＡ０〜ＢＡｉ上で前記第１の方向に第１の配線層で形成されており、各ブロック回路群ＢＡ０〜ＢＡｉのｊ個の列選択ゲートＣＧ０に前記副データ線切換回路ＳＤＬＳＷを介して接続されるとともに、各バンクＢＮＫ０〜ＢＮＫｋ毎に前記ｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋに対応して接続されている。
【００７８】
前記電源デコーダＶＤ０〜ＶＤｋは、バンク単位での書き込み／消去時の電源コントロールやメモリセル選択のためのデコードコントロールを行う回路群である。
【００７９】
さらに、各バンクＢＮＫ０〜ＢＮＫｋ上には、読み出し動作（第１の動作モード）において選択されたバンクにおける前記メモリセルのデータが前記副データ線切換回路ＳＤＬＳＷを介して読み出されるｊ本の読み出し用主データ線ＭＤＬ＿Ｒｌが前記第２の方向に第２の配線層で形成されている。
【００８０】
そして、バンク領域外には、前記読み出しデータ線ＲＤＬｌに接続された読み出しデータ線切換回路ＲＤＬＳＷおよび読み出しデータ線ＲＤＬｌが設けられており、上記読み出しデータ線ＲＤＬｌに読み出し用増幅回路ＳＡ＿Ｒｌが接続されている。
【００８１】
また、バンク領域外（もしくは、前記ブロック回路群ＢＡ０〜ＢＡｉ上を避けた領域）には、書き込み／消去動作（第２の動作モード）において前記メモリセルのデータが前記ｊ本の副データ線およびｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋを介して読み出されるｊ本のオート用主データ線ＭＤＬ＿Ａｊと、このオート用主データ線ＭＤＬ＿Ａｊに接続されたｊ個のオート用増幅回路ＳＡ＿Ａｊが設けられている。
【００８２】
なお、各ブロック回路群ＢＡ０〜ＢＡｉ内の副データ線切換回路ＳＤＬＳＷは、読み出し動作（第１の動作モード）／書き込み／消去動作（第２の動作モード）に対応して副データ線ＳＤＬｊと読み出し用主データ線ＭＤＬ＿Ｒｌとを接続状態／非接続状態に切り換える役割を有する。
【００８３】
これに対して、各バンクＢＮＫ０〜ＢＮＫｋ内のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋは、副データ線ＳＤＬｊとオート用主データ線ＭＤＬ＿Ａｊのみとの接続／非接続状態の切り換えに使用され、接続が不要な時に非接続状態にすることによってオート用主データ線ＭＤＬ＿Ａｊの寄生容量を軽減する役割を有する。但し、このデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋを省略し、副データ線ＳＤＬｊを直接にオート用主データ線ＭＤＬ＿Ａｊに接続してもかまわない。
【００８４】
図３は、図２のフラッシュメモリを三層メタルの配線層で実現した場合のパターンレイアウトの一例を示す。
【００８５】
副行選択デコーダＲＳ０の出力であるメモリセルの行線ＷＬは、多結晶ポリシリコン層ＰｏＳｉで形成され、列線ＢＬは第１層目のメタルＭ１（以下、Ｍ１層と記す）で形成される。
【００８６】
主行選択デコーダＲＭ０の出力である主行選択線Ｍｉは、各ブロック回路群ＢＡ０〜ＢＡｉのセルアレイＭＡ０上で第１の方向に第２層目のメタルＭ２（以下、Ｍ２層と記す）で形成される。
【００８７】
副データ線ＳＤＬｊは、副データ線切換回路ＳＤＬＳＷ上、または、その脇上に沿って第１の方向にＭ２層で形成される。
【００８８】
読み出し用主データ線ＭＤＬ＿Ｒｌは、各バンクＢＮＫ０〜ＢＮＫｋのブロック回路群ＢＡ０〜ＢＡｉ上で第２の方向に第３層目のメタルＭ３（以下、Ｍ３層と記す）で形成される。
【００８９】
オート用主データ線ＭＤＬ＿Ａｊは、各バンクＢＮＫ０〜ＢＮＫｋの電源デコーダＶＤ０〜ＶＤｋおよびデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋの上またはその脇上に沿って第２の方向にＭ３層あるいはＭ２層で形成される。
【００９０】
読み出し用データ線ＲＤＬｌは、第１の方向にＭ３層あるいはＭ２層で形成される。
【００９１】
さらに、前記読み出し用主データ線ＭＤＬ＿Ｒｌとオート用主データ線ＭＤＬ＿Ａｊとの間を電気的に遮蔽する効果を持たせるために、両者間で例えばバンク領域上に１本乃至複数本のシールド線ＳＬＤを配設するようにしてもよい。
【００９２】
なお、主行選択デコーダＲＭ０の出力の主行選択線Ｍｉの配線層と、読み出し用主データ線ＭＤＬ＿Ｒｌの配線層を逆転させてもかまわない。
【００９３】
上記構成のフラッシュメモリによれば、読み出し用の主データ線ＭＤＬ＿Ｒｌをセルアレイ上に形成し、オート用の主データ線ＭＤＬ＿Ａｊをメモリセルアレイから離れた領域に形成することにより、三層メタル配線を用いてデュアルワーク対応のページ読み出し品を実現することができた。
【００９４】
＜パターンレイアウトの変形例＞
第１の実施形態のフラッシュメモリにおいて、読み出し用主データ線ＭＤＬ＿Ｒｌは、同時に読み出す仕様相当の本数（８ワードページの場合、１２８本）必要であるが、オート用主データ線ＭＤＬ＿Ａｊは、必ずしも読み出し用主データ線ＭＤＬ＿Ｒｌと同数配置する必要はなく、例えば１６本程度でも何ら問題はない。
【００９５】
そこで、オート用主データ線ＭＤＬ＿Ａｊの数を読み出し用主データ線ＭＤＬ＿Ｒｊの数より減らすように変更すれば、メモリのチップ面積の増加を最小限に抑制することができる。
【００９６】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、デュアルワーク対応のページ読み出し品などを実現する際に同時に読み出すメモリセルが増えた場合でも、読み出し用データ線の占有面積の増加を抑制し、チップ面積の増加、製造コストの高騰を抑制することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の適用例として、特願2000-127106に記載された同時実行可能なフラッシュメモリのチップ構成の一例を示すブロック図。
【図２】本発明の半導体記憶装置の第１の実施形態に係るフラッシュメモリの一部を示す回路図。
【図３】図２のフラッシュメモリを三層メタルの配線層で実現した場合のパターンレイアウトの一例を示す図。
【図４】二層スタックゲート構造のＮＭＯＳトランジスタからなるセルの一例を示す断面図。
【図５】現在提案されている同時実行可能なフラッシュメモリの一部を取り出して構成例を示す図。
【図６】図５に示したフラッシュメモリを二層メタル配線を用いて実現した場合の配線層のパターンレイアウトを示す図。
【符号の説明】
ＢＮＫ０〜ＢＮＫｋ…バンク、
ＢＡ０〜ＢＡｉ…ブロック回路群、
ＭＡ０…セルアレイ、
ＲＳ０…副行選択デコーダ、
ＣＧ０…列選択ゲート、
ＢＤ０…ブロックデコーダ、
ＲＭ０〜ＲＭｋ…主行選択デコーダ、
Ｍｉ…主行選択線、
ＳＤＬｊ…副データ線、
ＤＬＳＷ０〜ＤＬＳＷｋ…データ線切換回路、
ＶＤ０〜ＶＤｋ…電源デコーダ、
ＳＤＬＳＷ…副データ線切換回路、
ＭＤＬ＿Ｒｌ…読み出し用主データ線、
ＲＤＬＳＷ…読み出しデータ線切換回路、
ＲＤＬｌ…読み出しデータ線、
ＳＡ＿Ｒｌ…読み出し用の増幅回路、
ＭＤＬ＿Ａｊ…オート用の主データ線、
ＳＡ＿Ａｊ…オート用の増幅回路、
ＳＬＤ…シールド線。
【発明の属する技術分野】
本発明は、電気的にデータの消去／再書き込み可能な不揮発性の半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＭＯＳ型トランジスタ構造の記憶素子を行列状に配置して構成したバンクを複数個有する半導体記憶装置において、あるバンクで消去または書き込みを実行中に他のバンクの読み出しが可能な構成を有する半導体メモリに関するもので、一括消去可能な半導体メモリ（フラッシュメモリ）などに使用されるものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭのメモリセルとして、サイズの縮小を図るために、半導体基板に形成された二重ウエル上に二層スタックゲート構造を有するＮＭＯＳトランジスタが形成されている。
【０００３】
図４は、二層スタックゲート構造のＮＭＯＳトランジスタからなるセルの一例を示す断面図である。
【０００４】
図中、30はＰ型基板（Ｐｓｕｂ）、31はＮ型ウエル（ＮＷｅｌｌ）、32はＮウエル中に形成されたＰ型ウエル（Ｐｗｅｌｌ）である。Ｎ型ウエル31中には、ウエル引き出し電極がＮ+ 型の拡散層33で形成されている。また、Ｐ型ウエル32中には、Ｎ+ 型の拡散層34でＮＭＯＳトランジスタのソースＳおよびドレインＤが形成されており、Ｐ+ 型の拡散層35でウエル引き出し電極が形成されている。
【０００５】
そして、基板30上には、ゲート絶縁膜36上に第１層目の多結晶シリコン層により浮遊ゲートＦＧが形成され、その上に絶縁膜37で分離されて第２層目の多結晶シリコン層により制御ゲートＣＧが形成されている。
【０００６】
実際の半導体記憶装置では、同一ウエル上に複数のセルが行列上に配置されており、各行のセルの制御ゲートＣＧに接続された複数の行線ＷＬと各行のセルのドレインＤに接続された複数の列線ＢＬによりいずれかのセルが選択されるように構成されている。また、全てのセルのソースＳおよびＮウエル31、Ｐウエル32にソース線ＳＬが共通に接続されている。
【０００７】
ここで、セルの動作について簡単に説明する。
【０００８】
データの消去に際しては、ソース線ＳＬに例えば１０Ｖを印加することにより、セルのソースＳ、Ｎウエル31、Ｐウエル32に例えば１０Ｖを印加する。また、全ての行線ＷＬに例えば−７Ｖを印加することにより、全ての制御ゲートＣＧに−７Ｖを印加する。ドレインＤはフローティング状態にする。この時、浮遊ゲートＦＧ中の電子は、ＦＮトンネリングによってチャネル中に放出される。この状態ではセルの閾値は低くなっており、この消去状態のデータを“１”と称するものとする。
【０００９】
データの書き込みに際しては、書き込みたいセルを選択するために、複数の行線ＷＬのいずれかを例えば９Ｖ、複数の列線ＢＬのいずれかを例えば５Ｖ、ソース線ＳＬを０Ｖに設定する。この時、選択されたセルでは、ホットエレクトロン注入により浮遊ゲートＦＧ中に電子が注入される。この状態ではセルの閾値は高くなっており、この書き込み状態のデータを“０”と称する。
【００１０】
データの読み出しに際しては、読み出したいセルを選択するために、複数の行線ＷＬのいずれかを例えば５Ｖ程度、複数の列線ＢＬのいずれかを低電圧（例えば０．７Ｖ程度）、ソース線ＳＬを０Ｖに設定する。この時、選択したセルが書き込み状態（データ“０”）の場合、セルはオンしないので電流は流れない。これに対して、選択したセルのデータが消去状態（データ“１”）の場合、セルはオンし、例えば４０μＡ程度のセル電流が流れる。この電流の振幅をセンス増幅回路（図示せず）等で増幅して読み出しを行う。
【００１１】
なお、以上の動作説明では、ソースに高電圧を印加して消去するＮＯＲ型のメモリセルを例にとったが、メモリセルの基板側に高電圧を印加して消去する形式のメモリセル、また、ＮＡＮＤ型のメモリセルでも、同様の動作制御が可能である。
【００１２】
最近の半導体記憶装置は、例えば携帯機器の部品として使用され、各種プログラムや個人データの格納に用いられるが、システムに必要なメモリチップ数の削減を図るため、プログラムやデータを１つの半導体記憶装置に格納する要求が高い。
【００１３】
しかし、図４に示したようなセルを用いた場合、データ書き換えに要する時間が比較的長くなってしまう。データの書き込みには通常１０μｓ程度の時間を要し、データの消去にはブロックに対して数百ｍｓ〜数ｓ程度の時間を要し、このデータ書き換えの間はデータの読み出しができなくなる。
【００１４】
一方、あるメモリ領域でデータ読み出しを行いながら、同時に別のメモリ領域でデータの書き込みまたは消去を行うことを可能としたRWW （Read While Write）型と呼ばれるメモリシステムが提案されている。
【００１５】
そして、本願出願人は、特願2000-127106により、図４に示した二層スタックゲート構造のＮＭＯＳトランジスタをセルとして用いて、データ書込みまたは消去データ動作と読出し動作が同時実行可能なフラッシュメモリを具体的に実現し得る「半導体装置」を提案した。
【００１６】
図５は、現在提案されている同時実行可能なフラッシュメモリの一部を取り出して具体的な構成例を示している。
【００１７】
図５において、複数のバンクＢＮＫ０〜ＢＮＫｋは、それぞれ１乃至複数個のブロック回路群（本例では、ＢＡ０〜ＢＡｉ）が第１の方向に配列されて構成されており、この複数のバンクＢＮＫ０〜ＢＮＫｋｉは前記第１の方向に直交する第２の方向に配列されている。
【００１８】
前記各ブロック回路群ＢＡ０〜ＢＡｉは、それぞれ電気的にデータの書き換え可能なＭＯＳ構造のメモリセルが行列状に配置され、消去単位で区分されたセルアレイＭＡ０と、副行選択デコーダＲＳ０、行線ＷＬ、列線ＢＬ、列選択ゲートＣＧ０、ブロックデコーダＢＤ０が設けられている。
【００１９】
各バンクＢＮＫ０〜ＢＮＫｋには、それぞれ対応して、主行選択デコーダＲＭ０〜ＲＭｋ、ｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋ、電源デコーダＶＤ０〜ＶＤｋが設けられている。
【００２０】
また、各バンクＢＮＫ０〜ＢＮＫｋには、同一バンク内のブロック回路群ＢＡ０〜ＢＡｉに共通に接続される主行選択線Ｍｉ、ｊ本（例えば８本、あるいは１６本）の副データ線ＳＤＬｊが形成されている。
【００２１】
上記副データ線ＳＤＬｊは、同一バンク内のブロック回路群ＢＡ０〜ＢＡｉ上で前記第１の方向に第１の配線層で形成されており、各ブロック回路群ＢＡ０〜ＢＡｉのｊ個の列選択ゲートＣＧ０に接続されるとともに、各バンクＢＮＫ０〜ＢＮＫｋ毎に前記ｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋに対応して接続されている。
【００２２】
前記電源デコーダＶＤ０〜ＶＤｋは、バンク単位での書き込み／消去時の電源コントロールやメモリセル選択のためのデコードコントロールを行う回路群である。
【００２３】
さらに、バンク領域外には、読み出し動作（第１の動作モード）において選択されたバンクにおける前記メモリセルのデータが前記ｊ本の副データ線およびｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋを介して読み出されるｊ本の読み出し用主データ線ＭＤＬ＿Ｒｊが前記第２の方向に第２の配線層で形成されている。そして、このｊ本の読み出し用主データ線ＭＤＬ＿Ｒｊにｊ個の読み出し用増幅回路ＳＡ＿Ｒｌが接続されている。
【００２４】
また、バンク領域外には、書き込み／消去動作（第２の動作モード）において選択されたバンクにおける前記メモリセルのデータが前記ｊ本の副データ線およびｊ個のデータ線切換回路ＤＬＳＷｉを介して読み出されるｊ本のオート用主データ線が前記第２の方向に第２の配線層で形成されている。そして、このオート用主データ線にｊ個のオート用増幅回路ＳＡ＿Ａｊが接続されている。
【００２５】
上記構成において、セルの選択は以下のように行われる。
【００２６】
アドレス信号にしたがって主行選択デコーダＲＭ０と副行選択デコーダＲＳ０により１本の行線ＷＬを選択する。また、アドレス信号にしたがってブロックデコーダＢＤ０がブロック選択および列選択を行い、列線ＢＬを副データ線ＳＤＬｊに接続する。
【００２７】
データの読み出しを行う場合には、副データ線ＳＤＬｊは、データ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋの切り換え制御によって読み出し用主データ線ＭＤＬ＿Ｒｊを経由して読み出し用増幅回路ＳＡ＿Ｒｊに接続された状態となる。そして、この読み出し用増幅回路ＳＡ＿Ｒｊによるセルデータの読み出しは、出力回路（図示せず）の数に対応して、例えば８本のバイトデータ、または、１６本のワードデータに対して同時に行われる。
【００２８】
また、データの書き込み／消去を行う場合には、副データ線ＳＤＬｊは、データ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋの切り換え制御によってオート用主データ線ＭＤＬ＿Ａｊを経由してオート用増幅回路ＳＡ＿Ａｊに接続された状態となる。そして、コントロール回路（図示せず）により、自動的にセルの書き込み／消去レベルのチェックが行われる。この際、データの消去はブロック回路単位で行い、ブロックデコーダＢＤｉは、消去時のソース線電位コントロール等の制御を行う。
【００２９】
上記構成によれば、あるバンク（例えばＢＮＫ０）内のあるブロックを消去している場合には、ＢＮＫ０内の副データ線ＳＤＬｊは、該バンクのデータ線切換回路ＤＬＳＷ０によってオート用主データ線ＭＤＬ＿Ａｊに接続される。この際、他のバンク（例えばＢＮＫｋ）内のデータを読みたい場合には、ＢＮＫｋ内の副データ線ＳＤＬｊを該バンクのデータ線切換回路ＤＬＳＷｋによって読み出し用データ線ＭＤＬ＿Ｒｊに接続することにより読み出しを実現することができる。
【００３０】
ところで、最近、フラッシュメモリの実効的な読み出しサイクルの高速化への要求から、ページ読み出し品や、バースト品の要求も高くなっている。これらは、例えば８ワードを１ページとして一括に読み出し、その後、ワード単位でシリアルに出力していく仕様であり、各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）は多数必要になる。
【００３１】
図６は、図５に示したフラッシュメモリを二層メタル配線を用いて実現した場合の配線層のパターンレイアウトを示す。
【００３２】
図中、副行選択デコーダＲＳｉの出力である行線ＷＬｉは、多結晶ポリシリコン層ＰｏＳｉで形成され、列線ＢＬｉは第１層目のメタルＭ１で形成される。また、主行選択デコーダＲＭｉの出力である主行選択線Ｍｉは、セルアレイＭＡｉ上に第２層目のメタルＭ２で形成される。また、副データ線ＳＤＬｊは、列選択ゲートＣＧｉ上またはその脇上に第２層目のメタルＭ２で形成される。また、読み出し用データ線ＭＤＬ＿Ｒｊおよびオート用データ線ＭＤＬ＿Ａｊは、電源デコーダＶＤＤｉ上またはその脇上を第２層目のメタルＭ２で形成される。
【００３３】
しかし、このような配線層のレイアウトでは、前述したようなデュアルワーク対応品において各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）が増加すると、その増加分だけ半導体記憶装置のチップ面積が増加する。
【００３４】
ここで、二層メタル配線を用いてデュアルワーク品を実現する際、第２層目のメタルＭ２のピッチを例えば１μｍとし、データ線脇にシールド線（ＧＮＤ電位）を２本付加した場合のチップ面積を考える。一例として、各セルアレイＭＡｉは５１２Ｋビットのセルを有し、各バンクＢＮＫｉは８個のブロック回路群（４Ｍビットのセル）からなり、全体で８個のバンクＢＮＫｉ（３２Ｍビットのセル）を有する場合を考える。
【００３５】
この場合、バイト単位読み出し品では、各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）はそれぞれ（８＋２）本であり、データ線の占有領域ＤＬＡは１０μｍ程度になるが、チップ面積に対する比率は小さい。また、ワード単位読み出し品では、各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）はそれぞれ（１６＋２）本であり、データ線の占有領域ＤＬＡは１８μｍ程度になるが、チップ面積に対する比率は小さい。
【００３６】
しかし、例えば１ワードを１ページとする８ワードのページ読み出し品（８ページ品）では、各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）はそれぞれ（１２８＋２）本あり、データ線の占有領域ＤＬＡは１２８μｍ程度になり、チップ面積に対して無視できなくなり、チップ面積の増加をまねき、製造コストの高騰をまねく。
【００３７】
【発明が解決しようとする課題】
上記したように従来の半導体記憶装置を二層メタル配線を用いてデュアルワーク対応のページ読み出し品を実現した場合には、データ線が著しく増加し、その増加分だけチップ面積が増加するという問題があった。
【００３８】
本発明は上記の問題点を解決すべくなされたもので、デュアルワーク対応のページ読み出し品などを実現する際に同時に読み出すメモリセルが増えた場合でも、読み出し用データ線の占有面積の増加を抑制し、チップ面積の増加、製造コストの高騰を抑制し得る半導体記憶装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明の半導体記憶装置は、それぞれ電気的にデータの書き換え可能なＭＯＳ構造のメモリセルが行列状に配置され、第１の方向に配列された複数のメモリセルブロックと、前記複数のメモリセルブロック上で前記第１の方向に第１の配線層で形成され、各メモリセルブロックに接続された複数の副データ線と、少なくとも前記複数のメモリセルブロックと前記副データ線信号で構成された第１のバンク領域と、前記第１のバンク領域と同一構成を有し、前記第１の方向に直交する第２の方向に配列された少なくとも１つの第２のバンク領域と、前記第１および第２のバンク領域上で第２の配線層で形成され、第１の動作モードにおいて選択されたバンク領域における前記メモリセルのデータが読み出される複数の読み出しデータ線と、前記複数の読み出しデータ線に接続された複数の第１の増幅回路と、前記第２の方向で前記メモリセルブロック上を避けた領域に形成され、第２の動作モードにおいて前記メモリセルのデータが前記副データ線を介して読み出され、前記複数の読み出しデータ線よりも本数の少ない複数のオートデータ線と、前記複数のオートデータ線に接続され、前記複数の第１の増幅回路よりも少ない複数の第２の増幅回路と、前記各メモリセルブロックに設けられ、前記第１の動作モード／第２の動作モードに対応して前記副データ線と前記読み出しデータ線とを接続状態／非接続状態に切り換える切り換え手段とを具備し、前記第１のバンク領域のメモリセルの情報を前記第２の増幅回路で読み出し中であっても、前記第２のバンク領域のメモリセルの情報を前記第１の増幅回路より読み出すことを可能にしたことを特徴とする。
【００４０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４１】
＜第１の実施形態＞
図１は、本発明が適用される半導体記憶装置として、前記特願2000-127106 号に記載された同時実行可能なフラッシュメモリのチップ構成の一例を示す。
【００４２】
図１において、メモリセルアレイ1 は、それぞれn 個のブロックBO〜Bn−1 を配列してなるm 個のコア0 〜m −1 により構成されている。各ブロックBO〜Bn−1 は、データ消去の最小単位であり、それぞれ複数のメモリセルが配列されている。メモリセルは、例えばスタックト・ゲート構造の不揮発性メモリセルである。コアは、１乃至複数のブロックの集合として定義されるが、図の例ではn 個ずつのブロックBO〜Bn−1 により１つのバンクを形成している。
【００４３】
各コアには、メモリセルを選択するための行デコーダと列デコーダを含む行デ列デコーダ2 、アドレス線や電源線を切り換えるスイッチ回路（アドレス線SW）3 、ローカルデータ線4 、データ線スイッチ回路16が設けられている。
【００４４】
メモリセルアレイ1 の全コアに対して共通に、データ読み出し動作時にメモリセルを選択するための第１のアドレスバス線（リード用アドレスバス線）6aと、データ書込みまたは消去時のオート動作に必要な第２のアドレスバス線（ライト／イレーズ用アドレスバス線）6bが配設されている。
【００４５】
また、全コアに対して共通に、データ読み出し動作に用いられる第１のデータバス線（リード用データバス線）7aと、データ書込みまたは消去動作に用いられる第２のデータバス線（ライト／イレーズ用データバス線）7bが配設される。
【００４６】
これらのデータバス線7a，7bにそれそれ対応して、データ読み出し動作に用いられる第１のセンスアンプ回路（リード用S/A1）11a と、データ書込みまたは消去時のべリフアイ読出しに用いられる第２のセンスアンプ回路（べリフアイ用S/A2）11b が設けられている。
【００４７】
また、全コアに対して共通に、読出し用電源12a から読出し用電源電位が供給される第１の電源線（リード用電源線）8aが配設され、書き込みまたは消去電源12b からデータ書込みまたは消去用電源電位が供給される第２の電源線（ライト／イレーズ用電源線）8bが配設されている。リード用電源線8aにはデータ読み出し時、電源VCC より昇圧された電圧が与えられ、これがメモリセルのゲートに供給されて高速読出しが可能となっている。
【００４８】
さらに、前記リード用アドレスバス線6aおよびライト／イレーズ用アドレスバス線6bにアドレス信号を供給するためのアドレスバッファ回路10と、外部とのインタフエースをとるインタフエース回路14が設けられている。
【００４９】
即ち、このフラッシュメモリは、電気的書き換え可能な不揮発性メモリセルを有し、データ消去の単位となるメモリセルの範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数のコアが配列されたメモリセルアレイと、前記複数のコアのうちデータ書き込みまたは消去を行うために任意個数のコアを選択するコア選択手段と、前記コア選択手段により選択されたコア内の選択されたメモリセルにデータ書き込みを行うデータ書込み手段と、前記コア選択手段により選択されたコア内の選択されたブロックのデータ消去を行うデータ消去手段と、前記コア選択手段により選択されていないコア内のメモリセルに対してデータ読出しを行うデータ読み出し手段とを具備することを特徴とする。
【００５０】
次に、上記フラッシュメモリにおける動作を簡単に説明する。
【００５１】
外部から入力されるアドレス信号はインタフエース回路14内のアドレス入力回路を経てアドレスバッファ回路10に供給される。このアドレスバッファ回路10から、動作モードに応じて、アドレスバス線6a，6bにそれぞれ読出し用アドレス，書き込みまたは消去用アドレスが供給される。各アドレスバス線6a，6bに供給されたアドレスは、各コア毎に設けられたアドレス線・電源線切り換え用のスイッチ回路（アドレス線SW）3 により選択的に各コアの行列デコーダ2 に転送される。また、電源線8a，8bも上記スイッチ回路3 により選択的に切り換えられて各コアの行列デコーダ2 に供給される。
【００５２】
各コアにおいて、ローカルデータ線4 は、データ線スイッチ回路16により、データ読み出し時はリード用データバス線7aに接続され、データ書込みまたは消去時はライト／イレーズ用データバス線7bに接続される。
【００５３】
即ち、各コアの選択メモリセルのデータは、ローカルデータ線4 に読み出され、動作モードに応じてデータ線スイッチ回路16によりデータバス線7aまたは7bに転送され、それそれリード用センスアンプ回路11a 、べリフアイ用センスアンプ回路11b により検知増幅される。
【００５４】
べリフアイ用センスアンプ回路11b の読出し結果は、書き込み／消去（ライト／イレーズ）制御回路15に送られる。この書き込み／消去制御回路15では、書き込みまたは消去が十分であるか否かが判定され、不十分であれば再書き込みまたは再消去の制御が行われる。
【００５５】
以上のように、データ読み出しと、データ書き込みまたは消去を同時に実行しても、それそれの動作を独立のアドレスバス線、データバス線、センスアンプ回路、電源回路により制御できることになる。
【００５６】
次に、データ書き込みと読み出しを同時に実行する場合の動作例として、コア0 に対してデータ書込みが行われ、他のコア内のセルデータを読み出す場合の動作を具体的に説明する。
【００５７】
チップ外部から、コア0 部の選択アドレス信号が入力され、書き込みコマンドが入力されると、インタフエース回路14で書き込みコマンドが判定され、書き込みフラグが立つ。このフラグにより、コア0 部のスイッチ回路3 により、ライト／イレーズ用アドレスバス線6bのアドレス信号がコア0 の行列デコーダ2 に入力され、ライト／イレーズ用電源12b の電源が供給される。また、データ線スイッチ回路16によりコア0 部のデータ線4 はべリフアイ用センスアンプ回路11b につながるライト／イレーズ用データパス線7bに接続される。
【００５８】
このようにアドレスバス線、データバス線および電源線をセットすることにより、コア0 では選択されたワード線に昇圧された書き込み電圧が印加され、ビット線には書き込みデータに応じて書き込み制御回路15から高電圧、もしくは低電圧が印加される。これにより、メモリセルがフローティングゲート型のMOS トランジスタ構造のものである場合、選択されたメモリセルのフローティングゲートにホットエレクトロン注入がなされて、データ書込みが行われる。一回の書き込みが終了すると、データが読み出されてべリフアイ用センスアンプ回路11b で検知される。そして、書き込み制御回路15によりべリフアイ判定され、書き込み十分であれば動作を終了し、書き込み不十分であれば更に追加書込みが行われる。
【００５９】
以上のコア0 に対するデータ書込みの間、他の任意のコア、例えばコア1 でのデータ読出しを行うことが可能である。即ち、外部から入力されたアドレスにより、読み出したいメモリセルを含むコア1 の行列デコーダ2 にはリード用アドレスバス線6aのアドレス信号が供給され、リード用電源12a の電源出力が供給される。また、データ線4 はスイッチ回路16を介してリード用データパス線7aに接続される。データ書込みもデータ読み出しもなされない、それ以外のコアの行列デコーダ2 には、アドレス信号は入力されず、データバス線も接続されない。
【００６０】
コア1 の選択メモリセルから読み出されたデータは、リード線データパス線7aを介してリード用センスアンプ回路11a で検知増幅される。この読出しデータは、インタフエース回路14を介してチップ外部に出力される。
【００６１】
即ち、データ書込みを行っているコア0 以外のコアであれば、コア2 でもコア3 でもコアm −1 でも、任意に読み出すことが可能である。データ書込みを行っているコア0 のアドレスを入力してデータ読み出しを実行することは禁止される。このように、データ書込み中のコアに対して読出し要求があった場合には、選択されたコアが書き込み動作中であることを示すビジー信号を出力して、外部に知らせるようになっている。
【００６２】
データ消去とデータ読み出しを同時に実行する場合の動作も、上記したデータ書き込みと読み出しを同時に実行する場合の動作と基本的に同様である。
【００６３】
いま、例えばコア0 の選択ブロックに対してデータ消去を行い、他のコア内のセルデータを読み出す場合の動作について説明する。
【００６４】
チップ外部から、コア0 内のブロックの選択アドレス信号が入力され、消去コマンドが入力されると、インタフエース回路14で消去コマンドが判定されて消去フラグが立つ。このフラグによりコア0 のスイッチ回路3 により、ライト／イレーズ用アドレスバス線6bのアドレス信号がコア0 の行列デコーダ2 に入力され、ライト／イレーズ用電源12b の消去用電源電位が供給される。また、データ線スイッチ回路16によりコア0 部のデータ線4 はべリフアイ用センスアンプ回路11bにつながるライト／イレーズ用データバス線7bに接続される。
【００６５】
このようにアドレスバス線、データバス線および電源線をセットすることで、選択されたコア0 の選択ブロックのワード線には全て負電圧が印加され、ビット線はオープン、ソース線には消去用の正の高電圧が印加され、ブロック単位で消去される。
【００６６】
一回のデータ消去が終了すると、データが読み出されてべリフアイ用センスアンプ回路11b で検知される。制御回路15では、消去が十分か否かの判定がなされ、十分であれば動作を終了し、NGであればさらに追加消去される。
【００６７】
以上のコア0 に対するデータ消去の間、他の任意のコアに対してデータ読み出し要求が入ると、そのコアでのデータ読出しが行われる。
【００６８】
図２は、本発明の第１の実施形態に係るフラッシュメモリの一部を示す回路図である。
【００６９】
図２に示すフラッシュメモリは、基本的な回路構成は、図１に示したフラッシュメモリと同じであるが、メモリセルアレイ上に読み出し用の主データ線ＭＤＬ＿Ｒｌを形成し、メモリセルアレイから離れた領域にオート用の主データ線ＭＤＬ＿Ａｊを形成し、三層メタル配線を用いてデュアルワーク対応のページ読み出し品を実現したことを特徴とする。
【００７０】
図２のフラッシュメモリは、図５を参照して前述したフラッシュメモリと比べて、次の点が異なり、その他の部分は同じであるので同一符号を付している。
【００７１】
（１）各ブロック回路群ＢＡ０〜ＢＡｉ内において、副データ線ＳＤＬｊと読み出し用主データ線ＭＤＬ＿Ｒｌとの接続／非接続を切り換えるための副データ線切換回路ＳＤＬＳＷが追加されている。
【００７２】
（２）メモリセルアレイ外部において、読み出しデータ線切換回路ＲＤＬＳＷにより前記読み出し用主データ線ＭＤＬ＿Ｒｌが読み出しデータ線ＲＤＬｌに選択的に接続されるように構成されており、この読み出しデータ線ＲＤＬｌに読み出し用増幅回路ＳＡ＿Ｒｌが接続されている。
【００７３】
即ち、図２において、それぞれ１乃至複数個のブロック回路群（本例では、ＢＡ０〜ＢＡｉ）が第１の方向に配列されて複数のバンクＢＮＫ０〜ＢＮＫｋが構成され、この複数のバンクＢＮＫ０〜ＢＮＫｋは前記第１の方向に直交する第２の方向に配列されている。
【００７４】
前記各ブロック回路群ＢＡ０〜ＢＡｉは、それぞれ電気的にデータの書き換え可能なＭＯＳ構造のメモリセルが行列状に配置されて構成され、消去単位で区分されたセルアレイＭＡ０と、副行選択デコーダＲＳ０、行線ＷＬ、列線ＢＬ、列選択ゲートＣＧ０、ブロックデコーダＢＤ０のほかに、副データ線切換回路ＳＤＬＳＷが設けられている。
【００７５】
各バンクＢＮＫ０〜ＢＮＫｋには、それぞれ対応して、主行選択デコーダＲＭ０〜ＲＭｋ、ｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋ、電源デコーダＶＤ０〜ＶＤｋが設けられている。
【００７６】
また、各バンクＢＮＫ０〜ＢＮＫｋには、同一バンク内のブロック回路群ＢＡ０〜ＢＡｉに共通に接続される主行選択線Ｍｉ、ｊ本（例えば８本、あるいは１６本）の副データ線ＳＤＬｊが形成されている。
【００７７】
上記副データ線ＳＤＬｊは、同一バンク内のブロック回路群ＢＡ０〜ＢＡｉ上で前記第１の方向に第１の配線層で形成されており、各ブロック回路群ＢＡ０〜ＢＡｉのｊ個の列選択ゲートＣＧ０に前記副データ線切換回路ＳＤＬＳＷを介して接続されるとともに、各バンクＢＮＫ０〜ＢＮＫｋ毎に前記ｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋに対応して接続されている。
【００７８】
前記電源デコーダＶＤ０〜ＶＤｋは、バンク単位での書き込み／消去時の電源コントロールやメモリセル選択のためのデコードコントロールを行う回路群である。
【００７９】
さらに、各バンクＢＮＫ０〜ＢＮＫｋ上には、読み出し動作（第１の動作モード）において選択されたバンクにおける前記メモリセルのデータが前記副データ線切換回路ＳＤＬＳＷを介して読み出されるｊ本の読み出し用主データ線ＭＤＬ＿Ｒｌが前記第２の方向に第２の配線層で形成されている。
【００８０】
そして、バンク領域外には、前記読み出しデータ線ＲＤＬｌに接続された読み出しデータ線切換回路ＲＤＬＳＷおよび読み出しデータ線ＲＤＬｌが設けられており、上記読み出しデータ線ＲＤＬｌに読み出し用増幅回路ＳＡ＿Ｒｌが接続されている。
【００８１】
また、バンク領域外（もしくは、前記ブロック回路群ＢＡ０〜ＢＡｉ上を避けた領域）には、書き込み／消去動作（第２の動作モード）において前記メモリセルのデータが前記ｊ本の副データ線およびｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋを介して読み出されるｊ本のオート用主データ線ＭＤＬ＿Ａｊと、このオート用主データ線ＭＤＬ＿Ａｊに接続されたｊ個のオート用増幅回路ＳＡ＿Ａｊが設けられている。
【００８２】
なお、各ブロック回路群ＢＡ０〜ＢＡｉ内の副データ線切換回路ＳＤＬＳＷは、読み出し動作（第１の動作モード）／書き込み／消去動作（第２の動作モード）に対応して副データ線ＳＤＬｊと読み出し用主データ線ＭＤＬ＿Ｒｌとを接続状態／非接続状態に切り換える役割を有する。
【００８３】
これに対して、各バンクＢＮＫ０〜ＢＮＫｋ内のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋは、副データ線ＳＤＬｊとオート用主データ線ＭＤＬ＿Ａｊのみとの接続／非接続状態の切り換えに使用され、接続が不要な時に非接続状態にすることによってオート用主データ線ＭＤＬ＿Ａｊの寄生容量を軽減する役割を有する。但し、このデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋを省略し、副データ線ＳＤＬｊを直接にオート用主データ線ＭＤＬ＿Ａｊに接続してもかまわない。
【００８４】
図３は、図２のフラッシュメモリを三層メタルの配線層で実現した場合のパターンレイアウトの一例を示す。
【００８５】
副行選択デコーダＲＳ０の出力であるメモリセルの行線ＷＬは、多結晶ポリシリコン層ＰｏＳｉで形成され、列線ＢＬは第１層目のメタルＭ１（以下、Ｍ１層と記す）で形成される。
【００８６】
主行選択デコーダＲＭ０の出力である主行選択線Ｍｉは、各ブロック回路群ＢＡ０〜ＢＡｉのセルアレイＭＡ０上で第１の方向に第２層目のメタルＭ２（以下、Ｍ２層と記す）で形成される。
【００８７】
副データ線ＳＤＬｊは、副データ線切換回路ＳＤＬＳＷ上、または、その脇上に沿って第１の方向にＭ２層で形成される。
【００８８】
読み出し用主データ線ＭＤＬ＿Ｒｌは、各バンクＢＮＫ０〜ＢＮＫｋのブロック回路群ＢＡ０〜ＢＡｉ上で第２の方向に第３層目のメタルＭ３（以下、Ｍ３層と記す）で形成される。
【００８９】
オート用主データ線ＭＤＬ＿Ａｊは、各バンクＢＮＫ０〜ＢＮＫｋの電源デコーダＶＤ０〜ＶＤｋおよびデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋの上またはその脇上に沿って第２の方向にＭ３層あるいはＭ２層で形成される。
【００９０】
読み出し用データ線ＲＤＬｌは、第１の方向にＭ３層あるいはＭ２層で形成される。
【００９１】
さらに、前記読み出し用主データ線ＭＤＬ＿Ｒｌとオート用主データ線ＭＤＬ＿Ａｊとの間を電気的に遮蔽する効果を持たせるために、両者間で例えばバンク領域上に１本乃至複数本のシールド線ＳＬＤを配設するようにしてもよい。
【００９２】
なお、主行選択デコーダＲＭ０の出力の主行選択線Ｍｉの配線層と、読み出し用主データ線ＭＤＬ＿Ｒｌの配線層を逆転させてもかまわない。
【００９３】
上記構成のフラッシュメモリによれば、読み出し用の主データ線ＭＤＬ＿Ｒｌをセルアレイ上に形成し、オート用の主データ線ＭＤＬ＿Ａｊをメモリセルアレイから離れた領域に形成することにより、三層メタル配線を用いてデュアルワーク対応のページ読み出し品を実現することができた。
【００９４】
＜パターンレイアウトの変形例＞
第１の実施形態のフラッシュメモリにおいて、読み出し用主データ線ＭＤＬ＿Ｒｌは、同時に読み出す仕様相当の本数（８ワードページの場合、１２８本）必要であるが、オート用主データ線ＭＤＬ＿Ａｊは、必ずしも読み出し用主データ線ＭＤＬ＿Ｒｌと同数配置する必要はなく、例えば１６本程度でも何ら問題はない。
【００９５】
そこで、オート用主データ線ＭＤＬ＿Ａｊの数を読み出し用主データ線ＭＤＬ＿Ｒｊの数より減らすように変更すれば、メモリのチップ面積の増加を最小限に抑制することができる。
【００９６】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、デュアルワーク対応のページ読み出し品などを実現する際に同時に読み出すメモリセルが増えた場合でも、読み出し用データ線の占有面積の増加を抑制し、チップ面積の増加、製造コストの高騰を抑制することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の適用例として、特願2000-127106に記載された同時実行可能なフラッシュメモリのチップ構成の一例を示すブロック図。
【図２】本発明の半導体記憶装置の第１の実施形態に係るフラッシュメモリの一部を示す回路図。
【図３】図２のフラッシュメモリを三層メタルの配線層で実現した場合のパターンレイアウトの一例を示す図。
【図４】二層スタックゲート構造のＮＭＯＳトランジスタからなるセルの一例を示す断面図。
【図５】現在提案されている同時実行可能なフラッシュメモリの一部を取り出して構成例を示す図。
【図６】図５に示したフラッシュメモリを二層メタル配線を用いて実現した場合の配線層のパターンレイアウトを示す図。
【符号の説明】
ＢＮＫ０〜ＢＮＫｋ…バンク、
ＢＡ０〜ＢＡｉ…ブロック回路群、
ＭＡ０…セルアレイ、
ＲＳ０…副行選択デコーダ、
ＣＧ０…列選択ゲート、
ＢＤ０…ブロックデコーダ、
ＲＭ０〜ＲＭｋ…主行選択デコーダ、
Ｍｉ…主行選択線、
ＳＤＬｊ…副データ線、
ＤＬＳＷ０〜ＤＬＳＷｋ…データ線切換回路、
ＶＤ０〜ＶＤｋ…電源デコーダ、
ＳＤＬＳＷ…副データ線切換回路、
ＭＤＬ＿Ｒｌ…読み出し用主データ線、
ＲＤＬＳＷ…読み出しデータ線切換回路、
ＲＤＬｌ…読み出しデータ線、
ＳＡ＿Ｒｌ…読み出し用の増幅回路、
ＭＤＬ＿Ａｊ…オート用の主データ線、
ＳＡ＿Ａｊ…オート用の増幅回路、
ＳＬＤ…シールド線。
Claims (6)
- それぞれ電気的にデータの書き換え可能なＭＯＳ構造のメモリセルが行列状に配置され、第１の方向に配列された複数のメモリセルブロックと、
前記複数のメモリセルブロック上で前記第１の方向に第１の配線層で形成され、各メモリセルブロックに接続された複数の副データ線と、
少なくとも前記複数のメモリセルブロックと前記副データ線信号で構成された第１のバンク領域と、
前記第１のバンク領域と同一構成を有し、前記第１の方向に直交する第２の方向に配列された少なくとも１つの第２のバンク領域と、
前記第１および第２のバンク領域上で第２の配線層で形成され、第１の動作モードにおいて選択されたバンク領域における前記メモリセルのデータが読み出される複数の読み出しデータ線と、
前記複数の読み出しデータ線に接続された複数の第１の増幅回路と、
前記第２の方向で前記メモリセルブロック上を避けた領域に形成され、第２の動作モードにおいて前記メモリセルのデータが前記副データ線を介して読み出され、前記複数の読み出しデータ線よりも本数の少ない複数のオートデータ線と、
前記複数のオートデータ線に接続され、前記複数の第１の増幅回路よりも少ない複数の第２の増幅回路と、
前記各メモリセルブロックに設けられ、前記第１の動作モード／第２の動作モードに対応して前記副データ線と前記読み出しデータ線とを接続状態／非接続状態に切り換える切り換え手段とを具備し、
前記第１のバンク領域のメモリセルの情報を前記第２の増幅回路で読み出し中であっても、前記第２のバンク領域のメモリセルの情報を前記第１の増幅回路より読み出すことを可能にしたことを特徴とする半導体記憶装置。 - 前記副データ線と前記オートデータ線を電気的に接続する接続手段をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
- 前記第１の配線層は、前記第２の配線層より下層に形成されることを特徴とする請求項１または２記載の半導体記憶装置。
- 前記オートデータ線は、前記第２の配線層あるいはそれより上層の第３の配線層に形成されることを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置。
- 前記読み出しデータ線は、前記第２の方向に形成されたことを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。
- 前記読み出しデータ線と前記オートデータ線は平行に形成され、両データ線間には少なくとも１本のシールド線が形成されていることを特徴とする請求項１乃至５のいずれか１つに記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272072A JP4127605B2 (ja) | 2001-09-07 | 2001-09-07 | 半導体記憶装置 |
| TW091120377A TW569242B (en) | 2001-09-07 | 2002-09-05 | Semiconductor memory device |
| KR10-2002-0053860A KR100512502B1 (ko) | 2001-09-07 | 2002-09-06 | 반도체 기억 장치 |
| US10/235,655 US6760254B2 (en) | 2001-09-07 | 2002-09-06 | Semiconductor memory device |
| CNB021416176A CN1286118C (zh) | 2001-09-07 | 2002-09-06 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272072A JP4127605B2 (ja) | 2001-09-07 | 2001-09-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003085989A JP2003085989A (ja) | 2003-03-20 |
| JP4127605B2 true JP4127605B2 (ja) | 2008-07-30 |
Family
ID=19097495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001272072A Expired - Fee Related JP4127605B2 (ja) | 2001-09-07 | 2001-09-07 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6760254B2 (ja) |
| JP (1) | JP4127605B2 (ja) |
| KR (1) | KR100512502B1 (ja) |
| CN (1) | CN1286118C (ja) |
| TW (1) | TW569242B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005092963A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性記憶装置 |
| US20050161486A1 (en) * | 2004-01-23 | 2005-07-28 | Lembo Michael J. | Apparatus and method for forming perforated band joist insulation |
| JP4049162B2 (ja) | 2004-06-18 | 2008-02-20 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| KR100615575B1 (ko) | 2004-09-10 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치 방법 |
| JP4582551B2 (ja) * | 2004-09-30 | 2010-11-17 | スパンション エルエルシー | 半導体装置およびデータ書き込み方法 |
| KR100746292B1 (ko) * | 2006-07-04 | 2007-08-03 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| KR100903694B1 (ko) * | 2007-03-30 | 2009-06-18 | 스펜션 엘엘씨 | 반도체 장치 및 데이터 써넣기 방법 |
| US8275929B2 (en) * | 2008-10-29 | 2012-09-25 | Macronix International Co., Ltd. | Memory and operating method thereof |
| KR100988810B1 (ko) * | 2008-11-10 | 2010-10-20 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP5756622B2 (ja) * | 2010-11-30 | 2015-07-29 | 株式会社日立製作所 | 半導体装置 |
| KR200479337Y1 (ko) * | 2015-04-16 | 2016-01-15 | 정대영 | 스파이럴핀 제조장치 |
| JP7112060B2 (ja) * | 2018-12-26 | 2022-08-03 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその電源制御方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69033438T2 (de) * | 1989-04-13 | 2000-07-06 | Sandisk Corp., Santa Clara | Austausch von fehlerhaften Speicherzellen einer EEprommatritze |
| US5847998A (en) * | 1996-12-20 | 1998-12-08 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
| US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
| TW407234B (en) * | 1997-03-31 | 2000-10-01 | Hitachi Ltd | Semiconductor memory device, non-volatile semiconductor memory device and data reading method thereof |
| US6377502B1 (en) * | 1999-05-10 | 2002-04-23 | Kabushiki Kaisha Toshiba | Semiconductor device that enables simultaneous read and write/erase operation |
| JP4047515B2 (ja) | 1999-05-10 | 2008-02-13 | 株式会社東芝 | 半導体装置 |
| JP3905337B2 (ja) * | 2001-07-31 | 2007-04-18 | 富士通株式会社 | 半導体集積回路 |
| JP4157285B2 (ja) | 2001-08-31 | 2008-10-01 | 株式会社東芝 | 不揮発性半導体メモリ |
-
2001
- 2001-09-07 JP JP2001272072A patent/JP4127605B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-05 TW TW091120377A patent/TW569242B/zh not_active IP Right Cessation
- 2002-09-06 KR KR10-2002-0053860A patent/KR100512502B1/ko not_active IP Right Cessation
- 2002-09-06 CN CNB021416176A patent/CN1286118C/zh not_active Expired - Fee Related
- 2002-09-06 US US10/235,655 patent/US6760254B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW569242B (en) | 2004-01-01 |
| US20030048686A1 (en) | 2003-03-13 |
| US6760254B2 (en) | 2004-07-06 |
| JP2003085989A (ja) | 2003-03-20 |
| CN1286118C (zh) | 2006-11-22 |
| KR20030022073A (ko) | 2003-03-15 |
| CN1405778A (zh) | 2003-03-26 |
| KR100512502B1 (ko) | 2005-09-07 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080118 |
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| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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