JP2003085989A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously
Abstract
(57)【要約】
【課題】デュアルワーク対応のページ読み出し品などの
半導体メモリを実現する際に同時に読み出すメモリセル
が増えた場合でも、読み出し用データ線の占有面積の増
加を抑制し、チップ面積の増加、製造コストの高騰を抑
制する。 【解決手段】メモリセルアレイ上に読み出し用の主デー
タ線ＭＤＬ＿Ｒｌを形成し、メモリセルアレイから離れ
た領域にオート用の主データ線ＭＤＬ＿Ａｊを形成し、
三層メタル配線を用いてデュアルワーク対応のページ読
み出し品を実現した。
半導体メモリを実現する際に同時に読み出すメモリセル
が増えた場合でも、読み出し用データ線の占有面積の増
加を抑制し、チップ面積の増加、製造コストの高騰を抑
制する。 【解決手段】メモリセルアレイ上に読み出し用の主デー
タ線ＭＤＬ＿Ｒｌを形成し、メモリセルアレイから離れ
た領域にオート用の主データ線ＭＤＬ＿Ａｊを形成し、
三層メタル配線を用いてデュアルワーク対応のページ読
み出し品を実現した。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にデータの
消去／再書き込み可能な不揮発性の半導体記憶装置（Ｅ
ＥＰＲＯＭ）に係り、特にＭＯＳ型トランジスタ構造の
記憶素子を行列状に配置して構成したバンクを複数個有
する半導体記憶装置において、あるバンクで消去または
書き込みを実行中に他のバンクの読み出しが可能な構成
を有する半導体メモリに関するもので、一括消去可能な
半導体メモリ（フラッシュメモリ）などに使用されるも
のである。
消去／再書き込み可能な不揮発性の半導体記憶装置（Ｅ
ＥＰＲＯＭ）に係り、特にＭＯＳ型トランジスタ構造の
記憶素子を行列状に配置して構成したバンクを複数個有
する半導体記憶装置において、あるバンクで消去または
書き込みを実行中に他のバンクの読み出しが可能な構成
を有する半導体メモリに関するもので、一括消去可能な
半導体メモリ（フラッシュメモリ）などに使用されるも
のである。
【０００２】
【従来の技術】ＥＥＰＲＯＭのメモリセルとして、サイ
ズの縮小を図るために、半導体基板に形成された二重ウ
エル上に二層スタックゲート構造を有するＮＭＯＳトラ
ンジスタが形成されている。
ズの縮小を図るために、半導体基板に形成された二重ウ
エル上に二層スタックゲート構造を有するＮＭＯＳトラ
ンジスタが形成されている。
【０００３】図４は、二層スタックゲート構造のＮＭＯ
Ｓトランジスタからなるセルの一例を示す断面図であ
る。
Ｓトランジスタからなるセルの一例を示す断面図であ
る。
【０００４】図中、30はＰ型基板（Ｐｓｕｂ）、31はＮ
型ウエル（ＮＷｅｌｌ）、32はＮウエル中に形成された
Ｐ型ウエル（Ｐｗｅｌｌ）である。Ｎ型ウエル31中に
は、ウエル引き出し電極がＮ+ 型の拡散層33で形成され
ている。また、Ｐ型ウエル32中には、Ｎ+ 型の拡散層34
でＮＭＯＳトランジスタのソースＳおよびドレインＤが
形成されており、Ｐ+ 型の拡散層35でウエル引き出し電
極が形成されている。
型ウエル（ＮＷｅｌｌ）、32はＮウエル中に形成された
Ｐ型ウエル（Ｐｗｅｌｌ）である。Ｎ型ウエル31中に
は、ウエル引き出し電極がＮ+ 型の拡散層33で形成され
ている。また、Ｐ型ウエル32中には、Ｎ+ 型の拡散層34
でＮＭＯＳトランジスタのソースＳおよびドレインＤが
形成されており、Ｐ+ 型の拡散層35でウエル引き出し電
極が形成されている。
【０００５】そして、基板30上には、ゲート絶縁膜36上
に第１層目の多結晶シリコン層により浮遊ゲートＦＧが
形成され、その上に絶縁膜37で分離されて第２層目の多
結晶シリコン層により制御ゲートＣＧが形成されてい
る。
に第１層目の多結晶シリコン層により浮遊ゲートＦＧが
形成され、その上に絶縁膜37で分離されて第２層目の多
結晶シリコン層により制御ゲートＣＧが形成されてい
る。
【０００６】実際の半導体記憶装置では、同一ウエル上
に複数のセルが行列上に配置されており、各行のセルの
制御ゲートＣＧに接続された複数の行線ＷＬと各行のセ
ルのドレインＤに接続された複数の列線ＢＬによりいず
れかのセルが選択されるように構成されている。また、
全てのセルのソースＳおよびＮウエル31、Ｐウエル32に
ソース線ＳＬが共通に接続されている。
に複数のセルが行列上に配置されており、各行のセルの
制御ゲートＣＧに接続された複数の行線ＷＬと各行のセ
ルのドレインＤに接続された複数の列線ＢＬによりいず
れかのセルが選択されるように構成されている。また、
全てのセルのソースＳおよびＮウエル31、Ｐウエル32に
ソース線ＳＬが共通に接続されている。
【０００７】ここで、セルの動作について簡単に説明す
る。
る。
【０００８】データの消去に際しては、ソース線ＳＬに
例えば１０Ｖを印加することにより、セルのソースＳ、
Ｎウエル31、Ｐウエル32に例えば１０Ｖを印加する。ま
た、全ての行線ＷＬに例えば−７Ｖを印加することによ
り、全ての制御ゲートＣＧに−７Ｖを印加する。ドレイ
ンＤはフローティング状態にする。この時、浮遊ゲート
ＦＧ中の電子は、ＦＮトンネリングによってチャネル中
に放出される。この状態ではセルの閾値は低くなってお
り、この消去状態のデータを“１”と称するものとす
る。
例えば１０Ｖを印加することにより、セルのソースＳ、
Ｎウエル31、Ｐウエル32に例えば１０Ｖを印加する。ま
た、全ての行線ＷＬに例えば−７Ｖを印加することによ
り、全ての制御ゲートＣＧに−７Ｖを印加する。ドレイ
ンＤはフローティング状態にする。この時、浮遊ゲート
ＦＧ中の電子は、ＦＮトンネリングによってチャネル中
に放出される。この状態ではセルの閾値は低くなってお
り、この消去状態のデータを“１”と称するものとす
る。
【０００９】データの書き込みに際しては、書き込みた
いセルを選択するために、複数の行線ＷＬのいずれかを
例えば９Ｖ、複数の列線ＢＬのいずれかを例えば５Ｖ、
ソース線ＳＬを０Ｖに設定する。この時、選択されたセ
ルでは、ホットエレクトロン注入により浮遊ゲートＦＧ
中に電子が注入される。この状態ではセルの閾値は高く
なっており、この書き込み状態のデータを“０”と称す
る。
いセルを選択するために、複数の行線ＷＬのいずれかを
例えば９Ｖ、複数の列線ＢＬのいずれかを例えば５Ｖ、
ソース線ＳＬを０Ｖに設定する。この時、選択されたセ
ルでは、ホットエレクトロン注入により浮遊ゲートＦＧ
中に電子が注入される。この状態ではセルの閾値は高く
なっており、この書き込み状態のデータを“０”と称す
る。
【００１０】データの読み出しに際しては、読み出した
いセルを選択するために、複数の行線ＷＬのいずれかを
例えば５Ｖ程度、複数の列線ＢＬのいずれかを低電圧
（例えば０．７Ｖ程度）、ソース線ＳＬを０Ｖに設定す
る。この時、選択したセルが書き込み状態（データ
“０”）の場合、セルはオンしないので電流は流れな
い。これに対して、選択したセルのデータが消去状態
（データ“１”）の場合、セルはオンし、例えば４０μ
Ａ程度のセル電流が流れる。この電流の振幅をセンス増
幅回路（図示せず）等で増幅して読み出しを行う。
いセルを選択するために、複数の行線ＷＬのいずれかを
例えば５Ｖ程度、複数の列線ＢＬのいずれかを低電圧
（例えば０．７Ｖ程度）、ソース線ＳＬを０Ｖに設定す
る。この時、選択したセルが書き込み状態（データ
“０”）の場合、セルはオンしないので電流は流れな
い。これに対して、選択したセルのデータが消去状態
（データ“１”）の場合、セルはオンし、例えば４０μ
Ａ程度のセル電流が流れる。この電流の振幅をセンス増
幅回路（図示せず）等で増幅して読み出しを行う。
【００１１】なお、以上の動作説明では、ソースに高電
圧を印加して消去するＮＯＲ型のメモリセルを例にとっ
たが、メモリセルの基板側に高電圧を印加して消去する
形式のメモリセル、また、ＮＡＮＤ型のメモリセルで
も、同様の動作制御が可能である。
圧を印加して消去するＮＯＲ型のメモリセルを例にとっ
たが、メモリセルの基板側に高電圧を印加して消去する
形式のメモリセル、また、ＮＡＮＤ型のメモリセルで
も、同様の動作制御が可能である。
【００１２】最近の半導体記憶装置は、例えば携帯機器
の部品として使用され、各種プログラムや個人データの
格納に用いられるが、システムに必要なメモリチップ数
の削減を図るため、プログラムやデータを１つの半導体
記憶装置に格納する要求が高い。
の部品として使用され、各種プログラムや個人データの
格納に用いられるが、システムに必要なメモリチップ数
の削減を図るため、プログラムやデータを１つの半導体
記憶装置に格納する要求が高い。
【００１３】しかし、図４に示したようなセルを用いた
場合、データ書き換えに要する時間が比較的長くなって
しまう。データの書き込みには通常１０μｓ程度の時間
を要し、データの消去にはブロックに対して数百ｍｓ〜
数ｓ程度の時間を要し、このデータ書き換えの間はデー
タの読み出しができなくなる。
場合、データ書き換えに要する時間が比較的長くなって
しまう。データの書き込みには通常１０μｓ程度の時間
を要し、データの消去にはブロックに対して数百ｍｓ〜
数ｓ程度の時間を要し、このデータ書き換えの間はデー
タの読み出しができなくなる。
【００１４】一方、あるメモリ領域でデータ読み出しを
行いながら、同時に別のメモリ領域でデータの書き込み
または消去を行うことを可能としたRWW （Read While W
rite）型と呼ばれるメモリシステムが提案されている。
行いながら、同時に別のメモリ領域でデータの書き込み
または消去を行うことを可能としたRWW （Read While W
rite）型と呼ばれるメモリシステムが提案されている。
【００１５】そして、本願出願人は、特願2000-127106
により、図４に示した二層スタックゲート構造のＮＭＯ
Ｓトランジスタをセルとして用いて、データ書込みまた
は消去データ動作と読出し動作が同時実行可能なフラッ
シュメモリを具体的に実現し得る「半導体装置」を提案
した。
により、図４に示した二層スタックゲート構造のＮＭＯ
Ｓトランジスタをセルとして用いて、データ書込みまた
は消去データ動作と読出し動作が同時実行可能なフラッ
シュメモリを具体的に実現し得る「半導体装置」を提案
した。
【００１６】図５は、現在提案されている同時実行可能
なフラッシュメモリの一部を取り出して具体的な構成例
を示している。
なフラッシュメモリの一部を取り出して具体的な構成例
を示している。
【００１７】図５において、複数のバンクＢＮＫ０〜Ｂ
ＮＫｋは、それぞれ１乃至複数個のブロック回路群（本
例では、ＢＡ０〜ＢＡｉ）が第１の方向に配列されて構
成されており、この複数のバンクＢＮＫ０〜ＢＮＫｋｉ
は前記第１の方向に直交する第２の方向に配列されてい
る。
ＮＫｋは、それぞれ１乃至複数個のブロック回路群（本
例では、ＢＡ０〜ＢＡｉ）が第１の方向に配列されて構
成されており、この複数のバンクＢＮＫ０〜ＢＮＫｋｉ
は前記第１の方向に直交する第２の方向に配列されてい
る。
【００１８】前記各ブロック回路群ＢＡ０〜ＢＡｉは、
それぞれ電気的にデータの書き換え可能なＭＯＳ構造の
メモリセルが行列状に配置され、消去単位で区分された
セルアレイＭＡ０と、副行選択デコーダＲＳ０、行線Ｗ
Ｌ、列線ＢＬ、列選択ゲートＣＧ０、ブロックデコーダ
ＢＤ０が設けられている。
それぞれ電気的にデータの書き換え可能なＭＯＳ構造の
メモリセルが行列状に配置され、消去単位で区分された
セルアレイＭＡ０と、副行選択デコーダＲＳ０、行線Ｗ
Ｌ、列線ＢＬ、列選択ゲートＣＧ０、ブロックデコーダ
ＢＤ０が設けられている。
【００１９】各バンクＢＮＫ０〜ＢＮＫｋには、それぞ
れ対応して、主行選択デコーダＲＭ０〜ＲＭｋ、ｊ個の
データ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋ、電源デコー
ダＶＤ０〜ＶＤｋが設けられている。
れ対応して、主行選択デコーダＲＭ０〜ＲＭｋ、ｊ個の
データ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋ、電源デコー
ダＶＤ０〜ＶＤｋが設けられている。
【００２０】また、各バンクＢＮＫ０〜ＢＮＫｋには、
同一バンク内のブロック回路群ＢＡ０〜ＢＡｉに共通に
接続される主行選択線Ｍｉ、ｊ本（例えば８本、あるい
は１６本）の副データ線ＳＤＬｊが形成されている。
同一バンク内のブロック回路群ＢＡ０〜ＢＡｉに共通に
接続される主行選択線Ｍｉ、ｊ本（例えば８本、あるい
は１６本）の副データ線ＳＤＬｊが形成されている。
【００２１】上記副データ線ＳＤＬｊは、同一バンク内
のブロック回路群ＢＡ０〜ＢＡｉ上で前記第１の方向に
第１の配線層で形成されており、各ブロック回路群ＢＡ
０〜ＢＡｉのｊ個の列選択ゲートＣＧ０に接続されると
ともに、各バンクＢＮＫ０〜ＢＮＫｋ毎に前記ｊ個のデ
ータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋに対応して接続
されている。
のブロック回路群ＢＡ０〜ＢＡｉ上で前記第１の方向に
第１の配線層で形成されており、各ブロック回路群ＢＡ
０〜ＢＡｉのｊ個の列選択ゲートＣＧ０に接続されると
ともに、各バンクＢＮＫ０〜ＢＮＫｋ毎に前記ｊ個のデ
ータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋに対応して接続
されている。
【００２２】前記電源デコーダＶＤ０〜ＶＤｋは、バン
ク単位での書き込み／消去時の電源コントロールやメモ
リセル選択のためのデコードコントロールを行う回路群
である。
ク単位での書き込み／消去時の電源コントロールやメモ
リセル選択のためのデコードコントロールを行う回路群
である。
【００２３】さらに、バンク領域外には、読み出し動作
（第１の動作モード）において選択されたバンクにおけ
る前記メモリセルのデータが前記ｊ本の副データ線およ
びｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋを介
して読み出されるｊ本の読み出し用主データ線ＭＤＬ＿
Ｒｊが前記第２の方向に第２の配線層で形成されてい
る。そして、このｊ本の読み出し用主データ線ＭＤＬ＿
Ｒｊにｊ個の読み出し用増幅回路ＳＡ＿Ｒｌが接続され
ている。
（第１の動作モード）において選択されたバンクにおけ
る前記メモリセルのデータが前記ｊ本の副データ線およ
びｊ個のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋを介
して読み出されるｊ本の読み出し用主データ線ＭＤＬ＿
Ｒｊが前記第２の方向に第２の配線層で形成されてい
る。そして、このｊ本の読み出し用主データ線ＭＤＬ＿
Ｒｊにｊ個の読み出し用増幅回路ＳＡ＿Ｒｌが接続され
ている。
【００２４】また、バンク領域外には、書き込み／消去
動作（第２の動作モード）において選択されたバンクに
おける前記メモリセルのデータが前記ｊ本の副データ線
およびｊ個のデータ線切換回路ＤＬＳＷｉを介して読み
出されるｊ本のオート用主データ線が前記第２の方向に
第２の配線層で形成されている。そして、このオート用
主データ線にｊ個のオート用増幅回路ＳＡ＿Ａｊが接続
されている。
動作（第２の動作モード）において選択されたバンクに
おける前記メモリセルのデータが前記ｊ本の副データ線
およびｊ個のデータ線切換回路ＤＬＳＷｉを介して読み
出されるｊ本のオート用主データ線が前記第２の方向に
第２の配線層で形成されている。そして、このオート用
主データ線にｊ個のオート用増幅回路ＳＡ＿Ａｊが接続
されている。
【００２５】上記構成において、セルの選択は以下のよ
うに行われる。
うに行われる。
【００２６】アドレス信号にしたがって主行選択デコー
ダＲＭ０と副行選択デコーダＲＳ０により１本の行線Ｗ
Ｌを選択する。また、アドレス信号にしたがってブロッ
クデコーダＢＤ０がブロック選択および列選択を行い、
列線ＢＬを副データ線ＳＤＬｊに接続する。
ダＲＭ０と副行選択デコーダＲＳ０により１本の行線Ｗ
Ｌを選択する。また、アドレス信号にしたがってブロッ
クデコーダＢＤ０がブロック選択および列選択を行い、
列線ＢＬを副データ線ＳＤＬｊに接続する。
【００２７】データの読み出しを行う場合には、副デー
タ線ＳＤＬｊは、データ線切換回路ＤＬＳＷ０〜ＤＬＳ
Ｗｋの切り換え制御によって読み出し用主データ線ＭＤ
Ｌ＿Ｒｊを経由して読み出し用増幅回路ＳＡ＿Ｒｊに接
続された状態となる。そして、この読み出し用増幅回路
ＳＡ＿Ｒｊによるセルデータの読み出しは、出力回路
（図示せず）の数に対応して、例えば８本のバイトデー
タ、または、１６本のワードデータに対して同時に行わ
れる。
タ線ＳＤＬｊは、データ線切換回路ＤＬＳＷ０〜ＤＬＳ
Ｗｋの切り換え制御によって読み出し用主データ線ＭＤ
Ｌ＿Ｒｊを経由して読み出し用増幅回路ＳＡ＿Ｒｊに接
続された状態となる。そして、この読み出し用増幅回路
ＳＡ＿Ｒｊによるセルデータの読み出しは、出力回路
（図示せず）の数に対応して、例えば８本のバイトデー
タ、または、１６本のワードデータに対して同時に行わ
れる。
【００２８】また、データの書き込み／消去を行う場合
には、副データ線ＳＤＬｊは、データ線切換回路ＤＬＳ
Ｗ０〜ＤＬＳＷｋの切り換え制御によってオート用主デ
ータ線ＭＤＬ＿Ａｊを経由してオート用増幅回路ＳＡ＿
Ａｊに接続された状態となる。そして、コントロール回
路（図示せず）により、自動的にセルの書き込み／消去
レベルのチェックが行われる。この際、データの消去は
ブロック回路単位で行い、ブロックデコーダＢＤｉは、
消去時のソース線電位コントロール等の制御を行う。
には、副データ線ＳＤＬｊは、データ線切換回路ＤＬＳ
Ｗ０〜ＤＬＳＷｋの切り換え制御によってオート用主デ
ータ線ＭＤＬ＿Ａｊを経由してオート用増幅回路ＳＡ＿
Ａｊに接続された状態となる。そして、コントロール回
路（図示せず）により、自動的にセルの書き込み／消去
レベルのチェックが行われる。この際、データの消去は
ブロック回路単位で行い、ブロックデコーダＢＤｉは、
消去時のソース線電位コントロール等の制御を行う。
【００２９】上記構成によれば、あるバンク（例えばＢ
ＮＫ０）内のあるブロックを消去している場合には、Ｂ
ＮＫ０内の副データ線ＳＤＬｊは、該バンクのデータ線
切換回路ＤＬＳＷ０によってオート用主データ線ＭＤＬ
＿Ａｊに接続される。この際、他のバンク（例えばＢＮ
Ｋｋ）内のデータを読みたい場合には、ＢＮＫｋ内の副
データ線ＳＤＬｊを該バンクのデータ線切換回路ＤＬＳ
Ｗｋによって読み出し用データ線ＭＤＬ＿Ｒｊに接続す
ることにより読み出しを実現することができる。
ＮＫ０）内のあるブロックを消去している場合には、Ｂ
ＮＫ０内の副データ線ＳＤＬｊは、該バンクのデータ線
切換回路ＤＬＳＷ０によってオート用主データ線ＭＤＬ
＿Ａｊに接続される。この際、他のバンク（例えばＢＮ
Ｋｋ）内のデータを読みたい場合には、ＢＮＫｋ内の副
データ線ＳＤＬｊを該バンクのデータ線切換回路ＤＬＳ
Ｗｋによって読み出し用データ線ＭＤＬ＿Ｒｊに接続す
ることにより読み出しを実現することができる。
【００３０】ところで、最近、フラッシュメモリの実効
的な読み出しサイクルの高速化への要求から、ページ読
み出し品や、バースト品の要求も高くなっている。これ
らは、例えば８ワードを１ページとして一括に読み出
し、その後、ワード単位でシリアルに出力していく仕様
であり、各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ
＿Ａｊ）は多数必要になる。
的な読み出しサイクルの高速化への要求から、ページ読
み出し品や、バースト品の要求も高くなっている。これ
らは、例えば８ワードを１ページとして一括に読み出
し、その後、ワード単位でシリアルに出力していく仕様
であり、各データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ
＿Ａｊ）は多数必要になる。
【００３１】図６は、図５に示したフラッシュメモリを
二層メタル配線を用いて実現した場合の配線層のパター
ンレイアウトを示す。
二層メタル配線を用いて実現した場合の配線層のパター
ンレイアウトを示す。
【００３２】図中、副行選択デコーダＲＳｉの出力であ
る行線ＷＬｉは、多結晶ポリシリコン層ＰｏＳｉで形成
され、列線ＢＬｉは第１層目のメタルＭ１で形成され
る。また、主行選択デコーダＲＭｉの出力である主行選
択線Ｍｉは、セルアレイＭＡｉ上に第２層目のメタルＭ
２で形成される。また、副データ線ＳＤＬｊは、列選択
ゲートＣＧｉ上またはその脇上に第２層目のメタルＭ２
で形成される。また、読み出し用データ線ＭＤＬ＿Ｒｊ
およびオート用データ線ＭＤＬ＿Ａｊは、電源デコーダ
ＶＤＤｉ上またはその脇上を第２層目のメタルＭ２で形
成される。
る行線ＷＬｉは、多結晶ポリシリコン層ＰｏＳｉで形成
され、列線ＢＬｉは第１層目のメタルＭ１で形成され
る。また、主行選択デコーダＲＭｉの出力である主行選
択線Ｍｉは、セルアレイＭＡｉ上に第２層目のメタルＭ
２で形成される。また、副データ線ＳＤＬｊは、列選択
ゲートＣＧｉ上またはその脇上に第２層目のメタルＭ２
で形成される。また、読み出し用データ線ＭＤＬ＿Ｒｊ
およびオート用データ線ＭＤＬ＿Ａｊは、電源デコーダ
ＶＤＤｉ上またはその脇上を第２層目のメタルＭ２で形
成される。
【００３３】しかし、このような配線層のレイアウトで
は、前述したようなデュアルワーク対応品において各デ
ータ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）が増
加すると、その増加分だけ半導体記憶装置のチップ面積
が増加する。
は、前述したようなデュアルワーク対応品において各デ
ータ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）が増
加すると、その増加分だけ半導体記憶装置のチップ面積
が増加する。
【００３４】ここで、二層メタル配線を用いてデュアル
ワーク品を実現する際、第２層目のメタルＭ２のピッチ
を例えば１μｍとし、データ線脇にシールド線（ＧＮＤ
電位）を２本付加した場合のチップ面積を考える。一例
として、各セルアレイＭＡｉは５１２Ｋビットのセルを
有し、各バンクＢＮＫｉは８個のブロック回路群（４Ｍ
ビットのセル）からなり、全体で８個のバンクＢＮＫｉ
（３２Ｍビットのセル）を有する場合を考える。
ワーク品を実現する際、第２層目のメタルＭ２のピッチ
を例えば１μｍとし、データ線脇にシールド線（ＧＮＤ
電位）を２本付加した場合のチップ面積を考える。一例
として、各セルアレイＭＡｉは５１２Ｋビットのセルを
有し、各バンクＢＮＫｉは８個のブロック回路群（４Ｍ
ビットのセル）からなり、全体で８個のバンクＢＮＫｉ
（３２Ｍビットのセル）を有する場合を考える。
【００３５】この場合、バイト単位読み出し品では、各
データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）は
それぞれ（８＋２）本であり、データ線の占有領域ＤＬ
Ａは１０μｍ程度になるが、チップ面積に対する比率は
小さい。また、ワード単位読み出し品では、各データ線
（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）はそれぞれ
（１６＋２）本であり、データ線の占有領域ＤＬＡは１
８μｍ程度になるが、チップ面積に対する比率は小さ
い。
データ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）は
それぞれ（８＋２）本であり、データ線の占有領域ＤＬ
Ａは１０μｍ程度になるが、チップ面積に対する比率は
小さい。また、ワード単位読み出し品では、各データ線
（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）はそれぞれ
（１６＋２）本であり、データ線の占有領域ＤＬＡは１
８μｍ程度になるが、チップ面積に対する比率は小さ
い。
【００３６】しかし、例えば１ワードを１ページとする
８ワードのページ読み出し品（８ページ品）では、各デ
ータ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）はそ
れぞれ（１２８＋２）本あり、データ線の占有領域ＤＬ
Ａは１２８μｍ程度になり、チップ面積に対して無視で
きなくなり、チップ面積の増加をまねき、製造コストの
高騰をまねく。
８ワードのページ読み出し品（８ページ品）では、各デ
ータ線（ＳＤＬｊ、ＭＤＬ＿Ｒｊ、ＭＤＬ＿Ａｊ）はそ
れぞれ（１２８＋２）本あり、データ線の占有領域ＤＬ
Ａは１２８μｍ程度になり、チップ面積に対して無視で
きなくなり、チップ面積の増加をまねき、製造コストの
高騰をまねく。
【００３７】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置を二層メタル配線を用いてデュアルワー
ク対応のページ読み出し品を実現した場合には、データ
線が著しく増加し、その増加分だけチップ面積が増加す
るという問題があった。
半導体記憶装置を二層メタル配線を用いてデュアルワー
ク対応のページ読み出し品を実現した場合には、データ
線が著しく増加し、その増加分だけチップ面積が増加す
るという問題があった。
【００３８】本発明は上記の問題点を解決すべくなされ
たもので、デュアルワーク対応のページ読み出し品など
を実現する際に同時に読み出すメモリセルが増えた場合
でも、読み出し用データ線の占有面積の増加を抑制し、
チップ面積の増加、製造コストの高騰を抑制し得る半導
体記憶装置を提供することを目的とする。
たもので、デュアルワーク対応のページ読み出し品など
を実現する際に同時に読み出すメモリセルが増えた場合
でも、読み出し用データ線の占有面積の増加を抑制し、
チップ面積の増加、製造コストの高騰を抑制し得る半導
体記憶装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれ電気的にデータの書き換え可能なＭＯＳ構
造のメモリセルが行列状に配置され、第１の方向に配列
された複数のメモリセルブロックと、前記複数のメモリ
セルブロック上で前記第１の方向に第１の配線層で形成
され、各メモリセルブロックに接続された複数の副デー
タ線と、少なくとも前記複数のメモリセルブロックと前
記副データ線信号で構成された第１のバンク領域と、前
記第１のバンク領域と同一構成を有し、前記第１の方向
に直交する第２の方向に配列された少なくとも１つの第
２のバンク領域と、前記第１および第２のバンク領域上
で第２の配線層で形成され、第１の動作モードにおいて
選択されたバンク領域における前記メモリセルのデータ
が読み出される複数の読み出しデータ線と、前記複数の
読み出しデータ線に接続された複数の第１の増幅回路
と、前記第２の方向で前記メモリセルブロック上を避け
た領域に形成され、第２の動作モードにおいて前記メモ
リセルのデータが前記副データ線を介して読み出される
複数のオートデータ線と、前記複数のオートデータ線に
接続された複数の第２の増幅回路と、前記各メモリセル
ブロックに設けられ、前記第１の動作モード／第２の動
作モードに対応して前記副データ線と前記読み出しデー
タ線とを接続状態／非接続状態に切り換える切り換え手
段とを具備し、前記第１のバンク領域のメモリセルの情
報を前記第２の増幅回路で読み出し中であっても、前記
第２のバンク領域のメモリセルの情報を前記第１の増幅
回路より読み出すことを可能にしたことを特徴とする。
は、それぞれ電気的にデータの書き換え可能なＭＯＳ構
造のメモリセルが行列状に配置され、第１の方向に配列
された複数のメモリセルブロックと、前記複数のメモリ
セルブロック上で前記第１の方向に第１の配線層で形成
され、各メモリセルブロックに接続された複数の副デー
タ線と、少なくとも前記複数のメモリセルブロックと前
記副データ線信号で構成された第１のバンク領域と、前
記第１のバンク領域と同一構成を有し、前記第１の方向
に直交する第２の方向に配列された少なくとも１つの第
２のバンク領域と、前記第１および第２のバンク領域上
で第２の配線層で形成され、第１の動作モードにおいて
選択されたバンク領域における前記メモリセルのデータ
が読み出される複数の読み出しデータ線と、前記複数の
読み出しデータ線に接続された複数の第１の増幅回路
と、前記第２の方向で前記メモリセルブロック上を避け
た領域に形成され、第２の動作モードにおいて前記メモ
リセルのデータが前記副データ線を介して読み出される
複数のオートデータ線と、前記複数のオートデータ線に
接続された複数の第２の増幅回路と、前記各メモリセル
ブロックに設けられ、前記第１の動作モード／第２の動
作モードに対応して前記副データ線と前記読み出しデー
タ線とを接続状態／非接続状態に切り換える切り換え手
段とを具備し、前記第１のバンク領域のメモリセルの情
報を前記第２の増幅回路で読み出し中であっても、前記
第２のバンク領域のメモリセルの情報を前記第１の増幅
回路より読み出すことを可能にしたことを特徴とする。
【００４０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００４１】＜第１の実施形態＞図１は、本発明が適用
される半導体記憶装置として、前記特願2000-127106 号
に記載された同時実行可能なフラッシュメモリのチップ
構成の一例を示す。
される半導体記憶装置として、前記特願2000-127106 号
に記載された同時実行可能なフラッシュメモリのチップ
構成の一例を示す。
【００４２】図１において、メモリセルアレイ1 は、そ
れぞれn 個のブロックBO〜Bn−1 を配列してなるm 個の
コア0 〜m −1 により構成されている。各ブロックBO〜
Bn−1 は、データ消去の最小単位であり、それぞれ複数
のメモリセルが配列されている。メモリセルは、例えば
スタックト・ゲート構造の不揮発性メモリセルである。
コアは、１乃至複数のブロックの集合として定義される
が、図の例ではn 個ずつのブロックBO〜Bn−1 により１
つのバンクを形成している。
れぞれn 個のブロックBO〜Bn−1 を配列してなるm 個の
コア0 〜m −1 により構成されている。各ブロックBO〜
Bn−1 は、データ消去の最小単位であり、それぞれ複数
のメモリセルが配列されている。メモリセルは、例えば
スタックト・ゲート構造の不揮発性メモリセルである。
コアは、１乃至複数のブロックの集合として定義される
が、図の例ではn 個ずつのブロックBO〜Bn−1 により１
つのバンクを形成している。
【００４３】各コアには、メモリセルを選択するための
行デコーダと列デコーダを含む行デ列デコーダ2 、アド
レス線や電源線を切り換えるスイッチ回路（アドレス線
SW）3 、ローカルデータ線4 、データ線スイッチ回路16
が設けられている。
行デコーダと列デコーダを含む行デ列デコーダ2 、アド
レス線や電源線を切り換えるスイッチ回路（アドレス線
SW）3 、ローカルデータ線4 、データ線スイッチ回路16
が設けられている。
【００４４】メモリセルアレイ1 の全コアに対して共通
に、データ読み出し動作時にメモリセルを選択するため
の第１のアドレスバス線（リード用アドレスバス線）6a
と、データ書込みまたは消去時のオート動作に必要な第
２のアドレスバス線（ライト／イレーズ用アドレスバス
線）6bが配設されている。
に、データ読み出し動作時にメモリセルを選択するため
の第１のアドレスバス線（リード用アドレスバス線）6a
と、データ書込みまたは消去時のオート動作に必要な第
２のアドレスバス線（ライト／イレーズ用アドレスバス
線）6bが配設されている。
【００４５】また、全コアに対して共通に、データ読み
出し動作に用いられる第１のデータバス線（リード用デ
ータバス線）7aと、データ書込みまたは消去動作に用い
られる第２のデータバス線（ライト／イレーズ用データ
バス線）7bが配設される。
出し動作に用いられる第１のデータバス線（リード用デ
ータバス線）7aと、データ書込みまたは消去動作に用い
られる第２のデータバス線（ライト／イレーズ用データ
バス線）7bが配設される。
【００４６】これらのデータバス線7a，7bにそれそれ対
応して、データ読み出し動作に用いられる第１のセンス
アンプ回路（リード用S/A1）11a と、データ書込みまた
は消去時のべリフアイ読出しに用いられる第２のセンス
アンプ回路（べリフアイ用S/A2）11b が設けられてい
る。
応して、データ読み出し動作に用いられる第１のセンス
アンプ回路（リード用S/A1）11a と、データ書込みまた
は消去時のべリフアイ読出しに用いられる第２のセンス
アンプ回路（べリフアイ用S/A2）11b が設けられてい
る。
【００４７】また、全コアに対して共通に、読出し用電
源12a から読出し用電源電位が供給される第１の電源線
（リード用電源線）8aが配設され、書き込みまたは消去
電源12b からデータ書込みまたは消去用電源電位が供給
される第２の電源線（ライト／イレーズ用電源線）8bが
配設されている。リード用電源線8aにはデータ読み出し
時、電源VCC より昇圧された電圧が与えられ、これがメ
モリセルのゲートに供給されて高速読出しが可能となっ
ている。
源12a から読出し用電源電位が供給される第１の電源線
（リード用電源線）8aが配設され、書き込みまたは消去
電源12b からデータ書込みまたは消去用電源電位が供給
される第２の電源線（ライト／イレーズ用電源線）8bが
配設されている。リード用電源線8aにはデータ読み出し
時、電源VCC より昇圧された電圧が与えられ、これがメ
モリセルのゲートに供給されて高速読出しが可能となっ
ている。
【００４８】さらに、前記リード用アドレスバス線6aお
よびライト／イレーズ用アドレスバス線6bにアドレス信
号を供給するためのアドレスバッファ回路10と、外部と
のインタフエースをとるインタフエース回路14が設けら
れている。
よびライト／イレーズ用アドレスバス線6bにアドレス信
号を供給するためのアドレスバッファ回路10と、外部と
のインタフエースをとるインタフエース回路14が設けら
れている。
【００４９】即ち、このフラッシュメモリは、電気的書
き換え可能な不揮発性メモリセルを有し、データ消去の
単位となるメモリセルの範囲を１ブロックとし、１乃至
複数のブロックの集合を１コアとして複数のコアが配列
されたメモリセルアレイと、前記複数のコアのうちデー
タ書き込みまたは消去を行うために任意個数のコアを選
択するコア選択手段と、前記コア選択手段により選択さ
れたコア内の選択されたメモリセルにデータ書き込みを
行うデータ書込み手段と、前記コア選択手段により選択
されたコア内の選択されたブロックのデータ消去を行う
データ消去手段と、前記コア選択手段により選択されて
いないコア内のメモリセルに対してデータ読出しを行う
データ読み出し手段とを具備することを特徴とする。
き換え可能な不揮発性メモリセルを有し、データ消去の
単位となるメモリセルの範囲を１ブロックとし、１乃至
複数のブロックの集合を１コアとして複数のコアが配列
されたメモリセルアレイと、前記複数のコアのうちデー
タ書き込みまたは消去を行うために任意個数のコアを選
択するコア選択手段と、前記コア選択手段により選択さ
れたコア内の選択されたメモリセルにデータ書き込みを
行うデータ書込み手段と、前記コア選択手段により選択
されたコア内の選択されたブロックのデータ消去を行う
データ消去手段と、前記コア選択手段により選択されて
いないコア内のメモリセルに対してデータ読出しを行う
データ読み出し手段とを具備することを特徴とする。
【００５０】次に、上記フラッシュメモリにおける動作
を簡単に説明する。
を簡単に説明する。
【００５１】外部から入力されるアドレス信号はインタ
フエース回路14内のアドレス入力回路を経てアドレスバ
ッファ回路10に供給される。このアドレスバッファ回路
10から、動作モードに応じて、アドレスバス線6a，6bに
それぞれ読出し用アドレス，書き込みまたは消去用アド
レスが供給される。各アドレスバス線6a，6bに供給され
たアドレスは、各コア毎に設けられたアドレス線・電源
線切り換え用のスイッチ回路（アドレス線SW）3 により
選択的に各コアの行列デコーダ2 に転送される。また、
電源線8a，8bも上記スイッチ回路3 により選択的に切り
換えられて各コアの行列デコーダ2 に供給される。
フエース回路14内のアドレス入力回路を経てアドレスバ
ッファ回路10に供給される。このアドレスバッファ回路
10から、動作モードに応じて、アドレスバス線6a，6bに
それぞれ読出し用アドレス，書き込みまたは消去用アド
レスが供給される。各アドレスバス線6a，6bに供給され
たアドレスは、各コア毎に設けられたアドレス線・電源
線切り換え用のスイッチ回路（アドレス線SW）3 により
選択的に各コアの行列デコーダ2 に転送される。また、
電源線8a，8bも上記スイッチ回路3 により選択的に切り
換えられて各コアの行列デコーダ2 に供給される。
【００５２】各コアにおいて、ローカルデータ線4 は、
データ線スイッチ回路16により、データ読み出し時はリ
ード用データバス線7aに接続され、データ書込みまたは
消去時はライト／イレーズ用データバス線7bに接続され
る。
データ線スイッチ回路16により、データ読み出し時はリ
ード用データバス線7aに接続され、データ書込みまたは
消去時はライト／イレーズ用データバス線7bに接続され
る。
【００５３】即ち、各コアの選択メモリセルのデータ
は、ローカルデータ線4 に読み出され、動作モードに応
じてデータ線スイッチ回路16によりデータバス線7aまた
は7bに転送され、それそれリード用センスアンプ回路11
a 、べリフアイ用センスアンプ回路11b により検知増幅
される。
は、ローカルデータ線4 に読み出され、動作モードに応
じてデータ線スイッチ回路16によりデータバス線7aまた
は7bに転送され、それそれリード用センスアンプ回路11
a 、べリフアイ用センスアンプ回路11b により検知増幅
される。
【００５４】べリフアイ用センスアンプ回路11b の読出
し結果は、書き込み／消去（ライト／イレーズ）制御回
路15に送られる。この書き込み／消去制御回路15では、
書き込みまたは消去が十分であるか否かが判定され、不
十分であれば再書き込みまたは再消去の制御が行われ
る。
し結果は、書き込み／消去（ライト／イレーズ）制御回
路15に送られる。この書き込み／消去制御回路15では、
書き込みまたは消去が十分であるか否かが判定され、不
十分であれば再書き込みまたは再消去の制御が行われ
る。
【００５５】以上のように、データ読み出しと、データ
書き込みまたは消去を同時に実行しても、それそれの動
作を独立のアドレスバス線、データバス線、センスアン
プ回路、電源回路により制御できることになる。
書き込みまたは消去を同時に実行しても、それそれの動
作を独立のアドレスバス線、データバス線、センスアン
プ回路、電源回路により制御できることになる。
【００５６】次に、データ書き込みと読み出しを同時に
実行する場合の動作例として、コア0 に対してデータ書
込みが行われ、他のコア内のセルデータを読み出す場合
の動作を具体的に説明する。
実行する場合の動作例として、コア0 に対してデータ書
込みが行われ、他のコア内のセルデータを読み出す場合
の動作を具体的に説明する。
【００５７】チップ外部から、コア0 部の選択アドレス
信号が入力され、書き込みコマンドが入力されると、イ
ンタフエース回路14で書き込みコマンドが判定され、書
き込みフラグが立つ。このフラグにより、コア0 部のス
イッチ回路3 により、ライト／イレーズ用アドレスバス
線6bのアドレス信号がコア0 の行列デコーダ2 に入力さ
れ、ライト／イレーズ用電源12b の電源が供給される。
また、データ線スイッチ回路16によりコア0 部のデータ
線4 はべリフアイ用センスアンプ回路11b につながるラ
イト／イレーズ用データパス線7bに接続される。
信号が入力され、書き込みコマンドが入力されると、イ
ンタフエース回路14で書き込みコマンドが判定され、書
き込みフラグが立つ。このフラグにより、コア0 部のス
イッチ回路3 により、ライト／イレーズ用アドレスバス
線6bのアドレス信号がコア0 の行列デコーダ2 に入力さ
れ、ライト／イレーズ用電源12b の電源が供給される。
また、データ線スイッチ回路16によりコア0 部のデータ
線4 はべリフアイ用センスアンプ回路11b につながるラ
イト／イレーズ用データパス線7bに接続される。
【００５８】このようにアドレスバス線、データバス線
および電源線をセットすることにより、コア0 では選択
されたワード線に昇圧された書き込み電圧が印加され、
ビット線には書き込みデータに応じて書き込み制御回路
15から高電圧、もしくは低電圧が印加される。これによ
り、メモリセルがフローティングゲート型のMOS トラン
ジスタ構造のものである場合、選択されたメモリセルの
フローティングゲートにホットエレクトロン注入がなさ
れて、データ書込みが行われる。一回の書き込みが終了
すると、データが読み出されてべリフアイ用センスアン
プ回路11b で検知される。そして、書き込み制御回路15
によりべリフアイ判定され、書き込み十分であれば動作
を終了し、書き込み不十分であれば更に追加書込みが行
われる。
および電源線をセットすることにより、コア0 では選択
されたワード線に昇圧された書き込み電圧が印加され、
ビット線には書き込みデータに応じて書き込み制御回路
15から高電圧、もしくは低電圧が印加される。これによ
り、メモリセルがフローティングゲート型のMOS トラン
ジスタ構造のものである場合、選択されたメモリセルの
フローティングゲートにホットエレクトロン注入がなさ
れて、データ書込みが行われる。一回の書き込みが終了
すると、データが読み出されてべリフアイ用センスアン
プ回路11b で検知される。そして、書き込み制御回路15
によりべリフアイ判定され、書き込み十分であれば動作
を終了し、書き込み不十分であれば更に追加書込みが行
われる。
【００５９】以上のコア0 に対するデータ書込みの間、
他の任意のコア、例えばコア1 でのデータ読出しを行う
ことが可能である。即ち、外部から入力されたアドレス
により、読み出したいメモリセルを含むコア1 の行列デ
コーダ2 にはリード用アドレスバス線6aのアドレス信号
が供給され、リード用電源12a の電源出力が供給され
る。また、データ線4 はスイッチ回路16を介してリード
用データパス線7aに接続される。データ書込みもデータ
読み出しもなされない、それ以外のコアの行列デコーダ
2 には、アドレス信号は入力されず、データバス線も接
続されない。
他の任意のコア、例えばコア1 でのデータ読出しを行う
ことが可能である。即ち、外部から入力されたアドレス
により、読み出したいメモリセルを含むコア1 の行列デ
コーダ2 にはリード用アドレスバス線6aのアドレス信号
が供給され、リード用電源12a の電源出力が供給され
る。また、データ線4 はスイッチ回路16を介してリード
用データパス線7aに接続される。データ書込みもデータ
読み出しもなされない、それ以外のコアの行列デコーダ
2 には、アドレス信号は入力されず、データバス線も接
続されない。
【００６０】コア1 の選択メモリセルから読み出された
データは、リード線データパス線7aを介してリード用セ
ンスアンプ回路11a で検知増幅される。この読出しデー
タは、インタフエース回路14を介してチップ外部に出力
される。
データは、リード線データパス線7aを介してリード用セ
ンスアンプ回路11a で検知増幅される。この読出しデー
タは、インタフエース回路14を介してチップ外部に出力
される。
【００６１】即ち、データ書込みを行っているコア0 以
外のコアであれば、コア2 でもコア3 でもコアm −1 で
も、任意に読み出すことが可能である。データ書込みを
行っているコア0 のアドレスを入力してデータ読み出し
を実行することは禁止される。このように、データ書込
み中のコアに対して読出し要求があった場合には、選択
されたコアが書き込み動作中であることを示すビジー信
号を出力して、外部に知らせるようになっている。
外のコアであれば、コア2 でもコア3 でもコアm −1 で
も、任意に読み出すことが可能である。データ書込みを
行っているコア0 のアドレスを入力してデータ読み出し
を実行することは禁止される。このように、データ書込
み中のコアに対して読出し要求があった場合には、選択
されたコアが書き込み動作中であることを示すビジー信
号を出力して、外部に知らせるようになっている。
【００６２】データ消去とデータ読み出しを同時に実行
する場合の動作も、上記したデータ書き込みと読み出し
を同時に実行する場合の動作と基本的に同様である。
する場合の動作も、上記したデータ書き込みと読み出し
を同時に実行する場合の動作と基本的に同様である。
【００６３】いま、例えばコア0 の選択ブロックに対し
てデータ消去を行い、他のコア内のセルデータを読み出
す場合の動作について説明する。
てデータ消去を行い、他のコア内のセルデータを読み出
す場合の動作について説明する。
【００６４】チップ外部から、コア0 内のブロックの選
択アドレス信号が入力され、消去コマンドが入力される
と、インタフエース回路14で消去コマンドが判定されて
消去フラグが立つ。このフラグによりコア0 のスイッチ
回路3 により、ライト／イレーズ用アドレスバス線6bの
アドレス信号がコア0 の行列デコーダ2 に入力され、ラ
イト／イレーズ用電源12b の消去用電源電位が供給され
る。また、データ線スイッチ回路16によりコア0 部のデ
ータ線4 はべリフアイ用センスアンプ回路11bにつなが
るライト／イレーズ用データバス線7bに接続される。
択アドレス信号が入力され、消去コマンドが入力される
と、インタフエース回路14で消去コマンドが判定されて
消去フラグが立つ。このフラグによりコア0 のスイッチ
回路3 により、ライト／イレーズ用アドレスバス線6bの
アドレス信号がコア0 の行列デコーダ2 に入力され、ラ
イト／イレーズ用電源12b の消去用電源電位が供給され
る。また、データ線スイッチ回路16によりコア0 部のデ
ータ線4 はべリフアイ用センスアンプ回路11bにつなが
るライト／イレーズ用データバス線7bに接続される。
【００６５】このようにアドレスバス線、データバス線
および電源線をセットすることで、選択されたコア0 の
選択ブロックのワード線には全て負電圧が印加され、ビ
ット線はオープン、ソース線には消去用の正の高電圧が
印加され、ブロック単位で消去される。
および電源線をセットすることで、選択されたコア0 の
選択ブロックのワード線には全て負電圧が印加され、ビ
ット線はオープン、ソース線には消去用の正の高電圧が
印加され、ブロック単位で消去される。
【００６６】一回のデータ消去が終了すると、データが
読み出されてべリフアイ用センスアンプ回路11b で検知
される。制御回路15では、消去が十分か否かの判定がな
され、十分であれば動作を終了し、NGであればさらに追
加消去される。
読み出されてべリフアイ用センスアンプ回路11b で検知
される。制御回路15では、消去が十分か否かの判定がな
され、十分であれば動作を終了し、NGであればさらに追
加消去される。
【００６７】以上のコア0 に対するデータ消去の間、他
の任意のコアに対してデータ読み出し要求が入ると、そ
のコアでのデータ読出しが行われる。
の任意のコアに対してデータ読み出し要求が入ると、そ
のコアでのデータ読出しが行われる。
【００６８】図２は、本発明の第１の実施形態に係るフ
ラッシュメモリの一部を示す回路図である。
ラッシュメモリの一部を示す回路図である。
【００６９】図２に示すフラッシュメモリは、基本的な
回路構成は、図１に示したフラッシュメモリと同じであ
るが、メモリセルアレイ上に読み出し用の主データ線Ｍ
ＤＬ＿Ｒｌを形成し、メモリセルアレイから離れた領域
にオート用の主データ線ＭＤＬ＿Ａｊを形成し、三層メ
タル配線を用いてデュアルワーク対応のページ読み出し
品を実現したことを特徴とする。
回路構成は、図１に示したフラッシュメモリと同じであ
るが、メモリセルアレイ上に読み出し用の主データ線Ｍ
ＤＬ＿Ｒｌを形成し、メモリセルアレイから離れた領域
にオート用の主データ線ＭＤＬ＿Ａｊを形成し、三層メ
タル配線を用いてデュアルワーク対応のページ読み出し
品を実現したことを特徴とする。
【００７０】図２のフラッシュメモリは、図５を参照し
て前述したフラッシュメモリと比べて、次の点が異な
り、その他の部分は同じであるので同一符号を付してい
る。
て前述したフラッシュメモリと比べて、次の点が異な
り、その他の部分は同じであるので同一符号を付してい
る。
【００７１】（１）各ブロック回路群ＢＡ０〜ＢＡｉ内
において、副データ線ＳＤＬｊと読み出し用主データ線
ＭＤＬ＿Ｒｌとの接続／非接続を切り換えるための副デ
ータ線切換回路ＳＤＬＳＷが追加されている。
において、副データ線ＳＤＬｊと読み出し用主データ線
ＭＤＬ＿Ｒｌとの接続／非接続を切り換えるための副デ
ータ線切換回路ＳＤＬＳＷが追加されている。
【００７２】（２）メモリセルアレイ外部において、読
み出しデータ線切換回路ＲＤＬＳＷにより前記読み出し
用主データ線ＭＤＬ＿Ｒｌが読み出しデータ線ＲＤＬｌ
に選択的に接続されるように構成されており、この読み
出しデータ線ＲＤＬｌに読み出し用増幅回路ＳＡ＿Ｒｌ
が接続されている。
み出しデータ線切換回路ＲＤＬＳＷにより前記読み出し
用主データ線ＭＤＬ＿Ｒｌが読み出しデータ線ＲＤＬｌ
に選択的に接続されるように構成されており、この読み
出しデータ線ＲＤＬｌに読み出し用増幅回路ＳＡ＿Ｒｌ
が接続されている。
【００７３】即ち、図２において、それぞれ１乃至複数
個のブロック回路群（本例では、ＢＡ０〜ＢＡｉ）が第
１の方向に配列されて複数のバンクＢＮＫ０〜ＢＮＫｋ
が構成され、この複数のバンクＢＮＫ０〜ＢＮＫｋは前
記第１の方向に直交する第２の方向に配列されている。
個のブロック回路群（本例では、ＢＡ０〜ＢＡｉ）が第
１の方向に配列されて複数のバンクＢＮＫ０〜ＢＮＫｋ
が構成され、この複数のバンクＢＮＫ０〜ＢＮＫｋは前
記第１の方向に直交する第２の方向に配列されている。
【００７４】前記各ブロック回路群ＢＡ０〜ＢＡｉは、
それぞれ電気的にデータの書き換え可能なＭＯＳ構造の
メモリセルが行列状に配置されて構成され、消去単位で
区分されたセルアレイＭＡ０と、副行選択デコーダＲＳ
０、行線ＷＬ、列線ＢＬ、列選択ゲートＣＧ０、ブロッ
クデコーダＢＤ０のほかに、副データ線切換回路ＳＤＬ
ＳＷが設けられている。
それぞれ電気的にデータの書き換え可能なＭＯＳ構造の
メモリセルが行列状に配置されて構成され、消去単位で
区分されたセルアレイＭＡ０と、副行選択デコーダＲＳ
０、行線ＷＬ、列線ＢＬ、列選択ゲートＣＧ０、ブロッ
クデコーダＢＤ０のほかに、副データ線切換回路ＳＤＬ
ＳＷが設けられている。
【００７５】各バンクＢＮＫ０〜ＢＮＫｋには、それぞ
れ対応して、主行選択デコーダＲＭ０〜ＲＭｋ、ｊ個の
データ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋ、電源デコー
ダＶＤ０〜ＶＤｋが設けられている。
れ対応して、主行選択デコーダＲＭ０〜ＲＭｋ、ｊ個の
データ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋ、電源デコー
ダＶＤ０〜ＶＤｋが設けられている。
【００７６】また、各バンクＢＮＫ０〜ＢＮＫｋには、
同一バンク内のブロック回路群ＢＡ０〜ＢＡｉに共通に
接続される主行選択線Ｍｉ、ｊ本（例えば８本、あるい
は１６本）の副データ線ＳＤＬｊが形成されている。
同一バンク内のブロック回路群ＢＡ０〜ＢＡｉに共通に
接続される主行選択線Ｍｉ、ｊ本（例えば８本、あるい
は１６本）の副データ線ＳＤＬｊが形成されている。
【００７７】上記副データ線ＳＤＬｊは、同一バンク内
のブロック回路群ＢＡ０〜ＢＡｉ上で前記第１の方向に
第１の配線層で形成されており、各ブロック回路群ＢＡ
０〜ＢＡｉのｊ個の列選択ゲートＣＧ０に前記副データ
線切換回路ＳＤＬＳＷを介して接続されるとともに、各
バンクＢＮＫ０〜ＢＮＫｋ毎に前記ｊ個のデータ線切換
回路ＤＬＳＷ０〜ＤＬＳＷｋに対応して接続されてい
る。
のブロック回路群ＢＡ０〜ＢＡｉ上で前記第１の方向に
第１の配線層で形成されており、各ブロック回路群ＢＡ
０〜ＢＡｉのｊ個の列選択ゲートＣＧ０に前記副データ
線切換回路ＳＤＬＳＷを介して接続されるとともに、各
バンクＢＮＫ０〜ＢＮＫｋ毎に前記ｊ個のデータ線切換
回路ＤＬＳＷ０〜ＤＬＳＷｋに対応して接続されてい
る。
【００７８】前記電源デコーダＶＤ０〜ＶＤｋは、バン
ク単位での書き込み／消去時の電源コントロールやメモ
リセル選択のためのデコードコントロールを行う回路群
である。
ク単位での書き込み／消去時の電源コントロールやメモ
リセル選択のためのデコードコントロールを行う回路群
である。
【００７９】さらに、各バンクＢＮＫ０〜ＢＮＫｋ上に
は、読み出し動作（第１の動作モード）において選択さ
れたバンクにおける前記メモリセルのデータが前記副デ
ータ線切換回路ＳＤＬＳＷを介して読み出されるｊ本の
読み出し用主データ線ＭＤＬ＿Ｒｌが前記第２の方向に
第２の配線層で形成されている。
は、読み出し動作（第１の動作モード）において選択さ
れたバンクにおける前記メモリセルのデータが前記副デ
ータ線切換回路ＳＤＬＳＷを介して読み出されるｊ本の
読み出し用主データ線ＭＤＬ＿Ｒｌが前記第２の方向に
第２の配線層で形成されている。
【００８０】そして、バンク領域外には、前記読み出し
データ線ＲＤＬｌに接続された読み出しデータ線切換回
路ＲＤＬＳＷおよび読み出しデータ線ＲＤＬｌが設けら
れており、上記読み出しデータ線ＲＤＬｌに読み出し用
増幅回路ＳＡ＿Ｒｌが接続されている。
データ線ＲＤＬｌに接続された読み出しデータ線切換回
路ＲＤＬＳＷおよび読み出しデータ線ＲＤＬｌが設けら
れており、上記読み出しデータ線ＲＤＬｌに読み出し用
増幅回路ＳＡ＿Ｒｌが接続されている。
【００８１】また、バンク領域外（もしくは、前記ブロ
ック回路群ＢＡ０〜ＢＡｉ上を避けた領域）には、書き
込み／消去動作（第２の動作モード）において前記メモ
リセルのデータが前記ｊ本の副データ線およびｊ個のデ
ータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋを介して読み出
されるｊ本のオート用主データ線ＭＤＬ＿Ａｊと、この
オート用主データ線ＭＤＬ＿Ａｊに接続されたｊ個のオ
ート用増幅回路ＳＡ＿Ａｊが設けられている。
ック回路群ＢＡ０〜ＢＡｉ上を避けた領域）には、書き
込み／消去動作（第２の動作モード）において前記メモ
リセルのデータが前記ｊ本の副データ線およびｊ個のデ
ータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋを介して読み出
されるｊ本のオート用主データ線ＭＤＬ＿Ａｊと、この
オート用主データ線ＭＤＬ＿Ａｊに接続されたｊ個のオ
ート用増幅回路ＳＡ＿Ａｊが設けられている。
【００８２】なお、各ブロック回路群ＢＡ０〜ＢＡｉ内
の副データ線切換回路ＳＤＬＳＷは、読み出し動作（第
１の動作モード）／書き込み／消去動作（第２の動作モ
ード）に対応して副データ線ＳＤＬｊと読み出し用主デ
ータ線ＭＤＬ＿Ｒｌとを接続状態／非接続状態に切り換
える役割を有する。
の副データ線切換回路ＳＤＬＳＷは、読み出し動作（第
１の動作モード）／書き込み／消去動作（第２の動作モ
ード）に対応して副データ線ＳＤＬｊと読み出し用主デ
ータ線ＭＤＬ＿Ｒｌとを接続状態／非接続状態に切り換
える役割を有する。
【００８３】これに対して、各バンクＢＮＫ０〜ＢＮＫ
ｋ内のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋは、副
データ線ＳＤＬｊとオート用主データ線ＭＤＬ＿Ａｊの
みとの接続／非接続状態の切り換えに使用され、接続が
不要な時に非接続状態にすることによってオート用主デ
ータ線ＭＤＬ＿Ａｊの寄生容量を軽減する役割を有す
る。但し、このデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷ
ｋを省略し、副データ線ＳＤＬｊを直接にオート用主デ
ータ線ＭＤＬ＿Ａｊに接続してもかまわない。
ｋ内のデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋは、副
データ線ＳＤＬｊとオート用主データ線ＭＤＬ＿Ａｊの
みとの接続／非接続状態の切り換えに使用され、接続が
不要な時に非接続状態にすることによってオート用主デ
ータ線ＭＤＬ＿Ａｊの寄生容量を軽減する役割を有す
る。但し、このデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷ
ｋを省略し、副データ線ＳＤＬｊを直接にオート用主デ
ータ線ＭＤＬ＿Ａｊに接続してもかまわない。
【００８４】図３は、図２のフラッシュメモリを三層メ
タルの配線層で実現した場合のパターンレイアウトの一
例を示す。
タルの配線層で実現した場合のパターンレイアウトの一
例を示す。
【００８５】副行選択デコーダＲＳ０の出力であるメモ
リセルの行線ＷＬは、多結晶ポリシリコン層ＰｏＳｉで
形成され、列線ＢＬは第１層目のメタルＭ１（以下、Ｍ
１層と記す）で形成される。
リセルの行線ＷＬは、多結晶ポリシリコン層ＰｏＳｉで
形成され、列線ＢＬは第１層目のメタルＭ１（以下、Ｍ
１層と記す）で形成される。
【００８６】主行選択デコーダＲＭ０の出力である主行
選択線Ｍｉは、各ブロック回路群ＢＡ０〜ＢＡｉのセル
アレイＭＡ０上で第１の方向に第２層目のメタルＭ２
（以下、Ｍ２層と記す）で形成される。
選択線Ｍｉは、各ブロック回路群ＢＡ０〜ＢＡｉのセル
アレイＭＡ０上で第１の方向に第２層目のメタルＭ２
（以下、Ｍ２層と記す）で形成される。
【００８７】副データ線ＳＤＬｊは、副データ線切換回
路ＳＤＬＳＷ上、または、その脇上に沿って第１の方向
にＭ２層で形成される。
路ＳＤＬＳＷ上、または、その脇上に沿って第１の方向
にＭ２層で形成される。
【００８８】読み出し用主データ線ＭＤＬ＿Ｒｌは、各
バンクＢＮＫ０〜ＢＮＫｋのブロック回路群ＢＡ０〜Ｂ
Ａｉ上で第２の方向に第３層目のメタルＭ３（以下、Ｍ
３層と記す）で形成される。
バンクＢＮＫ０〜ＢＮＫｋのブロック回路群ＢＡ０〜Ｂ
Ａｉ上で第２の方向に第３層目のメタルＭ３（以下、Ｍ
３層と記す）で形成される。
【００８９】オート用主データ線ＭＤＬ＿Ａｊは、各バ
ンクＢＮＫ０〜ＢＮＫｋの電源デコーダＶＤ０〜ＶＤｋ
およびデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋの上ま
たはその脇上に沿って第２の方向にＭ３層あるいはＭ２
層で形成される。
ンクＢＮＫ０〜ＢＮＫｋの電源デコーダＶＤ０〜ＶＤｋ
およびデータ線切換回路ＤＬＳＷ０〜ＤＬＳＷｋの上ま
たはその脇上に沿って第２の方向にＭ３層あるいはＭ２
層で形成される。
【００９０】読み出し用データ線ＲＤＬｌは、第１の方
向にＭ３層あるいはＭ２層で形成される。
向にＭ３層あるいはＭ２層で形成される。
【００９１】さらに、前記読み出し用主データ線ＭＤＬ
＿Ｒｌとオート用主データ線ＭＤＬ＿Ａｊとの間を電気
的に遮蔽する効果を持たせるために、両者間で例えばバ
ンク領域上に１本乃至複数本のシールド線ＳＬＤを配設
するようにしてもよい。
＿Ｒｌとオート用主データ線ＭＤＬ＿Ａｊとの間を電気
的に遮蔽する効果を持たせるために、両者間で例えばバ
ンク領域上に１本乃至複数本のシールド線ＳＬＤを配設
するようにしてもよい。
【００９２】なお、主行選択デコーダＲＭ０の出力の主
行選択線Ｍｉの配線層と、読み出し用主データ線ＭＤＬ
＿Ｒｌの配線層を逆転させてもかまわない。
行選択線Ｍｉの配線層と、読み出し用主データ線ＭＤＬ
＿Ｒｌの配線層を逆転させてもかまわない。
【００９３】上記構成のフラッシュメモリによれば、読
み出し用の主データ線ＭＤＬ＿Ｒｌをセルアレイ上に形
成し、オート用の主データ線ＭＤＬ＿Ａｊをメモリセル
アレイから離れた領域に形成することにより、三層メタ
ル配線を用いてデュアルワーク対応のページ読み出し品
を実現することができた。
み出し用の主データ線ＭＤＬ＿Ｒｌをセルアレイ上に形
成し、オート用の主データ線ＭＤＬ＿Ａｊをメモリセル
アレイから離れた領域に形成することにより、三層メタ
ル配線を用いてデュアルワーク対応のページ読み出し品
を実現することができた。
【００９４】＜パターンレイアウトの変形例＞第１の実
施形態のフラッシュメモリにおいて、読み出し用主デー
タ線ＭＤＬ＿Ｒｌは、同時に読み出す仕様相当の本数
（８ワードページの場合、１２８本）必要であるが、オ
ート用主データ線ＭＤＬ＿Ａｊは、必ずしも読み出し用
主データ線ＭＤＬ＿Ｒｌと同数配置する必要はなく、例
えば１６本程度でも何ら問題はない。
施形態のフラッシュメモリにおいて、読み出し用主デー
タ線ＭＤＬ＿Ｒｌは、同時に読み出す仕様相当の本数
（８ワードページの場合、１２８本）必要であるが、オ
ート用主データ線ＭＤＬ＿Ａｊは、必ずしも読み出し用
主データ線ＭＤＬ＿Ｒｌと同数配置する必要はなく、例
えば１６本程度でも何ら問題はない。
【００９５】そこで、オート用主データ線ＭＤＬ＿Ａｊ
の数を読み出し用主データ線ＭＤＬ＿Ｒｊの数より減ら
すように変更すれば、メモリのチップ面積の増加を最小
限に抑制することができる。
の数を読み出し用主データ線ＭＤＬ＿Ｒｊの数より減ら
すように変更すれば、メモリのチップ面積の増加を最小
限に抑制することができる。
【００９６】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、デュアルワーク対応のページ読み出し品など
を実現する際に同時に読み出すメモリセルが増えた場合
でも、読み出し用データ線の占有面積の増加を抑制し、
チップ面積の増加、製造コストの高騰を抑制することが
できる。
によれば、デュアルワーク対応のページ読み出し品など
を実現する際に同時に読み出すメモリセルが増えた場合
でも、読み出し用データ線の占有面積の増加を抑制し、
チップ面積の増加、製造コストの高騰を抑制することが
できる。
【図１】本発明の半導体記憶装置の適用例として、特願
2000-127106に記載された同時実行可能なフラッシュメ
モリのチップ構成の一例を示すブロック図。
2000-127106に記載された同時実行可能なフラッシュメ
モリのチップ構成の一例を示すブロック図。
【図２】本発明の半導体記憶装置の第１の実施形態に係
るフラッシュメモリの一部を示す回路図。
るフラッシュメモリの一部を示す回路図。
【図３】図２のフラッシュメモリを三層メタルの配線層
で実現した場合のパターンレイアウトの一例を示す図。
で実現した場合のパターンレイアウトの一例を示す図。
【図４】二層スタックゲート構造のＮＭＯＳトランジス
タからなるセルの一例を示す断面図。
タからなるセルの一例を示す断面図。
【図５】現在提案されている同時実行可能なフラッシュ
メモリの一部を取り出して構成例を示す図。
メモリの一部を取り出して構成例を示す図。
【図６】図５に示したフラッシュメモリを二層メタル配
線を用いて実現した場合の配線層のパターンレイアウト
を示す図。
線を用いて実現した場合の配線層のパターンレイアウト
を示す図。
ＢＮＫ０〜ＢＮＫｋ…バンク、
ＢＡ０〜ＢＡｉ…ブロック回路群、
ＭＡ０…セルアレイ、
ＲＳ０…副行選択デコーダ、
ＣＧ０…列選択ゲート、
ＢＤ０…ブロックデコーダ、
ＲＭ０〜ＲＭｋ…主行選択デコーダ、
Ｍｉ…主行選択線、
ＳＤＬｊ…副データ線、
ＤＬＳＷ０〜ＤＬＳＷｋ…データ線切換回路、
ＶＤ０〜ＶＤｋ…電源デコーダ、
ＳＤＬＳＷ…副データ線切換回路、
ＭＤＬ＿Ｒｌ…読み出し用主データ線、
ＲＤＬＳＷ…読み出しデータ線切換回路、
ＲＤＬｌ…読み出しデータ線、
ＳＡ＿Ｒｌ…読み出し用の増幅回路、
ＭＤＬ＿Ａｊ…オート用の主データ線、
ＳＡ＿Ａｊ…オート用の増幅回路、
ＳＬＤ…シールド線。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
Ｆターム(参考） 5B025 AD01 AD02 AD05
5F083 EP02 EP23 ER02 ER22 KA06
KA20 LA03 LA04 LA05
5F101 BA01 BB05 BC11 BE02 BE05
BE07 BH21 BH23
Claims (7)
- 【請求項１】 それぞれ電気的にデータの書き換え可能
なＭＯＳ構造のメモリセルが行列状に配置され、第１の
方向に配列された複数のメモリセルブロックと、 前記複数のメモリセルブロック上で前記第１の方向に第
１の配線層で形成され、各メモリセルブロックに接続さ
れた複数の副データ線と、 少なくとも前記複数のメモリセルブロックと前記副デー
タ線信号で構成された第１のバンク領域と、 前記第１のバンク領域と同一構成を有し、前記第１の方
向に直交する第２の方向に配列された少なくとも１つの
第２のバンク領域と、 前記第１および第２のバンク領域上で第２の配線層で形
成され、第１の動作モードにおいて選択されたバンク領
域における前記メモリセルのデータが読み出される複数
の読み出しデータ線と、 前記複数の読み出しデータ線に接続された複数の第１の
増幅回路と、 前記第２の方向で前記メモリセルブロック上を避けた領
域に形成され、第２の動作モードにおいて前記メモリセ
ルのデータが前記副データ線を介して読み出される複数
のオートデータ線と、 前記複数のオートデータ線に接続された複数の第２の増
幅回路と、 前記各メモリセルブロックに設けられ、前記第１の動作
モード／第２の動作モードに対応して前記副データ線と
前記読み出しデータ線とを接続状態／非接続状態に切り
換える切り換え手段とを具備し、 前記第１のバンク領域のメモリセルの情報を前記第２の
増幅回路で読み出し中であっても、前記第２のバンク領
域のメモリセルの情報を前記第１の増幅回路より読み出
すことを可能にしたことを特徴とする半導体記憶装置。 - 【請求項２】 前記副データ線と前記オートデータ線を
電気的に接続する接続手段をさらに具備することを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記第１の配線層は、前記第２の配線層
より下層に形成されることを特徴とする請求項１または
２記載の半導体記憶装置。 - 【請求項４】 前記オートデータ線は、前記第２の配線
層あるいはそれより上層の第３の配線層に形成されるこ
とを特徴とする請求項１乃至３のいずれか１つに記載の
半導体記憶装置。 - 【請求項５】 前記読み出しデータ線は、前記第２の方
向に形成されたことを特徴とする請求項１乃至４のいず
れか１つに記載の半導体記憶装置。 - 【請求項６】 前記複数の第２の増幅回路は、前記複数
の第１の増幅回路よりも少ないことを特徴とする請求項
１乃至５のいずれか１つに記載の半導体記憶装置。 - 【請求項７】 前記読み出しデータ線と前記オートデー
タ線は平行に形成され、両データ線間には少なくとも１
本のシールド線が形成されていることを特徴とする請求
項１乃至６のいずれか１つに記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272072A JP4127605B2 (ja) | 2001-09-07 | 2001-09-07 | 半導体記憶装置 |
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| CNB021416176A CN1286118C (zh) | 2001-09-07 | 2002-09-06 | 半导体存储器件 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001272072A JP4127605B2 (ja) | 2001-09-07 | 2001-09-07 | 半導体記憶装置 |
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|---|---|
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|---|---|---|---|
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| JP4049162B2 (ja) | 2004-06-18 | 2008-02-20 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| KR100746292B1 (ko) * | 2006-07-04 | 2007-08-03 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
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| KR100988810B1 (ko) * | 2008-11-10 | 2010-10-20 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP5756622B2 (ja) * | 2010-11-30 | 2015-07-29 | 株式会社日立製作所 | 半導体装置 |
| KR200479337Y1 (ko) * | 2015-04-16 | 2016-01-15 | 정대영 | 스파이럴핀 제조장치 |
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| US6377502B1 (en) * | 1999-05-10 | 2002-04-23 | Kabushiki Kaisha Toshiba | Semiconductor device that enables simultaneous read and write/erase operation |
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-
2001
- 2001-09-07 JP JP2001272072A patent/JP4127605B2/ja not_active Expired - Fee Related
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2002
- 2002-09-05 TW TW091120377A patent/TW569242B/zh not_active IP Right Cessation
- 2002-09-06 KR KR10-2002-0053860A patent/KR100512502B1/ko not_active IP Right Cessation
- 2002-09-06 US US10/235,655 patent/US6760254B2/en not_active Expired - Fee Related
- 2002-09-06 CN CNB021416176A patent/CN1286118C/zh not_active Expired - Fee Related
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