JP2002043444A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Abstract
(57)【要約】
【課題】 高速読み出しを可能とした３Ｔｒ方式の不揮
発性半導体メモリを提供する。 【解決手段】 電気的書き換え可能な不揮発性メモリト
ランジスタＭＴのドレインが選択トランジスタＳＴ０を
介してビット線ＢＬに接続され、ソースが選択トランジ
スタＳＴ１を介して共通ソース線ＳＳに接続されてメモ
リセルユニットが構成される。同一行の選択トランジス
タＳＴ０，ＳＴ１のゲートは選択ゲート線ＳＬ０，ＳＬ
１に共通接続される。同一行のメモリトランジスタＭＴ
の制御ゲートはワード線ＷＬに共通接続される。選択ゲ
ート線ＳＬ０，ＳＬ１には平行にこれらより低抵抗の短
絡用配線１１，１２が配設される。短絡用配線１１，１
２は、メモリセルアレイの列方向に所定間隔をおいて配
置された配線短絡領域１３において選択ゲート線ＳＬ
０，ＳＬ１に短絡させる。共通ソース線ＳＳを行方向に
短絡する短絡用配線１４は、これに挟まれた領域で読み
出し時に選択状態になるメモリセル数が一つ１以下とな
るように列方向に所定間隔をおいて配設される。
発性半導体メモリを提供する。 【解決手段】 電気的書き換え可能な不揮発性メモリト
ランジスタＭＴのドレインが選択トランジスタＳＴ０を
介してビット線ＢＬに接続され、ソースが選択トランジ
スタＳＴ１を介して共通ソース線ＳＳに接続されてメモ
リセルユニットが構成される。同一行の選択トランジス
タＳＴ０，ＳＴ１のゲートは選択ゲート線ＳＬ０，ＳＬ
１に共通接続される。同一行のメモリトランジスタＭＴ
の制御ゲートはワード線ＷＬに共通接続される。選択ゲ
ート線ＳＬ０，ＳＬ１には平行にこれらより低抵抗の短
絡用配線１１，１２が配設される。短絡用配線１１，１
２は、メモリセルアレイの列方向に所定間隔をおいて配
置された配線短絡領域１３において選択ゲート線ＳＬ
０，ＳＬ１に短絡させる。共通ソース線ＳＳを行方向に
短絡する短絡用配線１４は、これに挟まれた領域で読み
出し時に選択状態になるメモリセル数が一つ１以下とな
るように列方向に所定間隔をおいて配設される。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に関す
る。
可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に関す
る。
【０００２】
【従来の技術】従来より、ＥＥＰＲＯＭとして、ページ
単位での大容量のデータ書き込み及び読み出しを可能と
したＮＡＮＤ型ＥＥＰＲＯＭが知られている。ＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイは、複数のメモリト
ランジスタを隣接するもの同士でソース、ドレインを共
有して直列接続して構成される。データ消去は、ＮＡＮ
Ｄセルブロック単位で行われる。
単位での大容量のデータ書き込み及び読み出しを可能と
したＮＡＮＤ型ＥＥＰＲＯＭが知られている。ＮＡＮＤ
型ＥＥＰＲＯＭのメモリセルアレイは、複数のメモリト
ランジスタを隣接するもの同士でソース、ドレインを共
有して直列接続して構成される。データ消去は、ＮＡＮ
Ｄセルブロック単位で行われる。
【０００３】ＮＡＮＤ型ＥＥＰＲＯＭは、上述したメモ
リセルアレイ構成から、単位セル面積が小さく、従って
ＮＯＲ型ＥＥＰＲＯＭに比べて大容量化、低コスト化が
可能であるという優れた利点を有する。また、データの
書き込み及び消去は、メモリトランジスタの浮遊ゲート
とチャネルの間でトンネル電流により行われる。従っ
て、ホットエレクトロン注入を利用するＮＯＲ型ＥＥＰ
ＲＯＭに比べて、低消費電力である。
リセルアレイ構成から、単位セル面積が小さく、従って
ＮＯＲ型ＥＥＰＲＯＭに比べて大容量化、低コスト化が
可能であるという優れた利点を有する。また、データの
書き込み及び消去は、メモリトランジスタの浮遊ゲート
とチャネルの間でトンネル電流により行われる。従っ
て、ホットエレクトロン注入を利用するＮＯＲ型ＥＥＰ
ＲＯＭに比べて、低消費電力である。
【０００４】
【発明が解決しようとする課題】ＮＡＮＤ型ＥＥＰＲＯ
Ｍは、上述した特徴から、ファイルメモリ等の大容量メ
モリとして有効である。しかし近年、ＩＣカード等に搭
載する混載ＥＥＰＲＯＭとして、ランダムアクセスが可
能で且つ高速読み出しが可能なものが求められている。
この様な観点から、ＮＡＮＤ型ＥＥＰＲＯＭの基本構造
や製造プロセスを踏襲しながら、ランダムアクセスが可
能で且つ高速読み出しを可能とするＥＥＰＲＯＭ構成と
して、２個の選択トランジスタの間に１個の不揮発性メ
モリトランジスタを挟んでメモリセルユニットを構成す
る方式が既に提案されている（Ｐ２０００−１４９５８
１）。
Ｍは、上述した特徴から、ファイルメモリ等の大容量メ
モリとして有効である。しかし近年、ＩＣカード等に搭
載する混載ＥＥＰＲＯＭとして、ランダムアクセスが可
能で且つ高速読み出しが可能なものが求められている。
この様な観点から、ＮＡＮＤ型ＥＥＰＲＯＭの基本構造
や製造プロセスを踏襲しながら、ランダムアクセスが可
能で且つ高速読み出しを可能とするＥＥＰＲＯＭ構成と
して、２個の選択トランジスタの間に１個の不揮発性メ
モリトランジスタを挟んでメモリセルユニットを構成す
る方式が既に提案されている（Ｐ２０００−１４９５８
１）。
【０００５】この様に、３個のトランジスタで１メモリ
セルユニットを構成する方式（以下、３Ｔｒ方式とい
う）を採用したのは、データ書き換えが低消費電力でで
きるというＮＡＮＤ型ＥＥＰＲＯＭの利点を活かしなが
ら、高速読み出しを可能とするためである。しかし、３
Ｔｒ方式のＥＥＰＲＯＭとＮＡＮＤ型ＥＥＰＲＯＭで
は、仕様上種々の相違が生じる。図１２は、３Ｔｒ型Ｅ
ＥＰＲＯＭ（３２ｋＢｙｔｅ）とＮＡＮＤ型ＥＥＰＲＯ
Ｍ（６４Ｍｂｉｔ）の仕様上の主な相違点を示してい
る。
セルユニットを構成する方式（以下、３Ｔｒ方式とい
う）を採用したのは、データ書き換えが低消費電力でで
きるというＮＡＮＤ型ＥＥＰＲＯＭの利点を活かしなが
ら、高速読み出しを可能とするためである。しかし、３
Ｔｒ方式のＥＥＰＲＯＭとＮＡＮＤ型ＥＥＰＲＯＭで
は、仕様上種々の相違が生じる。図１２は、３Ｔｒ型Ｅ
ＥＰＲＯＭ（３２ｋＢｙｔｅ）とＮＡＮＤ型ＥＥＰＲＯ
Ｍ（６４Ｍｂｉｔ）の仕様上の主な相違点を示してい
る。
【０００６】図１２の仕様のうち、読み出し時間と読み
出し単位の相違は特に重要である。ＮＡＮＤ型ＥＥＰＲ
ＯＭでは、大容量のデータを比較的ゆっくり読み出せば
よいのに対し、３Ｔｒ型ＥＥＰＲＯＭでは小さなデータ
単位を高速で読み出すことが求められる。このため、Ｎ
ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ構造を、メモ
リセルユニットにおけるメモリトランジスタ数を減らす
だけで、そのまま３Ｔｒ型ＥＥＰＲＯＭに適用すると、
必要な高速読み出しが実現できなくなる。
出し単位の相違は特に重要である。ＮＡＮＤ型ＥＥＰＲ
ＯＭでは、大容量のデータを比較的ゆっくり読み出せば
よいのに対し、３Ｔｒ型ＥＥＰＲＯＭでは小さなデータ
単位を高速で読み出すことが求められる。このため、Ｎ
ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ構造を、メモ
リセルユニットにおけるメモリトランジスタ数を減らす
だけで、そのまま３Ｔｒ型ＥＥＰＲＯＭに適用すると、
必要な高速読み出しが実現できなくなる。
【０００７】特に、選択トランジスタのゲートに接続さ
れる選択ゲート線の配線遅延が大きな問題になる。ＮＡ
ＮＤ型ＥＥＰＲＯＭではこの選択ゲート線には多結晶シ
リコン膜が用いられる。３Ｔｒ型ＥＥＰＲＯＭの選択ゲ
ート線に同様に多結晶シリコン膜を用いた場合、その配
線遅延は、例えば抵抗Ｒ＝５００ｋΩ、容量Ｃ＝１ｐＦ
として、約５００ｎｓｅｃになる。これは、要求される
読み出し時間１００ｎｓｅｃよりはるかに大きいものと
なる。
れる選択ゲート線の配線遅延が大きな問題になる。ＮＡ
ＮＤ型ＥＥＰＲＯＭではこの選択ゲート線には多結晶シ
リコン膜が用いられる。３Ｔｒ型ＥＥＰＲＯＭの選択ゲ
ート線に同様に多結晶シリコン膜を用いた場合、その配
線遅延は、例えば抵抗Ｒ＝５００ｋΩ、容量Ｃ＝１ｐＦ
として、約５００ｎｓｅｃになる。これは、要求される
読み出し時間１００ｎｓｅｃよりはるかに大きいものと
なる。
【０００８】また、メモリセルユニットの一方の選択ト
ランジスタの一端が接続される共通ソース線の抵抗も問
題になる。共通ソース線には通常、列方向に連続的に形
成される拡散層が用いられるため、抵抗が高く、これが
セル電流の低下をもたらし、高速読み出しを難しくす
る。共通ソース線の抵抗の影響を低減するには、共通ソ
ース線を列方向に所定間隔をおいて配設した、行方向に
走る金属配線に接続し、この金属配線を接地回路を介し
て接地すればよい。これは、ＮＡＮＤ型ＥＥＰＲＯＭで
も行われている。しかし、３Ｔｒ型ＥＥＰＲＯＭでは複
数のメモリトランジスタが直列接続されるＮＡＮＤ型Ｅ
ＥＰＲＯＭに比べてセル電流が大きくなるため、必要な
読み出し時間を実現するためには、共通ソース線を短絡
する金属配線の配置ピッチを最適化することが要求され
る。
ランジスタの一端が接続される共通ソース線の抵抗も問
題になる。共通ソース線には通常、列方向に連続的に形
成される拡散層が用いられるため、抵抗が高く、これが
セル電流の低下をもたらし、高速読み出しを難しくす
る。共通ソース線の抵抗の影響を低減するには、共通ソ
ース線を列方向に所定間隔をおいて配設した、行方向に
走る金属配線に接続し、この金属配線を接地回路を介し
て接地すればよい。これは、ＮＡＮＤ型ＥＥＰＲＯＭで
も行われている。しかし、３Ｔｒ型ＥＥＰＲＯＭでは複
数のメモリトランジスタが直列接続されるＮＡＮＤ型Ｅ
ＥＰＲＯＭに比べてセル電流が大きくなるため、必要な
読み出し時間を実現するためには、共通ソース線を短絡
する金属配線の配置ピッチを最適化することが要求され
る。
【０００９】この発明は、上記事情を考慮してなされた
もので、高速読み出しを可能とした３Ｔｒ方式の不揮発
性半導体メモリを提供することを目的としている。
もので、高速読み出しを可能とした３Ｔｒ方式の不揮発
性半導体メモリを提供することを目的としている。
【００１０】
【課題を解決するための手段】この発明に係る不揮発性
半導体メモリは、電気的書き換え可能な不揮発性メモリ
トランジスタのドレインが第１の選択トランジスタを介
してビット線に接続され、ソースが第２の選択トランジ
スタを介して共通ソース線に接続されたメモリセルユニ
ットが行列状に配列されたメモリセルアレイと、前記メ
モリセルアレイの同一行の第１の選択トランジスタのゲ
ートが共通接続された第１の選択ゲート線と、前記メモ
リセルアレイの同一行の第２の選択トランジスタのゲー
トが共通接続された第２の選択ゲート線と、前記メモリ
セルアレイの同一行の不揮発性メモリトランジスタの制
御ゲートが共通接続されたワード線と、前記第１の選択
ゲート線と平行に配設された第１の選択ゲート線より低
抵抗の第１の短絡用配線と、前記メモリセルアレイの列
方向に所定間隔をおいて前記第１の短絡用配線を前記第
１の選択ゲート線に短絡させた配線短絡領域とを有する
ことを特徴とする。
半導体メモリは、電気的書き換え可能な不揮発性メモリ
トランジスタのドレインが第１の選択トランジスタを介
してビット線に接続され、ソースが第２の選択トランジ
スタを介して共通ソース線に接続されたメモリセルユニ
ットが行列状に配列されたメモリセルアレイと、前記メ
モリセルアレイの同一行の第１の選択トランジスタのゲ
ートが共通接続された第１の選択ゲート線と、前記メモ
リセルアレイの同一行の第２の選択トランジスタのゲー
トが共通接続された第２の選択ゲート線と、前記メモリ
セルアレイの同一行の不揮発性メモリトランジスタの制
御ゲートが共通接続されたワード線と、前記第１の選択
ゲート線と平行に配設された第１の選択ゲート線より低
抵抗の第１の短絡用配線と、前記メモリセルアレイの列
方向に所定間隔をおいて前記第１の短絡用配線を前記第
１の選択ゲート線に短絡させた配線短絡領域とを有する
ことを特徴とする。
【００１１】この発明によると、３Ｔｒ方式のＥＥＰＲ
ＯＭの少なくともビット線側の第１の選択ゲート線に平
行に、選択ゲート線を所定間隔で短絡する選択ゲート線
より低抵抗の短絡用配線を設けることにより、選択ゲー
ト線の配線遅延を小さくして、高速読み出し動作を実現
することが可能になる。この発明において、好ましく
は、共通ソース線側の第２の選択ゲート線にもこれと平
行に低抵抗の第２の短絡用配線を設け、更に、ワード線
にもこれと平行に低抵抗の第３の短絡用配線を設ける。
これらの第２及び第３の短絡用配線も、第１の短絡用配
線と同じ配線短絡領域でそれぞれ、第２の選択ゲート線
及びワード線に短絡させる。
ＯＭの少なくともビット線側の第１の選択ゲート線に平
行に、選択ゲート線を所定間隔で短絡する選択ゲート線
より低抵抗の短絡用配線を設けることにより、選択ゲー
ト線の配線遅延を小さくして、高速読み出し動作を実現
することが可能になる。この発明において、好ましく
は、共通ソース線側の第２の選択ゲート線にもこれと平
行に低抵抗の第２の短絡用配線を設け、更に、ワード線
にもこれと平行に低抵抗の第３の短絡用配線を設ける。
これらの第２及び第３の短絡用配線も、第１の短絡用配
線と同じ配線短絡領域でそれぞれ、第２の選択ゲート線
及びワード線に短絡させる。
【００１２】またこの発明において、メモリセルユニッ
トが共通ソース線を挟んで対称パターンをもって配置さ
れるものとした場合、共通ソース線側の第２の選択ゲー
ト線を短絡するための短絡用配線は、共通ソース線を挟
んで隣接する二つの第２の選択ゲート線に対して共通に
一本配設されるようにすれば、短絡用配線のピッチは緩
いものとなる。
トが共通ソース線を挟んで対称パターンをもって配置さ
れるものとした場合、共通ソース線側の第２の選択ゲー
ト線を短絡するための短絡用配線は、共通ソース線を挟
んで隣接する二つの第２の選択ゲート線に対して共通に
一本配設されるようにすれば、短絡用配線のピッチは緩
いものとなる。
【００１３】この発明に係る不揮発性半導体メモリはま
た、電気的書き換え可能な不揮発性メモリトランジスタ
のドレインが第１の選択トランジスタを介して、列方向
に周期的に配設されるビット線に接続され、ソースが第
２の選択トランジスタを介して、行方向に周期的に配設
される拡散層からなる共通ソース線に接続されたメモリ
セルユニットが行列状に配列されたメモリセルアレイ
と、前記メモリセルアレイの同一行の第１の選択トラン
ジスタのゲートが共通接続された第１の選択ゲート線
と、前記メモリセルアレイの同一行の第２の選択トラン
ジスタのゲートが共通接続された第２の選択ゲート線
と、前記メモリセルアレイの同一行の不揮発性メモリト
ランジスタの制御ゲートが共通接続されたワード線と、
前記メモリセルアレイのｎ本のビット線からカラムアド
レスにより選択されたｍ本（ｍ＜ｎ）のビット線にそれ
ぞれ接続されるｍ個のセンスアンプと、前記ビット線の
ｎ／ｍ本毎に少なくとも一本ずつ配置されて前記共通ソ
ース線を列方向に共通接続する、共通ソース線より低抵
抗の短絡用配線とを有することを特徴とする。
た、電気的書き換え可能な不揮発性メモリトランジスタ
のドレインが第１の選択トランジスタを介して、列方向
に周期的に配設されるビット線に接続され、ソースが第
２の選択トランジスタを介して、行方向に周期的に配設
される拡散層からなる共通ソース線に接続されたメモリ
セルユニットが行列状に配列されたメモリセルアレイ
と、前記メモリセルアレイの同一行の第１の選択トラン
ジスタのゲートが共通接続された第１の選択ゲート線
と、前記メモリセルアレイの同一行の第２の選択トラン
ジスタのゲートが共通接続された第２の選択ゲート線
と、前記メモリセルアレイの同一行の不揮発性メモリト
ランジスタの制御ゲートが共通接続されたワード線と、
前記メモリセルアレイのｎ本のビット線からカラムアド
レスにより選択されたｍ本（ｍ＜ｎ）のビット線にそれ
ぞれ接続されるｍ個のセンスアンプと、前記ビット線の
ｎ／ｍ本毎に少なくとも一本ずつ配置されて前記共通ソ
ース線を列方向に共通接続する、共通ソース線より低抵
抗の短絡用配線とを有することを特徴とする。
【００１４】この発明によると、共通ソース線を短絡す
る短絡用配線を、これに挟まれた領域で読み出し時に選
択状態になるメモリセル数が一つ１以下となるように、
メモリセルアレイの列方向に所定間隔をおいて配設する
ことにより、読み出し時の共通ソース線の抵抗の影響を
低減して、誤読み出しを防止することが可能になる。
る短絡用配線を、これに挟まれた領域で読み出し時に選
択状態になるメモリセル数が一つ１以下となるように、
メモリセルアレイの列方向に所定間隔をおいて配設する
ことにより、読み出し時の共通ソース線の抵抗の影響を
低減して、誤読み出しを防止することが可能になる。
【００１５】この発明に係る不揮発性半導体メモリは更
に、電気的書き換え可能な不揮発性メモリトランジスタ
のドレインが第１の選択トランジスタを介して、列方向
に周期的に配設されるビット線に接続され、ソースが第
２の選択トランジスタを介して、行方向に周期的に配設
される拡散層からなる共通ソース線に接続されたメモリ
セルユニットが行列状に配列されたメモリセルアレイ
と、前記メモリセルアレイの同一行の第１の選択トラン
ジスタのゲートが共通接続された第１の選択ゲート線
と、前記メモリセルアレイの同一行の第２の選択トラン
ジスタのゲートが共通接続された第２の選択ゲート線
と、前記メモリセルアレイの同一行の不揮発性メモリト
ランジスタの制御ゲートが共通接続されたワード線と、
前記第１及び第２の選択ゲート線のうち少なくとも第１
の選択ゲート線と平行に配設されて所定間隔をおいて第
１の選択ゲート線と短絡される、第１の選択ゲート線よ
り低抵抗の第１の短絡用配線と、前記メモリセルアレイ
のｎ本のビット線からカラムアドレスにより選択された
ｍ本（ｍ＜ｎ）のビット線にそれぞれ接続されるｍ個の
センスアンプと、前記ビット線のｎ／ｍ本毎に少なくと
も一本ずつ配置されて前記共通ソース線を列方向に共通
接続する第２の短絡用配線とを有することを特徴とす
る。
に、電気的書き換え可能な不揮発性メモリトランジスタ
のドレインが第１の選択トランジスタを介して、列方向
に周期的に配設されるビット線に接続され、ソースが第
２の選択トランジスタを介して、行方向に周期的に配設
される拡散層からなる共通ソース線に接続されたメモリ
セルユニットが行列状に配列されたメモリセルアレイ
と、前記メモリセルアレイの同一行の第１の選択トラン
ジスタのゲートが共通接続された第１の選択ゲート線
と、前記メモリセルアレイの同一行の第２の選択トラン
ジスタのゲートが共通接続された第２の選択ゲート線
と、前記メモリセルアレイの同一行の不揮発性メモリト
ランジスタの制御ゲートが共通接続されたワード線と、
前記第１及び第２の選択ゲート線のうち少なくとも第１
の選択ゲート線と平行に配設されて所定間隔をおいて第
１の選択ゲート線と短絡される、第１の選択ゲート線よ
り低抵抗の第１の短絡用配線と、前記メモリセルアレイ
のｎ本のビット線からカラムアドレスにより選択された
ｍ本（ｍ＜ｎ）のビット線にそれぞれ接続されるｍ個の
センスアンプと、前記ビット線のｎ／ｍ本毎に少なくと
も一本ずつ配置されて前記共通ソース線を列方向に共通
接続する第２の短絡用配線とを有することを特徴とす
る。
【００１６】この発明によると、３Ｔｒ方式のＥＥＰＲ
ＯＭにおいて、選択ゲート線の配線遅延を低減させる効
果と、共通ソース線の抵抗の影響を低減させる効果とが
得られ、これにより、誤読み出しのない高速読み出し動
作が可能になる。
ＯＭにおいて、選択ゲート線の配線遅延を低減させる効
果と、共通ソース線の抵抗の影響を低減させる効果とが
得られ、これにより、誤読み出しのない高速読み出し動
作が可能になる。
【００１７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、３Ｔｒ方式のＥＥＰ
ＲＯＭの一例のブロック構成を示す。この例は、図１１
の仕様を満たすべく構成されたのであり、メモリセルア
レイ１は、ビット線ＢＬが７０４本、ワード線ＷＬが５
１２本の３２ｋＢｙｔｅの容量である。１ワード線のメ
モリセル範囲が１ページ（３２ワード）であり、読み出
し単位は１ワード（１６ビット）である。但し、パリテ
ィビット６ビットを含めて実際には読み出し単位は、
（１６＋６）ビット線分となる。
の実施の形態を説明する。図１は、３Ｔｒ方式のＥＥＰ
ＲＯＭの一例のブロック構成を示す。この例は、図１１
の仕様を満たすべく構成されたのであり、メモリセルア
レイ１は、ビット線ＢＬが７０４本、ワード線ＷＬが５
１２本の３２ｋＢｙｔｅの容量である。１ワード線のメ
モリセル範囲が１ページ（３２ワード）であり、読み出
し単位は１ワード（１６ビット）である。但し、パリテ
ィビット６ビットを含めて実際には読み出し単位は、
（１６＋６）ビット線分となる。
【００１８】メモリセルアレイ１のワード線ＷＬ及び選
択ゲート線はロウデコーダ２により選択される。ビット
線ＢＬには各ビット線毎に設けられた７０４個のページ
ラッチ３が接続されている。センスアンプ６は、読み出
し単位となる（１６＋６）個分あり、７０４本のビット
線ＢＬのなかからカラムデコーダ４により選択された
（１６＋６）本のビット線データがセンスアンプ６によ
り読み出されることになる。
択ゲート線はロウデコーダ２により選択される。ビット
線ＢＬには各ビット線毎に設けられた７０４個のページ
ラッチ３が接続されている。センスアンプ６は、読み出
し単位となる（１６＋６）個分あり、７０４本のビット
線ＢＬのなかからカラムデコーダ４により選択された
（１６＋６）本のビット線データがセンスアンプ６によ
り読み出されることになる。
【００１９】アドレスはアドレスバッファ５に入力され
て、ロウアドレス及びカラムアドレスがそれぞれロウデ
コーダ２及びカラムデコーダ４に供給される。コントロ
ーラ７は、外部からチップイネーブル／ＣＥ、出力イネ
ーブル／ＯＥ、ライトイネーブル／ＷＥが入り、それら
に応じてアドレスバッファ５、センスアンプ６及びＩ／
Ｏ回路８を制御する内部制御信号を発生する。この例で
は、パリティチェックと誤り訂正を行うために、パリテ
ィビット発生回路９及びエラー訂正回路１０が設けられ
ている。
て、ロウアドレス及びカラムアドレスがそれぞれロウデ
コーダ２及びカラムデコーダ４に供給される。コントロ
ーラ７は、外部からチップイネーブル／ＣＥ、出力イネ
ーブル／ＯＥ、ライトイネーブル／ＷＥが入り、それら
に応じてアドレスバッファ５、センスアンプ６及びＩ／
Ｏ回路８を制御する内部制御信号を発生する。この例で
は、パリティチェックと誤り訂正を行うために、パリテ
ィビット発生回路９及びエラー訂正回路１０が設けられ
ている。
【００２０】図２は、メモリセルアレイ１の等価回路を
示す。浮遊ゲートと制御ゲートの積層ゲート構造を有す
る不揮発性メモリトランジスタＭＴとその両端に設けら
れた選択トランジスタＳＴ０，ＳＴ１の３トランジスタ
によりメモリセルユニットが構成されている。メモリト
ランジスタＭＴのドレインは、選択トランジスタＳＴ０
を介してビット線ＢＬに、ソースは選択トランジスタＳ
Ｔ１を介して共通ソース線ＳＳに接続されている。ビッ
ト線ＢＬはメモリセルアレイ１の行方向に連続するよう
に、列方向に周期的に配設される。
示す。浮遊ゲートと制御ゲートの積層ゲート構造を有す
る不揮発性メモリトランジスタＭＴとその両端に設けら
れた選択トランジスタＳＴ０，ＳＴ１の３トランジスタ
によりメモリセルユニットが構成されている。メモリト
ランジスタＭＴのドレインは、選択トランジスタＳＴ０
を介してビット線ＢＬに、ソースは選択トランジスタＳ
Ｔ１を介して共通ソース線ＳＳに接続されている。ビッ
ト線ＢＬはメモリセルアレイ１の行方向に連続するよう
に、列方向に周期的に配設される。
【００２１】メモリトランジスタＭＴの制御ゲートは、
同一行の（即ち列方向に並ぶ１ページ分の）メモリトラ
ンジスタＭＴについて連続的に配設されて、ワード線Ｗ
Ｌとなる。選択トランジスタＳＴ０，ＳＴ１のゲート電
極も同様に、ワード線ＷＬと平行に走る選択ゲート線Ｓ
Ｌ０，ＳＬ１として配設されている。共通ソース線ＳＳ
は後に説明するように、各トランジスタのソース、ドレ
イン拡散層と同時に形成される拡散層配線であり、列方
向に連続的に形成される。メモリセルユニットは、この
共通ソース線ＳＳを挟んで対称パターンで配置されてい
る。従ってメモリセルアレイ内で共通ソース線ＳＳは行
方向に周期的に配設されることになる。
同一行の（即ち列方向に並ぶ１ページ分の）メモリトラ
ンジスタＭＴについて連続的に配設されて、ワード線Ｗ
Ｌとなる。選択トランジスタＳＴ０，ＳＴ１のゲート電
極も同様に、ワード線ＷＬと平行に走る選択ゲート線Ｓ
Ｌ０，ＳＬ１として配設されている。共通ソース線ＳＳ
は後に説明するように、各トランジスタのソース、ドレ
イン拡散層と同時に形成される拡散層配線であり、列方
向に連続的に形成される。メモリセルユニットは、この
共通ソース線ＳＳを挟んで対称パターンで配置されてい
る。従ってメモリセルアレイ内で共通ソース線ＳＳは行
方向に周期的に配設されることになる。
【００２２】このＥＥＰＲＯＭの各動作モードのバイア
ス条件は、図１１のようになる。データ書き込み動作で
は、予めビット線ＢＬにデータ“１”，“０”に応じ
て、ＶＣＣ，０Ｖが与えられ、選択ページのビット線側
選択ゲート線ＳＬ０に２Ｖ、ソース側選択ゲート線ＳＬ
１に０Ｖが与えられる。これにより、ビット線電位に応
じて、メモリトランジスタのチャネルがＶＣＣ−Ｖｔｈ
（Ｖｔｈは選択トランジスタのしきい値電圧），０Ｖに
予備充電され、“１”データのビット線に沿ったメモリ
トランジスタではビット線側選択トランジスタがオフに
なる。非選択ページでは、制御ゲート線ＳＬ０，ＳＬ１
は０Ｖ、ワード線ＷＬはフローティングとされる。
ス条件は、図１１のようになる。データ書き込み動作で
は、予めビット線ＢＬにデータ“１”，“０”に応じ
て、ＶＣＣ，０Ｖが与えられ、選択ページのビット線側
選択ゲート線ＳＬ０に２Ｖ、ソース側選択ゲート線ＳＬ
１に０Ｖが与えられる。これにより、ビット線電位に応
じて、メモリトランジスタのチャネルがＶＣＣ−Ｖｔｈ
（Ｖｔｈは選択トランジスタのしきい値電圧），０Ｖに
予備充電され、“１”データのビット線に沿ったメモリ
トランジスタではビット線側選択トランジスタがオフに
なる。非選択ページでは、制御ゲート線ＳＬ０，ＳＬ１
は０Ｖ、ワード線ＷＬはフローティングとされる。
【００２３】そして、ｐ型ウェルは０Ｖとして、選択ペ
ージのワード線ＷＬに正の昇圧された書き込み電位Ｖｐ
ｇｍが与えられる。このとき、“０”データが与えられ
たビット線に沿うメモリトランジスタでは、浮遊ゲート
とチャネル間に大きな電界がかかり、ＦＮトンネリング
により浮遊ゲートに電子が注入される。この電子注入に
より、メモリトランジスタはしきい値の高い書き込み状
態（“０”データ状態）になる。“１”データが与えら
れたビット線に沿うメモリトランジスタでは、フローテ
ィングのチャネルが制御ゲートとの容量結合により電位
上昇して、電子が注入されず、“１”データ状態が保持
される。
ージのワード線ＷＬに正の昇圧された書き込み電位Ｖｐ
ｇｍが与えられる。このとき、“０”データが与えられ
たビット線に沿うメモリトランジスタでは、浮遊ゲート
とチャネル間に大きな電界がかかり、ＦＮトンネリング
により浮遊ゲートに電子が注入される。この電子注入に
より、メモリトランジスタはしきい値の高い書き込み状
態（“０”データ状態）になる。“１”データが与えら
れたビット線に沿うメモリトランジスタでは、フローテ
ィングのチャネルが制御ゲートとの容量結合により電位
上昇して、電子が注入されず、“１”データ状態が保持
される。
【００２４】データ読み出し動作は、選択ページの選択
ゲート線ＳＬ０，ＳＬ１にＶｓｇなる正電位を与え、ワ
ード線ＷＬを０Ｖとして、メモリトランジスタのオンオ
フを検出することにより行われる。データ消去動作は、
選択ページのワード線ＷＬに０Ｖを与え、ビット線Ｂ
Ｌ、選択ゲート線ＳＬ０，ＳＬ１、共通ソース線ＳＳを
フローティングとし、ｐ型ウェルに２２Ｖの消去電圧を
与える。これにより、選択ページのメモリトランジスタ
では浮遊ゲートの電子がＦＮトンネリングによりチャネ
ルに放出され、“１”データ状態になる。非選択ゲート
ではワード線ＷＬをフローティングに保つことにより、
チャネルからの容量結合によりワード線の電位が上昇し
て、浮遊ゲートの電子放出は生じない。
ゲート線ＳＬ０，ＳＬ１にＶｓｇなる正電位を与え、ワ
ード線ＷＬを０Ｖとして、メモリトランジスタのオンオ
フを検出することにより行われる。データ消去動作は、
選択ページのワード線ＷＬに０Ｖを与え、ビット線Ｂ
Ｌ、選択ゲート線ＳＬ０，ＳＬ１、共通ソース線ＳＳを
フローティングとし、ｐ型ウェルに２２Ｖの消去電圧を
与える。これにより、選択ページのメモリトランジスタ
では浮遊ゲートの電子がＦＮトンネリングによりチャネ
ルに放出され、“１”データ状態になる。非選択ゲート
ではワード線ＷＬをフローティングに保つことにより、
チャネルからの容量結合によりワード線の電位が上昇し
て、浮遊ゲートの電子放出は生じない。
【００２５】図２に示すＥＥＰＲＯＭにおいて特徴的な
点は、破線で示すように、多結晶シリコン膜からなる制
御ゲート線ＳＬ０，ＳＬ１に平行に、これらより低抵抗
の金属配線からなる短絡用配線１１，１２を配設してい
ることである。メモリトランジスタＭＴのドレイン側
（ビット線側）の選択ゲート線ＳＬ０に対しては個々に
短絡用配線１１が設けられる。これに対してメモリトラ
ンジスタＭＴのソース側（共通ソース線側）の選択ゲー
ト線ＳＬ１には、共通ソース線ＳＳを挟んで隣接する二
つの選択ゲート線ＳＬ１に共通に用いられる短絡用配線
１２が設けられる。
点は、破線で示すように、多結晶シリコン膜からなる制
御ゲート線ＳＬ０，ＳＬ１に平行に、これらより低抵抗
の金属配線からなる短絡用配線１１，１２を配設してい
ることである。メモリトランジスタＭＴのドレイン側
（ビット線側）の選択ゲート線ＳＬ０に対しては個々に
短絡用配線１１が設けられる。これに対してメモリトラ
ンジスタＭＴのソース側（共通ソース線側）の選択ゲー
ト線ＳＬ１には、共通ソース線ＳＳを挟んで隣接する二
つの選択ゲート線ＳＬ１に共通に用いられる短絡用配線
１２が設けられる。
【００２６】これらの短絡用配線１１，１２は、メモリ
セルアレイ１を列方向に複数領域に分割して、端部及び
各分割位置毎に配置される配線短絡領域１３において、
それぞれ選択ゲート線ＳＬ０，ＳＬ１と短絡させるよう
にしている。具体的に例えば、メモリセルアレイ１の領
域に７個の配線短絡領域１３を設けたとする。このと
き、選択ゲート線ＳＬ０は、８個の領域に分割される。
従って、短絡用配線の遅延を無視すれば、選択ゲート線
ＳＬ０は配線抵抗及び容量が共に１／８になったと等価
になり、その配線遅延は、多結晶シリコン膜による選択
ゲート線ＳＬ０のみの場合に比べて、５００ｎｓｅｃ／
（８×８）＝７．８ｎｓｅｃと大きく短縮される。ま
た、ソース側の選択ゲート線ＳＬ１については、隣接す
る二つで一つの短絡用配線１２を共有させている。従っ
て短絡用配線１１，１２のピッチは緩くなり、配線幅を
大きくして抵抗を下げることができる。
セルアレイ１を列方向に複数領域に分割して、端部及び
各分割位置毎に配置される配線短絡領域１３において、
それぞれ選択ゲート線ＳＬ０，ＳＬ１と短絡させるよう
にしている。具体的に例えば、メモリセルアレイ１の領
域に７個の配線短絡領域１３を設けたとする。このと
き、選択ゲート線ＳＬ０は、８個の領域に分割される。
従って、短絡用配線の遅延を無視すれば、選択ゲート線
ＳＬ０は配線抵抗及び容量が共に１／８になったと等価
になり、その配線遅延は、多結晶シリコン膜による選択
ゲート線ＳＬ０のみの場合に比べて、５００ｎｓｅｃ／
（８×８）＝７．８ｎｓｅｃと大きく短縮される。ま
た、ソース側の選択ゲート線ＳＬ１については、隣接す
る二つで一つの短絡用配線１２を共有させている。従っ
て短絡用配線１１，１２のピッチは緩くなり、配線幅を
大きくして抵抗を下げることができる。
【００２７】このＥＥＰＲＯＭにおいてもう一つ特徴的
な点は、拡散層配線である共通ソース線ＳＳを列方向に
共通接続するための、拡散層配線より低抵抗の金属配線
により形成された短絡用配線１４が一定の条件の下に配
設されていることである。即ちこの短絡用配線１４は、
これに挟まれた領域で読み出し時に選択状態になるメモ
リセル数が一つ１以下となるように、メモリセルアレイ
１の列方向に所定間隔をおいて配設される。具体的に図
２の例では、３２本のビット線ＢＬ毎に短絡用配線１４
が配置された例を示している。この短絡用配線１４は、
接地回路１５を介して接地端子ＶＳＳに接続される。
な点は、拡散層配線である共通ソース線ＳＳを列方向に
共通接続するための、拡散層配線より低抵抗の金属配線
により形成された短絡用配線１４が一定の条件の下に配
設されていることである。即ちこの短絡用配線１４は、
これに挟まれた領域で読み出し時に選択状態になるメモ
リセル数が一つ１以下となるように、メモリセルアレイ
１の列方向に所定間隔をおいて配設される。具体的に図
２の例では、３２本のビット線ＢＬ毎に短絡用配線１４
が配置された例を示している。この短絡用配線１４は、
接地回路１５を介して接地端子ＶＳＳに接続される。
【００２８】具体的に図１の例では、ビット線ＢＬは７
０４本であり、このうちカラムデコーダにより一度に選
択されるのは、１ワード分、１６＋６＝２２本である。
従って３２本のビット線につき１本の割合で短絡用配線
１４を設けると、短絡用配線１４に挟まれた領域では読
み出し動作において選択状態になるメモリセルが一つに
なる。この様な条件を満たすことによって、読み出し動
作時の共通ソース線抵抗の影響を効果的に低減できる。
このことを、具体的に図９及び図１０を参照して説明す
る。
０４本であり、このうちカラムデコーダにより一度に選
択されるのは、１ワード分、１６＋６＝２２本である。
従って３２本のビット線につき１本の割合で短絡用配線
１４を設けると、短絡用配線１４に挟まれた領域では読
み出し動作において選択状態になるメモリセルが一つに
なる。この様な条件を満たすことによって、読み出し動
作時の共通ソース線抵抗の影響を効果的に低減できる。
このことを、具体的に図９及び図１０を参照して説明す
る。
【００２９】図１０は、共通ソース線ＳＳを短絡する短
絡用配線１４の間に、一回の読み出して動作で○印で示
す二つの選択セル１，２がある場合のビット線からの電
流経路を示している。選択セル１，２のデータに応じて
共通ソース線ＳＳに流れる電流は変化するが、選択セル
１，２が共にオンの場合、これらの選択セル１，２から
の電流が共に共通ソース線ＳＳに流れ込む。このため、
共通ソース線ＳＳの抵抗が高いと、この抵抗による電圧
降下が大きくなり、メモリトランジスタのソース端子の
電位が上昇して、セル電流が減少する。このセル電流の
減少分が大きいと、センスアンプではメモリトランジス
タがオフ状態と誤って判定される誤読み出しが発生する
おそれがある。
絡用配線１４の間に、一回の読み出して動作で○印で示
す二つの選択セル１，２がある場合のビット線からの電
流経路を示している。選択セル１，２のデータに応じて
共通ソース線ＳＳに流れる電流は変化するが、選択セル
１，２が共にオンの場合、これらの選択セル１，２から
の電流が共に共通ソース線ＳＳに流れ込む。このため、
共通ソース線ＳＳの抵抗が高いと、この抵抗による電圧
降下が大きくなり、メモリトランジスタのソース端子の
電位が上昇して、セル電流が減少する。このセル電流の
減少分が大きいと、センスアンプではメモリトランジス
タがオフ状態と誤って判定される誤読み出しが発生する
おそれがある。
【００３０】これに対して、図９は、短絡用配線１４の
間に、○印で示すように選択セルが一つの場合を示して
いる。この場合も、セル電流により共通ソース線ＳＳの
抵抗による電圧降下はあるが、その電圧降下量は図１０
のように二つの選択セルが同時に存在する場合に比べて
小さい。従って選択セルのデータを確実に読み出すこと
が可能になる。
間に、○印で示すように選択セルが一つの場合を示して
いる。この場合も、セル電流により共通ソース線ＳＳの
抵抗による電圧降下はあるが、その電圧降下量は図１０
のように二つの選択セルが同時に存在する場合に比べて
小さい。従って選択セルのデータを確実に読み出すこと
が可能になる。
【００３１】上の例は、選択セルが一つになるビット線
範囲が３２本の場合であるが、より一般的には、ビット
線の本数をｎ本、カラムデコーダにより選択されるビッ
ト線数がｍの場合、即ち、ｎ本のビット線からカラムア
ドレスにより選択されたｍ本（ｍ＜ｎ）のビット線に接
続されるｍ個のセンスアンプが設けられる場合に、少な
くともビット線ｎ／ｍ本につき１本の割合で短絡用配線
１４を配置すればよい。これにより、短絡用配線１４に
挟まれた領域で読み出し動作において選択状態になるメ
モリセルが一つ以下になり、共通ソース線の抵抗による
電圧降下の影響を効果的に低減できることになる。
範囲が３２本の場合であるが、より一般的には、ビット
線の本数をｎ本、カラムデコーダにより選択されるビッ
ト線数がｍの場合、即ち、ｎ本のビット線からカラムア
ドレスにより選択されたｍ本（ｍ＜ｎ）のビット線に接
続されるｍ個のセンスアンプが設けられる場合に、少な
くともビット線ｎ／ｍ本につき１本の割合で短絡用配線
１４を配置すればよい。これにより、短絡用配線１４に
挟まれた領域で読み出し動作において選択状態になるメ
モリセルが一つ以下になり、共通ソース線の抵抗による
電圧降下の影響を効果的に低減できることになる。
【００３２】図３は、図１に示すメモリセルアレイ１の
配線短絡領域１３の近傍のレイアウトであり、図４，図
５及び図６はそれぞれ、図３のＡ−Ａ’，Ｂ−Ｂ’及び
Ｃ−Ｃ’断面図である。メモリセルアレイ領域は、ｐ型
シリコン基板２０にｎ型ウェル２１及びｐ型ウェル２２
を形成した二重ウェル構造を有する。この基板のｐ型ウ
ェル２２の素子分離絶縁膜２３により囲まれた素子領域
に、メモリトランジスタＭＴ及び選択トランジスタＳＴ
０，ＳＴ１が形成される。
配線短絡領域１３の近傍のレイアウトであり、図４，図
５及び図６はそれぞれ、図３のＡ−Ａ’，Ｂ−Ｂ’及び
Ｃ−Ｃ’断面図である。メモリセルアレイ領域は、ｐ型
シリコン基板２０にｎ型ウェル２１及びｐ型ウェル２２
を形成した二重ウェル構造を有する。この基板のｐ型ウ
ェル２２の素子分離絶縁膜２３により囲まれた素子領域
に、メモリトランジスタＭＴ及び選択トランジスタＳＴ
０，ＳＴ１が形成される。
【００３３】メモリトランジスタＭＴは、基板にトンネ
ル酸化膜２４を介して第１層多結晶シリコン膜２５によ
り浮遊ゲートＦＧが形成され、この上に層間絶縁膜２６
を介して第２層多結晶シリコン膜２７による制御ゲート
ＣＧが形成され、更に制御ゲートＣＧに自己整合的にソ
ース、ドレイン拡散層２８が形成されて構成されてい
る。メモリトランジスタＭＴでは、浮遊ゲートＦＧは図
３及び図５には示すように、各トランジスタ毎に分離さ
れ、制御ゲートＣＧは列方向に連続的にパターン形成さ
れて、これがワード線ＷＬとなる。
ル酸化膜２４を介して第１層多結晶シリコン膜２５によ
り浮遊ゲートＦＧが形成され、この上に層間絶縁膜２６
を介して第２層多結晶シリコン膜２７による制御ゲート
ＣＧが形成され、更に制御ゲートＣＧに自己整合的にソ
ース、ドレイン拡散層２８が形成されて構成されてい
る。メモリトランジスタＭＴでは、浮遊ゲートＦＧは図
３及び図５には示すように、各トランジスタ毎に分離さ
れ、制御ゲートＣＧは列方向に連続的にパターン形成さ
れて、これがワード線ＷＬとなる。
【００３４】選択トランジスタＳＴ０，ＳＴ１のゲート
は、メモリトランジスタと異なり、第１層多結晶シリコ
ン膜２５と第２層多結晶シリコン膜２７が共に列方向に
連続的にパターン形成されて、これが選択ゲート線ＳＬ
０，ＳＬ１となる。メモリセルユニットの共通ソース線
ＳＳは、選択トランジスタＳＴ１のソース拡散層を列方
向に連続的に形成してなる拡散層配線である。メモリセ
ルユニットは、この共通ソース線ＳＳを挟んで行方向に
対称的にパターン形成されている。
は、メモリトランジスタと異なり、第１層多結晶シリコ
ン膜２５と第２層多結晶シリコン膜２７が共に列方向に
連続的にパターン形成されて、これが選択ゲート線ＳＬ
０，ＳＬ１となる。メモリセルユニットの共通ソース線
ＳＳは、選択トランジスタＳＴ１のソース拡散層を列方
向に連続的に形成してなる拡散層配線である。メモリセ
ルユニットは、この共通ソース線ＳＳを挟んで行方向に
対称的にパターン形成されている。
【００３５】メモリトランジスタＭＴ及び選択トランジ
スタＳＴ０，ＳＴ１の上は層間絶縁膜３０で覆われ、こ
の層間絶縁膜３０上に第１層金属膜によるビット線（Ｂ
Ｌ）３１が形成される。このビット線３１と同じ第１層
金属膜により、共通ソース線ＳＳを短絡するための短絡
用配線１４が形成される。
スタＳＴ０，ＳＴ１の上は層間絶縁膜３０で覆われ、こ
の層間絶縁膜３０上に第１層金属膜によるビット線（Ｂ
Ｌ）３１が形成される。このビット線３１と同じ第１層
金属膜により、共通ソース線ＳＳを短絡するための短絡
用配線１４が形成される。
【００３６】ビット線３１及び短絡用配線１４が形成さ
れた面は更に層間絶縁膜３２で覆われ、この上に第２層
金属膜による短絡用配線１１，１２が形成される。短絡
用配線１１は、配線短絡領域１３においてコンタクトＣ
Ｔ０により選択ゲート線ＳＬ０に短絡されている。同様
に、短絡用配線１２は、配線短絡領域１３において、隣
接する二つの選択ゲート線ＳＬ１にコンタクトＣＴ１に
より短絡されている。前述のように短絡用配線１２は、
隣接する二つの選択ゲート線ＳＬ１に共通に設けられて
いる。このため、図３及び図４から明らかなように、短
絡用配線１１，１２のピッチは緩く、選択ゲート線ＳＬ
０，ＳＬ１やワード線ＷＬより幅広いパターンで形成す
ることができる。これにより、短絡用配線１１，１２を
十分に低抵抗とすることができる。
れた面は更に層間絶縁膜３２で覆われ、この上に第２層
金属膜による短絡用配線１１，１２が形成される。短絡
用配線１１は、配線短絡領域１３においてコンタクトＣ
Ｔ０により選択ゲート線ＳＬ０に短絡されている。同様
に、短絡用配線１２は、配線短絡領域１３において、隣
接する二つの選択ゲート線ＳＬ１にコンタクトＣＴ１に
より短絡されている。前述のように短絡用配線１２は、
隣接する二つの選択ゲート線ＳＬ１に共通に設けられて
いる。このため、図３及び図４から明らかなように、短
絡用配線１１，１２のピッチは緩く、選択ゲート線ＳＬ
０，ＳＬ１やワード線ＷＬより幅広いパターンで形成す
ることができる。これにより、短絡用配線１１，１２を
十分に低抵抗とすることができる。
【００３７】なお、選択ゲート線ＳＬ０，ＳＬ１は、前
述のように、浮遊ゲートＦＧとなる第１層多結晶シリコ
ン膜２５と制御ゲートＣＧとなる第２層多結晶シリコン
膜２７の積層構造により構成されるが、この２層多結晶
シリコン膜２５，２７の間も適当な間隔で短絡される。
図６では、選択ゲート線ＳＧ１の２層多結晶シリコン膜
２５，２７が配線短絡領域１３内で短絡されている様子
を示している。
述のように、浮遊ゲートＦＧとなる第１層多結晶シリコ
ン膜２５と制御ゲートＣＧとなる第２層多結晶シリコン
膜２７の積層構造により構成されるが、この２層多結晶
シリコン膜２５，２７の間も適当な間隔で短絡される。
図６では、選択ゲート線ＳＧ１の２層多結晶シリコン膜
２５，２７が配線短絡領域１３内で短絡されている様子
を示している。
【００３８】図７は、図２の構成を基本として、更に、
各ワード線ＷＬに平行に、破線で示すようにワード線Ｗ
Ｌより低抵抗の金属膜による短絡用配線１６を配設した
例である。この短絡用配線１６も、選択ゲート線ＳＬ
０，ＳＬ１用の短絡用配線１１，１２と同じ第２層金属
膜を用いて形成することができ、また配線短絡領域１３
でそれぞれワード線ＷＬに短絡させる。
各ワード線ＷＬに平行に、破線で示すようにワード線Ｗ
Ｌより低抵抗の金属膜による短絡用配線１６を配設した
例である。この短絡用配線１６も、選択ゲート線ＳＬ
０，ＳＬ１用の短絡用配線１１，１２と同じ第２層金属
膜を用いて形成することができ、また配線短絡領域１３
でそれぞれワード線ＷＬに短絡させる。
【００３９】この様に、ワード線ＷＬに対しても短絡用
配線を設けた場合の、図４に対応する断面を示すと、図
８のようになる。図４に比べて第２層金属配線のピッチ
は小さくなる。しかし、２本の選択ゲート線ＳＬ１側に
ついて短絡用配線１２を共有させることにより、第２層
金属配線のピッチはワード線や選択ゲート線に比べて緩
くでき、十分な低抵抗配線が得られる。
配線を設けた場合の、図４に対応する断面を示すと、図
８のようになる。図４に比べて第２層金属配線のピッチ
は小さくなる。しかし、２本の選択ゲート線ＳＬ１側に
ついて短絡用配線１２を共有させることにより、第２層
金属配線のピッチはワード線や選択ゲート線に比べて緩
くでき、十分な低抵抗配線が得られる。
【００４０】なおここまでの例では、ビット線ＢＬ側の
選択ゲート線ＳＬ０に対してそれぞれ短絡用配線１１を
設け、共通ソース線ＳＳ側の選択ゲート線ＳＬ１に対し
ては隣接する２本に共通の短絡用配線１２を設けた。し
かし、共通ソース線ＳＳを挟んで隣接するメモリセルユ
ニットについて、共通ソース線ＳＳ側の選択ゲート線Ｓ
Ｌ１とビット線ＢＬ側の選択ゲート線ＳＬ０とを同時に
オンオフすることなく、共通ソース線ＳＳ側の選択ゲー
ト線ＳＬ１についてオンを保った状態で、ビット線ＢＬ
側の選択ゲート線ＳＬ０をオンオフするような読み出し
動作を行うことも可能である。この様な場合には、共通
ソース線ＳＳ側の選択ゲート線ＳＬ１での配線遅延は、
ビット線ＢＬ側の選択ゲート線ＳＬ０程には問題になら
ない。従ってこの様な場合には、共通ソース線ＳＳ側の
選択選択ゲート線ＳＬ１については短絡用配線を省略し
てもよい。
選択ゲート線ＳＬ０に対してそれぞれ短絡用配線１１を
設け、共通ソース線ＳＳ側の選択ゲート線ＳＬ１に対し
ては隣接する２本に共通の短絡用配線１２を設けた。し
かし、共通ソース線ＳＳを挟んで隣接するメモリセルユ
ニットについて、共通ソース線ＳＳ側の選択ゲート線Ｓ
Ｌ１とビット線ＢＬ側の選択ゲート線ＳＬ０とを同時に
オンオフすることなく、共通ソース線ＳＳ側の選択ゲー
ト線ＳＬ１についてオンを保った状態で、ビット線ＢＬ
側の選択ゲート線ＳＬ０をオンオフするような読み出し
動作を行うことも可能である。この様な場合には、共通
ソース線ＳＳ側の選択ゲート線ＳＬ１での配線遅延は、
ビット線ＢＬ側の選択ゲート線ＳＬ０程には問題になら
ない。従ってこの様な場合には、共通ソース線ＳＳ側の
選択選択ゲート線ＳＬ１については短絡用配線を省略し
てもよい。
【００４１】
【発明の効果】以上述べたようにこの発明によれば、３
Ｔｒ方式のＥＥＰＲＯＭの選択ゲート線の配線遅延を低
減することができ、これにより高速読み出し動作が可能
になる。また拡散層からなる共通ソース線を短絡接続す
る金属層からなる短絡用配線を所定の割合でメモリセル
アレイ内に配置することにより、選択セル間の干渉によ
る誤読み出し動作を防止することができる。
Ｔｒ方式のＥＥＰＲＯＭの選択ゲート線の配線遅延を低
減することができ、これにより高速読み出し動作が可能
になる。また拡散層からなる共通ソース線を短絡接続す
る金属層からなる短絡用配線を所定の割合でメモリセル
アレイ内に配置することにより、選択セル間の干渉によ
る誤読み出し動作を防止することができる。
【図１】この発明による３Ｔｒ方式のＥＥＰＲＯＭのブ
ロック構成を示す図である。
ロック構成を示す図である。
【図２】同ＥＥＰＲＯＭのメモリセルアレイの等価回路
である。
である。
【図３】同ＥＥＰＲＯＭの主要部のレイアウトである。
【図４】図３のＡ−Ａ’断面図である。
【図５】図３のＢ−Ｂ’断面図である。
【図６】図３のＣ−Ｃ’断面図である。
【図７】図２を変形したＥＥＰＲＯＭのメモリセルアレ
イ等価回路である。
イ等価回路である。
【図８】同ＥＥＰＲＯＭの図４に対応する断面図であ
る。
る。
【図９】短絡用配線１４の間に選択セルが一つの場合の
読み出し時の電流の様子を示す図である。
読み出し時の電流の様子を示す図である。
【図１０】短絡用配線１４の間に選択セルが二つある場
合の読み出し時の電流の様子を示す図である。
合の読み出し時の電流の様子を示す図である。
【図１１】この発明によるＥＥＰＲＯＭの各動作モード
のバイアス条件を示す図である。
のバイアス条件を示す図である。
【図１２】この発明による３Ｔｒ型ＥＥＰＲＯＭとＮＡ
ＮＤ型ＥＥＰＲＯＭの仕様を比較して示す図である。
ＮＤ型ＥＥＰＲＯＭの仕様を比較して示す図である。
１…メモリセルアレイ、２…ロウデコーダ、３…ページ
ラッチ、４…カラムデコーダ、５…アドレスバッファ、
６…センスアンプ、７…コントローラ、８…Ｉ／Ｏ回
路、９…パリティビット発生回路、１０…エラー訂正回
路、ＭＴ…メモリトランジスタ、ＳＴ０，ＳＴ１…選択
トランジスタ、ＷＬ…ワード線、ＳＬ０，ＳＬ１…選択
ゲート線、ＳＳ…共通ソース線、１１，１２，１６…短
絡用配線。
ラッチ、４…カラムデコーダ、５…アドレスバッファ、
６…センスアンプ、７…コントローラ、８…Ｉ／Ｏ回
路、９…パリティビット発生回路、１０…エラー訂正回
路、ＭＴ…メモリトランジスタ、ＳＴ０，ＳＴ１…選択
トランジスタ、ＷＬ…ワード線、ＳＬ０，ＳＬ１…選択
ゲート線、ＳＳ…共通ソース線、１１，１２，１６…短
絡用配線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC03 AD00 AE05 AE08 5F001 AA01 AA05 AB02 AD52 AD61 5F083 GA02 KA02 KA13 NA08
Claims (9)
- 【請求項１】 電気的書き換え可能な不揮発性メモリト
ランジスタのドレインが第１の選択トランジスタを介し
てビット線に接続され、ソースが第２の選択トランジス
タを介して共通ソース線に接続されたメモリセルユニッ
トが行列状に配列されたメモリセルアレイと、 前記メモリセルアレイの同一行の第１の選択トランジス
タのゲートが共通接続された第１の選択ゲート線と、 前記メモリセルアレイの同一行の第２の選択トランジス
タのゲートが共通接続された第２の選択ゲート線と、 前記メモリセルアレイの同一行の不揮発性メモリトラン
ジスタの制御ゲートが共通接続されたワード線と、 前記第１の選択ゲート線と平行に配設された第１の選択
ゲート線より低抵抗の第１の短絡用配線と、 前記メモリセルアレイの列方向に所定間隔をおいて前記
第１の短絡用配線を前記第１の選択ゲート線に短絡させ
た配線短絡領域と、を有することを特徴とする不揮発性
半導体メモリ。 - 【請求項２】 前記第２の選択ゲート線と平行に配設さ
れた第２の選択ゲート線より低抵抗の第２の短絡用配線
を更に備え、前記第２の短絡用配線を前記配線短絡領域
で前記第２の選択ゲート線に短絡させたことを特徴とす
る請求項１記載の不揮発性半導体メモリ。 - 【請求項３】 前記ワード線と平行に配設されたワード
線より低抵抗の第３の短絡用配線を更に備え、前記第３
の短絡用配線を前記配線短絡領域で前記ワード線に短絡
させたことを特徴とする請求項２記載の不揮発性半導体
メモリ。 - 【請求項４】 前記メモリセルユニットは、前記共通ソ
ース線を挟んで対称パターンをもって配置され、前記第
２の短絡用配線は、前記共通ソース線を挟んで隣接する
二つの第２の選択ゲート線に対して共通に一本配設され
ていることを特徴とする請求項２記載の不揮発性半導体
メモリ。 - 【請求項５】 前記第１の選択ゲート線、第２の選択ゲ
ート線及びワード線が多結晶シリコン膜により形成さ
れ、前記第１乃至第３の短絡用配線が金属膜により形成
されていることを特徴とする請求項３記載の不揮発性半
導体メモリ。 - 【請求項６】 前記第１の選択ゲート線、第２の選択ゲ
ート線及びワード線が多結晶シリコン膜により形成さ
れ、前記ビット線が第１層金属膜により形成され、前記
第１乃至第３の短絡用配線が第２層金属膜により形成さ
れていることを特徴とする請求項３記載の不揮発性半導
体メモリ。 - 【請求項７】 電気的書き換え可能な不揮発性メモリト
ランジスタのドレインが第１の選択トランジスタを介し
て、列方向に周期的に配設されるビット線に接続され、
ソースが第２の選択トランジスタを介して、行方向に周
期的に配設される拡散層からなる共通ソース線に接続さ
れたメモリセルユニットが行列状に配列されたメモリセ
ルアレイと、 前記メモリセルアレイの同一行の第１の選択トランジス
タのゲートが共通接続された第１の選択ゲート線と、 前記メモリセルアレイの同一行の第２の選択トランジス
タのゲートが共通接続された第２の選択ゲート線と、 前記メモリセルアレイの同一行の不揮発性メモリトラン
ジスタの制御ゲートが共通接続されたワード線と、 前記メモリセルアレイのｎ本のビット線からカラムアド
レスにより選択されたｍ本（ｍ＜ｎ）のビット線にそれ
ぞれ接続されるｍ個のセンスアンプと、 前記ビット線のｎ／ｍ本毎に少なくとも一本ずつ配置さ
れて前記共通ソース線を列方向に共通接続する、共通ソ
ース線より低抵抗の短絡用配線とを有することを特徴と
する不揮発性半導体メモリ。 - 【請求項８】 電気的書き換え可能な不揮発性メモリト
ランジスタのドレインが第１の選択トランジスタを介し
て、列方向に周期的に配設されるビット線に接続され、
ソースが第２の選択トランジスタを介して、行方向に周
期的に配設される拡散層からなる共通ソース線に接続さ
れたメモリセルユニットが行列状に配列されたメモリセ
ルアレイと、 前記メモリセルアレイの同一行の第１の選択トランジス
タのゲートが共通接続された第１の選択ゲート線と、 前記メモリセルアレイの同一行の第２の選択トランジス
タのゲートが共通接続された第２の選択ゲート線と、 前記メモリセルアレイの同一行の不揮発性メモリトラン
ジスタの制御ゲートが共通接続されたワード線と、 前記第１及び第２の選択ゲート線のうち少なくとも第１
の選択ゲート線と平行に配設されて所定間隔をおいて第
１の選択ゲート線と短絡される、第１の選択ゲート線よ
り低抵抗の第１の短絡用配線と、 前記メモリセルアレイのｎ本のビット線からカラムアド
レスにより選択されたｍ本（ｍ＜ｎ）のビット線にそれ
ぞれ接続されるｍ個のセンスアンプと、 前記ビット線のｎ／ｍ本毎に少なくとも一本ずつ配置さ
れて前記共通ソース線を列方向に共通接続する第２の短
絡用配線とを有することを特徴とする不揮発性半導体メ
モリ。 - 【請求項９】 前記ワード線と平行に配設されたワード
線より低抵抗の第３の短絡用配線を更に備え、前記第３
の短絡用配線を前記配線短絡領域で前記ワード線に短絡
させたことを特徴とする請求項８記載の不揮発性半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000227670A JP2002043444A (ja) | 2000-07-27 | 2000-07-27 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000227670A JP2002043444A (ja) | 2000-07-27 | 2000-07-27 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043444A true JP2002043444A (ja) | 2002-02-08 |
Family
ID=18721082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000227670A Pending JP2002043444A (ja) | 2000-07-27 | 2000-07-27 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002043444A (ja) |
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- 2000-07-27 JP JP2000227670A patent/JP2002043444A/ja active Pending
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