JP2003257189A

JP2003257189A - 半導体記憶装置

Info

Publication number: JP2003257189A
Application number: JP2002056365A
Authority: JP
Inventors: Sakatoshi Saito; 栄俊斉藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-03-01
Filing date: 2002-03-01
Publication date: 2003-09-12
Also published as: US7046559B2; US20030218217A1; KR20030071644A; KR100491911B1

Abstract

(57)【要約】【課題】書き込み／消去動作と読み出し動作を同時実行
可能なフラッシュメモリにおいて、複数のバンクにわた
って選択された消去対象選択ブロックをブロック単位で
シリアルに選択してデータ消去を行う際、テスト時間の
短縮化を図る。【解決手段】同時実行機能を有するフラッシュメモリに
おいて、複数のバンクにわたって選択した消去対象選択
ブロックをブロック単位でシリアルにデータ消去を行う
際は、先に消去動作が終了した消去対象ブロックのデー
タの読み出しを、残りの全ての消去対象ブロックの消去
動作が終了するまで待つことなく行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にデータの
消去／再書き込み可能な不揮発性の半導体記憶装置（Ｅ
ＥＰＲＯＭ）に係り、特に複数個のバンクを有し、ある
バンクでデータの消去または書き込みを実行中に他のバ
ンクのデータを読み出しが可能な構成を有する半導体メ
モリに関するもので、書き込みまたは消去動作と読み出
し動作を同時実行可能な一括消去可能な半導体メモリ
（フラッシュメモリ）などに使用されるものである。

【０００２】

【従来の技術】最近のフラッシュメモリにおいては、シ
ステムに必要なメモリチップ数を削減するために、ある
メモリ領域でデータ読み出しを行いながら同時に別のメ
モリ領域でデータの書き込みまたは消去を行うことを可
能とした、RWW （Read While Write）型と呼ばれるメモ
リシステムが提案されている。

【０００３】本願出願人は、特願2000-127106により、
データ書き込みまたは消去データ動作と読み出し動作が
同時実行可能なフラッシュメモリを具体的に実現し得る
「半導体装置」を提案した。

【０００４】このような同時実行機能を有するフラッシ
ュメモリにおいて、メモリブロック単位のデータ消去を
行う際、各メモリブロックにそれぞれ対応して設けられ
ているブロック選択レジスタのうち、消去対象選択ブロ
ックに対応したブロック選択レジスタに消去フラグを保
持している。そして、バンクを構成する複数のメモリブ
ロックにそれぞれ対応するブロック選択レジスタの消去
フラグの論理和をとり、消去対象選択ブロックを含むバ
ンク単位のビジー信号を生成している。

【０００５】そして、複数の消去対象選択ブロックに対
してブロック単位でシリアルにデータ消去を行う際、各
消去対象選択ブロックに対応するブロック選択レジスタ
は、消去コマンドの入力時に各消去フラグをまとめて保
持（ラッチ）し、全ての消去対象選択ブロックの消去動
作が終了した後にラッチが解除される。

【０００６】したがって、複数のバンクにわたって選択
された消去対象選択ブロックに対してブロック単位でシ
リアルにデータ消去を行う場合には、先に消去動作が終
了した消去対象選択ブロックが属するバンクは、その消
去動作が終了したにも拘らず、残りのバンクの全ての消
去対象選択ブロックの消去動作が終了するまではデータ
の読み出しが不可能になっている。

【０００７】このことは、全ての消去対象選択ブロック
の消去動作が終了した後に各消去対象選択ブロックのセ
ルデータが正常に消去しているか否かを再び確認するよ
うなテスト工程を実施する場合に不都合がある。つま
り、先に消去動作が終了した消去対象ブロックのデータ
の読み出しが、残りの全ての消去対象ブロックの消去動
作が終了するまでの時間にわたって不可能になっている
状態は、テスト工程上の時間のロスとなり、テスト時間
が長引く。

【０００８】

【発明が解決しようとする課題】上記提案の半導体装置
においては、複数のバンクにわたって選択された消去対
象選択ブロックをブロック単位でシリアルに選択してデ
ータ消去を行う際、先に消去動作が終了した消去対象ブ
ロックのデータの読み出しが、残りの全ての消去対象ブ
ロックの消去動作が終了するまでの時間にわたって不可
能になるという問題があった。

【０００９】本発明は上記の事情に鑑みてなされたもの
で、複数のバンクにわたって選択された消去対象選択ブ
ロックをブロック単位でシリアルに選択してデータ消去
を行う際、先に消去動作が終了した消去対象ブロックの
データの読み出しを、残りの全ての消去対象ブロックの
消去動作が終了するまで待つことなく行うことが可能に
なり、テスト工程上の時間のロスを少なくし、テスト時
間の短縮化を図り得る半導体記憶装置を提供することを
目的とする。

【００１０】

【課題を解決するための手段】本発明の半導体記憶装置
は、電気的書き換え可能な不揮発性メモリセルを有し、
データ消去の単位となるメモリセルの範囲を１ブロック
とし、１乃至複数のブロックの集合を１バンクとして複
数のバンクが配列されたメモリセルアレイと、前記複数
のバンクのうちデータ書き込みまたは消去を行うために
任意数のバンクを選択するバンク選択手段と、前記バン
ク選択手段により選択されたバンク内の選択されたメモ
リセルにデータ書き込みを行うデータ書き込み手段と、
前記バンク選択手段により選択されたバンク内の選択さ
れたブロックのデータ消去を行うデータ消去手段と、前
記バンク選択手段により選択されたバンクに対する書き
込み／消去動作中に、前記バンク選択手段により選択さ
れていない他のバンク内のメモリセルに対してデータ読
み出しを行うデータ読み出し手段と、複数のバンクにわ
たって選択した消去対象選択ブロックをブロック単位で
シリアルにデータ消去を行う際、先に消去動作が終了し
た消去対象ブロックのデータの読み出しを、残りの全て
の消去対象ブロックの消去動作が終了するまで待つこと
なく行う自動マルチブロック消去機能とを備えたことを
特徴とする。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１２】＜第１の実施形態＞図１は、本発明が適用
される半導体記憶装置として、前記特願2000-127106に
記載された同時実行可能なフラッシュメモリのチップ構
成の一例を示す。

【００１３】図１において、メモリセルアレイ1 は、そ
れぞれn 個のブロックBO〜Bn−1 を配列してなるm 個の
コア0 〜m −1 により構成されている。各ブロックBO〜
Bn−1 は、データ消去の最小単位であり、それぞれ複数
のメモリセルが配列されている。メモリセルは、例えば
スタックト・ゲート構造の不揮発性メモリセルである。
コアは、1 乃至複数のブロックの集合として定義される
が、図の例ではn 個づつのブロックBO〜Bn−1 により構
成されており、バンクを形成している。

【００１４】各コアには、メモリセルを選択するための
行デコーダと列デコーダを含む行列デコーダ2 、アドレ
ス線や電源線を切り換えるアドレス線・電源線スイッチ
回路（アドレスSW）3 、ローカルデータ線4 、データ線
スイッチ回路（データ線SW）16が設けられている。

【００１５】メモリセルアレイ1 の全コアに対して共通
に、データ読み出し動作時にメモリセルを選択するため
の第１のアドレスバス線（リード用アドレスバス線）6a
と、データ書き込みまたは消去時のオート動作に必要な
第２のアドレスバス線（ライト／イレーズ用アドレスバ
ス線）6bが配設されている。

【００１６】また、全コアに対して共通に、データ読み
出し動作に用いられる第１のデータバス線（リード用デ
ータバス線）7aと、データ書き込みまたは消去動作に用
いられる第２のデータバス線（ライト／イレーズ用デー
タバス線）7bが配設される。

【００１７】これらのデータバス線7a，7bにそれぞれ対
応して、データ読み出し動作に用いられる第１のセンス
アンプ回路（リード用センスアンプ回路）11a と、デー
タ書き込みまたは消去時のべリフアイ読み出しに用いら
れる第２のセンスアンプ回路（べリフアイ用センスアン
プ回路）11b が設けられている。

【００１８】また、全コアに対して共通に、読み出し用
電源12a から読み出し用電源電位が供給される第１の電
源線（リード用電源線）8aが配設され、書き込みまたは
消去電源12b からデータ書き込みまたは消去用電源電位
が供給される第２の電源線（ライト／イレーズ用電源
線）8bが配設されている。リード用電源線8aにはデータ
読み出し時、電源VCC より昇圧された電圧が与えられ、
これがメモリセルのゲートに供給されて高速読み出しが
可能となっている。

【００１９】さらに、前記リード用アドレスバス線6aお
よびライト／イレーズ用アドレスバス線6bにアドレス信
号を供給するためのアドレスバッファ回路10と、外部と
のインターフエースをとるインターフエース回路14が設
けられている。

【００２０】即ち、このフラッシュメモリは、電気的書
き換え可能な不揮発性メモリセルを有し、データ消去の
単位となるメモリセルの範囲を1 ブロックとし、1 乃至
複数のブロックの集合を1 コアとして複数のコアが配列
されたメモリセルアレイと、前記複数のコアのうちデー
タ書き込みまたは消去を行うために任意個数のコアを選
択するコア選択手段と、前記コア選択手段により選択さ
れたコア内の選択されたメモリセルにデータ書き込みを
行うデータ書き込み手段と、前記コア選択手段により選
択されたコア内の選択されたブロックのデータ消去を行
うデータ消去手段と、前記コア選択手段により選択され
ていないコア内のメモリセルに対してデータ読み出しを
行うデータ読み出し手段とを具備することを特徴とす
る。

【００２１】次に、上記フラッシュメモリにおける動作
を簡単に説明する。

【００２２】外部から入力されるアドレス信号はインタ
ーフエース回路14内のアドレス入力回路を経てアドレス
バッファ回路10に供給される。このアドレスバッファ回
路10から、動作モードに応じて、アドレスバス線6a，6b
にそれぞれ読み出し用アドレス，書き込みまたは消去用
アドレスが供給される。各アドレスバス線6a，6bに供給
されたアドレスは、各コア毎に設けられたスイッチ回路
3 により選択的に各コアの行列デコーダ2 に転送され
る。また、電源線8a，8bもスイッチ回路3 により選択的
に切り換えられて各コアの行列デコーダ2 に供給され
る。

【００２３】各コアにおいて、ローカルデータ線4 は、
データ線スイッチ回路16により接続先が制御され、デー
タ読み出し時はリード用データバス線7aに接続され、デ
ータ書き込みまたは消去時はライト／イレーズ用データ
バス線7bに接続される。

【００２４】即ち、各コアの選択メモリセルのデータ
は、ローカルデータ線4 に読み出され、動作モードに応
じてデータ線スイッチ回路16によりデータバス線7aまた
は7bに転送され、それぞれリード用センスアンプ回路11
a 、べリフアイ用センスアンプ回路11b により検知増幅
される。

【００２５】べリフアイ用センスアンプ回路11b の読み
出し結果は、書き込み／消去制御回路15に送られ、ここ
で、書き込みまたは消去が十分であるか否か判定され、
不十分であれば再書き込みまたは再消去の制御が行われ
る。

【００２６】以上のように、データ読み出しと、データ
書き込みまたは消去を同時に実行しても、それぞれの動
作を独立のアドレスバス線、データバス線、センスアン
プ回路、電源回路により制御できることになる。

【００２７】次に、データ書き込みと読み出しを同時に
実行する場合の動作例として、コア0 に対してデータ書
き込みが行われ、他のコア内のセルデータを読み出す場
合の動作を具体的に説明する。

【００２８】チップ外部から、コア0 部の選択アドレス
信号が入力され、書き込みコマンドが入力されると、イ
ンターフエース回路14で書き込みコマンドが判定され、
書き込みフラグが立つ。このフラグにより、コア0 部の
スイッチ回路3 が制御され、ライト／イレーズ用アドレ
スバス線6bのアドレス信号がコア0 の行列デコーダ2に
入力され、ライト／イレーズ用電源12b の電源が供給さ
れる。また、データ線スイッチ回路16の制御により、べ
リフアイ用センスアンプ回路11b につながるライト／イ
レーズ用データバス線7bにコア0 部のデータ線4 が接続
される。

【００２９】このようにアドレスバス線、データバス
線、および電源線をセットすることにより、コア0 では
選択されたワード線に昇圧された書き込み電圧が印加さ
れ、ビット線には書き込みデータに応じて書き込み制御
回路15から高電圧、もしくは低電圧が印加される。これ
により、フローティングゲート型のMOS トランジスタ構
造のメモリセルである場合には、選択されたメモリセル
のフローティングゲートにホットエレクトロン注入がな
されてデータ書き込みが行われる。一回の書き込みが終
了すると、データが読み出されてべリフアイ用センスア
ンプ回路11b で検知される。そして、書き込み制御回路
15によりべリフアイ判定され、書き込み十分であれば動
作を終了し、書き込み不十分であればさらに追加書き込
みが行われる。

【００３０】以上のコア0 に対するデータ書き込みの
間、他の任意のコア、例えばコア1 でデータ読み出しを
行うことが可能である。即ち、読み出したいメモリセル
を含むコア1 では、外部から入力されたアドレスにより
リード用アドレスバス線6aのアドレス信号が行列デコー
ダ2 に供給され、リード用電源12a の電源出力が供給さ
れる。また、データ線4 はスイッチ回路16を介してリー
ド用データバス線7aに接続される。

【００３１】コア1 の選択メモリセルから読み出された
データは、リード線データバス線7aを介してリード用セ
ンスアンプ回路11a で検知増幅される。この読み出しデ
ータは、インターフエース回路14を介してチップ外部に
出力される。

【００３２】即ち、データ書き込みを行っているコア0
以外のコアであれば、コア2 でもコア3 でもコアm-1 で
も、任意に読み出すことが可能であるが、データ書き込
みを行っているコア0 のアドレスを入力してデータ読み
出しを実行することは禁止される。

【００３３】このように、データ書き込み中のコア0 に
対して読み出し要求があった場合には、選択されたコア
0 が書き込み動作中であることを示すビジー信号を出力
して、外部に知らせるようになっている。

【００３４】なお、データ書き込みもデータ読み出しも
なされない他のコアの行列デコーダ2 には、アドレス信
号は入力されず、データバス線も接続されない。

【００３５】一方、データ消去とデータ読み出しを同時
に実行する場合は、前記したデータ書き込みと読み出し
を同時に実行する場合の動作と基本的に同様である。い
ま、例えばコア0 の選択ブロックに対してデータ消去を
行い、他のコア内のセルデータを読み出す場合の動作に
ついて説明する。

【００３６】チップ外部から、コア0 内のブロックの選
択アドレス信号が入力され、消去コマンドが入力される
と、インターフエース回路14で消去コマンドが判定され
て消去フラグが立つ。このフラグにより、コア0 のスイ
ッチ回路3 が制御され、ライト／イレーズ用アドレスバ
ス線6bのアドレス信号がコア0 の行列デコーダ2 に入力
され、ライト／イレーズ用電源12b の消去用電源電位が
供給される。また、データ線スイッチ回路16の制御によ
り、べリフアイ用センスアンプ回路11b に連なるライト
／イレーズ用データバス線7bにコア0 部のデータ線4 が
接続される。

【００３７】このようにアドレスバス線、データバス線
および電源線をセットすることにより、選択されたコア
0 の選択ブロックのワード線は全て負電圧が印加され、
ビット線はオープン状態になり、ソース線は消去用の正
の高電圧が印加され、ブロック単位で消去される。

【００３８】一回のデータ消去が終了すると、データが
読み出されてべリフアイ用センスアンプ回路11b で検知
される。制御回路15では、消去が十分か否かの判定がな
され、十分であれば動作を終了し、NGであればさらに追
加消去が行われる。

【００３９】以上のコア0 に対するデータ消去の間、他
の任意のコアに対してデータ読み出し要求が入ると、そ
のコアでのデータ読み出しが行われる。

【００４０】なお、本例において、コアとは、前述のよ
うにデータ消去の単位となるブロックの集合であるが、
より具体的には、アドレス線、電源線およびデータ線を
共有する複数ブロックのかたまりであり、且つ、その中
の１つのブロックにアクセスしている時に他のブロック
ヘのアクセスが禁止される複数フロックの集合として定
義される。

【００４１】次に、図１の各部の具体構成を説明する。

【００４２】図２は、図１中の各コアにおけるアドレス
線スイッチ回路3 に含まれるアドレス線スイッチ回路部
の構成例を示す。

【００４３】このスイッチ回路3 は、二つの選択スイッ
チ群31a ，31b と、これらを選択駆動するコア選択回路
32a ，32b を有する。コア選択回路32a ，32b は、それ
ぞれ対応してイネーブル信号ENBa，ENBbにより活性化さ
れる。

【００４４】イネーブル信号ENBbは、後述するように書
き込みまたは消去コマンドが入力されたときに"H" とな
る書き込みまたは消去イネーブル信号であり、これをイ
ンバータ11で反転したイネーブル信号ENBaは、データ読
み出し時に"H" となる読み出しイネーブル信号である。

【００４５】一方のコア選択回路32b は、データ書き込
み時または消去時にイネーブル信号ENBb＝"H" により活
性化されるアンド(AND) ゲートG3により構成されてい
る。このAND ゲートG3には、ライト／イレーズ用アドレ
スバス線6bのコア選択用アドレス信号が入り、選択され
たコアについてコア選択信号SELb＝"H" を出力する。こ
のコア選択信号SELbの制御により、データ書き込み時ま
たは消去時に選択スイッチ群31b がオンになる。これに
より、ライト／イレーズ用アドレスバス線6bの書き込み
用または消去用のアドレス信号ADb が選択されたコアの
行列デコーダ2 に供給される。

【００４６】他方のコア選択回路32a は、読み出しイネ
ーブル信号ENBaにより活性化されるAND ゲートG1により
構成され、このAND ゲートG1にはリード用アドレスバス
線6aのコア選択アドレスが入る。イネーブル信号ENBb
が"H" の時、イネーブル信号ENBaは"L" であり、AND ゲ
ートG1の出力であるコア選択信号SELaは、そのコアがデ
ータ書き込みまたは消去として選択されている時に
は、"L" となる。この時、選択スイッチ群31a はオフを
保つ。コアがデータ読み出しとして選択された時、選択
信号SELa＝"H" となり、これにより選択スイッチ群31a
がオンし、リード用アドレスバス線6aの読み出し用アド
レス信号ADa が行列デコーダ2 に送られる。

【００４７】即ち、本例においては、一つのコアについ
て、書き込みまたは消去用のコア選択信号SELbと読み出
し用のコア選択信号SELaとは同時に"H" になること（グ
リッチ）が禁止されている。これにより、あるコアにつ
いて、データ書き込みまたは消去が行われる時には、同
じコアではデータ読み出しができないようになってい
る。

【００４８】コア選択回路32a 内には、AND ゲートG1と
同じ読み出し用のコア選択アドレス信号が入るもう一つ
のAND ゲートG2が設けられている。このAND ゲートG2
は、データ書き込みまたは消去中のコアに対して読み出
し要求が入った時に、そのコアがデータ書き込みまたは
消去中であることを知らせるデータポーリング信号発生
回路である。このAND ゲートG2には、書き込みまたは消
去イネーブル信号ENBbが活性化信号として入る。したが
って、このAND ゲートG2は、書き込みまたは消去を行っ
ているコアに対して読み出し要求が入った場合に、コア
選択信号SELa＝"L" を保持しながら、データポーリング
信号POL ＝"H" を出力する。

【００４９】前記二つのコア選択信号SELa，SELbが共
に"L" の時は、そのコアが非選択であることを示す。こ
れは、ノア(NOR) ゲートG4により検知され、非選択コア
のアドレス線を非活性にする信号DISABLE を出す。

【００５０】図４は、図２中の非選択コア内のアドレス
信号線等を信号DISABLE により強制的に接地するための
回路部の一例を示している。

【００５１】図示のように、各コア内にアドレス信号線
およびデータ線4 を接地する短絡用トランジスタ383 を
設ける。この短絡用トランジスタ383 は、NOR ゲートG4
により制御される。コアが非選択のとき、DISABLE ＝"
H" となり、短絡用トランジスタ383 はオンになり、そ
のコア内の全アドレス線およびデータ線の電荷が放電さ
れる。

【００５２】以上の動作により、非選択コアでアドレス
線およびデータ線がフローティングになることが防止さ
れる。この結果、静電ノイズ等による誤動作や各部ゲー
ト絶縁膜の破壊、データ破壊等が防止される。

【００５３】なお、図２で示したアドレス線スイッチ回
路は、二つのコア選択信号SELa，SELbが共に"L" の時
は、アドレス線スイッチ群31a ，31b 共にオフし、リー
ド用アドレスバス線6aとライト／イレーズ用アドレスバ
ス線6bに非選択コアの無用な配線容量が接続されない方
式を用いたが、アドレス線スイッチ群31a ，31b を各対
応してイネーブル信号ENBa，ENBbで制御する方式を採用
することもでき、その一例を図３に示す。

【００５４】図３は、図１中の各コアにおけるアドレス
線スイッチ回路3 に含まれるアドレス線スイッチ回路部
の構成の他の例を示す。

【００５５】このアドレス線スイッチ回路は、対応する
コア内で書き込みまたは消去が実行される時には、アド
レス線スイッチ群31b がオンし、ライト／イレーズ用ア
ドレスバス線6bの書き込みまたは消去用アドレス信号AD
b が行列デコーダ2 に供給される。これに対して、対応
するコア内で書き込みまたは消去が実行されない時は、
常にアドレス線スイッチ群31a がオンし、リード用アド
レスバス線6aの読み出し用アドレス信号ADa が行列デコ
ーダ2 に供給される。非選択コアでは、デイセーブル信
号DISABLE が"H" になり、行列デコーダ2 が全非選択と
なり、データ線も放電される。

【００５６】この方式では、データ読み出し時にアドレ
ス線スイッチ群31a をオンする必要がなく、スイッチン
グ時間を省略することができ、データ読み出しの高速化
を図ることができる。

【００５７】図５は、図１中の隣接するコア1 ，ｉ＋1
に着目して、それらのローカルデータ線4 と、リード用
データバス線7aおよびライト／イレーズ用データバス線
7bとの間の接続切り換えを行うデータ線スイッチ回路16
の構成例を示している。

【００５８】NMOSトランジスタQ3のグループが前述のコ
ア選択回路32a の出力であるコア選択信号SELaにより制
御されて、ローカルデータ線4 とリード用データバス線
7aの接続，非接続を切り換える。NMOSトランジスタQ4の
グループが前述のコア選択回路32b の出力であるコア選
択信号SELbにより制御されて、ローカルデータ線4 とラ
イト／イレーズ用データバス線7bとの接続，非接続を切
り換える。

【００５９】即ち、あるコアがデータ書き込みまたは消
去のモードの時、そのコアではコア選択信号SELb（ｉ）
が"H" であり、これによりトランジスタQ4がオンして、
ローカルデータ線4 はライト／イレーズ用データバス線
7bに接続される。逆に、あるコアがデータ読み出しモー
ドの時、そのコアではコア選択信号SELa（ｉ）が"H"で
あり、これによりトランジスタQ3がオンして、ローカル
データ線4 はリード用データバス線7bに接続される。

【００６０】図６は、図１の各コアにおけるアドレス線
スイッチ回路3 に含まれる電源線スイッチ回路部41の構
成を示している。ここでは、図２では図示を省略したイ
ネーブル信号ENBa，ENBbの発生経路を示している。

【００６１】この電源線スイッチ回路部41は、図２に示
したスイッチ回路3 内のコア選択回路32b により選択的
に活性化されるレベルシフタ402a，402bと、これらのレ
ベルシフタ402a，402bの出力によりそれぞれ制御される
トランスファゲート403a，403bを有する。トランスファ
ゲート403a，403bはそれぞれリード用電源線8a，ライト
／イレーズ用電源線8bを行列デコーダ2 に選択的に接続
するものである。

【００６２】例えば、コア選択回路32b の出力であるコ
ア選択信号SELbが"H" の時、即ち、そのコアがデータ書
き込みまたは消去モードの時、レベルシフタ402bが活性
化される。これにより、レベルシフタ402bから得られる
電圧レベルがシフトされた制御信号によりトランスファ
ゲート403bがオンし、ライト／イレーズ用電源線8bの書
き込みまたは消去用電源電位（例えば昇圧された電位VS
W ）が行列デコーダ2に供給される。

【００６３】コアが読み出しモードの時は、コア選択信
号SELbは"L" であり、この時、レベルシフタ402aが活性
化され、トランスファゲート403aがオンする。これによ
り、リード用電源線8aのリード用電源電位Vddrがトラン
スファゲート403aを介して行列デコーダ2 に供給され
る。

【００６４】インターフエース回路14においてコマンド
をデコードして得られるデータ書き込み信号WRITE また
は消去信号ERASE は、各コア毎に用意されたコアブロッ
クレジスタ42に、コア内のどのブロックが書き込みまた
は消去として選択されたかを示す情報として保持され
る。このコアブロックレジスタ42の情報に基づいて、コ
アビジー出力回路43が、そのコアが書き込みまたは消去
モードにあることを示すビジー出力として、イネーブル
信号ENBb＝"H" を出すことになる。これらのコアブロッ
クレジスタ42およびコアビジー出力回路43の詳細は後述
する。

【００６５】図７は、図１中のアドレスバッファ10の構
成例を示している。

【００６６】アドレスバッファ10は、第１のバッファ段
501 、第２のバッファ段502 および第3 のバッファ段50
3 ，504 の3 段構成となっている。第１のバッファ段50
1 は、チップ外部から供給されるアドレス信号のノイズ
低減や内部保護の機能を持つ。第２のバッファ段502 で
は、供給されるアドレス信号をそのままスルーして第3
のバッファ段503 に供給すると共に、ラッチ回路505 に
供給する。

【００６７】データ読み出しモードの時は、第２のバッ
ファ段502 をスルーしたアドレス信号が、第3 のバッフ
ァ段503 において相補信号に変換されてリード用アドレ
スバス線6aに供給される。データ書き込みの時は、アド
レス信号は動作終了までラッチ回路505 に保持され、そ
のアドレス信号が第3 のバッファ段504 に供給されて相
補信号に変換されてライト／イレーズ用アドレスバス線
6bに供給される。

【００６８】第２のバッファ段502 におけるカウンタ回
路506 は、データ消去モードにおいて、べリフアイ動作
の際にアドレスをインクリメントするためのものであ
る。即ち、消去べリフアイにおいては、カウンタ回路50
6 により順次更新されるアドレス信号がバッファ段504
を介してライト／イレーズ用アドレスバス線6bに供給さ
れることになる。

【００６９】図８は、図６中のコアブロックレジスタ42
とコアビジー出力回路43の構成例を示している。

【００７０】コアフロックレジスタ42は、各コア毎に、
コア内のブロック数n に等しい数のレジスタRO〜Rn−1
を有する。データ書き込み信号WRITE または消去信号ER
ASEが入ると、選択されたコアの選択されたブロックに
対応するレジスタにフラグ"H" が動作終了まで保持され
る。コアピジー出力回路43は、コアレジスタブロック42
の各レジスタの出力の論理和をとるオア(OR)ゲート431
を有する。あるコアについて、書き込みまたは消去のブ
ロックが一つでも選択されると、コアビジー出力回路43
ではORゲート431 がコアビジー出力（即ち、書き込みま
たは消去イネーブル信号）ENBb＝"H" を出す。書き込み
または消去の選択がなされていないコアにおいては、EN
Bb＝"L" であり、これは読み出しイネーブルであること
を示す。

【００７１】図９は、図１中のコア内の具体的な構成例
を示す。

【００７２】図１０は、図９中のブロック内の具体的な
構成例を示す。

【００７３】図９中の各ブロックBO〜Bn−1 は、図１０
に示すように、複数本づつのビット線BLとワード線WLが
交差して配設され、それらの交差部にメモリセルMCが配
置される。各ブロックBO〜Bn−1 は、ビット線BLとワー
ド線WLが連続して配設されており、一括消去の単位とな
る。これらのブロックBO〜Bn−1 の配列の端部にワード
線を選択するメイン行デコーダ701 が配置され、各ブロ
ックの問にブロック選択を行う行サブデコーダ702 が配
置される。列デコーダは、各ブロックBO〜Bn−1のビッ
ト線端部に配置されてビット線選択を行うカラムゲート
704 と列ブリデコーダ703 とから構成されている。

【００７４】図１１は、図１中のリード用センスアンプ
回路11a およびべリフアイ用センスアンプ回路11b と外
部人出力パッドの間に配置される入出力回路部の構成例
を示す。

【００７５】ORゲート901 ，902 は、図２で説明した各
コアのコア選択回路32a が出力するデータポーリング信
号POLi（1 ＝0 〜m −1 ）を順次足し算して出力するた
めのデータポーリング出力回路を構成している。

【００７６】出力切り換え回路904 は、リード用センス
アンプ回路11a の読み出し出力と、データポーリング信
号とを切り換えて出力バッファ906 に転送する。

【００７７】データ比較回路905 は、データ書き込みま
たは消去時にべリフアイ用センスアンプ回路11b により
べリフアイ読み出しされた出力データを判定する。書き
込みの場合であれば、入力バッファ907 から供給される
書き込みデータとべリフアイ読み出しデータを比較する
ことになる。判定結果がNGであれば、その判定結果はラ
イト／イレーズ制御回路15に送られ、再書き込みの制御
がなされる。消去の時も同様に、べリフアイ結果がNGで
あればライト／イレーズ制御回路15に送られ、再消去が
なされる。

【００７８】次に、上記構成のフラッシュメモリにおけ
るデータ書き込み動作とデータ読み出し動作の同時実行
の詳細、具体的にはあるコアについてデータ書き込み中
に他のコアでのデータ読み出しを行う場合の動作を説明
する。

【００７９】チップに対して書き込みコマンドが入力さ
れると、インターフエース回路14から書き込みフラグWR
ITE が出力される。この内部信号を受けて、アドレスバ
ッファ10では、書き込みを行うメモリセルのアドレス信
号が書き込み終了までラッチされ、同時にライト／イレ
ーズ用アドレスバス線6bにラッチしたアドレスデータが
出力される。同時に書き込み対象となったセルを含むブ
ロックの情報がコアブロックレジスタ42の対応するレジ
スタにビジー情報"H" として書き込まれる。

【００８０】こうして選択されたコア（例えばコアA ）
では、コアビジー出力回路43がコアビジー出力"H" （イ
ネーブル信号ENBb＝"H" ）を出力する。これにより、コ
アAのコア選択信号SELbが"H" となり、コアA への読み
出し要求は禁止される。

【００８１】また、イネーブル信号ENBbとコア選択信号
SELbとにより、ライト／イレーズ用アドレスバス線6b上
の書き込み用アドレス信号が選択されたコアA のデコー
ダ2に入力され、同時に各デコーダ2 の電源にはライト
／イレーズ用電源線8bの電源電位が供給され、コアA の
データ線4 にライト／イレーズ用データバス線7bが接続
される。これにより、選択されたコアA の選択されたメ
モリセルでのデータ書き込みが実行される。

【００８２】書き込みモードでは、I/O パッドから入力
され、データ入力バッファ907 を介してデータ比較回路
905 にラッチされた書き込みデータに対応して、書き込
み負荷回路が制御される。その間に、コアA 以外の例え
ばコアB のメモリセルに対してデータ読み出し要求が入
ると、コアB では、コアピジー出力即ちイネーブル信号
ENBbが"L" 、コア選択信号SELbが"L" であるので、デー
タ読み出しが実行される。

【００８３】即ち、リード用アドレスバス線6aのアドレ
ス信号がコアB の行列デコーダ2 に供給され、同時にそ
の行列デコーダ2 にはリード用電源電位が供給される。
選択されたメモリセルのデータは、データ線4 に読み出
され、これがリード用データバス線7aを介してリード用
センスアンプ回路11a に転送されて検知増幅される。

【００８４】読み出しアドレスとして、書き込み実行中
のコアA 内のアドレスが入力されると、コアA ではイネ
ーブル信号ENBbが"H" であるので、コアA でのデータポ
ーリング信号POL が"H" となる。このデータポーリング
信号は、出力切り換え回路904 により外部に出力され
る。

【００８５】データ読み出し動作は、書き込み実行中の
コアA 以外のメモリセルのデータに関してはどこでも実
行可能となり、バンクエリアの制限はなくなる。

【００８６】次に、前記構成のフラッシュメモリにおけ
るデータ消去動作の実行中にデータ読み出し動作を行う
場合の動作について説明する。

【００８７】データ消去コマンド命令が入力されると、
インターフエース回路14から消去フラグERASE が出力さ
れる。これにより、消去対象のブロックレジスタにビジ
ー情報び"H" が書き込まれる。これと同時に、アドレス
バッファ10ではカウンタ回路506 が動作し、全フロック
レジスタを順番にサーチする。そして、ビジー情報"H"
が書き込まれているブロックを含むコアA のアドレスと
一致すると、コア選択信号SELbが"H" となり、書き込み
の場合と同様にコアA のデコーダ回路に、ライト／イレ
ーズ電源線8bの消去用電源が供給され、ライト／イレー
ズ用アドレスバス線6bのアドレスが供給され、ローカル
データ線がライト／イレーズ用データバス線7bに接続さ
れる。これにより、対象ブロックに消去電圧が印加され
る。この後、対象ブロックのメモリセルは、カウンタ回
路506 によりインクリメントされて順次べリフアイが実
行される。

【００８８】以上の消去実行中の読み出し動作は、前述
の書き込み実行中の場合と同様である。

【００８９】＜第１の実施形態＞本発明の第１の実施形
態に係るフラッシュメモリは、図１に示した同時実行可
能なフラッシュメモリと比べて、基本的なシステム構成
は同じであるが、次の点が異なる。

【００９０】即ち、複数のバンクにわたって選択された
消去対象選択ブロックをブロック単位でシリアルに選択
してデータ消去を行う際、選択ブロックのデータ消去が
正常に終了し、次のブロックを選択するアドレスへ進め
る前に、選択ブロックに対応するブロック選択レジスタ
へのリセット信号の入力を許可するように構成されてい
る。

【００９１】図１２は、本発明の第１の実施形態に係る
フラッシュメモリにおいて各バンク内の複数のブロック
にそれぞれ対応して設けられているブロック選択レジス
タおよびそれをセット／リセットするためのセット信号
／リセット信号の入力の許可／禁止を制御する回路の一
例を示している。

【００９２】図１２において、各バンク内の複数のブロ
ックにそれぞれ対応して設けられているブロック選択レ
ジスタR0〜Rnをセットするためのセット信号の入力系に
おいて、セット信号は二入力の第１のアンドゲート111
の第１の入力となる。そして、上記アンドゲート111 の
第２の入力（セット信号の入力の許可／禁止制御信号）
として、各ブロックにそれぞれ対応して設けられている
ブロックデコーダ113のデコード出力信号が入力する。

【００９３】上記と同様に、ブロック選択レジスタR0〜
Rnをリセットするためのリセット信号の入力系において
も、リセット信号は二入力の第２のアンドゲート112 の
第１の入力となる。上記アンドゲート112 の第２の入力
（リセット信号の入力の許可／禁止制御信号）として、
各ブロックにそれぞれ対応して設けられている前記ブロ
ックデコーダ113 のデコード出力信号が入力する。

【００９４】各ブロック選択レジスタR0〜Rnは、対応す
るブロックに対するデータ消去命令（またはデータ書き
込み）が入力された時にデータ消去動作（またはデータ
書き込み動作）の間、データ消去フラグ（またはデータ
書き込みフラグ）を保持するものであり、前述した図６
中の42に相当する。

【００９５】各ブロック選択レジスタR0〜Rnの出力はオ
ア回路（前述した図８中の431 に相当する）により論理
和がとられ、対応するバンクのスイッチ回路SWを制御す
るビジー信号となる。

【００９６】そして、第１の実施形態に係るフラッシュ
メモリにおいては、複数のバンクにわたって選択した複
数の消去対象選択ブロックに対してブロック単位でシリ
アルにデータ消去を行う際、例えば図１３乃至図１６に
示すようなフローで処理を行う自動マルチブロック消去
機能を備えている。

【００９７】図１３は、本発明の第１の実施形態に係る
フラッシュメモリにおいて、複数のメモリブロックに対
してブロック単位でシリアルにデータ消去を行う際の全
体的な処理の流れの一例を概略的に示すメインフローチ
ャートである。

【００９８】図１４は、図１３中のサブ処理(Pre Progr
am) の流れの一例を概略的に示すサブフローチャートで
ある。

【００９９】図１５は、図１３中のサブ処理(Erase) の
流れの一例を概略的に示すサブフローチャートである。

【０１００】図１６は、図１３中のサブ処理(Weak Prog
ram)の流れの一例を概略的に示すサブフローチャートで
ある。

【０１０１】図１３に示すようにメイン処理が開始(STa
rt) すると、まず、初期設定(Initial set) を行った
後、消去選択(Select)ブロックか否かを判定する。選択
ブロックである（判定結果がyes ）の場合には、図１４
に示すようなサブ処理(Pre Program) を実行し、その結
果(Error="H") をチェックする。次に、図１５に示すよ
うなサブ処理(Erase) を実行し、その結果(Error="H")
をチェックする。次に、過消去ベリファイ判定(Over Er
ase Verify OK)を行った後、図１６に示すようなサブ処
理(Weak Program)を実行し、その結果(Error="H") をチ
ェックする。次に、消去ベリファイ判定(Erase Verify
OK) を行った後、選択ブロックの選択ブロックレジスタ
に対してリセット(Block Reg. Reset)を行う。このよう
な動作を最後の選択ブロックまで順に行った後、読み出
し動作可能状態(Read Setup)になり、メイン処理が終了
する。

【０１０２】即ち、上記構成のフラッシュメモリによれ
ば、図１に示したフラッシュメモリと基本的なシステム
構成は同じであるので、バンク内の全ての選択ブロック
のデータ消去動作が終了した時点で当該バンクのデータ
読み出し動作が可能になるので、このバンクのデータ読
み出し動作と次に選択されるバンクのデータ消去動作と
を同時に実行することが可能になる。

【０１０３】そして、複数のバンクにわたって選択され
た消去対象選択ブロックをブロック単位でシリアルに選
択してデータ消去を行う際、選択ブロックのデータ消去
が正常に終了し、次のブロックを選択するアドレスへ進
める前に、選択ブロックに対応する選択レジスタへのリ
セット信号の入力を許可するように制御することが可能
になる。この場合、リセット信号が発生するタイミング
を選択ブロックの例えば最終アドレスを指定した時に設
定すればよい。

【０１０４】したがって、この際、先に消去動作が終了
した消去対象ブロックのデータの読み出しを、残りの全
ての消去対象ブロックの消去動作が終了するまで待つこ
となく行うことが可能になる。

【０１０５】これにより、あるバンクの消去対象ブロッ
クの消去動作が終了した後に各消去対象ブロックのセル
データが正常に消去しているか否かを再び確認するよう
なテスト工程を実施する場合に、データ消去とデータ読
み出しを各バンク単位で並列処理できるので、テスト工
程上の時間のロスを少なくし、テスト時間の短縮化を図
ることが可能になる。

【０１０６】また、上記実施形態を、単なるブロック消
去時のテストシーケンスだけでなく、選択ブロック内の
全てのセルに書き込むテストシーケンスや、選択ブロッ
ク内の全てのセルに対して特定パターンを自動書き込み
／消去するテストシーケンスや、書き込み回数をある一
定の回数で制限し、ＮＧの場合でも強制的にアドレスを
先に進めるテストシーケンスなどと組み合わせれば、テ
スト時間のさらなる短縮効果を期待することが可能にな
る。

【０１０７】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、複数のバンクにわたって選択された消去対象
選択ブロックをブロック単位でシリアルに選択してデー
タ消去を行う際、先に消去動作が終了した消去対象ブロ
ックのデータの読み出しを、残りの全ての消去対象ブロ
ックの消去動作が終了するまで待つことなく行うことが
可能になり、テスト工程上の時間のロスを少なくし、テ
スト時間の短縮化を図ることができる。

【図面の簡単な説明】

【図１】本発明が適用される半導体記憶装置として、特
願2000-127106 号に記載された同時実行可能なフラッシ
ュメモリのチップ構成の一例を示すブロック図。

【図２】図１中の各コアにおけるアドレス線スイッチ回
路に含まれるアドレス線スイッチ回路部の構成の一例を
示す回路図。

【図３】図１中の各コアにおけるアドレス線スイッチ回
路に含まれるアドレス線スイッチ回路部の構成の他の例
を示す回路図。

【図４】図２、図３中の非選択コア内のアドレス信号線
等を信号DISABLE により強制的に接地するための回路部
の一例を示す回路図。

【図５】図１中の隣接するコア1 ，ｉ＋1 に着目してデ
ータ線スイッチ回路の構成例を示す回路図。

【図６】図１中の各コアにおけるアドレス線スイッチ回
路に含まれる電源線スイッチ回路部の構成例を示す回路
図。

【図７】図１中のアドレスバッファの構成例を示すブロ
ック図。

【図８】図５中のコアブロックレジスタとコアヒジー出
力回路の構成例を示す回路図。

【図９】図１中のコア内の具体的な構成例を示すブロッ
ク図。

【図１０】図９中のブロック内の具体的な構成例を示す
回路図。

【図１１】図１中のリード用センスアンプ回路およびべ
リフアイ用センスアンプ回路と外部人出力パッドの間に
配置される入出力回路部の構成例を示す回路図。

【図１２】本発明の第１の実施形態に係るフラッシュメ
モリにおいて各バンク内の複数のブロックにそれぞれ対
応して設けられているブロック選択レジスタおよびそれ
をセット／リセットするためのセット信号／リセット信
号の入力の許可／禁止を制御する回路の一例を示す回路
図。

【図１３】本発明の第１の実施形態に係るフラッシュメ
モリにおいて、複数のメモリブロックに対してブロック
単位でシリアルにデータ消去を行う際の全体的な処理の
流れの一例を概略的に示すメインフローチャート。

【図１４】図１３中のサブ処理の流れの一例を概略的に
示すサブフローチャート。

【図１５】図１３中のサブ処理の流れの一例を概略的に
示すサブフローチャート。

【図１６】図１３中のサブ処理の流れの一例を概略的に
示すサブフローチャート。

【符号の説明】

1 …メモリセルアレイ、 2 …行列デコーダ、 3 …アドレス線・電源線スイッチ、 4 …ローカルデータ線、 16…データ線スイッチ、 6a…第１のアドレスバス線（リード用アドレスバス
線）、 6b…第２のアドレスバス線（ライト／イレーズ用アドレ
スバス線）、 7a…第１のデータバス線（リード用データバス線）、 7b…第２のデータバス線（ライト／イレーズ用データバ
ス線）、 8a…第１の電源線（リード用電源線）、 8b…第２の電源線（ライト／イレーズ用電源線）、 43…コアビジー出力回路。

Claims

【特許請求の範囲】

【請求項１】電気的書き換え可能な不揮発性メモリセ
ルを有し、データ消去の単位となるメモリセルの範囲を
１ブロックとし、１乃至複数のブロックの集合を１バン
クとして複数のバンクが配列されたメモリセルアレイ
と、前記複数のバンクのうちデータ書き込みまたは消去を行
うために任意数のバンクを選択するバンク選択手段と、前記バンク選択手段により選択されたバンク内の選択さ
れたメモリセルにデータ書き込みを行うデータ書き込み
手段と、前記バンク選択手段により選択されたバンク内の選択さ
れたブロックのデータ消去をブロック単位で行うデータ
消去手段と、前記バンク選択手段により選択されたバンクに対する書
き込み／消去動作中に、前記バンク選択手段により選択
されていない他のバンク内のメモリセルに対してデータ
読み出しを行うデータ読み出し手段と、複数の消去対象選択ブロックをブロック単位でシリアル
にデータ消去を行う際、先に消去動作が終了した消去対
象ブロックに対応するブロック選択レジスタにセットさ
れている消去フラグを次の消去対象ブロックの消去動作
に移る前にリセットする自動マルチブロック消去機能と
を備えたことを特徴とする半導体記憶装置。
【請求項２】前記自動マルチブロック消去機能は、複
数のバンクにわたって選択した消去対象選択ブロックを
ブロック単位でシリアルにデータ消去を行う際、先に消
去動作が終了した消去対象ブロックのデータの読み出し
を、残りの全ての消去対象ブロックの消去動作が終了す
るまで待つことなく行うことを特徴とする請求項１記載
の半導体記憶装置。
【請求項３】前記バンク内の各ブロックに対応して設
けられ、ブロック選択信号をデコードしてブロック選択
信号を出力するブロックデコーダと、前記バンク内の各ブロックに対応して設けられたブロッ
ク選択レジスタと、前記各ブロック選択レジスタに対応して設けられ、対応
するブロックを消去選択する場合に対応するブロック選
択レジスタに消去フラグをセットするセット回路と、前記各ブロック選択レジスタに対応して設けられ、前記
自動マルチブロック消去機能の実行に際して先に消去動
作が終了した消去対象ブロックに対応するブロック選択
レジスタにセットされている消去フラグを、次の消去対
象ブロックの消去動作に移る前にリセットするリセット
回路と、前記バンク内の複数のブロック選択レジスタの各出力信
号の論理和をとる論理回路と、前記論理回路の出力信号を受け、対応するバンクのデー
タ書き込みまたは消去／データ読み出しを制御する制御
回路とを具備することを特徴とする請求項２記載の半導
体記憶装置。
【請求項４】前記セット回路は、対応する前記ブロックデコーダから出力するブロック選
択信号と消去対象ブロック選択時に供給されるセット信
号との論理積をとり、論理積出力により対応する前記ブ
ロック選択レジスタをセットする第１の論理回路からな
り、前記リセット回路は、対応する前記ブロックデコーダから出力するブロック選
択信号と消去動作が終了した消去対象ブロックから次の
消去対象ブロックの消去動作に移る前に供給されるリセ
ット信号との論理積をとり、論理積出力により対応する
前記ブロック選択レジスタをリセットする第２の論理回
路からなることを特徴とする請求項３記載の半導体記憶
装置。
【請求項５】前記リセット信号は、消去動作が終了し
た消去対象ブロックの最終アドレス選択時に供給される
ことを特徴とする請求項４記載半導体記憶装置。