KR100801393B1 - 초기 동작 및 기능을 설정하기 위한 설정 정보를 기억하는기억부를 구비한 반도체 기억 장치 - Google Patents
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- 복수의 메모리 셀을 포함하는 제1 메모리 셀 어레이와,어드레스에 기초하여 상기 제1 메모리 셀 어레이로부터 상기 메모리 셀을 선택하는 제1 디코더와,상기 제1 디코더에 의해 선택된 상기 메모리 셀로부터 데이터를 판독하는 제1 센스 앰프와,상기 제1 메모리 셀 어레이에 기입 및 소거 전압, 판독 전압 중 어느 하나를 공급할지의 여부를 절환하는 제1 스위치 회로―상기 제1 스위치 회로는, 상기 제1 디코더에 기입용 및 소거용의 어드레스, 판독용의 어드레스 중 어느 하나를 공급할지의 여부를 절환하고, 상기 제1 스위치 회로는, 상기 제1 메모리 셀 어레이 내의 비트선에 접속된 데이터선과 상기 제1 센스 앰프를 접속할지의 여부를 절환함―와,복수의 워드선과 복수의 비트선을 갖고, 상기 워드선과 상기 비트선의 교점에 행렬 형상으로 배열된 복수의 메모리 셀로 구성된 복수의 제2 메모리 셀 어레이―상기 복수의 제2 메모리 셀 어레이는, 전원 투입 시에 초기 동작 및 기능을 설정하기 위한 설정 정보를 기억함―와,상기 전원 투입 시에 출력되는 소정 신호에 기초하여, 상기 복수의 제2 메모리 셀 어레이로부터 상기 메모리 셀을 선택하는 복수의 제2 디코더와,상기 복수의 제2 디코더에 의해 선택된 상기 메모리 셀로부터 상기 설정 정 보를 판독하는 제2 센스 앰프와,상기 복수의 제2 메모리 셀 어레이 중 어느 하나에 기입 및 소거 전압, 판독 전압 중 어느 하나를 공급할지의 여부를 절환하는 제2 스위치 회로―상기 제2 스위치 회로는, 상기 복수의 제2 디코더 중 어느 하나에 기입 및 소거용의 어드레스, 판독용의 어드레스 중 어느 하나를 공급할지의 여부를 절환하고, 상기 제2 스위치 회로는, 상기 복수의 제2 메모리 셀 어레이 중 어느 하나의 상기 제2 메모리 셀 어레이 내의 비트선에 접속된 데이터선과 상기 제2 센스 앰프를 접속할지의 여부를 절환함―와,상기 제2 센스 앰프에서 판독한 상기 설정 정보를 기억하는 래치 회로와,상기 래치 회로에 기억된 상기 설정 정보에 따라, 상기 초기 동작 및 기능을 설정하는 제어 회로를 구비하는 반도체 기억 장치.
- 제1항에 있어서,상기 제1 메모리 셀 어레이는 용장 메모리 셀을 갖고,소거 동작시에, 상기 제1 메모리 셀 어레이 내의 메모리 셀에 불량의 메모리 셀이 발생하였을 때, 상기 불량의 메모리 셀을 상기 용장 메모리 셀로 치환함과 함께, 상기 불량의 메모리 셀을 상기 용장 메모리 셀로 치환한 것을 나타내는 리던던시 정보를, 상기 복수의 제2 메모리 셀 어레이에 상기 설정 정보의 일부로서 기입하는 반도체 기억 장치.
- 제1항에 있어서,상기 복수의 제2 메모리 셀 어레이 내의 메모리 셀에 기입 또는 소거를 행하고 있을 때, 동시에 상기 제1 메모리 셀 어레이 내의 메모리 셀로부터 판독을 행하는 반도체 기억 장치.
- 제1항에 있어서,상기 제2 센스 앰프는, 시리얼로 복수회 판독함으로써 상기 복수의 제2 메모리 셀 어레이로부터 상기 설정 정보를 판독하고, 상기 설정 정보를 상기 래치 회로 에 출력하는 반도체 기억 장치.
- 제1항에 있어서,상기 제2 스위치 회로는, 상기 복수의 제2 디코더와 상기 제2 센스 앰프 사이에 배치되어 있는 반도체 기억 장치.
- 제1항에 있어서,상기 복수의 제2 메모리 셀 어레이에 기억되는 상기 설정 정보는, 불량 메모리 셀을 용장 메모리 셀로 치환하기 위한 리던던시 정보, 및 데이터를 보호하기 위한 프로텍트 정보를 포함하는 반도체 기억 장치.
- 제1항에 있어서,상기 제1 센스 앰프는, 판독용의 센스 앰프와, 베리파이용의 센스 앰프를 포함하는 반도체 기억 장치.
- 제1항에 있어서,상기 반도체 기억 장치는 NOR형 플래시 메모리를 포함하는 반도체 기억 장치.
- 복수의 메모리 셀을 포함하는 제1 메모리 셀 어레이와,어드레스에 기초하여 상기 제1 메모리 셀 어레이로부터 상기 메모리 셀을 선택하는 제1 디코더와,복수의 메모리 셀을 포함하는 제2 메모리 셀 어레이와,어드레스에 기초하여 상기 제2 메모리 셀 어레이로부터 상기 메모리 셀을 선택하는 제2 디코더와,복수의 워드선과 복수의 비트선을 갖고, 상기 워드선과 상기 비트선의 교점에 행렬 형상으로 배열된 복수의 메모리 셀로 구성된 복수의 제3 메모리 셀 어레이―상기 복수의 제3 메모리 셀 어레이는, 전원 투입 시에 초기 동작 및 기능을 설정하기 위한 설정 정보를 기억함―와,상기 전원 투입 시에 출력되는 소정 신호에 기초하여, 상기 복수의 제3 메모리 셀 어레이로부터 상기 메모리 셀을 선택하는 복수의 제3 디코더와,상기 제1 및 제2 디코더 중 적어도 어느 한쪽에 의해 선택된 상기 메모리 셀로부터 데이터를 판독하고, 상기 복수의 제3 디코더에 의해 선택된 상기 메모리 셀로부터 상기 설정 정보를 판독하는 센스 앰프와,상기 제1 메모리 셀 어레이에 기입 및 소거 전압, 판독 전압 중 어느 하나를 공급할지의 여부를 절환하는 제1 스위치 회로―상기 제1 스위치 회로는, 상기 제1 디코더에 기입용 및 소거용의 어드레스, 판독용의 어드레스 중 어느 하나를 공급할지의 여부를 절환하고, 상기 제1 스위치 회로는, 상기 제1 메모리 셀 어레이 내의 비트선에 접속된 데이터선과 상기 센스 앰프를 접속할지의 여부를 절환함―와,상기 제2 및 복수의 제3 메모리 셀 어레이 중 어느 한쪽에 기입 및 소거 전압, 판독 전압 중 어느 하나를 공급할지의 여부를 절환하는 제2 스위치 회로―상기 제2 스위치 회로는, 상기 제2 및 복수의 제3 디코더 중 어느 한쪽에 기입 및 소거용의 어드레스, 판독용의 어드레스 중 어느 하나를 공급할지의 여부를 절환하고, 상기 제2 스위치 회로는, 상기 제2 및 복수의 제3 메모리 셀 어레이 중 어느 하나의 메모리 셀 어레이 내의 비트선에 접속된 데이터선과 상기 센스 앰프를 접속할지의 여부를 절환함―와,상기 센스 앰프에서 상기 복수의 제3 메모리 셀 어레이로부터 판독한 상기 설정 정보를 기억하는 래치 회로와,상기 래치 회로에 기억된 상기 설정 정보에 따라, 상기 초기 동작 및 기능을 설정하는 제어 회로를 구비하는 반도체 기억 장치.
- 제9항에 있어서,상기 제1 및 제2 메모리 셀 어레이는 용장 메모리 셀을 갖고,소거 동작시에, 상기 제1 및 제2 메모리 셀 어레이 내의 메모리 셀에 불량의 메모리 셀이 발생하였을 때, 상기 불량의 메모리 셀을 상기 용장 메모리 셀로 치환함과 함께, 상기 불량의 메모리 셀을 상기 용장 메모리 셀로 치환한 것을 나타내는 리던던시 정보를, 상기 복수의 제3 메모리 셀 어레이에 상기 설정 정보의 일부로서 기입하는 반도체 기억 장치.
- 제9항에 있어서,상기 센스 앰프는, 시리얼로 복수회 판독함으로써 상기 복수의 제3 메모리 셀 어레이로부터 상기 설정 정보를 판독하고, 상기 설정 정보를 상기 래치 회로에 출력하는 반도체 기억 장치.
- 제9항에 있어서,상기 제2 스위치 회로는, 상기 제2 및 복수의 제3 디코더와 상기 센스 앰프 사이에 배치되어 있는 반도체 기억 장치.
- 제9항에 있어서,상기 복수의 제3 메모리 셀 어레이에 기억되는 상기 설정 정보는, 불량 메모 리 셀을 용장 메모리 셀로 치환하기 위한 리던던시 정보, 및 데이터를 보호하기 위한 프로텍트 정보를 포함하는 반도체 기억 장치.
- 제9항에 있어서,상기 센스 앰프는, 판독용의 센스 앰프와, 베리파이용의 센스 앰프를 포함하는 반도체 기억 장치.
- 제9항에 있어서,상기 반도체 기억 장치는 NOR형 플래시 메모리를 포함하는 반도체 기억 장치.
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