JP2007164893A - 半導体記憶装置 - Google Patents

Abstract

【課題】初期動作及び機能を設定するための記憶部のメモリ容量が増加しても、チップ面積の増大を抑制できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、電源投入時に初期動作及び機能を設定するための設定情報を記憶するＲＯＭメモリセルアレイ２０Ｍ_０〜２０Ｍ_ｎと、電源投入時に出力される所定信号に基づいてＲＯＭメモリセルアレイを選択するＲＯＭデコーダ２０Ｄ_０〜２０Ｄ_ｎと、選択されたＲＯＭメモリセルアレイから設定情報を読み出すセンスアンプ１９と、センスアンプ１９にて読み出した設定情報を記憶するラッチ回路２１_０〜２１_ｍと、ラッチ回路に記憶された設定情報に従って、初期動作及び機能を設定する制御回路とを備える。そして、ＲＯＭメモリセルアレイ２０Ｍ_０〜２０Ｍ_ｎは、複数のワード線と複数のビット線を有し、ワード線とビット線の交点に行列状に配列された複数のメモリセルから構成されている。
【選択図】 図１

Description

この発明は、半導体記憶装置に関するものであり、例えば初期動作及び機能を設定するための設定情報を記憶する記憶部を備えたＮＯＲ型フラッシュメモリに関するものである。

ＮＯＲ型フラッシュメモリなどの半導体記憶装置には、通常、初期動作及び機能を設定するための設定情報を記憶する記憶部が備えられている（例えば、特許文献１参照）。

ところで、従来、ＮＯＲ型フラッシュメモリが備える設定情報を記憶する記憶部は、１つのビット線上に、１つのメモリセルが設けられ、１０ビット程度の小容量単位でメモリセルアレイが構成されている場合が多い。そして、各メモリセルアレイにデコーダとセンスアンプが配置されている。

このようなＮＯＲ型フラッシュメモリでは、メモリ容量が大容量化するにつれて、不良のメモリセルを冗長メモリセルに置き換えるためのリダンダンシ情報やデータを保護するためのプロテクト情報等の設定情報の情報量が増加し、これらを記憶する記憶部のメモリ容量も増加する。記憶部のメモリ容量が増加すると、記憶部から設定情報を読み出すためのデコーダ及びセンスアンプ等も増加する。このため、設定情報を記憶する記憶部のデコーダ及びセンスアンプ等の増加によって、チップ面積が増大するという問題が生じている。
特開平１０−３０２４７６号公報

この発明は、初期動作及び機能を設定するための記憶部のメモリ容量が増加しても、チップ面積の増大を抑制することができる半導体記憶装置を提供することを目的とする。

この発明の一実施態様の半導体記憶装置は、複数のメモリセルを含む第１のメモリセルアレイと、アドレスに基づいて前記第１のメモリセルアレイから前記メモリセルを選択する第１のデコーダと、前記第１のデコーダにより選択された前記メモリセルからデータを読み出す第１、第２のセンスアンプと、前記第１のメモリセルアレイに書込み及び消去電圧、読み出し電圧のいずれかを供給するか否か、および前記第１のデコーダに書込み用及び消去用のアドレス、読み出し用のアドレスのいずれかを供給するか否か、および前記第１のメモリセルアレイ内のビット線に接続されたデータ線と前記第１、第２のセンスアンプとを接続するか否かの切り換えを行う第１のスイッチ回路と、複数のワード線と複数のビット線を有し、前記ワード線と前記ビット線の交点に行列状に配列された複数のメモリセルから構成され、電源投入時に初期動作及び機能を設定するための設定情報を記憶する第２のメモリセルアレイと、前記電源投入時に出力される所定信号に基づいて前記第２のメモリセルアレイから前記メモリセルを選択する第２のデコーダと、前記第２のデコーダにより選択された前記メモリセルから前記設定情報を読み出す第３のセンスアンプと、前記第２のメモリセルアレイに書込み及び消去電圧、読み出し電圧のいずれかを供給するか否か、および前記第２のデコーダに書込み及び消去用のアドレス、読み出し用のアドレスのいずれかを供給するか否か、および前記第２のメモリセルアレイ内のビット線に接続されたデータ線と前記第３のセンスアンプとを接続するか否かの切り換えを行う第２のスイッチ回路と、前記第３のセンスアンプにて読み出した前記設定情報を記憶するラッチ回路と、前記ラッチ回路に記憶された前記設定情報に従って、前記初期動作及び機能を設定する制御回路とを具備することを特徴とする。

この発明の他の実施態様の半導体記憶装置は、複数のメモリセルを含む第１のメモリセルアレイと、アドレスに基づいて前記第１のメモリセルアレイから前記メモリセルを選択する第１のデコーダと、複数のメモリセルを含む第２のメモリセルアレイと、アドレスに基づいて前記第２のメモリセルアレイから前記メモリセルを選択する第２のデコーダと、複数のワード線と複数のビット線を有し、前記ワード線と前記ビット線の交点に行列状に配列された複数のメモリセルから構成され、電源投入時に初期動作及び機能を設定するための設定情報を記憶する第３のメモリセルアレイと、前記電源投入時に出力される所定信号に基づいて前記第３のメモリセルアレイから前記メモリセルを選択する第３のデコーダと、前記第１、第２のデコーダにより選択された前記メモリセルからデータを読み出し、前記第３のデコーダにより選択された前記メモリセルから前記設定情報を読み出す第１、第２のセンスアンプと、前記第１のメモリセルアレイに書込み及び消去電圧、読み出し電圧のいずれかを供給するか否か、および前記第１のデコーダに書込み及び消去用のアドレス、読み出し用のアドレスのいずれかを供給するか否か、および前記第１のメモリセルアレイ内のビット線に接続されたデータ線と前記第１、第２のセンスアンプとを接続するか否かの切り換えを行う第１のスイッチ回路と、前記第２、第３のメモリセルアレイのいずれか一方に書込み及び消去電圧、読み出し電圧のいずれかを供給するか否か、および前記第２、第３のデコーダのいずれかに書込み及び消去用のアドレス、読み出し用のアドレスのいずれかを供給するか否か、および前記第２、第３のメモリセルアレイ内のビット線に接続されたデータ線と前記第１、第２のセンスアンプとを接続するか否かの切り換えを行う第２のスイッチ回路と、前記センスアンプにて前記第３のメモリセルアレイから読み出した前記設定情報を記憶するラッチ回路と、前記ラッチ回路に記憶された前記設定情報に従って前記初期動作及び機能を設定する制御回路とを具備することを特徴とする。

この発明によれば、初期動作及び機能を設定するための記憶部のメモリ容量が増加しても、チップ面積の増大を抑制することができる半導体記憶装置を提供することが可能である。

以下、図面を参照してこの発明の実施形態の半導体記憶装置について説明する。ここでは、ＮＯＲ型フラッシュメモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
まず、この発明の第１実施形態のＮＯＲ型フラッシュメモリについて説明する。

図１は、第１実施形態のＮＯＲ型フラッシュメモリの構成を示すブロック図である。

このＮＯＲ型フラッシュメモリは、パッド１１、入出力コントローラ１２、コマンドユーザインタフェース１３、制御回路１４、アドレスバッファ及びカウンタ１５、電源回路１６、本体リード用センスアンプ１７Ａ、本体ベリファイ用センスアンプ及び比較回路１７Ｂ、メモリバンク１８_ｎ（ｎ＝０，１，…，ｎ）、ＲＯＭ用センスアンプ及び比較回路１９、ＲＯＭバンク２０、及びラッチ回路２１_ｍ（ｍ＝０，１，…，ｍ）を備える。

メモリバンク１８_０，…，１８_ｎは、本体メモリセルアレイ１８Ｍ_０，…，１８Ｍ_ｎ、デコーダ１８Ｄ_０，…，１８Ｄ_ｎ、及びバンクスイッチ１８Ｂ_０，…，１８Ｂ_ｎをそれぞれ含む。また、ＲＯＭバンク２０は、ＲＯＭメモリセルアレイ２０Ｍ_０（Ｘ−Ｙ−Ｄ），…，２０Ｍ_ｎ（Ｘ−Ｙ−Ｄ）、ＲＯＭデコーダ２０Ｄ_０，…，２０Ｄ_ｎ、及びＲＯＭバンクスイッチ２０Ｂを含む。

パッド１１には、アドレス、データ、電源、及び各種コマンドが入力される。入出力コントローラ１２は、パッド１１を介して入出力されるデータや、パッド１１を介して入力されるアドレス、電源、及び各種コマンド等の信号の入出力を制御する。コマンドユーザインタフェース１３は、入出力コントローラ１２から入力された信号に基づいて命令を判定し、その命令を指示する制御信号を制御回路１４に出力する。

制御回路１４は、コマンドユーザインタフェース１３から制御信号を受け取り、アドレスバッファ及びカウンタ１５、電源回路１６、本体リード用センスアンプ１７Ａ、本体ベリファイ用センスアンプ及び比較回路１７Ｂ、及びＲＯＭ用センスアンプ及び比較回路１９などの動作を制御する。アドレスバッファ及びカウンタ１５は、入出力コントローラ１２から出力されたアドレスを記憶すると共に、アドレスのカウントを行う。電源回路１６は、書込み時の書込み電圧及び消去時の消去電圧、あるいは読み出し時の読み出し電圧を生成し、メモリバンク１８_０〜１８_ｎ、及びＲＯＭバンク２０へ供給する。

本体リード用センスアンプ１７Ａは、本体メモリセルアレイ１８_０〜１８Ｍ_ｎに記憶されたデータを読み出す。本体ベリファイ用センスアンプ及び比較回路１７Ｂ内のセンスアンプは、ベリファイのために本体メモリセルアレイ１８_０〜１８Ｍ_ｎに記憶されたデータを読み出し、本体ベリファイ用センスアンプ及び比較回路１７Ｂ内の比較回路は、本体メモリセルアレイ１８_０〜１８Ｍ_ｎから読み出したデータと期待値とを比較し、比較結果を制御回路１４へ出力する。ＲＯＭ用センスアンプ及び比較回路１９内のセンスアンプは、ＲＯＭメモリセルアレイ２０Ｍ_０〜２０Ｍ_ｎに記憶されたデータを読み出し、センスアンプ及び比較回路１９内の比較回路は、ＲＯＭメモリセルアレイ２０Ｍ_０〜２０Ｍ_ｎから読み出したデータと期待値とを比較し、比較結果を制御回路１４へ出力する。さらに、ラッチ回路２１_０〜２１_ｍは、ＲＯＭメモリセルアレイ２０Ｍ_０〜２０Ｍ_ｎから読み出したデータを記憶し、制御回路１４へ出力する。

本体メモリセルアレイ１８Ｍ_０，…，１８Ｍ_ｎには、デコーダ１８Ｄ_０，…，１８Ｄ_ｎ、及びバンクスイッチ１８Ｂ_０，…，１８Ｂ_ｎがそれぞれ接続されている。本体メモリセルアレイ１８Ｍ_０〜１８Ｍ_ｎは、行列状に配列された複数のＮＯＲ型メモリセルから構成されている。ＮＯＲ型メモリセルの各々は、制御ゲートと浮遊ゲートを有する不揮発性のメモリセルからなり、書込み及び消去（書き換え）可能である。デコーダ１８Ｄ_０〜１８Ｄ_ｎは、アドレスバッファ及びカウンタ１５から出力されるアドレスをデコードし、前記アドレスにより指定されるメモリセルを本体メモリセルアレイ１８Ｍ_０〜１８Ｍ_ｎから選択する。バンクスイッチ１８Ｂ_０〜１８Ｂ_ｎは、電源回路１６から供給される書込み電圧及び消去電圧、あるいは読み出し電圧を本体メモリセルアレイ１８Ｍ_ｎに供給するか否かのスイッチングを行う。バンクスイッチ１８Ｂ_０〜１８Ｂ_ｎは、またアドレスバッファ及びカウンタ１５から出力される書込み及び消去用アドレス、あるいは読み出し用アドレスをデコーダ１８Ｄ_０〜１８Ｄ_ｎに供給するか否かのスイッチングを行う。さらに、バンクスイッチ１８Ｂ_０〜１８Ｂ_ｎは、本体メモリセルアレイ内のビット線に接続されたデータ線と、本体リード用センスアンプ１７Ａ、あるいは本体ベリファイ用センスアンプ及び比較回路１７Ｂとを接続するか否かのスイッチングを行う。

ＲＯＭメモリセルアレイ２０Ｍ_０（Ｘ−Ｙ−Ｄ），…，ＲＯＭメモリセルアレイ２０Ｍ_ｎ（Ｘ−Ｙ−Ｄ）には、ＲＯＭデコーダ２０Ｄ_０，…，ＲＯＭデコーダ２０Ｄ_ｎがそれぞれ接続されており、これらデコーダには、ＲＯＭバンクスイッチ２０Ｂが接続されている。ＲＯＭメモリセルアレイ２０Ｍ_０（Ｘ−Ｙ−Ｄ）〜２０Ｍ_ｎ（Ｘ−Ｙ−Ｄ）は、行列状に配列された複数のＮＯＲ型メモリセルから構成されている。ＮＯＲ型メモリセルの各々は、制御ゲートと浮遊ゲートを有する不揮発性のメモリセルからなり、書込み及び消去（書き換え）可能である。ＲＯＭメモリセルアレイ２０Ｍ_０（Ｘ−Ｙ−Ｄ）〜２０Ｍ_ｎ（Ｘ−Ｙ−Ｄ）には、電源投入時等に初期動作及び機能を設定するために必要な設定情報、例えば不良メモリセルを冗長メモリセルに置き換えるためのリダンダンシ情報やデータを保護するためのプロテクト情報などが記憶される。なお、Ｘはワード線の本数、Ｙはビット線の本数、Ｄはデータ線の本数を示している。

ＲＯＭデコーダ２０Ｄ_０〜ＲＯＭデコーダ２０Ｄ_ｎは、アドレスバッファ及びカウンタ１５から出力されるアドレスをデコードし、前記アドレスにより指定されるメモリセルをＲＯＭメモリセルアレイ２０Ｍ_０（Ｘ−Ｙ−Ｄ）〜２０Ｍ_ｎ（Ｘ−Ｙ−Ｄ）から選択する。ＲＯＭデコーダ２０Ｄ_０〜ＲＯＭデコーダ２０Ｄ_ｎは、また電源投入時に出力される所定信号をデコードし、前記所定信号により指定されるメモリセルをＲＯＭメモリセルアレイ２０Ｍ_０（Ｘ−Ｙ−Ｄ）〜２０Ｍ_ｎ（Ｘ−Ｙ−Ｄ）から選択する。バンクスイッチ２０Ｂは、電源回路１６から供給される書込み電圧及び消去電圧、あるいは読み出し電圧をＲＯＭメモリセルアレイ２０Ｍ_０（Ｘ−Ｙ−Ｄ）〜２０Ｍ_ｎ（Ｘ−Ｙ−Ｄ）に供給するか否かのスイッチングを行う。バンクスイッチ２０Ｂは、またアドレスバッファ及びカウンタ１５から出力される書込み及び消去用アドレス、あるいは読み出し用アドレスをＲＯＭデコーダ２０Ｄ_０〜２０Ｄ_ｎに供給するか否かのスイッチングを行う。さらに、バンクスイッチ２０Ｂは、ＲＯＭメモリセルアレイ内のビット線に接続されたデータ線と、ＲＯＭ用センスアンプ及び比較回路１９とを接続するか否かのスイッチングを行う。

図２は、第１実施形態のＮＯＲ型フラッシュメモリにおけるＲＯＭメモリセルアレイの構成を示す回路図である。ここでは、ＮＯＲ型フラッシュメモリが４つのＲＯＭメモリセルアレイを有する場合を示す。

ＲＯＭメモリセルアレイ２０Ｍ_０，…，２０Ｍ_３の各々は、図２に示すように行列状に配列された３２０ビット（＝Ｘ×Ｙ×Ｄ＝５ロウ×８カラム×８データ）のＮＯＲ型のメモリセルＭＣから構成されている。メモリセルＭＣの各々は、制御ゲートと浮遊ゲートを有する不揮発性のメモリセルからなり、書込み及び消去（書き換え）可能である。

列方向に配列されたメモリセルＭＣのドレインには、ビット線ＢＬ＜０＞〜ＢＬ＜７＞がそれぞれ接続され、これらビット線は選択トランジスタＴＨ＜０＞〜ＴＨ＜７＞、及びＴＳ＜０＞を介してセンスアンプ１９に接続されている。列方向に配列されたメモリセルＭＣのソースには、ソース線ＳＬ＜０＞が接続されている。さらに、行方向に配列されたメモリセルＭＣの制御ゲートには、ワード線ＷＬ０＜０＞〜ＷＬ０＜４＞がそれぞれ接続されている。なお、本体メモリセルアレイ１８Ｍ_０〜１８Ｍ_ｎも、図２に示したのと同様に、行列状に配列されたＮＯＲ型のメモリセルからなる。

次に、第１実施形態のＮＯＲ型フラッシュメモリにおけるＲＯＭメモリセルアレイからの読み出し動作について説明する。図３は、ＮＯＲ型フラッシュメモリにおけるＲＯＭメモリセルアレイ２０Ｍ_０，…，２０Ｍ_３からの読み出し動作を示すフローチャートである。

電源が投入されると、パワーオンリセット信号をトリガとして、電源回路１６は、ＲＯＭメモリセルアレイ２０Ｍ_ｎからの読み出し時に使用する読み出し電圧（ワード線電圧）を生成する。ワード線電圧が安定すると、電源回路１６は、リード許可信号を制御回路１４へ送る。

制御回路１４は、アドレスバッファ及びカウンタ１５をリセットし、ＲＯＭメモリセルアレイ２０Ｍ_０を選択する。ここで、ＲＯＭメモリセルアレイ２０Ｍ_０，…，ＲＯＭメモリセルアレイ２０Ｍ_３の各々は、ワード線（ロウ）がＸ（５）本、ビット線（カラム）がＹ（８）本、データ線がＤ（８）本（ここでは８ビット）であるとする。ロウアドレス、カラムアドレスともに初期アドレス（０）とする（ステップＳ１）。

続いて、先頭アドレスからＤ個のビット情報を読み出す。そして、読み出したビット情報を、内部で設定された読み出し時間を経て、ラッチ回路２１_０〜２１_ｍが含むＸ（５）×Ｙ（８）に対応したレジスタにラッチする（ステップＳ２）。

その後、カラムアドレスが“７”であるか否かを判定する（ステップＳ３）。カラムアドレスが“７”でないときは、カラムアドレスをインクリメントし（ステップＳ４）、ステップＳ２へ戻り、再度、リードとラッチ動作を行う。そして、カラムアドレスが“７”になるまで、カラムアドレスのインクリメントと、リード及びラッチ動作とを繰り返す。

次に、カラムアドレスが“７”になったとき、ロウアドレスが“４”であるか否かを判定する（ステップＳ５）。ロウアドレスが“４”でないときは、ロウアドレスをインクリメントし（ステップＳ６）、さらにカラムアドレスを初期アドレス（０）として（ステップＳ７）、ステップＳ２へ戻り、再度、リードとラッチ動作を行う。そして、ロウアドレスが“４”になるまで、ロウアドレスのインクリメント、及びカラムアドレスの初期化と、リード及びラッチ動作とを繰り返す。

次に、ロウアドレスが“４”になったとき、ＲＯＭメモリセルアレイが“３”であるか否かを判定する（ステップＳ８）。ＲＯＭメモリセルアレイが“３”でないときは、ＲＯＭメモリセルアレイをインクリメントし（ステップＳ９）、さらにカラムアドレスとロウアドレスを初期アドレス（０）として（ステップＳ１０、Ｓ１１）、ステップＳ２へ戻り、再度、リードとラッチ動作を行う。そして、ＲＯＭメモリセルアレイが３になったとき、ＲＯＭメモリセルアレイからの読み出し動作を終了する。

すなわち、まず、ロウカラムアドレス、及びＲＯＭメモリセルアレイを初期アドレスに設定し、リード及びラッチ動作を行う。その後、ロウカラムアドレスを一つ進め、再度、リード及びラッチ動作を行う。この動作を最終のロウカラムアドレスまで繰り返し、それが終了したら、ＲＯＭメモリセルアレイを一つ進める。この動作を最終のＲＯＭメモリセルアレイであるＲＯＭメモリセルアレイ２０Ｍ_３まで続ける。ＲＯＭメモリセルアレイからのリード動作が完了すると、制御回路１４は、リード終了信号を電源回路１６に送る。電源回路１６はスタンドバイ状態に入り、それ以降、ＮＯＲ型フラッシュメモリはユーザからの命令に従う。

次に、第１実施形態のＮＯＲ型フラッシュメモリにおけるＲＯＭメモリセルアレイへの書込み動作について説明する。

不良のメモリセルを冗長メモリセルに置き換えたときに記憶するリダンダンシ情報をＲＯＭメモリセルアレイへ書込む場合を例に説明する。制御信号により、強制的にリダンダンシ情報を記憶するＲＯＭメモリセルアレイを選択する。ここでは、ＲＯＭ用センスアンプ及び比較回路１９内のセンスアンプが１度に８ビットのデータをやり取りするものとし、１アドレスで８ビット単位の書込みが実行される。書込みデータは、アドレスにより制御され、不良メモリセルのアドレス（不良アドレス）をパッド１１内のアドレス入力用のパッドから入力し、不良アドレスを示すデータを選択したＲＯＭメモリセルアレイへ書込む。

詳述すると、ＲＯＭメモリセルアレイへの書込みは、本体メモリセルアレイに対する書込みコマンドとテスト信号により制御回路１４に認識させる。書込みコマンドが成立すると、制御回路１４は、電源回路１６に書込み電圧の設定を命令する。そして、書込み電圧が安定するまで待ち、その後、書込みパルスを発生させ、書込みを行う。

続いて、書込みベリファイの電圧設定を行い、書込みベリファイ電圧が安定するまで待つ。ベリファイ電圧が安定した後、ＲＯＭメモリセルアレイからセンスアンプ１９により書込んだデータを読み出し、読み出したデータと期待値とを比較する。データの比較結果、すなわちベリファイ結果がＮＧであれば、書込み電圧設定後に、ＮＧとなったメモリセルに再度書込みパルスを発生させ、書込みを行い、その後、書込みベリファイを行う。このように、データの比較結果がＯＫになるまで、書込みと書込みベリファイとを繰り返す。データの比較結果がＯＫであれば、読み出しの電圧設定後に動作を終了する。

次に、第１実施形態のＮＯＲ型フラッシュメモリにおけるＲＯＭメモリセルアレイへの消去について説明する。

各ＲＯＭメモリセルアレイ単位での消去が可能であり、消去は本体メモリセルアレイに対する消去と同様に、
（１）プリプログラム（PrePrgoram）
（２）消去（Erase）
（３）弱い書込み（Weak Program）
の３段階から成る。ここでは、１つのＲＯＭメモリセルアレイに対する消去動作を述べる。

ＲＯＭメモリセルアレイ内の全メモリセルに書込みを行う動作がプリプログラムであり、以下のように行われる。アドレスバッファ及びカウンタ１５をリセットし、ロウカラムアドレスを先頭番地に設定した後、書込みベリファイを実施する。ベリファイ結果がＮＧであれば、書込みを実行し、再度、書込みベリファイを実施する。書込みベリファイがＯＫになるまで、書込みと書込みベリファイとを繰り返し、ＯＫになれば、ロウカラムアドレスを一つ進め、同様に書込みベリファイと書込みとを繰り返す。この動作を最終番地まで繰り返すことで、ＲＯＭメモリセルアレイ内の全メモリセルへ書込みを行う。

次に、消去に入る。アドレスバッファ及びカウンタ１５をリセットし、ロウカラムアドレスを先頭番地に設定した後、消去ベリファイを行う。プリプログラム直後であるために、ベリファイ結果はＮＧとなり、消去に入いる。そして、消去電圧をＲＯＭメモリセルアレイ内の全メモリセルに与える。消去ベリファイがＯＫになるまで、消去と消去ベリファイとを繰り返し、ＯＫになれば、ロウカラムアドレスを一つ進める。これを最終のロウカラムアドレスまで繰り返して、ＲＯＭメモリセルアレイ内の全メモリセルを消去する。

その後、弱い書込みに入る。アドレスバッファ及びカウンタ１５をリセットし、ロウカラムアドレスを先頭番地に設定した後、過消去ベリファイ（Over Erase Verify）を行う。過消去されたメモリセル（過消去セル）が存在する場合、過消去ベリファイがＮＧとなり、そのメモリセルへ弱い書込みを行う。これにより、過消去セルのしきい値を過消去ベリファイ電圧以上まで上げる。そして、過消去ベリファイがＯＫになるまで、弱い書込みと過消去ベリファイとを繰り返す。過消去ベリファイがＯＫになれば、アドレスを一つ進める。これを最終のアドレスまで繰り返して、ＲＯＭメモリセルアレイ内の全メモリセルが過消去ベリファイ電圧以上のしきい値になるように設定する。

弱い書込みを実施した場合には、再度、消去ベリファイを行い、消去ベリファイ結果がＯＫであれば消去動作を終了する。消去ベリファイ結果がＮＧであれば、消去ベリファイ結果がＯＫとなるまで、再度、消去と弱い書込みを実行する。

前述したように、ＲＯＭメモリセルアレイに対する読み出し、書込み、及び消去の動作に関しては、本体メモリセルアレイと同様の動作を行うことができる。また、ＲＯＭメモリセルアレイを行列状に配列してアレイ化したことにより、デコーダやセンスアンプおよびそのドライバ回路を削減することができ、これらデコーダ、センスアンプ及びそのドライバ回路を形成するための面積を縮小することができる。言い換えると、本体メモリセルアレイのメモリ容量の増大によってＲＯＭメモリセルアレイのメモリ容量が大きくなっても、これに伴って増大するＲＯＭメモリセルアレイのデコーダ及びセンスアンプを形成するための面積の増加を抑制することができる。

以下に、第１実施形態によれば、従来に比べて面積を縮小できることを説明する。図４は、ＮＯＲ型フラッシュメモリにおけるＲＯＭメモリセルアレイ、デコーダ、センスアンプ、ラッチ回路、及びバンクスイッチの構成例を示すブロック図である。図４に示すブロック図では、Ｘ×Ｙ×ｎ個のＲＯＭメモリセルアレイ４０Ｍ_０(D)〜４０Ｍ_Ｘ×Ｙ×ｎ(D)に対して、Ｘ×Ｙ×ｎ個のデコーダ４０Ｄ_０〜４０Ｄ_Ｘ×Ｙ×ｎ、Ｘ×Ｙ×ｎ個のセンスアンプ４０Ｓ_０〜４０Ｓ_Ｘ×Ｙ×ｎが設けられている。すなわち、１つのＲＯＭメモリセルアレイに対して、１つのデコーダ、１つのセンスアンプが設けられている。なお、ＲＯＭメモリセルアレイ４０Ｍ_０(D)〜４０Ｍ_Ｘ×Ｙ×ｎ(D)の各々は、Ｄ個のメモリセルからなる。

これに対して、図１に示した第１実施形態では、ｎ個のＲＯＭメモリアレイ２０Ｍ_０〜２０Ｍ_ｎに対して、ｎ個のデコーダ、１個のセンスアンプが設けられている。ＲＯＭメモリアレイ２０Ｍ_０〜２０Ｍ_ｎの各々は、Ｘ×Ｙ×Ｄ個のメモリセルからなる。

したがって、第１実施形態では、図４のブロック図を用いた場合と同数のメモリセルでありながら、図４のブロック図を用いた場合に比べてデコーダとセンスアンプの数を１／（Ｘ×Ｙ）に減らすことができる。例えば、ワード線が５本、ビット線が８本、データ線が８本からなるＲＯＭメモリセルアレイをｎ個有する場合、図４のブロック図を用いた場合では５×８×ｎ個のデコーダ及びセンスアンプが設けられるが、第１実施形態ではｎ個のデコーダと１個のセンスアンプを設けるだけでよい。したがって、第１実施形態では、図４に示した構成例に比べてデコーダを１／４０に、センスアンプを１／４０ｎに削減することができる。

また、第１実施形態のＮＯＲ型フラッシュメモリでは、自動消去動作時において、本体メモリセルアレイに不良メモリセルが発生したときに、自動的にリダンダンシ置き換えを行う場合においても、本体メモリセルアレイに対するデュアルリード動作に制約を与えることなく、置き換え動作を行うことが可能である。デュアルリード動作とは、あるバンクを書込みあるいは消去しているときに、他のバンクからの読み出しが可能になるという機能である。

通常、バンクは２つ以上の複数個からなる場合が多く、例えばＲＯＭメモリセルアレイと本体メモリセルアレイとがバンク（バンクスイッチ）を共用している場合には、ＲＯＭメモリセルアレイへの書込みをしているときはバンクを共用する本体メモリセルアレイからの読み出しができなくなるため、デュアルリード動作が一時できなくなる。しかし、第１実施形態では、ＲＯＭメモリセルアレイのバンクと本体メモリセルアレイのバンクが独立に形成されているため、自動リダンダンシ置き換え動作とデュアルリード動作の両方を実現することが可能である。

［第２実施形態］
次に、この発明の第２実施形態のＮＯＲ型フラッシュメモリについて説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。

図５は、第２実施形態のＮＯＲ型フラッシュメモリの構成を示すブロック図である。

この第２実施形態では、本体メモリセルアレイの一部とＲＯＭメモリセルアレイとが同一のバンクにて構成されている。すなわち、本体メモリセルアレイの一部とＲＯＭメモリセルアレイとでバンクスイッチを共用し、さらにセンスアンプも共用する。

詳述すると、図５に示すように、共用バンク３０は、本体メモリセルアレイ１８Ｍ_ｎ、デコーダ１８Ｄ_ｎ、ＲＯＭメモリセルアレイ２０Ｍ_０，…，２０Ｍ_ｎ、ＲＯＭデコーダ２０Ｄ_０，…，２０Ｄ_ｎ、共用バンクスイッチ３０Ｂを含む。本体メモリセルアレイ１８Ｍ_ｎにはデコーダ１８Ｄ_ｎが接続され、ＲＯＭメモリセルアレイ２０Ｍ_０（Ｘ−Ｙ−Ｄ）〜ＲＯＭメモリセルアレイ２０Ｍ_ｎ（Ｘ−Ｙ−Ｄ）には、ＲＯＭデコーダ２０Ｄ_０，…，ＲＯＭデコーダ２０Ｄ_ｎがそれぞれ接続されている。さらに、デコーダ１８Ｄ_ｎ、及びＲＯＭデコーダ２０Ｄ_０，…，ＲＯＭデコーダ２０Ｄ_ｎには、共用バンクスイッチ３０Ｂが接続されている。さらに、バンクスイッチ１８Ｂ_０，…，１８Ｂ_ｎ-1と共用バンクスイッチ３０Ｂには、リード用センスアンプ３１Ａ、ベリファイ用センスアンプ及び比較回路３１Ｂが接続されている。その他の構成は、前記第１実施形態の構成と同様である。

第２実施形態では、バンクスイッチ、及びセンスアンプの一部の回路を、本体メモリセルアレイの一部とＲＯＭメモリセルアレイとで共用できるため、チップ面積を小さくできる。また、本体メモリセルアレイの任意の一部をＲＯＭメモリセルアレイとして用いることができるため、新たにＲＯＭメモリセルアレイを形成する必要がない。なお、読み出し、書込み及び消去の動作は、第１実施形態と同様である。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

この発明の第１実施形態のＮＯＲ型フラッシュメモリの構成を示すブロック図である。 第１実施形態のＮＯＲ型フラッシュメモリにおけるＲＯＭメモリセルアレイの構成を示す回路図である。 第１実施形態のＮＯＲ型フラッシュメモリにおけるＲＯＭメモリセルアレイからの読み出し動作を示すフローチャートである。 従来のＮＯＲ型フラッシュメモリにおけるＲＯＭメモリセルアレイ、デコーダ、センスアンプ、ラッチ回路、及びバンクスイッチを示すブロック図である。 この発明の第２実施形態のＮＯＲ型フラッシュメモリの構成を示すブロック図である。

符号の説明

１１…パッド、１２…入出力コントローラ、１３…コマンドユーザインタフェース、１４…制御回路、１５…アドレスバッファ及びカウンタ、１６…電源回路、１７Ａ…本体リード用センスアンプ、１７Ｂ…本体ベリファイ用センスアンプ及び比較回路、１８_ｎ（ｎ＝０，１，…，ｎ）…メモリバンク、１８Ｂ_ｎ（ｎ＝０，１，…，ｎ）…バンクスイッチ、１８Ｄ_ｎ（ｎ＝０，１，…，ｎ）…デコーダ、１８Ｍ_ｎ（ｎ＝０，１，…，ｎ）…本体メモリセルアレイ、１９…ＲＯＭ用センスアンプ及び比較回路、２０…ＲＯＭバンク、２０Ｂ…ＲＯＭバンクスイッチ、２０Ｄ_ｎ（ｎ＝０，１，…，ｎ）…ＲＯＭデコーダ、２０Ｍ_ｎ（Ｘ−Ｙ−Ｄ）（ｎ＝０，１，…，ｎ）…ＲＯＭメモリセルアレイ、２１_ｍ（ｍ＝０，１，…，ｍ）…ラッチ回路、３０…共用バンク、３０Ｂ…共用バンクスイッチ、３１Ａ…リード用センスアンプ、３１Ｂ…ベリファイ用センスアンプ及び比較回路、４０Ｍ_０(D)〜４０Ｍ_Ｘ×Ｙ×ｎ(D)…ＲＯＭメモリセルアレイ、４０Ｄ_０〜４０Ｄ_Ｘ×Ｙ×ｎ…デコーダ、４０Ｓ_０〜４０Ｓ_Ｘ×Ｙ×ｎ…センスアンプ、４０Ｌ_０〜４０Ｌ_Ｘ×Ｙ×ｎ…ラッチ回路、４０Ｂ…バンクスイッチ。

Claims (5)

1. 複数のメモリセルを含む第１のメモリセルアレイと、
   アドレスに基づいて前記第１のメモリセルアレイから前記メモリセルを選択する第１のデコーダと、
   前記第１のデコーダにより選択された前記メモリセルからデータを読み出す第１、第２のセンスアンプと、
   前記第１のメモリセルアレイに書込み及び消去電圧、読み出し電圧のいずれかを供給するか否か、および前記第１のデコーダに書込み用及び消去用のアドレス、読み出し用のアドレスのいずれかを供給するか否か、および前記第１のメモリセルアレイ内のビット線に接続されたデータ線と前記第１、第２のセンスアンプとを接続するか否かの切り換えを行う第１のスイッチ回路と、
   複数のワード線と複数のビット線を有し、前記ワード線と前記ビット線の交点に行列状に配列された複数のメモリセルから構成され、電源投入時に初期動作及び機能を設定するための設定情報を記憶する第２のメモリセルアレイと、
   前記電源投入時に出力される所定信号に基づいて前記第２のメモリセルアレイから前記メモリセルを選択する第２のデコーダと、
   前記第２のデコーダにより選択された前記メモリセルから前記設定情報を読み出す第３のセンスアンプと、
   前記第２のメモリセルアレイに書込み及び消去電圧、読み出し電圧のいずれかを供給するか否か、および前記第２のデコーダに書込み及び消去用のアドレス、読み出し用のアドレスのいずれかを供給するか否か、および前記第２のメモリセルアレイ内のビット線に接続されたデータ線と前記第３のセンスアンプとを接続するか否かの切り換えを行う第２のスイッチ回路と、
   前記第３のセンスアンプにて読み出した前記設定情報を記憶するラッチ回路と、
   前記ラッチ回路に記憶された前記設定情報に従って、前記初期動作及び機能を設定する制御回路と、
   を具備することを特徴とする半導体記憶装置。
2. 複数のメモリセルを含む第１のメモリセルアレイと、
   アドレスに基づいて前記第１のメモリセルアレイから前記メモリセルを選択する第１のデコーダと、
   複数のメモリセルを含む第２のメモリセルアレイと、
   アドレスに基づいて前記第２のメモリセルアレイから前記メモリセルを選択する第２のデコーダと、
   複数のワード線と複数のビット線を有し、前記ワード線と前記ビット線の交点に行列状に配列された複数のメモリセルから構成され、電源投入時に初期動作及び機能を設定するための設定情報を記憶する第３のメモリセルアレイと、
   前記電源投入時に出力される所定信号に基づいて前記第３のメモリセルアレイから前記メモリセルを選択する第３のデコーダと、
   前記第１、第２のデコーダにより選択された前記メモリセルからデータを読み出し、前記第３のデコーダにより選択された前記メモリセルから前記設定情報を読み出す第１、第２のセンスアンプと、
   前記第１のメモリセルアレイに書込み及び消去電圧、読み出し電圧のいずれかを供給するか否か、および前記第１のデコーダに書込み及び消去用のアドレス、読み出し用のアドレスのいずれかを供給するか否か、および前記第１のメモリセルアレイ内のビット線に接続されたデータ線と前記第１、第２のセンスアンプとを接続するか否かの切り換えを行う第１のスイッチ回路と、
   前記第２、第３のメモリセルアレイのいずれか一方に書込み及び消去電圧、読み出し電圧のいずれかを供給するか否か、および前記第２、第３のデコーダのいずれかに書込み及び消去用のアドレス、読み出し用のアドレスのいずれかを供給するか否か、および前記第２、第３のメモリセルアレイ内のビット線に接続されたデータ線と前記第１、第２のセンスアンプとを接続するか否かの切り換えを行う第２のスイッチ回路と、
   前記センスアンプにて前記第３のメモリセルアレイから読み出した前記設定情報を記憶するラッチ回路と、
   前記ラッチ回路に記憶された前記設定情報に従って前記初期動作及び機能を設定する制御回路と、
   を具備することを特徴とする半導体記憶装置。
3. 前記第１のメモリセルアレイは冗長メモリセルを有し、
   消去動作時に、前記第１のメモリセルアレイ内のメモリセルに不良のメモリセルが発生したとき、前記不良のメモリセルを前記冗長メモリセルに置き換えると共に、前記不良のメモリセルを前記冗長メモリセルに置き換えたことを示すリダンダンシ情報を前記第２のメモリセルアレイ内に前記設定情報の一部として書込むことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第２のメモリセルアレイ内のメモリセルに書込みあるいは消去を行っているとき、同時に前記第１のメモリセルアレイ内のメモリセルから読み出しを行うことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第３のセンスアンプは、シリアルに複数回読み出すことにより前記第２のメモリセルアレイから前記設定情報を読み出し、前記設定情報を前記ラッチ回路へ出力することを特徴とする請求項１、３、４のいずれか１つに記載の半導体記憶装置。

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