JP3916862B2 - 不揮発性半導体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
大規模半導体メモリでは、不良救済のための冗長回路を設けることが一般に行われている。電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）においても同様である。通常の冗長回路方式では、ノーマルセルアレイの他に、冗長ロウセルアレイ及び冗長カラムセルアレイが設けられる。また不良アドレスを記憶し、外部から供給されるアドレスと不良アドレスとの一致検出を行ってアドレス置換の制御を行うために、ヒューズ回路が設けられる。ヒューズ回路は代表的には、レーザ溶断型のヒューズが用いられる。
【０００３】
ヒューズ回路は、不良救済のための不良アドレスデータの他、メモリの動作条件を決定するための各種の初期設定データを書き込む用途にも用いられる。この様な初期定データとして、プロセスのばらつきに応じたチップ内部発生電圧の調整データ、書き込み用電圧の設定データ、書き込みや消去の制御ループ回数の制御パラメータ等がある。
【０００４】
しかし、ヒューズ回路は、一旦プログラミングするとやり直しがきかない。またウェハテストの段階でのテストによる不良個所抽出と、レーザによる溶断工程とは別工程となり、これらを一連の工程として実施することもできない。
そこで、ヒューズ素子に代わる初期設定データ記憶回路として、ＥＥＰＲＯＭのメモリセルと同じ電気的書き換え可能な不揮発性メモリセルを用いる方式も提案されている。不揮発性メモリセルを用いれば、ヒューズ溶断に比べてデータ書き込みは容易であり、またそのデータの書き換えも可能である。
【０００５】
【発明が解決しようとする課題】
しかし、従来提案されているのは、初期設定データを記憶するための不揮発性メモリセルのアレイを、メモリセルアレイ本体とは別の領域に配置する方式である。この方式では、初期設定データ記憶のために、メモリセルアレイ本体の書き換え／読み出し回路と別の書き換え／読み出し回路を必要とし、回路構成が複雑になり、チップ面積も増大する。また、初期設定データ書き込み後の検証や修正を考えると、動作制御も容易ではない。
【０００６】
この発明は、上記事情を考慮してなされたもので、簡単な回路構成で且つ確実な動作条件の初期化が行われるようにした不揮発性半導体メモリ装置を提供することを目的としている。
【０００７】
この発明は、不揮発性メモリセルが配列されメモリ動作条件を決定する初期設定データ及び不良アドレスデータが書き込まれる初期設定データ領域及び不良セルを置換するための冗長セルアレイを有し且つ、前記初期設定データ領域にはその初期設定データ領域が正常であるか否かを示すステータスデータが書き込まれるメモリセルアレイと、アドレスにより前記メモリセルアレイのメモリセル選択を行うデコード回路と、前記メモリセルアレイの読み出しデータを検知増幅するセンスアンプ回路と、前記初期設定データ領域から読み出される初期設定データが転送されレジスタに保持されてメモリ動作条件を制御すると共に前記初期設定データ領域から読み出される不良アドレスが転送されレジスタに保持されて不良セル置換制御を行う動作条件設定回路と、前記初期設定データ領域から読み出される前記ステータスデータに基づいて、前記初期設定データの前記動作条件設定回路への転送を制御する制御回路と、を備え、前記初期設定データ及びステータスデータはそれぞれ、相補関係を満たす少なくとも１セットのデータにより構成され、前記初期設定データ領域は、偶数番のビット線の範囲として定義されて前記ステータスデータ及び不良カラムアドレスデータを記憶する偶数ページと、奇数番のビット線の範囲として定義されて不良ロウアドレスを記憶する奇数ページとから構成されていることを特徴とする。
【０００８】
この発明によると、初期設定データがメモリセルアレイに設定された初期設定データ領域に書き込まれる。従って初期設定データは、通常のデータ読み出しと同じデコード回路及びセンスアンプ回路により読み出すことができる。そして、初期設定データ領域から読み出される初期設定データが転送され保持される動作条件設定回路を設けることにより、メモリの動作条件の初期設定が可能になる。またこの発明において、初期設定データ領域には、その初期設定データ領域が正常であるか否かを示すステータスデータが書き込まれる。そして制御回路により、ステータスデータと初期設定データを読み出し、ステータスデータが初期設定データ領域が正常であることを示すときにのみ、初期設定データに基づいてメモリ動作条件の初期化を行うという制御が可能になる。このメモリ動作条件の初期化は、制御回路が電源投入を検出し、或いはコマンド受信により自動的に行うことができる。
【０００９】
従ってこの発明によると、初期設定データ記憶のための回路をメモリセルアレイとは別に設ける必要がなく、デコーダ回路やセンスアンプ回路もメモリセルアレイ本体と共有できるから、回路構成は簡単でチップ面積も小さくできる。
また、初期設定データ領域に、その領域の正常又は不良を示すステータスデータを保持することにより、特に複数の初期設定データ領域を用意したときのメモリチップの動作条件初期化の制御を確実に行うことが可能になる。
【００１０】
この発明において好ましくは、メモリセルアレイは、不良セルを置換するための冗長セルアレイを有し、初期設定データ領域に記憶する初期設定データは、不良アドレスデータを含み、動作条件設定回路は、初期設定データ領域から読み出されて転送された不良アドレスを記憶して不良セル置換制御を行う不良アドレスレジスタを有するものとする。これにより、従来のようにヒューズ回路を用いることなく、不良救済を行うことが可能になる。
【００１１】
この発明において、動作条件設定回路の一部として、デコード回路に付属して、初期設定データ領域から読み出された不良アドレスデータに基づいて不良ロウのデコード部を非活性状態に設定するためのデータラッチ回路を備えることが好ましい。同様にセンスアンプ回路に付属して、初期設定データ領域から読み出された不良アドレスデータに基づいて不良カラムのセンスアンプ部を非活性状態に設定するためのデータラッチ回路を備えることが好ましい。
【００１２】
更にこの発明のおいて、より具体的には、メモリセルアレイに設定される初期設定データ領域は、同じデータが書き込まれる第１の初期設定データブロックと第２の初期設定データブロックを有するものとする。この様な構成として、第１の初期設定データブロックが正常の場合、ステータスデータ及び初期設定データは第１の初期設定データブロックに書き込まれ、第１の初期設定データブロックが不良の場合、ステータスデータ及び初期設定データは第２の初期設定データブロックに書き込まれるようにすれば、初期設定データ領域の一部に不良があっても救済されることになる。
【００１３】
更に具体的に、初期設定データ及びステータスデータをそれぞれ、相補関係を満たす少なくとも１セットのデータにより構成すれば、これらのデータを周辺の動作条件設定回路に転送する際に容易にデータの良否判定が可能になる。
【００１４】
また、メモリセルアレイに設定される初期設定データ領域は、偶数番のビット線の範囲として定義される偶数ページと、奇数番のビット線の範囲として定義される奇数ページにより構成することが好ましい。この場合、ステータスデータ及び不良カラムアドレスデータは偶数ページに、不良ロウアドレスデータその他のオプションデータは奇数ページに記憶されるようにする。そして、偶数ページには、それぞれ相補関係を満たすＮセット（Ｎは正の整数）ずつのステータスデータ及び不良カラムアドレスデータが書き込まれ、奇数ページには、それぞれ相補関係を満たすＭセット（ＭはＮより小さい正の整数）の不良ロウアドレスデータが書き込まれるようにする。
この様な初期設定データ領域の構成とすれば、偶数ページから先に読み出す初期条件設定動作において、不良を含む可能性の高い偶数ページのデータと、偶数ページのデータ読み出しの結果として不良置換制御が行われる奇数ページ読み出しの際のデータとを同等に保証することが可能になる。
【００１５】
この発明において好ましくは、メモリセルアレイは、電気的書き換え可能な不揮発性メモリセルが複数個直列接続されたＮＡＮＤ型セルにより構成されているものとする。この場合初期設定データ領域は、データ消去の単位となる少なくとも一つのセルブロックにより構成することができる。より具体的には、初期設定データ領域は、データ消去の単位となる一つのセルブロックからなる第１の初期設定データブロックと、他のセルブロックからなる第２の初期設定ブロックとから構成することができる。そして、初期設定データ及びステータスデータを、１ＮＡＮＤセルのオール“０”状態及びオール“１”状態を１ビットデータとして記憶するようにすれば、これらのデータの信頼性を高いものとすることができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１はこの発明の実施の形態によるＥＥＰＲＯＭの構成を示す。メモリセルアレイ１は、電気的書き換え可能な不揮発性メモリセルをマトリクス配列して構成される。不揮発性メモリセルは浮遊ゲートと制御ゲートが積層されたスタックト・ゲート型のＭＯＳトランジスタ構造を有するものである。メモリセルアレイ１には不良セルを置き換えるための冗長カラムセルアレイ２が設けられている。またメモリセルアレイ１には、メモリの動作条件を決定するための初期設定データを書き込む初期設定データ領域３が予め定められている。
【００１７】
図２は、メモリセルアレイ１の等価回路を示す。この例では、１６個のメモリセルＭＣが直列接続されたＮＡＮＤセルユニットを構成している。ワード線ＷＬが共通に配設された複数のＮＡＮＤセルユニットは、データ消去の最小単位となるセルブロックを構成しており、複数のセルブロックがビット線ＢＬを共通にして配置される。
【００１８】
メモリセルアレイ１は、１ワード線ＷＬにより選択されるメモリセルの範囲が通常１ページと呼ばれる。この実施の形態では、初期設定データ領域３の構成に関して、メモリセルアレイ１に多数配置されるビット線ＢＬのうち、偶数番目のビット線ＢＬＥで選択される範囲を偶数ページ、奇数番目のビット線ＢＬＯで選択される範囲を奇数ページとして扱うことになる。この点も詳細は後述する。
【００１９】
図３（ａ）（ｂ）は、一つのＮＡＮＤセルユニットの構成と、その等価回路を示し、また図４（ａ）（ｂ）は、ＮＡＮＤセルユニットの構造を図３（ａ）のＡ−Ａ’及びＢ−Ｂ’断面について示している。メモリセルＭＣは、ｐ型シリコン基板２０の素子分離絶縁膜２５により区画された素子形成領域に、トンネル絶縁膜２１を介して浮遊ゲート２２が形成され、浮遊ゲート２２上にゲート間絶縁膜２３を介して制御ゲート２４が積層されて構成されている。
【００２０】
各メモリセルＭＣのソース、ドレイン拡散層２６は、隣接するメモリセルで共有される形で、１６個のメモリセルＭＣが直列接続される。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＳＬに接続される。メモリセルＭＣの制御ゲート２４は、一方向に連続的に配設されて、ワード線ＷＬとなる。選択ゲートトランジスタＳ１，Ｓ２のゲート電極は、メモリセルＭＣと同様の積層構造となるが、メモリセルＭＣと異なり浮遊ゲート分離は行われず、その積層ゲート電極がワード線ＷＬと同じ方向に連続的に配設されて、選択ゲート線ＳＧＤ，ＳＧＳとなる。セルアレイ上は層間絶縁膜２７で覆われ、その上にビット線（ＢＬ）２８が形成される。
【００２１】
この様なメモリセルアレイ１のうち、適当なセルブロックの一つ或いは複数個が、初期設定データを記憶するための初期設定データ領域３として定められる。初期設定データ領域３は、ビット線ＢＬ及びワード線ＷＬの選択駆動により、データの書き込み、消去及び読み出しが可能ではあるが、ＥＥＰＲＯＭの通常の動作においては外部からはアクセスされない。従ってまた、データの一括消去或いはブロック単位の消去の際にも、この初期設定データ領域３は消去条件に設定されない。この初期設定データ領域３の詳細は、後述する。
【００２２】
メモリセルアレイ１のビット線ＢＬは、センスアンプ回路５を介してデータレジスタ６に接続される。センスアンプ回路５は、読み出しデータを検知増幅する機能と共に、書き込みデータをラッチするデータラッチ機能を有する。メモリセルアレイ１のビット線ＢＬおよびワード線ＷＬを選択するために、カラムデコーダ７及びロウデコーダ４が設けられている。アドレスＡＤ、データＤＡＴＡ及びコマンドＣＭＤはＩ／Ｏバッファ９に入力され、アドレスはアドレスレジスタ１２に、コマンドはコマンドレジスタ１２に取り込まれ、書き込みデータはデータレジスタ６に取り込まれる。
【００２３】
アドレスレジスタ１２から発生されるロウアドレス、カラムアドレスはそれぞれロウデコーダ４、カラムデコーダ７でデコードされて、メモリセル選択がなされる。データ書き込み、消去に用いられる各種高電圧は、昇圧回路により構成された高電圧発生回路８により発生される。コマンドレジスタ１０に取り込まれたコマンドは例えば制御回路１１でデコードされ、この制御回路１１によりデータ書き込み、消去のシーケンス制御がなされる。
【００２４】
データ書き込み時には、選択されたメモリセルでの書き込み動作、書き込み状態を確認するためのベリファイ動作を行い、書き込み不十分のメモリセルには再度書き込みを行うという制御がなされる。データ消去時にも同様に、選択されたブロックでの消去動作、消去状態を確認するためのベリファイ動作を行い、消去不十分の場合には再度消去を行うという制御がなされる。書き込みモード又は消去モードの設定により、上述した一連の書き込み又は消去の制御を行うのが、制御回路１１である。
【００２５】
メモリセルアレイ１の初期設定データ領域３に書き込まれる初期設定データは、具体的には、ウェハテストの結果明らかになった、▲１▼不良アドレスデータ、▲２▼データ書き込み及び消去の各種制御データ（電圧値データ、書き込み、消去の制御ループ数等）、▲３▼メモリ容量や仕様に関するコード、メーカコード等のチップ情報（ＩＤコード）である。これらの初期設定データの初期設定データ領域３への書き込み動作については後述する。
【００２６】
この様に初期設定データがメモリセルアレイ１の初期設定データ領域３に記憶されたＥＥＰＲＯＭでは、電源投入時に自動的に、或いはコマンド入力により、初期設定データ領域３に書き込まれた初期設定データを読み出して動作条件の初期化が行われる。図１では、初期設定データ領域３の読み出しデータに基づいてメモリの初期状態の設定を行う動作条件設定回路として、不良アドレスを記憶するための不良アドレスレジスタ１３、高電圧発生回路８を制御する制御データを記憶するための電圧設定レジスタ１５、チップ情報を記憶するためのチップ情報レジスタ１８を示している。この初期設定データ領域３のデータ読み出しと、その読み出しデータの各レジスタ１３，１５，１８への転送制御は、制御回路１１により自動的になされる。
【００２７】
即ち電源を投入すると、パワーオンリセット回路１７が動作する。制御回路１１はこの電源投入を検出して、電源安定化のための一定の待ち時間の後、読み出しモードに設定され、引き続き初期設定データ領域３をスキャンするための、順次インクリメントされる内部アドレスをアドレスレジスタ１２から発生させる。そして、ロウデコーダ４及びカラムデコーダ７により選択された初期設定データ領域３のデータは、センスアンプ回路５により読み出され、データバスＢＵＳを介して初期状態設定のための各レジスタ１３、１５及び１８に転送されて保持される。
以上の初期化動作は、電源投入の検出によらず、適当なコマンド入力により制御するようにしてもよい。
【００２８】
図５は、ワード線を選択駆動するロウデコーダ４のうちブロックアドレス選択回路１１とその出力により制御されるワード線駆動回路の構成を示している。ブロックアドレス選択回路４１は、ブロックアドレスが入るＮＡＮＤゲートＧ２を主体として構成されている。選択ブロックについて、ＮＡＮＤゲートＧ２の出力が“Ｌ”となり、これに基づいてブロック選択信号ＲＤＥＣ＝“Ｈ”が出力されることになる。
【００２９】
この実施の形態において、ブロックアドレス選択回路４１は、不良ブロックを非選択状態に保持するためのデータラッチ回路４２が設けられている。このデータラッチ回路４２も、メモリの動作条件を初期化する動作条件設定回路の機能を持つ。即ち、後に説明するように、テストの結果に基づいて初期設定データ領域３には不良アドレスが記憶される。ＥＥＰＲＯＭの初期設定の段階でこれが読み出されて、データラッチ回路４２には、不良のセルブロックに関してこれが不良であることを示すフラグデータが書き込まれる。
【００３０】
具体的に、不良ブロックについては、ＮＭＯＳトランジスタＱＮ４がオンとなり、同時に制御信号ＦＳＥＴＲによりＮＭＯＳトランジスタＱＮ６がオンとなって、ラッチ回路４２のノードＮ１に“Ｌ”が保持される。この状態は電源オンの間保持され、これによりＮＡＮＤゲートＧ３が非活性、即ち不良ブロックについては、ブロックアドレスが入力されても、選択信号ＲＤＥＣは“Ｌ”のまま保持される。正常なブロックについてのみ、ブロックアドレスが入力されたときに、選択信号ＲＤＥＣが“Ｈ”となるように制御されることになる。
【００３１】
この実施の形態の場合、後述のようにカラムリダンダンシは行うが、ロウリダンダンシは行わず、ロウデコーダ内のブロックアドレス選択回路に、不良ブロックを示すフラグが記憶されるのみである。従って実際のメモリ動作制御においては、例えばＣＰＵが自動的に全メモリセルアレイのスキャン読み出しを行い、不良ブロックアドレスの検出を行う。そして、その不良ブロックを使用しないように書き込み／読み出し制御を行うことになる。或いは、ブロックアドレス選択回路に保持された不良ブロックを示すフラグを外部に出力するようにしてもよい。
【００３２】
図５において、正常ブロックが選択されると、選択信号ＲＤＥＣが“Ｈ”になり、これがＤタイプＮＭＯＳトランジスタＱＮｄ１及びＱＮｄ２を介して、ノードＮ０に転送される。このノードＮ０で駆動されるＮＭＯＳトランジスタ群ＱＮ７は、選択ゲート線ＳＧＤ，ＳＧＳ及びワード線ＷＬ０〜ＷＬ１５を駆動するための駆動トランジスタであり、これらの駆動トランジスタＱＮ７を介して信号ＳＧＤＮ、ＣＧＮ０〜ＣＧＮ１５、ＳＧＳＮがそれぞれ選択ゲート線ＳＧＤ、ワード線ＷＬ０〜１５、選択ゲート線ＳＧＳに転送される。
【００３３】
即ち、データ書き込みの場合であれば、ＣＧＮ０〜ＣＧＮ１５のうちロウメインデコーダにより選択された一つに書き込み用高電位が与えられ、それよりビット線側には書き込みを禁止するための中間電位が与えられる。データ読み出しの場合であれば、ＣＧＮ０〜ＣＧＮ１５のうちロウメインデコーダにより選択された一つに読み出し用電圧が与えられ、残りにはパス電圧が与えられる。
【００３４】
ブロックが選択されていない場合、或いは不良ブロックの場合、選択ゲート線ＳＧＤ，ＳＧＳ、ワード線ＷＬ０〜１５は図では省略したが、リセット回路により接地される。そのリセット回路は省略しているが、ブロック選択回路４１の出力をインバータＩＮＶ４により反転した信号ＤＥＣＢが、非選択ブロック及び不良ブロックでは“Ｈ”であり、これによりリセット回路が働く。
【００３５】
ＮＭＯＳトランジスタＱＮ１〜ＱＮ３、キャパシタＣ１、Ｃ２、インバータＩＮＶ１、ＮＡＮＤゲートＧ１の部分は、電圧ＶＲＤＥＣをノードＮ０に転送するためのスイッチ回路４０を構成している。ＶＲＤＥＣ端子には、高電圧発生回路とスイッチ回路を介して、高電圧又はＶＣＣが与えられる。ブロックが選択されて、ノードＮ０に“Ｈ”が転送されると、ＮＭＯＳトランジスタＱＮ１がオンして、電圧ＶＲＤＥＣはこのＮＭＯＳトランジスタＱＮ１及びダイオード接続されたＮＭＯＳトランジスタＱＮ２を通してノードＮ０に転送される。このとき、ＮＡＮＤゲートＧ１から得られる交流信号により、キャパシタＣ１，Ｃ２が逆相で駆動されて、チャージポンピングが行われる。
【００３６】
このチャージポンピング作用の結果、ノードＮ０には、ＶＲＤＥＣより僅かに高い電圧ＶＲＤＥＣ＋αが与えられる。ＮＭＯＳトランジスタＱＮ３は、ノードＮ０が高くなりすぎるのを防止するために設けられている。即ち、ＮＭＯＳトランジスタＱＮ３のしきい値をＶthとして、ノードＮ０の電位は、ＶＲＤＥＣ＋Ｖth以下に抑えられる。
【００３７】
スイッチ回路４０によりノードＮ０に電圧ＶＲＤＥＣを転送する場合、信号ＢＳＴＯＮを０Ｖにし、ＤタイプＮＭＯＳトランジスタＱＮｄ１をオフにする。これにより、ノードＮ０に与えられる電圧ＶＲＤＥＣがブロック選択回路４１の出力端側には転送されなくなる。
【００３８】
図６は、センスアンプ回路５の構成例を示す。センスアンプ回路５は、各ビット線毎に、逆並列接続されたクロックト・インバータＩＮＶ１１，ＩＮＶ１２により構成されるデータラッチ回路５０を備えたセンスアンプＳ／Ａが設けられて、ページバッファ（ＰＢ）を構成している。ビット線ＢＬは、クランプ用トランジスタＱＮ１２を介して、ノードＮ３に接続され、このノードＮ３はＮＭＯＳトランジスタＱＮ１３を介してラッチ回路５０のノードＮ１１に接続される。
【００３９】
ノードＮ３には、ビット線プリチャージ用ＮＭＯＳトランジスタＱＮ１１が設けられ、またノードＮ３の電位を保持するためのキャパシタＣ３が設けられている。キャパシタＣ３は必要に応じて、ノードＮ３を容量カップリングにより電位制御するために用いられる。
【００４０】
データ書き込み時は、ラッチ回路５０の保持されたデータに基づいて、ノードＮ１１の“Ｈ”又は“Ｌ”レベルが、トランジスタＱＮ１３及びＱＮ１２を介してビット線に与えられ、ＮＡＮＤセルチャネルがデータに応じてプリチャージされる。一方、書き込みデータのベリファイ読み出し時は、ラッチ回路５０のノードＮ１２に設けられたセンス用のＮＭＯＳトランジスタＱＮ１５が用いられる。このとき、ノードＮ３に読み出されるビット線電位は、ＮＭＯＳトランジスタＱＮ１４を介して、ＮＭＯＳトランジスタＱＮ１５のゲートに与えられる。即ち、ノードＮ３の電位に応じて、ＮＭＯＳトランジスタＱＮ１５のオンオフが制御され、ラッチ回路５０の保持データが反転されるか、或いはそのまま維持するかが決定される。
【００４１】
センスアンプＳ／ＡのノードＮ１１，Ｎ１２は、カラムデコーダ７を構成するカラムゲート７２を介してデータ線に接続される。カラムゲート７２は、カラムアドレスが入るデコードゲート７１の出力により制御される。
【００４２】
この様に構成されたセンスアンプＳ／Ａの基本的な動作を説明する。具体的なデータ書き込み動作は、データを所定のしきい値範囲に追い込むために、書き込みパルス印加とベリファイ読み出し動作の繰り返しにより行われる。この場合、ラッチ回路５０に保持した書き込みデータは、その後のベリファイ読み出しデータに基づいて、書き込みが十分行われた場合には反転させて、以後の書き込みを禁止するという制御を行う。
この実施の形態のＥＥＰＲＯＭでは、二値記憶の場合であれば、メモリセルのしきい値の高い状態（例えば、正のしきい値状態）を“０”データ、しきい値の低い状態（例えば負のしきい値状態）を“１”データとして記憶する。この場合、センスアンプＳ／ＡのノードＮ１１には、書き込みデータ“０”，“１”データに応じてそれぞれ、“Ｌ”，“Ｈ”がロードされる。
【００４３】
そして、ノードＮ１１のデータに応じて、トランジスタＱＮ１３，ＱＮ１２を介して、ビット線にＶＳＳ（“０”書き込みの場合）、ＶＣＣ（“１”書き込みの場合）を与え、ＮＡＮＤセルチャネルをプリチャージする。その後選択ワード線に書き込み用高電圧を与え、非選択ワード線に中間電圧を与えることにより、“０”書き込みデータのメモリセルでは、浮遊ゲートに電子がトンネル注入されて、しきい値が正方向に移動して、“０”データ状態になる。“１”書き込みデータのメモリセルでは、電子注入が起こらず、しきい値変化はない。
【００４４】
書き込み後、ベリファイ読み出しが行われる。ベリファイ読み出しは通常の読み出し動作と基本的に同じである。選択ワード線には検出すべき所定のしきい値に対応する電圧を与え、非選択メモリセルにはパス電圧を与えて、選択メモリセルの導通、非導通によるビット線の放電の有無を検出する。このとき、ビット線の電位変化は、クランプ用トランジスタＱＮ１２を介してノードＮ３に伝達される。このとき、ＮＭＯＳトランジスタＱＮ１３はオフに保つ。
【００４５】
“０”書き込みが十分になされた場合は、ビット線が放電されず、ノードＮ３は“Ｈ”になる。このとき、ベリファイ信号ＶＥＲによりＮＭＯＳトランジスタＱＮ１４をオンにすると、ノードＮ３の“Ｈ”によりＮＭＯＳトランジスタＱＮ１５がオンとなり、ノードＮ１２に“Ｌ”が与えられる。従って、それまで非活性に保持していたラッチ回路５０のクロックト・インバータＩＮＶ１１，ＩＮＶ１２を順次活性化することにより、ノードＮ１１＝“Ｈ”なるデータが取り込まれる。即ち、“０”書き込みが完了すると、ラッチ回路５０の保持データが反転される。
【００４６】
“１”書き込みの場合及び“０”書き込みが不十分であった場合は、ベリファイ読み出しにより、ノードＮ３は“Ｌ”になる。従ってラッチ回路５０のデータは反転されず、“０”書き込みを更に行う箇所では“Ｌ”、“１”書き込みの箇所では“Ｈ”を保持する。これにより、書き込み不十分であったビットについてのみ、更に書き込みパルス印加動作が繰り返される。
【００４７】
ラッチ回路５０のノードＮ１１にゲートが接続されたＮＭＯＳトランジスタＱＮ１６は、ベリファイ判定用トランジスタである。このトランジスタＱＮ１６は１ページ分のセンスアンプＳ／Ａの全てに設けられる。ベリファイ読み出しの結果、ノードＮ１１が“Ｈ”になると、このトランジスタＱＮ１６がオンとなる。従って、全てのセンスアンプＳ／ＡにおいてこのトランジスタＱＮ１６の状態変化を検出することにより、１ページ分のデータ書き込みの一括判定が可能になる。
【００４８】
この実施の形態おいて、ＥＥＰＲＯＭの初期設定の段階で不良アドレスの読み出しが行われるが、このとき不良カラムについて、センスアンプ回路を非活性状態に設定する制御が行われる。具体的には、１カラムアドレスで１バイトずつの並列データを同時に読み出し／書き込みを行うものとして、１カラム分ずつのセンスアンプＳ／Ａ０〜７，Ｓ／Ａ８〜１５，…毎にまとめて、不良カラムのセンスアンプを非活性にするために、クロックト・インバータを逆並列接続してなるデータラッチ回路５２が設けられる。データラッチ回路５２の一方のノードＮ２１は、センスアンプＳ／Ａ０〜７，Ｓ／Ａ８〜１５，…の各共通の活性化端子に接続され、また不良カラムアドレス信号ＦＣＳＬ０，ＦＣＳＬ１，…が入るＮＭＯＳトランジスタＱＮ２１を介して、信号線ＦＩＯに接続される。他方のノードＮ２２にはリセット用ＮＭＯＳトランジスタＱＮ２２が設けられている。
【００４９】
例えば、カラムアドレス０が不良であった場合、初期設定動作において、ＳＣＳＬ０＝“Ｈ”となり、ラッチ回路５２のノードＮ２１には“Ｌ”が取り込まれる。これにより、電源オンの間、センスアンプＳ／Ａ０〜７が非活性に保持される。従って、このデータラッチ回路５２も、メモリの動作時要件を初期設定する動作条件設定回路を構成している。
【００５０】
次に、この実施の形態のＥＥＰＲＯＭにおいて、メモリセルアレイ１内に設定される初期設定データ領域３の構成と、これに基づく初期設定の動作を詳細に説明する。
【００５１】
図８に示すように、メモリセルアレイ１は二つのプレーンＰｌａｎｅ１，Ｐｌａｎｅ２により構成されるものとする。ここで、プレーンＰｌａｎｅ１，２はそれぞれロウデコーダ４により選択される互いに独立のワード線を有し、また互いに独立のセンスアンプ回路５を有する。
【００５２】
メモリセルアレイ１の中の初期設定データ領域３として、この実施の形態の場合、各プレーンＰｌａｎｅ１，２の中のブロックＢＬＫ１Ａ，ＢＬＫ２Ａを含む第１の初期設定データブロック３Ａと、別のブロックＢＬＫ１Ｂ，ＢＬＫ２Ｂを含む第２の初期設定データブロック３Ｂとの二つが用意されている。ここで、ブロックＢＬＫ１Ａ，ＢＬＫ２Ａ，ＢＬＫ１Ｂ，ＢＬＫ２Ｂはそれぞれ、各プレーンＰｌｓａｎｅ１，２の中のデータ消去の単位である一つのセルブロックの範囲である。
【００５３】
但し、二つの初期設定データブロック３Ａ，３Ｂを、二つのプレーン１，２にまたがって設定しているのは、初期設定データ領域３として必要な容量を確保するためである。例えば、二つの初期設定データブロック３Ａ，３Ｂが一つのプレーンに形成されてもない。或いはメモリセルアレイが複数プレーンに分けられていない場合でも、この発明は有効であり、この場合その一つのメモリセルアレイ中に二つの初期設定データブロックを設定することができる。
【００５４】
第１の初期設定データブロック３Ａと第２の初期設定データブロック３Ｂには同じデータが書き込まれる。まず、テストの結果に基づいて、これらが正常であるか否かを示すステータスデータがこれらに記憶される。更にこのステータスデータの他、これらの初期設定データブロック３Ａ，３Ｂには、初期設定データとして、不良アドレスデータ、電圧設定データその他のオプションデータが書き込まれる。
【００５５】
これらの初期設定データブロック３Ａ，３Ｂは実際にはいずれか一方のみが用いられるが、不良がある場合を考慮して予備的に二つ用意されている。即ち、第１の初期設定データブロック３Ａが正常であれば、これが利用され、第２の初期設定データブロック３Ｂのデータは利用されない。第１の初期設定データブロック３Ａが不良の場合には、第２の初期設定データブロック３Ｂのデータが用いられる。第１及び第２の初期設定データブロック３Ａ，３Ｂが共に不良の場合は、そのメモリチップは不良となる。
【００５６】
図９は、第１及び第２の初期設定データブロック３Ａ及び３Ｂに書き込まれるデータの形式を示している。初期設定データは、ワード線ＷＬ０〜ＷＬ１５により選択される１ＮＡＮＤセルの１６個のメモリセルに、オール“０”又はオール“１”のデータ書き込みによって、１ビットのデータ“０”，“１”とする。これは、初期設定データの信頼性を高いものとするためである。ＮＡＮＤセルの一つのメモリセルのデータ読み出しは、残りのメモリセルをパストランジスタとして導通させることにより行われる。このため、ＮＡＮＤセルのチャネル抵抗は、データ状態に応じて異なり、“０”，“１”データの読み出し信号マージンは小さい。これに対して、ＮＡＮＤセルのオール“０”又はオール“１”によって、データ“０”，“１”を記憶するようにすれば、“０”，“１”データのマージンが大きくなり、初期設定データの信頼性が高いものとなる。
【００５７】
更に、初期設定データは、８個のデータ端子Ｉ／Ｏ０〜７に対応する１バイト分の並列データのうち、Ｉ／Ｏ０〜６の７ビットに実効データが書き込まれ、残りの１ビットは、このデータが有効であるか否かを示すフラグビットとする。フラグビットは、“０”の場合（即ち、対応するＮＡＮＤセルがオール“０”［しきい値が正の書き込み状態］の場合）、このデータは有効とし、“１”の場合（即ち、対応するＮＡＮＤセルがオール“１”［しきい値が負の消去状態］の場合）、このデータは無効とする。
【００５８】
フラグビット“０”は、チップ自身が自動テストを行う場合には、その自動テストの結果として書き込まれる。或いは、テスタを用いてテストを行う場合には、そのテスト結果に応じて外部からデータをロードして、書き込みを行う。フラグビットが“１”の場合、そのデータはその後の動作に反映されない。フラグビットが“０”の場合、そのデータはその後の動作に反映される。
【００５９】
初期設定データブロック３Ａ及び３Ｂは、更に具体的には、図１０（ａ）（ｂ）に示すように、偶数番目のビット線ＢＬＥの範囲からなる偶数ページと、奇数番目のビット線ＢＬＯの範囲からなる奇数ページに分けられている。そして、初期設定データブロック３Ａ，３Ｂが正常か否かを示すステータスデータは、偶数ページに記憶されるようにする。また、不良アドレスのうち、不良カラムアドレスは偶数ページに、不良ロウアドレスデータとその他のオプションデータは奇数ページに記憶されるようにする。
【００６０】
偶数ページ及び奇数ページに書き込まれる全てのデータは、相補データａと／ａのセットとして、保持されるものとする。ここで、データａ，／ａは、図９に示したように１バイトのデータ（但し実効データは７ビット）のデータである。即ち、ａ＝１，１，１，１，０，０，０に対して、／ａ＝０，０，０，０，１，１，１とし、この様な相補データａ，／ａの関係を満たすことにより、ステータスデータの場合であれば、“ブロック正常”と判定され、初期設定データの場合は“有効なデータ”として利用可能となる。
【００６１】
更に、図１０（ａ）では、偶数ページに記憶される一つの不良カラムアドレスデータを示しているが、図示のように、ａ，／ａの相補データからなる４セットの同じデータがそれぞれ異なるカラムアドレス位置に書き込まれる。一方、奇数ページに記憶される不良ロウアドレスデータ（実際には不良ブロックアドレスデータ）としては、図１０（ｂ）に示すように、ａ，／ａの相補データからなる２セットの同じ不良ブロックアドレスデータが異なるカラムアドレス位置に書き込まれる。これは、初期設定データが偶数ページから読み出されて初期設定されることを考慮した結果である。
【００６２】
即ち、偶数ページの初期設定データを読み出す段階では、不良カラムアドレスデータは記憶されているが、不良カラム置換は行われておらず、不良カラムを含む可能性が高い。このため、４セットの不良カラムアドレスデータを用意しておく。一方、奇数ページを読み出す段階では、既に読み出された偶数ページの不良カラムアドレスデータに基づいて、不良カラムの置換が行われるため、少ないセット数の不良ブロックアドレスデータでよい。それでも、２セットの不良ブロックアドレスデータを用意している理由は、出荷後に生じるメモリセルの特性劣化を考慮した結果である。
【００６３】
図１１は、初期設定データ領域３を読み出して、初期設定を行う動作フローを示している。この動作は、電源オンをチップが検出して自動的に開始するか、或いは初期設定用のコマンド“ＦＦ”をロードすることにより、開始する。“ＦＦ”コマンドが通常のメモリ動作（書き込み、読み出し、消去）にも利用される場合には、電源投入後の最初の“ＦＦ”コマンドを、初期設定の読み出しコマンドと判定するように、制御回路１１をプログラムすればよい。
【００６４】
初期設定動作が開始するとまず、初期設定用レジスタ、即ち図１における不良アドレスレジスタ１３、電圧設定レジスタ１５、及びチップ情報レジスタ１８をリセットする（ステップＳ１０１）。次いで、初期設定データ領域３の第１の初期設定データブロック３Ａを選択し（ステップＳ１０２）、その中の偶数ページをセンスアンプ回路５に読み出す（ステップＳ１０３）。
【００６５】
そして、読み出した偶数ページに含まれるデータから、まずステータスデータに基づいて、そのデータブロックが正常か否かを判定する（ステップＳ１０４）。この判定は、図１０において説明した、各データがａ，／ａの相補データセットにより記憶されていることを利用して、その相補関係を満たすか否かを判定することにより行う。即ち、図１２に示すように、データａを第１レジスタＲＥＧ．１に転送し、データ／ａを第２レジスタＲＥＧ．２に転送し、これらのレジスタＲＥＧ．１，２のデータの排他的論理和をＥＸ・ＯＲゲートによりとる。これにより、ａ，／ａの相補関係を満たしていれば、“１”出力（即ち、ブロックが正常）が得られ、満たさなければ、“０”出力（即ち、ブロックが不良）を出す。即ち、このＥＸ・ＯＲゲートの出力がステータスデータ出力となる。
【００６６】
なお、ステータスデータ以外の不良アドレスデータ等の初期設定データの有効、無効判定も同様の論理で行われる。この場合、図１２に示すように、ＥＸ・ＯＲゲートの出力が“１”のときに、これで制御されるトランスファゲートＴＧを用いて、レジスタＲＥＧ．１の出力をそれぞれ対応する初期設定レジスタに有効なデータとして送るようにすればよい。
【００６７】
図１２に示す判定動作は、具体的には図１の制御回路１１内で行われる。前述のように、偶数ページには同じデータが４セットずつ設けられているが、これは不良の存在を想定したものである。従って、４セットのデータのうち、一つのセットで上述の相補関係を満たすことが判定されれば、十分である。但し、テスト時には例えば、４セットのステータスデータのうち２セット或いはそれ以上が上述した相補関係を満たすことを条件として、”正常”と判定するようにしてもよい。
【００６８】
ステップＳ１０４で、第１の初期設定データブロック３Ａが不良と判定された場合には、次に第２の初期設定データブロック３Ｂを選択する（ステップＳ１０５）。そして、先のステップＳ１０３，Ｓ１０４と同様に、偶数ページのデータを読み出し（ステップＳ１０６）、その読み出しデータに基づいてデータブロックの正常か否かを判定する（ステップＳ１０７）。もし、第２の初期設定データブロック３Ｂが不良と判定された場合には、初期設定動作を行うことなく、チップ不良として終了する。
【００６９】
第１の初期設定データブロック３Ａが正常であれば、そのデータに基づいて、また第１の初期設定データブロック３Ａが不良で第２の初期設定データブロック３Ｂが正常の場合には、この第２の初期設定データブロック３Ｂの偶数ページから読み出された不良カラムアドレスデータに基づいて、不良カラム置換の制御を行う（ステップＳ１０８）。具体的には、不良カラムアドレスデータを図１の不良アドレスレジスタ１３に転送する。これにより、メモリの読み出し／書き込み動作において、外部から供給されたアドレスと不良カラムアドレスの一致検出を行って、カラムデコーダ７において、不良カラム選択線を予備カラム選択線に置き換える制御が可能になる。
【００７０】
但し、このステップＳ１０８においても、図１２で説明したと同様の論理で、読み出された不良カラムデータの有効性について判定が行われ、有効なデータがレジスタに転送されるようにしている。従って、４セットの不良カラムアドレスデータの全てが上述した相補関係を満たさない場合には、初期設定動作を行うことなく、チップ不良として終了する。
【００７１】
不良カラム置換の制御が正常に行われると、次に正常と判定された初期設定データブロックの奇数ページのデータ読み出しを行う（ステップＳ１０９）。そして、有効な不良ブロックアドレスデータに基づいて、不良のセルブロックについて不良であることを示すフラグをセットする（ステップＳ１１０）。具体的には、不良ブロックに対応するロウデコーダ４に設けられたデータラッチ回路４２に、そのブロックを常時非活性に保つようにフラグデータを書き込む。
なお不良ブロックアドレスは同時に不良アドレスレジスタ１３に転送してもよい。但しこの実施の形態の場合、不良ロウの置換制御は行わない。
【００７２】
電圧設定その他のオプションデータも周辺の設定レジスタ１５，１８へ転送する（ステップＳ１１１）。これらのステップでも、上述した相補関係に基づいて、データの有効性判定が行われ、２セットずつのデータが上述した相補関係を満たさない場合には、初期設定動作を行うことなく、チップ不良として終了する。
【００７３】
各初期設定レジスタへの有効なデータ転送が行われた後、不良カラムのセンスアンプ回路の分離（非活性化）を行う（ステップＳ１１２）。即ち、図１２に示すように、８ビットずつのセンスアンプ群毎に設けられたデータラッチ回路５２に、不良カラムのセンスアンプ群を非活性に保持するように、データを書き込む。以上により、初期設定動作が終了する。
【００７４】
図１３は、図１２におけるブロック状態判定ステップＳ１０４，Ｓ１０７の具体的なフローを示している。基本的には、図１２で説明した判定ロジックを利用する。まず、正常データ数ｋを初期化し（ステップＳ２０１）、カラムアドレスを初期化して（ステップＳ２０２）、最初のカラム（ｉ＝０）を選択して初期設定データブロックのデータａを読み出す（ステップＳ２０３）。そしてセンスアンプ回路（ページバッファＰＢ）に読み出したデータを第１レジスタＲＥＧ．１に転送する（ステップＳ２０４）。
【００７５】
同様に、次のカラム（ｉ＝１）を選択してデータ／ａを読み出し（ステップＳ２０５）、その読み出しデータを第２レジスタＲＥＧ．２に転送する（ステップＳ２０６）。そして、第１レジスタＲＥＧ．１のデータと第２レジスタＲＥＧ．２のデータの排他的論理和をとって、データの良否判定を行う（ステップＳ２０７）。判定データが“０”（不良）の場合には、カラムアドレスがｉ＜６の範囲であることを確認して（ステップＳ２１０）、カラムアドレスをｉ＋２に更新する（ステップＳ２１１）。また判定データが“１”（正常）の場合にも、データ数ｋが予め設定された値ｘより小さい場合には、データ数ｋを更新して（ステップＳ２０９）、同様にカラムドレスを更新して、以下同様の動作を繰り返す。
【００７６】
そして、正常データ数ｋが所定値ｘ未満ではないことを確認して（ステップＳ２０８）、ブロック状態をＰａｓｓ（正常）にセットして、終了する。カラムアドレスを更新して判定を繰り返しても、正常データ数が所定値ｘ未満である場合には、Ｆａｉｌ（不良）にセットして終了する。
【００７７】
ここで、ｘの値は、通常のパワーオン時或いは、”ＦＦ”コマンド入力による初期設定動作においては、ｘ＝０に設定される。即ち、４セットのデータを選択するカラムアドレスｉ＝６までに、一つでも正常なデータがあれば、チップ正常として終了する。４セットのデータが全て不良の場合に、チップ不良とする。
一方、テスト時においては、ステータスデータ読み出しのコマンドを入力して、ｘ＝１が設定される。このとき、４セットのデータａ，／ａのうち、２セットが正常であることを確認して、Ｐａｓｓとすることになる。この様にすれば、メモリ出荷の際に、２セットのデータが正常であることを保証することができる。そして、出荷後に１セットのデータが不良になる場合でも、チップは正常として扱い得ることが保証される。
【００７８】
図１４は、図１１におけるカラム置換ステップＳ１０８の具体的な動作フローである。ここでは、メモリセルアレイの１プレーン当たり８カラム、２プレーンで１６カラム不良の置換を可能とした場合を想定している。不良カラムアドレス数の２倍である数ｊ（一つの不良カラムアドレスを表すのに、２バイト必要とするため）を初期化し（ステップＳ３０１）、正常データ数ｋを初期化し（ステップＳ３０２）、カラムアドレスを初期化して（ステップＳ３０３）、最初のカラム（ｉ＝０）を選択して初期設定データブロックの不良カラムアドレスデータａを読み出す（ステップＳ３０４）。そしてセンスアンプ回路（ページバッファＰＢ）に読み出したデータを第１レジスタＲＥＧ．１に転送する（ステップＳ３０５）。
【００７９】
同様に、次のカラム（ｉ＝１）を選択して不良カラムアドレスデータ／ａを読み出し（ステップＳ３０６）、そのデータを第２レジスタＲＥＧ．２に転送する（ステップＳ３０７）。そして、第１レジスタＲＥＧ．１のデータと第２レジスタＲＥＧ．２のデータの排他的論理和をとって、データの良否判定を行う（ステップＳ３０８）。判定データが“０”（不良）の場合には、カラムアドレスがｉ＜６の範囲であることを確認して（ステップＳ３１１）、カラムアドレスをｉ＋２に更新する（ステップＳ３１２）。また判定データが“１”（正常）の場合にも、データ数ｋが予め設定された値ｘより小さい場合には、データ数ｋを更新して（ステップＳ３１０）、同様にカラムドレスを更新して、以下同様の動作を繰り返す。
【００８０】
そして、正常データ数ｋが所定値ｘ未満ではないことを確認する判定を行う（ステップＳ３０９）。カラムアドレスを更新して判定を繰り返しても、正常データ数が所定値ｘ未満である場合には、Ｆａｉｌ（不良）にセットして終了する。正常データ数ｋが所定値ｘ未満ではないことを確認したら、その不良カラムアドレスデータを第１レジスタＲＥＧ．１から不良アドレスレジスタ１３に転送する（ステップＳ３１３）。
【００８１】
そして、不良カラム置換数が１６未満であることを確認する判定を行い（ステップＳ３１４）、ＹＥＳであれば不良カラム数ｊを更新して（ステップＳ３１５）、以下同様の動作を繰り返す。不良カラム置換数が１６未満でないこと確認したら、不良カラムのセンスアンプ回路を非活性化する処理を行って（ステップＳ３１６）、不良カラム置換の初期設定動作を終了する。
【００８２】
通常のパワーオン時或いは”ＦＦ”コマンド入力により読み出しでは、ｘ＝０に設定される。即ち、不良カラムアドレスデータが１セットでも正常であれば、有効と判定され、第１レジスタＲＥＧ．１（或いは第２レジスタＲＥＧ．２でもよい）のデータに基づいて、不良カラム置換の初期設定が行われる。
一方、テスト時には、カラム不良置換コマンドを入力した場合に、ｘ＝１に設定され、図１４の動作制御が行われる。この場合、４セットのデータａ，／ａのうち、２セット以上が正常であることを確認して、カラム置換の初期設定が行われる。この様にすれば、カラム不良置換コマンドにより、２セット以上の不良カラムアドレスデータの正常状態を確認できるので、メモリ出荷の際に、２セットのデータが正常であることを保証することができる。そして、出荷後に１セットのデータが不良になる場合でも、不良カラムアドレスデータを読み出して正常に初期設定できることが保証される。
【００８３】
以上の不良カラム置換の初期設定動作においては、不良カラムアドレスデータは、フラグビットの如何によらず、不良カラムアドレスデータを有効なものとして、周辺回路の不良アドレスレジスタ１３に転送してもよい。実際の不良カラム置換は、不良カラムアドレスレジスタ１３のデータに基づいて行われるので、このカラムレジスタ１３に記憶された不良アドレスと外部アドレスとの一致検出を行うときにフラグビットが“１”の無効データは無視し、フラグビットが“０”のときのみ有効として扱えばよいからである。但し、次に示す不良ブロックフラグ設定やオプション設定の場合と同様に、各データをそのフラグビットが“０”（有効）の場合のみ転送されるようにしてもよい。
【００８４】
図１５は、図１１における不良ブロックのフラグ設定のステップＳ１１０の動作フローを示している。オプション設定ステップＳ１１１の動作フローも基本的に同様である。不良フロック数ｊを初期化し（ステップＳ４０１）、カラムアドレスｉを初期化して（ステップＳ４０２）、最初のカラム（ｉ＝０）を選択して初期設定データブロックの不良ロウアドレスデータａを読み出す（ステップＳ４０３）。そしてセンスアンプ回路（ページバッファＰＢ）に読み出したデータを第１レジスタＲＥＧ．１に転送する（ステップＳ４０４）。
【００８５】
同様に、次のカラム（ｉ＝１）を選択して不良ロウアドレスデータ／ａを読み出し（ステップＳ４０５）、そのデータを第２レジスタＲＥＧ．２に転送する（ステップＳ４０６）。そして、第１レジスタＲＥＧ．１のデータと第２レジスタＲＥＧ．２のデータの排他的論理和をとって、データの良否判定を行う（ステップＳ４０７）。判定結果が“０”（不良）の場合には、カラムアドレスがｉ＜３の範囲であることを確認して（ステップＳ４０９）、次のデータのセットを選択すべくカラムアドレスをｉ＋２に更新して（ステップＳ４１０）、以下同様の動作を繰り返す。前述のように不良ロウアドレスデータは２セット設けられているから、これらがいずれもデータ不良と判定されると（ステップＳ４０９）、チップ不良として終了する。
【００８６】
ステップＳ４０７での判定結果が“１”（正常）の場合、各不良ブロックアドレスデータのフラグビットを検出する（ステップＳ４０８）。フラグビットが“０”（正常）の場合、そのフラグビットデータを、図５に示したロウデコーダのブロック選択回路４１に設けられたデータラッチ回路４２に転送する。このデータ転送には専用のコマンドを用いてもよい。これにより、不良ブロックのフラグ設定が行われ、その後その不良ブロックは非活性状態に保持される。同時に、不良アドレスレジスタ１３にも不良ロウアドレスデータを転送して保持するようようにしてもよい。
【００８７】
そして、不良ブロック数ｊが所定の設定値ｘ未満であることを確認して（ステップＳ４１２）、ｊを更新し（ステップＳ４１３）、以下同様の動作を繰り返す。不良ブロック数ｊが設定値ｘ未満でないことを確認したら、不良ブロックのフラグ設定動作を終了する。具体的に、ブロックアドレスが２バイトで表される場合、ｘ＋１が、許容される不良ブロック数の２倍の値に設定される。
【００８８】
前述のように、他のオプションデータ設定も同様のフローで行われるが、これらの不良ブロックのフラグ設定とオプションデータ設定の動作は、所定のコマンド入力により自動的に順次に行われるようにしてもよいし、或いはそれぞれ別のコマンド入力により動作するようにしてもよい。
【００８９】
次に、初期設定データブロック３Ａ，３Ｂへの初期設定データ書き込みの動作を説明する。この初期設定データの書き込みは、メモリチップが自動テストを行う場合と、自動テストを行わない場合とで異なる。
【００９０】
図１６は、自動テストを行わず、テスタを用いたテストにより初期設定データブロック３Ａ，３Ｂに書き込みを行う場合のフローである。まず、メモリテスタによりＥＥＰＲＯＭに消去コマンドを入力して、第１の初期設定データブロック３Ａを一括消去し（ステップＳ５０１）、次いで第２の初期設定データブロック３Ｂを一括消去する（ステップＳ５０２）。
【００９１】
その後、第１の初期設定データブロック３Ａが正常か否かをステータスデータに基づいて判断し（ステップＳ５０３）、正常であれば、第１の初期設定データブロック３Ａに、不良アドレスをはじめとする各初期設定データを書き込む（ステップＳ５０４）。書き込んだデータは確認読み出しを行う（ステップＳ５０５）。十分な書き込みが確認されれば、チップ状態をＰａｓｓとして終了する。書き込みに失敗した場合にはＦａｉｌとして終了してもよいが、第２の初期設定データブロックの書き込みのステップに移るようにしてもよい。
【００９２】
ステップＳ５０３において、第１の初期設定データブロック３Ａの不良が判定された場合には、第２の初期設定データブロック３Ｂが正常か否かの判定を行う（ステップＳ５０６）。不良の判定が出た場合は、チップ不良として終了する。正常の場合には、第２の初期設定データブロック３Ｂに、不良アドレスをはじめとする各初期設定データを書き込む（ステップＳ５０７）。そして書き込んだデータの確認読み出しを行う（ステップＳ５０８）。十分な書き込みが確認されれば、チップ状態をＰａｓｓとして終了する。書き込みに失敗した場合にはＦａｉｌとして終了する。
【００９３】
なお、ステップＳ５０５，Ｓ５０８の確認読み出し動作は、例えば”ＦＦ”コマンドを入力することにより行うことができる。或いは一旦電源を切った後、改めて電源を立ち上げて、その立ち上げを検出してチップ内で自動的に読み出すようにしてもよい。
【００９４】
図１７は、図１６におけるデータ書き込みステップＳ５０４，Ｓ５０７のより具体的なフローである。ＮＡＮＤセルブロック内のアドレスｎ（ワード線選択を行うロウアドレス）を初期化し、偶数ページ（即ち偶数番目のビット線ＢＬＥ）を選択して（ステップＳ６０１）、初期設定データブロックのアクセスコマンドを入力する（ステップＳ６０２）。そして、”８０”入力（ステップＳ６０３）、アドレスとデータの入力（ステップＳ６０４）、次いで”１０”の入力（ステップＳ６０５）の一連の動作により、一つのワード線で選択される偶数ページに書き込みがなされる。
【００９５】
ここで、データ書き込みは、通常のデータ書き込みと同様に、書き込みパルス電圧印加とベリファイ読み出しの繰り返しによる。また、初期設定データは前述のように、カラムアドレスで決まる複数セットの相補データである。書き込みに失敗したら、Ｆａｉｌとして書き込み動作終了する。十分な書き込みがなされたら、１セルブロックが１６ページ（ｎ＝０〜１５）の場合、アドレスｎが１５未満であることを判定し（ステップＳ６０６）、アドレスｎを更新して（ステップＳ６０７）、次のページ（即ち次のワード線）について、同様の書き込みを行う。以下、同様の動作を繰り返す。図９で説明したように、初期設定データは、１６個のオール“０”又はオール“１”により１ビットデータとするので、この書き込み動作の間、同じデータを繰り返し書き込むことになる。
【００９６】
偶数ページの書き込みがＰａｓｓになると（ステップＳ６０８）、次に奇数ページの選択を行い、アドレスｎを再度初期化する（ステップＳ６０９）。そして、初期設定データブロックのアクセスコマンドの入力（ステップＳ６１０）、”８０”入力（ステップＳ６１１）、アドレスとデータの入力（ステップＳ６１２）、”１０”の入力（ステップＳ６１３）の一連の動作により、一つのワード線で選択される偶数ページに書き込みがなされる。
【００９７】
書き込みに失敗したら、Ｆａｉｌとして書き込み動作終了する。十分な書き込みがなされたら、アドレスｎが１５未満であることを判定し（ステップＳ６１４）、アドレスｎを更新して（ステップＳ６１５）、次のページ（即ち次のワード線）について、同様の書き込みを行う。以下、同様の動作を繰り返し、１６本のワード線により選択されるブロック内の全ページに同じデータが書き込まれる。
【００９８】
次に、メモリチップが自動テストを行った場合を説明する。この場合、初期設定データブロックの正常か否かは自動テストにより判定され、不良の初期設定データブロックについては、不良であることを示すフラグがロウデコーダ内にセットされ且つ、そのブロックは非選択状態になっている。従って、初期設定データの書き込みコマンドを入力しても、もしあるチップの初期設定データブロックが不良の場合には、書き込みはなされず、初期設定データブロックが正常の場合にのみ初期設定データの書き込みが行われることになる。
【００９９】
図１８は、この様な自動テストを行った場合の初期設定データブロックの書き込み動作フローである。テストによりメモリチップに消去コマンドを入力し、第１の初期設定データブロック３Ａを一括消去し（ステップＳ７０１）、次いで第２の初期設定データブロックを一括消去する（ステップＳ７０２）。
【０１００】
次に、第１の初期設定データブロック３Ａに対する書き込みコマンドを入力し、第１の初期設定データブロック３Ａに書き込みを行う（ステップＳ７０３）。次に、第２の初期設定データブロック３Ｂに対する書き込みコマンドを入力し、第２の初期設定データブロック３Ｂに書き込みを行う（ステップＳ７０３）。前述のように、初期設定データブロック３Ａ，３Ｂのうち、正常であるブロックに対してのみ、書き込みが行われる。
【０１０１】
次に、書き込んだデータの確認読み出しを行う（ステップＳ７０５）。十分な書き込みが確認されれば、チップ状態をＰａｓｓとして終了する。書き込みに失敗した場合にはＦａｉｌとして終了する。このステップＳ７０５の確認読み出し動作は、例えば”ＦＦ”コマンドを入力することにより行うことができる。或いは一旦電源を切った後、改めて電源を立ち上げて、その立ち上げを検出してチップ内で自動的に読み出すようにしてもよい。
【０１０２】
図１９Ａ及び図１９Ｂは、図１８におけるステップＳ７０３，Ｓ７０４の書き込み動作を具体的に示している。ＮＡＮＤセルブロック内のアドレスｎ（ワード線選択を行うロウアドレス）を初期化し、偶数ページ（即ち偶数番目のビット線ＢＬＥ）を選択して（ステップＳ８０１）、初期設定データブロックのアクセスコマンドを入力する（ステップＳ８０２）。そして、”８０”入力（ステップＳ８０３）、第１の初期設定データブロックのブロックアドレス入力（ステップＳ８０４）を行い、内部データ転送を行うデータロードコマンドを入力する（ステップＳ８１４）。即ち書き込むべきデータ（不良カラムアドレスデータ）は、既に自動テストによって不良アドレスレジスタ１３に書き込まれているから、これを読み出してセンスアンプ回路５に内部転送する。
【０１０３】
そして、”１０”の入力（ステップＳ８０６）により書き込みが行われ、一つのワード線で選択される偶数ページへの書き込みがなされる。データ書き込みは、通常のデータ書き込みと同様に、書き込みパルス電圧印加とベリファイ読み出しの繰り返しによる。また、初期設定データは前述のように、カラムアドレスで決まる複数セットの相補データである。書き込みに失敗したら、Ｆａｉｌとして書き込み動作終了する。
【０１０４】
十分な書き込みがなされたら、１セルブロックが１６ページ（ｎ＝１５）の場合、アドレスｎが１５未満であることを判定し（ステップＳ８０７）、アドレスｎを更新して（ステップＳ８０８）、次のページ（即ち次のワード線）について、同様の書き込みを行う。以下、同様の動作を繰り返す。図９で説明したように、初期設定データは、１６個のオール“０”又はオール“１”により１ビットデータとするので、この書き込み動作の間、同じデータを繰り返し書き込むことになる。
【０１０５】
偶数ページの書き込みがＰａｓｓになると（ステップＳ８０９）、次に奇数ページの選択を行い、アドレスｎを再度初期化する（ステップＳ８１０）。そして、初期設定データブロックのアクセスコマンドの入力（ステップＳ８１１）、”８０”入力（ステップＳ８１２）、第２の初期設定データブロックのブロックアドレス入力（ステップＳ８１２）を行い、内部データ転送を行うデータロードコマンドを入力する（ステップＳ８１４）。ここで書き込むべきデータ（不良ロウアドレスデータ、その他のオプションデータ）は、既にテストにより不良ブロックのラッチ回路４２、不良アドレスレジスタ１３、電圧設定レジスタ１５等に書き込まれているから、これらを読み出してセンスアンプ回路５に内部転送する。
【０１０６】
そして、”１０”の入力（ステップＳ８１５）により、書き込みが行われ、一つのワード線で選択される偶数ページに書き込みがなされる。書き込みに失敗したら、Ｆａｉｌとして書き込み動作終了する。十分な書き込みがなされたら、アドレスｎが１５未満であることを判定し（ステップＳ８１６）、アドレスｎを更新して（ステップＳ８１７）、次のページ（即ち次のワード線）について、同様の書き込みを行う。以下、同様の動作を繰り返し、１６本のワード線により選択されるブロック内の全ページに同じデータが書き込まれる。
【０１０７】
この発明は上記実施例に限られない。実施の形態ではＮＡＮＤ型ＥＥＰＲＯＭを説明したが、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型のＥＥＰＲＯＭはもちろん、電気的書き換えはできないが不揮発にデータ記憶を記憶できるメモリセルを用いたＥＰＲＯＭやマスクＲＯＭにもこの発明を適用することができる。
【０１０８】
【発明の効果】
以上述べたようにこの発明によれば、ヒューズ回路等を用いることなく、メモリセルアレイ内に不良アドレス等の初期設定データを書き込んで、不良アドレス置換等の動作条件の初期化を可能とした不揮発性半導体メモリ装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＥＰＲＯＭのブロック構成を示す図である。
【図２】同実施の形態のメモリセルアレイの等価回路である。
【図３】同メモリセルアレイのＮＡＮＤセルの平面図と等価回路である。
【図４】同メモリセルアレイの断面図である。
【図５】同実施の形態のラッチ機能付きロウデコーダの構成を示す図である。
【図６】同実施の形態のセンスアンプ回路の構成を示す図である。
【図７】同センスアンプ回路に付属させたラッチ回路を示す図である。
【図８】同実施の形態のセルアレイにおける初期設定データブロックの構成法を示す図である。
【図９】同初期設定データブロックのデータ形式を示す図である。
【図１０】同初期設定データブロックのデータ格納形式を示す図である。
【図１１】同初期設定データブロックのデータに基づく初期設定動作フローを示す図である。
【図１２】初期設定データの良否判定を行う回路構成を示す図である。
【図１３】同初期設定データブロックのステータスデータ読み出し動作を示す図である。
【図１４】同初期設定データブロックのデータによるカラムリダンダンシ動作を示す図である。
【図１５】同初期設定データブロックのデータにより不良ブロックフラグ設定動作を示す図である。
【図１６】同初期設定データブロックの書き込み動作フローを示す図である。
【図１７】図１６の書き込みステップの具体的な動作フローを示す図である。
【図１８】同初期設定データブロックの他の書き込み動作フローを示す図である。
【図１９Ａ】図１８の書き込みステップの具体的な動作フローを示す図である。
【図１９Ｂ】図１８の書き込みステップの具体的な動作フローを示す図である。
【符号の説明】
１…メモリセルアレイ、２…冗長カラムセルアレイ、３…初期設定データ領域、４…ロウデコーダ、５…センスアンプ回路、６…データレジスタ、７…カラムデコーダ、８…高電圧発生回路、９…Ｉ／Ｏバッファ、１０…コマンドレジスタ、１１…制御回路、１２…アドレスレジスタ、１３…不良アドレスレジスタ、１４…一致検出回路、１５…電圧設定レジスタ、１６…チップ情報レジスタ、１７…パワーオンリセット回路。

Claims (10)

1. 不揮発性メモリセルが配列されメモリ動作条件を決定する初期設定データ及び不良アドレスデータが書き込まれる初期設定データ領域及び不良セルを置換するための冗長セルアレイを有し且つ、前記初期設定データ領域にはその初期設定データ領域が正常であるか否かを示すステータスデータが書き込まれるメモリセルアレイと、
   アドレスにより前記メモリセルアレイのメモリセル選択を行うデコード回路と、
   前記メモリセルアレイの読み出しデータを検知増幅するセンスアンプ回路と、
   前記初期設定データ領域から読み出される初期設定データが転送されレジスタに保持されてメモリ動作条件を制御すると共に前記初期設定データ領域から読み出される不良アドレスが転送されレジスタに保持されて不良セル置換制御を行う動作条件設定回路と、
   前記初期設定データ領域から読み出される前記ステータスデータに基づいて、 前記初期設定データの前記動作条件設定回路への転送を制御する制御回路と、を備え、
   前記初期設定データ及びステータスデータはそれぞれ、相補関係を満たす少なくとも１セットのデータにより構成され、
   前記初期設定データ領域は、偶数番のビット線の範囲として定義されて前記ステータスデータ及び不良カラムアドレスデータを記憶する偶数ページと、奇数番のビット線の範囲として定義されて不良ロウアドレスを記憶する奇数ページとから構成されている
   ことを特徴とする不揮発性半導体メモリ装置。
2. 前記デコード回路に付属して、前記初期設定データ領域から読み出された不良アドレスデータに基づいて不良ロウのデコード部を非活性状態に設定するためのデータラッチ回路を有する
   ことを特徴とする請求項１記載の不揮発性半導体メモリ装置。
3. 前記センスアンプ回路に付属して、前記初期設定データ領域から読み出された不良アドレスデータに基づいて不良カラムのセンスアンプ部を非活性状態に設定するためのデータラッチ回路を有する
   ことを特徴とする請求項１記載の不揮発性半導体メモリ装置。
4. 前記偶数ページには、それぞれ相補関係を満たすＮセット（Ｎは正の整数）ずつのステータスデータ及び不良カラムアドレスデータが書き込まれ、
   前記奇数ページには、それぞれ相補関係を満たすＭセット（ＭはＮより小さい正の整数）の不良ロウアドレスデータが書き込まれる
   ことを特徴とする請求項１記載の不揮発性半導体メモリ装置。
5. 前記制御回路は、電源投入を検出して自動的に、前記初期設定データの読み出しと、その読み出しデータの前記動作条件設定回路への転送とを制御する
   ことを特徴とする請求項１記載の不揮発性半導体メモリ装置。
6. 前記制御回路は、コマンド入力に基づいて、前記初期設定データの読み出しと、その読み出しデータの前記動作条件設定回路への転送とを制御する
   ことを特徴とする請求項１記載の不揮発性半導体メモリ装置。
7. 前記メモリセルアレイは、電気的書き換え可能な不揮発性メモリセルが複数個直列接続されたＮＡＮＤ型セルにより構成されていることを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体メモリ装置。
8. 前記初期設定データ領域は、データ消去の単位となる少なくとも一つのセルブロックにより構成される
   ことを特徴とする請求項７記載の不揮発性半導体メモリ装置。
9. 前記初期設定データ領域は、データ消去の単位となる一つのセルブロックからなる第１の初期設定データブロックと、他のセルブロックからなる第２の初期設定ブロックとから構成される
   ことを特徴とする請求項７記載の不揮発性半導体メモリ装置。
10. 前記初期設定データ及びステータスデータは、１ＮＡＮＤセルのオール“０”状態及びオール“１”状態を１ビットデータとして書き込まれる
    ことを特徴とする請求項７記載の不揮発性半導体メモリ装置。

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