JP6953148B2 - 半導体記憶装置及びデータ読出方法 - Google Patents

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Description

本発明は、半導体記憶装置及びデータ読出方法に関するものである。
従来から半導体記憶装置では、電源投入時等に用いる初期設定データとして、バッドセクタ（不良セクタ）に関する情報、各種の初期値、及び各種の設定値等を記憶しておくことが行われている。このような初期設定データは、電源遮断時においてデータが損失することを防止するため、不揮発性の記憶部に記憶されることが求められている。
不揮発性の記憶部に初期設定データを記憶する技術として、例えば、特許文献１には、不揮発性メモリセルが配列されたメモリセルアレイが、初期設定データが書き込まれる初期設定データ領域を有する技術が記載されている。特許文献１に記載の技術では、電源投入時等に、初期設定データ領域から初期設定データを読み出して、読み出したデータを各種レジスタに設定（ラッチ）することにより初期設定が行われ、メモリセルアレイが動作するようになる。
特開２００２−１１７６９２号公報
ところで、従来から半導体記憶装置では、メモリセルに保持されたデータを適切に読み出せない場合があった。
そのため、特許文献１に記載の技術では、初期設定データ領域が正常であるか否かを示すステータスデータが当該初期設定データ領域に書き込まれ、当該ステータスデータに基づいて、初期設定データ領域が正常であるか否かを考慮して、初期設定データの読み出しを行っている。
しかしながら、特許文献１に記載の技術では、例えば、メモリセルに保持されているデータを読み出す際にメモリセルに印加する読出電圧、及び保持されているデータに応じてメモリセルに流れる電流を比較する比較電流の少なくとも一方が不適切である場合、メモリセルに保持されているデータと異なるデータを読み出してしまう場合があった。そのため、特許文献１に記載の技術では、メモリセルに保持されたデータを適切に読み出すには十分ではないという問題があった。
本発明は、メモリセルに保持されているデータを適切に読み出すことができる、半導体記憶装置及びデータ読出方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体記憶装置は、複数のメモリセルを含み、メモリセルに保持されているデータを読み出す際にメモリセルに印加する読出電圧、及び保持されているデータに応じてメモリセルに流れる電流を比較する比較電流各々の値の適否の判定に用いる論理値が異なる第１データ及び第２データを含む既知データであり、かつ前記第１データが保持されているメモリセルに流れる電流は、前記第２データが保持されているメモリセルに流れる電流よりも大きい判定用データを格納する既知データ格納領域を有するメモリセルアレイと、データを読み出す読出対象メモリセルを表すアドレスに応じて、前記読出対象メモリセルに読出電圧を印加させるデコーダと、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、第１の比較電流と、保持されているデータに応じて前記読出対象メモリセルに流れる電流とを比較した第１の比較結果を出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、第２の比較電流と、保持されているデータに応じて前記読出対象メモリセルに流れる電流とを比較した第２の比較結果を出力する比較回路と、前記適否の判定が行われる場合に、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、前記比較電流として調整値に基づいて増加させた前記第１の比較電流を前記比較回路に出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、前記比較電流として前記調整値に基づいて減少させた前記第２の比較電流を前記比較回路に出力する比較電流生成回路と、前記第１の比較結果が、前記読出対象メモリセルに流れる電流が前記第１の比較電流以上であることを示し、かつ、前記第２の比較結果が、前記読出対象メモリセルに流れる電流が前記第２の比較電流よりも小さいことを示す場合、前記読出電圧、及び前記調整値により調整される前の比較電流が適切であると判定する制御回路と、を備え、前記適否の判定が行われる場合は、前記読出対象メモリセルを前記既知データ格納領域のメモリセルとする。
上記目的を達成するために、本発明の半導体記憶装置は、複数のメモリセルを含み、メモリセルに保持されているデータを読み出す際にメモリセルに印加する読出電圧、及び保持されているデータに応じてメモリセルに流れる電流を比較する比較電流各々の値の適否の判定に用いる論理値が異なる第１データ及び第２データを含む既知データであり、かつ前記第１データが保持されているメモリセルに流れる電流は、前記第２データが保持されているメモリセルに流れる電流よりも大きい判定用データを格納する既知データ格納領域を有するメモリセルアレイと、データを読み出す読出対象メモリセルを表すアドレスに応じて、前記読出対象メモリセルに読出電圧を印加させるデコーダと、前記適否の判定が行われる場合に、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、前記読出電圧として調整値に基づいて減少させた第１の読出電圧を前記デコーダに出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、前記読出電圧として前記調整値に基づいて増加させた第２の読出電圧を前記デコーダに出力する読出電圧生成回路と、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、保持されているデータに応じて前記読出対象メモリセルに流れる電流と、比較電流とを比較した第１の比較結果を出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、保持されているデータに応じて前記読出対象メモリセルに流れる電流と、比較電流とを比較した第２の比較結果を出力する比較回路と、前記第１の比較結果が、前記読出対象メモリセルに流れる電流が比較電流以上であることを示し、かつ、前記第２の比較結果が、前記読出対象メモリセルに流れる電流よりも小さいことを示す場合、前記比較電流、及び前記調整値により調整される前の読出電圧が適切であると判定する制御回路と、を備え、前記適否の判定が行われる場合は、前記読出対象メモリセルを前記既知データ格納領域のメモリセルとする。
また、本発明のデータ読出方法は、複数のメモリセルを含み、メモリセルに保持されているデータを読み出す際にメモリセルに印加する読出電圧、及び保持されているデータに応じてメモリセルに流れる電流を比較する比較電流各々の値の適否の判定に用いる論理値が異なる第１データ及び第２データを含む既知データであり、かつ前記第１データが保持されているメモリセルに流れる電流は、前記第２データが保持されているメモリセルに流れる電流よりも大きい判定用データを格納する既知データ格納領域を有するメモリセルアレイと、データを読み出す読出対象メモリセルを表すアドレスに応じて、前記読出対象メモリセルに読出電圧を印加させるデコーダと、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、第１の比較電流と、保持されているデータに応じて前記読出対象メモリセルに流れる電流とを比較した第１の比較結果を出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、第２の比較電流と、保持されているデータに応じて前記読出対象メモリセルに流れる電流とを比較した第２の比較結果を出力する比較回路と、前記適否の判定が行われる場合に、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、前記比較電流として調整値に基づいて増加させた前記第１の比較電流を前記比較回路に出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、前記比較電流として前記調整値に基づいて減少させた前記第２の比較電流を前記比較回路に出力する比較電流生成回路と、前記第１の比較結果が、前記読出対象メモリセルに流れる電流が前記第１の比較電流以上であることを示し、かつ、前記第２の比較結果が、前記読出対象メモリセルに流れる電流が前記第２の比較電流よりも小さいことを示す場合、前記読出電圧、及び前記調整値により調整される前の比較電流が適切であると判定する制御回路と、を備えた半導体記憶装置におけるデータ読出方法であって、前記制御回路により前記判定用データを読み出した際の前記比較結果に基づいて、前記適否の判定を行い、適切であると判定した前記読出電圧を前記デコーダが印加する読出電圧として設定し、適切であると判定した前記調整値により調整される前の前記比較電流を前記比較回路が比較する比較電流として設定する、処理を含む。
また、本発明のデータ読出方法は、複数のメモリセルを含み、メモリセルに保持されているデータを読み出す際にメモリセルに印加する読出電圧、及び保持されているデータに応じてメモリセルに流れる電流を比較する比較電流各々の値の適否の判定に用いる論理値が異なる第１データ及び第２データを含む既知データであり、かつ前記第１データが保持されているメモリセルに流れる電流は、前記第２データが保持されているメモリセルに流れる電流よりも大きい判定用データを格納する既知データ格納領域を有するメモリセルアレイと、データを読み出す読出対象メモリセルを表すアドレスに応じて、前記読出対象メモリセルに読出電圧を印加させるデコーダと、前記適否の判定が行われる場合に、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、前記読出電圧として調整値に基づいて減少させた第１の読出電圧を前記デコーダに出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、前記読出電圧として前記調整値に基づいて増加させた第２の読出電圧を前記デコーダに出力する読出電圧生成回路と、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、保持されているデータに応じて前記読出対象メモリセルに流れる電流と、比較電流とを比較した第１の比較結果を出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、保持されているデータに応じて前記読出対象メモリセルに流れる電流と、比較電流とを比較した第２の比較結果を出力する比較回路と、前記第１の比較結果が、前記読出対象メモリセルに流れる電流が比較電流以上であることを示し、かつ、前記第２の比較結果が、前記読出対象メモリセルに流れる電流が前記比較電流よりも小さいことを示す場合、前記比較電流、及び前記調整値により調整される前の読出電圧が適切であると判定する制御回路と、を備えた半導体記憶装置におけるデータ読出方法であって、前記制御回路により前記判定用データを読み出した際の前記第１の比較結果及び前記第２の比較結果に基づいて、前記適否の判定を行い、適切であると判定した前記調整値により調整される前の前記読出電圧を前記デコーダが印加する読出電圧として設定し、適切であると判定した前記比較電流を前記比較回路が比較する比較電流として設定する、処理を含む。
本発明によれば、メモリセルに保持されているデータを適切に読み出すことができる、という効果を奏する。
第１実施形態における半導体記憶装置の一例の概略を表す構成図である。 第１実施形態におけるメモリセルアレイの一例を表す構成図。 第１実施形態の半導体記憶装置で実行される初期設定シーケンスの流れの一例を表したフローチャートである。 第１実施形態の設定値テーブルの一例を説明する説明図である。 メモリセルのＩｄ−Ｖｇｓ特性と比較電流Ｉｃとの関係の一例を示す図である。 比較電流Ｉｃ及び読出電圧Ｖｒが適切な場合における、メモリセルのＩｄ−Ｖｇｓ特性と比較電流Ｉｃ、Ｉｃ１、Ｉｃ０との関係の一例を示す図である。 比較電流Ｉｃが適切な値よりも大きい場合における、メモリセルのＩｄ−Ｖｇｓ特性と比較電流Ｉｃ、Ｉｃ１、Ｉｃ０との関係の一例を示す図である。 比較電流Ｉｃが適切な値よりも小さい場合における、メモリセルのＩｄ−Ｖｇｓ特性と比較電流Ｉｃ、Ｉｃ１、Ｉｃ０との関係の一例を示す図である。 読出電圧Ｖｒが適切な値よりも小さい場合における、メモリセルのＩｄ−Ｖｇｓ特性と比較電流Ｉｃ、Ｉｃ１、Ｉｃ０との関係の一例を示す図である。 読出電圧Ｖｒが適切な値よりも大きい場合における、メモリセルのＩｄ−Ｖｇｓ特性と比較電流Ｉｃ、Ｉｃ１、Ｉｃ０との関係の一例を示す図である。 第２実施形態における半導体記憶装置の一例の概略を表す構成図である。 第２実施形態の設定値テーブルの一例を説明する説明図である。 比較電流Ｉｃ及び読出電圧Ｖｒが適切な場合における、メモリセルのＩｄ−Ｖｇｓ特性と読出電圧Ｖｒ、Ｖｒ１、Ｖｒ０との関係の一例を示す図である。 読出電圧Ｖｒが適切な値よりも小さい場合における、メモリセルのＩｄ−Ｖｇｓ特性と読出電圧Ｖｒ、Ｖｒ１、Ｖｒ０との関係の一例を示す図である。 読出電圧Ｖｒが適切な値よりも大きい場合における、メモリセルのＩｄ−Ｖｇｓ特性と読出電圧Ｖｒ、Ｖｒ１、Ｖｒ０との関係の一例を示す図である。 比較電流Ｉｃが適切な値よりも大きい場合における、メモリセルのＩｄ−Ｖｇｓ特性と読出電圧Ｖｒ、Ｖｒ１、Ｖｒ０との関係の一例を示す図である。 比較電流Ｉｃが適切な値よりも小さい場合における、メモリセルのＩｄ−Ｖｇｓ特性と読出電圧Ｖｒ、Ｖｒ１、Ｖｒ０との関係の一例を示す図である。
以下では、図面を参照して、各実施形態を詳細に説明する。
［第１実施形態］
まず、本実施形態の半導体記憶装置の構成について説明する。図１には、本実施形態の半導体記憶装置１０の一例の概略を表す構成図を示す。
図１に示すように、本実施形態の半導体記憶装置１０は、不揮発性のメモリセルアレイ２０、ロウデコーダ３０、カラムデコーダ３２、アドレスレジスタ３４、センスアンプ３６、読出電圧生成回路３８、比較電流生成回路４０、読出電圧値設定データレジスタ４２、比較電流値設定データレジスタ４４、比較電流調整回路４６、比較電流調整値設定データレジスタ４８、コマンド回路５０、及び制御回路５２を備える。
本実施形態においてデータを記憶（保持）するメモリセルアレイ２０は、不揮発性のメモリであり、図２に示した例のように、保持するデータの書き換えが電気的に可能な複数のメモリセル６６が２次元状（マトリクス状）に配置されている。図２に示すように、本実施形態のメモリセルアレイ２０は、浮遊ゲートを有するＭＯＳ（Metal-Oxide-Semiconductor）トランジスタをメモリセル６６として用いている。なお、本実施形態では、保持されているデータを読み出す対象のメモリセル６６を読出対象メモリセル６６ともいう。
図２に示すように、メモリセルアレイ２０には、セルバイアス線６０と、複数本のワード線６２（図２では６２＿１、６２＿２）と、複数本のビット線６４（図２では６４＿１、６４＿２、６４＿３）と、が設けられている。ワード線６２及びビット線６４は、メモリセル６６の配列に応じて配置され、図２に示した例では、メモリセル６６が配列された行毎にワード線６２が設けられ、列毎にビット線６４が設けられている。なお、図２に示したメモリセルアレイ２０では、６つのメモリセル６６が２行×３列に設けられ、２本のワード線６２（６２＿１、６２＿２）と、３本のビット線６４（６４＿１、６４＿２、６４＿３）が設けられた場合を例示したが、メモリセル６６の数及びその配置等は、これに限定されるものではない。
セルバイアス線６０及び各ワード線６２は、ロウデコーダ３０に接続され、各ビット線６４は、カラムデコーダ３２に接続されている。また、セルバイアス線６０には、メモリセル６６のドレインまたはソースが接続されている。また、ワード線６２には、メモリセル６６のゲートが接続されている。また、ビット線６４には、メモリセル６６のソースまたはドレインが接続されている。
図１に示すように、本実施形態のメモリセルアレイ２０は、初期設定データ格納領域２４を有する。初期設定データ格納領域２４は、メモリセルアレイ２０を動作させるための初期設定データが格納される複数のメモリセル６６を含む領域である。当該初期設定データは特に限定されず、例えば、バッドセクタ（不良セクタ）に関する情報及び各種の初期値等が挙げられる。なお、一例として、本実施形態における初期設定データは、既知データ格納領域２２及び初期設定データ格納領域２４以外の領域のメモリセル６６からデータを読み出す際に用いる読出電圧及び比較電流値（以下、「通常読出電圧」及び「通常比較電流値」という）を含んでいる。
また、図１に示すように、本実施形態のメモリセルアレイ２０は、既知データ格納領域２２を有する。既知データ格納領域２２は、既知のデータであって、読出電圧及び比較電流値の適否の判定に用いる予め定められた判定用データ（以下、単に「判定用データ」という）が格納される複数のメモリセル６６を含む領域である。既知データ格納領域２２には、例えば、初期設定データ格納領域２４に格納されている初期設定データを読み出すための読出電圧及び比較電流値などの条件を検出するための判定用データが格納されている。既知データ格納領域２２に格納される判定用データは、論理値が異なる複数のデータであり、本実施形態の半導体記憶装置１０では、判定用データの一例として、論理値が「１」のデータ及び論理値が「０」のデータを用いている。本実施形態の論理値が「１」の判定用データが、本開示の第１データの一例であり、本実施形態の論理値が「０」の判定用データが、本開示の第２データの一例である。
なお、本実施形態の半導体記憶装置１０では、通常のデータ（判定用データ及び初期設定データと異なるデータ）は、既知データ格納領域２２及び初期設定データ格納領域２４以外の領域のメモリセル６６に保持される。また、本実施形態の半導体記憶装置１０では、既知データ格納領域２２及び初期設定データ格納領域２４に格納されているデータの書き換え及び消去は可能であるが、通常の動作を行う場合では、既知データ格納領域２２及び初期設定データ格納領域２４に対するデータの書き換え及び消去は行われない。
制御回路５２は、メモリセルアレイ２０へのデータの書き込み、読み出し、及び消去を行うために半導体記憶装置１０の全体を制御する機能を有している。また、制御回路５２は、初期設定データ格納領域２４に格納されている初期設定データを読み出す際に用いる読出電圧及び比較電流の適否を判定する機能を有している。さらに、本実施形態の制御回路５２は、半導体記憶装置１０に電源が投入された際に、初期設定データ格納領域２４に格納されている初期データを、適切であると判定した読出電圧及び比較電流値を用いて読み出して、初期設定を行う機能を有している。
このような制御回路５２としては、例えば、ＭＣＵ（Micro Control Unit）やＣＰＵ（Central Processing Unit）等を用いることができるが、特に限定されるものではない。
図１に示すように、制御回路５２には、アドレスレジスタ３４、センスアンプ３６、読出電圧値設定データレジスタ４２、比較電流値設定データレジスタ４４、比較電流調整回路４６、比較電流調整値設定データレジスタ４８、コマンド回路５０、及びパワーオンリセット回路５６が接続されている。
制御回路５２は、設定順序に、読出電圧値設定データ、比較電流値設定データ、及び比較電流調整値設定データの組合せを対応付けて定義した設定値テーブル５４（図４参照、詳細後述）から読み取った各設定データを、読出電圧値設定データレジスタ４２、比較電流値設定データレジスタ４４、及び比較電流調整値設定データレジスタ４８に出力する。なお、本実施形態では、一例として、設定値テーブル５４は図示を省略した記憶部に記憶されており、当該記憶部が制御回路５２に接続されている。なお、設定値テーブル５４を記憶する記憶部は、半導体記憶装置１０の内部に設けられていてもよいし、外部に設けられていてもよい。
読出電圧値設定データレジスタ４２には、制御回路５２から出力された読出電圧値設定データが設定される。読出電圧値設定データレジスタ４２は、設定された読出電圧値設定データを読出電圧生成回路３８に出力し、読出電圧生成回路３８は、入力された読出電圧値設定データに応じて読出電圧を生成してロウデコーダ３０に出力する。
アドレスレジスタ３４には、制御回路５２から出力されたメモリセルアレイ２０のアドレスを表す信号が設定される。アドレスレジスタ３４は、設定されたアドレスをロウデコーダ３０及びカラムデコーダ３２に出力する。
ロウデコーダ３０は、アドレスレジスタ３４から入力されたアドレスに応じてセルバイアス線６０及びワード線６２を選択し、選択したセルバイアス線６０及びワード線６２に、読出電圧生成回路３８から入力された読出電圧を印加する。
カラムデコーダ３２は、アドレスレジスタ３４から入力されたアドレスに応じてビット線６４を選択し、選択したビット線６４をセンスアンプ３６に接続する。
コマンド回路５０には、制御回路５２から出力された読出コマンドが入力される。コマンド回路５０は、読出コマンドに基づいて、センスアンプ３６をアクティブ状態にさせる。
比較電流値設定データレジスタ４４には、制御回路５２から出力された比較電流値設定データが設定される。比較電流値設定データレジスタ４４は、設定された比較電流値設定データを比較電流生成回路４０に出力する。
比較電流調整値設定データレジスタ４８には、制御回路５２から出力された比較電流調整値設定データが設定される。比較電流調整値設定データレジスタ４８は、設定された比較電流調整値設定データを比較電流調整回路４６に出力する。比較電流調整回路４６は、制御回路５２から入力された調整指示信号に応じて、比較電流調整値設定データレジスタ４８から入力された比較電流調整値設定データに応じた比較電流の調整値を決定し、決定した調整値を比較電流生成回路４０に出力する。
比較電流生成回路４０は、比較電流値設定データレジスタ４４から入力された比較電流値設定データに応じた比較電流を生成し、また、比較電流調整回路４６から比較電流の調整値が入力された場合は、入力された調整値に応じて調整した比較連電流をセンスアンプ３６に出力する。
センスアンプ３６が、コマンド回路５０によりアクティブにされることにより、セルバイアス線６０から読出対象メモリセル６６を介して、カラムデコーダ３２により選択されたビット線６４を経由した電流経路が形成される。図１に示すように、本実施形態のセンスアンプ３６は、比較回路３７を含む。センスアンプ３６は、選択されたビット線６４に流れる電流と、比較電流生成回路４０から出力された比較電流とを比較回路３７により比較した比較結果に基づいて、既知データ格納領域２２に格納されている判定用データの論理値が「１」または「０」のいずれであるかを判定し、判定結果を制御回路５２に出力する。
本実施形態の半導体記憶装置１０では、半導体記憶装置１０に電源が投入されると、図３に例示した初期設定を行うシーケンス（初期設定シーケンス）が実行される。図３は、本実施形態の初期設定シーケンスの流れの一例を表したフローチャートである。
まず、ステップＳ１００で半導体記憶装置１０は、パワーオンリセット回路５６によりパワーオンリセットを行う。パワーオンリセット回路５６は、半導体記憶装置１０の外部に設けられた外部電源の立ち上がりを検出し、制御回路５２をリセット状態にさせるためのリセット信号を制御回路５２に出力する。制御回路５２は当該リセット信号に応じて、リセット状態で待機する。その後、パワーオンリセット回路５６は、外部電源から供給される電圧が既定の高さ（大きさ）に達すると、リセット状態を解除させるためのリセット信号を制御回路５２に出力する。これにより、制御回路５２はリセット状態を解除する。
次のステップＳ１０２で半導体記憶装置１０の制御回路５２は、設定順序を表す変数ｎを「１」とする（ｎ＝１）。
次のステップＳ１０４で制御回路５２は、設定順序がｎ番目の各設定データを設定値テーブル５４から読み出して各データレジスタにラッチ（設定）させる。また、本実施形態の制御回路５２は、比較電流の調整を行わせるための調整指示信号を比較電流調整回路４６に出力する。
本実施形態の設定値テーブル５４は、図４に例示したように、設定順序（ｎ）に、読出電圧値設定データ、比較電流値設定データ、及び比較電流調整値設定データの組合せを対応付けて定義したものである。なお、設定値テーブル５４に定義する上記組合せの数は特に限定されない。また、設定値テーブル５４に定義される読出電圧値設定データ、比較電流値設定データ、及び比較電流調整値設定データの組合せは、異なる組合せ同士において、これら３種の設定データのうちの何れかの値が異なっておれば、同一の値が含まれていてもよい。例えば、図４に例示した設定値テーブル５４における、設定順序が１（ｎ＝１）〜設定順序が３（ｎ＝３）の３つの組合せでは、読出電圧値設定データＶｒ＿１〜Ｖｒ＿３が同一の値であり、比較電流値設定データＩｃ＿１〜Ｉｃ＿２が各々異なる値であり、比較電流調整値設定データが同一の値であってもよい。
例えば、初期シーケンスを開始して最初にステップＳ１０４の処理を行う場合、すなわち、ｎ＝１の場合、制御回路５２は、設定値テーブル５４から設定順序が１の読出電圧値設定データＶｒ＿１を読み出して、読出電圧値設定データレジスタ４２に設定（ラッチ）させる。
これにより、読出電圧生成回路３８は、読出電圧値設定データレジスタ４２に設定された読出電圧値設定データに応じた読出電圧を生成してロウデコーダ３０に出力する。
また、制御回路５２は、設定値テーブル５４から設定順序が１の比較電流値設定データＩｃ＿１を読み出して、比較電流値設定データレジスタ４４に設定（ラッチ）させる。さらに、制御回路５２は、設定値テーブル５４から設定順序が１の比較電流調整値設定データＩｃａ＿１を読み出して、比較電流調整値設定データレジスタ４８に設定（ラッチ）させる。
これにより、比較電流調整回路４６は、調整指示信号に基づいて、比較電流調整値設定データレジスタ４８に設定された比較電流調整値設定データに応じた調整値を決定し、比較電流生成回路４０に出力する。一方、比較電流生成回路４０は、比較電流値設定データレジスタ４４に設定された比較電流値設定データに応じた比較電流を、比較電流調整回路４６で決定された調整値により調整（増減）し、調整した比較電流を生成してセンスアンプ３６に出力する。
具体的には、本実施形態の比較電流調整回路４６は、比較電流値設定データに応じた比較電流Ｉｃを調整値により増加（電流値を大きく）することにより、比較電流Ｉｃ１を生成する。比較電流Ｉｃ１は、論理値が「１」の判定用データを保持するメモリセル６６に流れる電流との比較に用いられる（詳細後述）。また、本実施形態の比較電流調整回路４６は、比較電流値設定データに応じた比較電流Ｉｃを調整値により減少（電流値を小さく）することにより、比較電流Ｉｃ０を生成する。比較電流Ｉｃ０は、論理値が「０」の判定用データを保持するメモリセル６６に流れる電流との比較に用いられる（詳細後述）。本実施形態の比較電流Ｉｃ１が本開示の第１の比較電流の一例であり、本実施形態の比較電流Ｉｃ０が本開示の第２の比較電流の一例である。
次のステップＳ１０６で、制御回路５２は、メモリセルアレイ２０の既知データ格納領域２２から判定用データを読み出させる。
ここで、本実施形態の半導体記憶装置１０において、センスアンプ３６が読出対象メモリセル６６に保持されているデータの論理値を判定する判定方法について図５を参照して説明する。図５にはメモリセル６６のＩｄ−Ｖｇｓ特性と比較電流Ｉｃとの関係の一例を示す。なお、メモリセル６６のドレインとソースとの間には電位差があるものとする。本実施形態では、メモリセル６６のドレインに流れる電流を電流Ｉｄと表記し、メモリセル６６のゲートとソースとの間の電位差であり、読出電圧に対応する電圧を電圧Ｖｇｓと表記する。メモリセル６６は、電気的操作で閾値を変化することができ、消費電力無しに状態を保つことができる特性を持つ。本実施形態の半導体記憶装置１０では、論理値が「１」のデータを保持するメモリセル６６の閾値Ｖｔ１を、論理値が「０」のデータを保持するメモリセル６６の閾値Ｖｔ０よりも低くしている。
図５に示すように、メモリセル６６の電圧Ｖｇｓが閾値Ｖｔ１よりも高くなると、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１は、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０より多くなる。ここで、例えば、電流Ｉｄ１と電流Ｉｄ０との中間値に比較電流Ｉｃを設定した場合、センスアンプ３６は、電流Ｉｄが比較電流Ｉｃ以上の場合は読み出したデータの論理値を「１」と判定し、電流Ｉｄが比較電流Ｉｃより小さい場合は読み出したデータの論理値を「０」と判定することができる。
次に、比較電流調整回路４６から出力された調整値により比較電流Ｉｃを調整した場合の、センスアンプ３６における論理値の判定方法について図６〜１０を参照して説明する。本実施形態の半導体記憶装置１０は、論理値が「１」の判定用データを読み出す際は、比較電流Ｉｃを調整値により電流値が大きくなる側に追い込む調整を行った比較電流Ｉｃ１（Ｉｃ＜Ｉｃ１）を用いる。また、論理値が「０」の判定用データを読み出す際は、比較電流Ｉｃを調整値により電流値が小さくなる側に追い込む調整を行った比較電流Ｉｃ０（Ｉｃ＞Ｉｃ０）を用いる。
図６には、比較電流Ｉｃ及び読出電圧Ｖｒが適切な場合における、メモリセル６６のＩｄ−Ｖｇｓ特性と比較電流Ｉｃ、Ｉｃ１、Ｉｃ０との関係の一例を示す。図６に示すように、読出電圧Ｖｒを印加した場合、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１は、比較電流Ｉｃ１以上であるため、センスアンプ３６は、読み出したデータの論理値が「１」であると判定する。また、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０は、比較電流Ｉｃ０よりも小さいため、センスアンプ３６は、読み出したデータの論理値が「０」であると判定する。このように、図６に示したように、比較電流Ｉｃ及び読出電圧Ｖｒが適切である場合、メモリセル６６に保持されているデータの実際の論理値と、読み出されたデータの論理値とが一致する。
一方、図７には、比較電流Ｉｃが適切な値よりも大きい場合における、メモリセル６６のＩｄ−Ｖｇｓ特性と比較電流Ｉｃ、Ｉｃ１、Ｉｃ０との関係の一例を示す。図７に示すように、読出電圧Ｖｒを印加した場合、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１が、比較電流Ｉｃ１よりも小さいため、センスアンプ３６は、読み出したデータの論理値が「０」であると判定する。また、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０は、比較電流Ｉｃ０よりも小さいため、センスアンプ３６は、読み出したデータの論理値が「０」であると判定する。このように、図７に例示した場合では、メモリセル６６に保持されているデータの実際の論理値（「１」）と読み出されたデータの論理値とが一致しなくなる。
また、図８には、比較電流Ｉｃが適切な値よりも小さい場合における、メモリセル６６のＩｄ−Ｖｇｓ特性と比較電流Ｉｃ、Ｉｃ１、Ｉｃ０との関係の一例を示す。図８に示すように、読出電圧Ｖｒを印加した場合、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１は、比較電流Ｉｃ１以上であるため、センスアンプ３６は、読み出したデータの論理値が「１」であると判定する。また、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０が、比較電流Ｉｃ０以上であるため、センスアンプ３６は、読み出したデータの論理値が「１」であると判定する。このように、図８に例示した場合では、メモリセル６６に保持されているデータの実際の論理値（「０」）と読み出されたデータの論理値とが一致しなくなる。
また、図９には、読出電圧Ｖｒが適切な値よりも小さい場合における、メモリセル６６のＩｄ−Ｖｇｓ特性と比較電流Ｉｃ、Ｉｃ１、Ｉｃ０との関係の一例を示す。図９に示すように、読出電圧Ｖｒを印加した場合、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１は、比較電流Ｉｃ１よりも小さいため、センスアンプ３６は、読み出したデータの論理値が「０」であると判定する。また、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０が、比較電流Ｉｃ０よりも小さいため、センスアンプ３６は、読み出したデータの論理値が「０」であると判定する。このように、図９に例示した場合では、メモリセル６６に保持されているデータの実際の論理値（「１」）と読み出されたデータの論理値とが一致しなくなる。
さらに、図１０には、読出電圧Ｖｒが適切な値よりも大きい場合における、メモリセル６６のＩｄ−Ｖｇｓ特性と比較電流Ｉｃ、Ｉｃ１、Ｉｃ０との関係の一例を示す。図１０に示すように、読出電圧Ｖｒを印加した場合、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１は、比較電流Ｉｃ１以上であるため、センスアンプ３６は、読み出したデータの論理値が「１」であると判定する。また、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０が、比較電流Ｉｃ０以上であるため、センスアンプ３６は、読み出したデータの論理値が「１」であると判定する。このように、図１０に例示した場合では、メモリセル６６に保持されているデータの実際の論理値（「０」）と読み出されたデータの論理値とが一致しなくなる。
図６〜図１０を参照して説明したように、本実施形態の半導体記憶装置１０によれば、比較電流調整回路４６から出力された調整値により比較電流Ｉｃを調整することにより、メモリセル６６に保持されているデータの実際の論理値と、センスアンプ３６が判定した論理値（読み出されたデータの論理値）とが一致しない場合は、比較電流Ｉｃ及び読出電圧Ｖｒの少なくとも一方が適切ではないと判定することができる。
なお、調整値が大きくなるほど、メモリセル６６に保持されているデータの実際の論理値と、センスアンプ３６が判定した論理値（読み出されたデータの論理値）とが一致しにくくなる。そのため、調整値が大きいほど、適否の判定が厳しくなる。当該調整値は、例えば、メモリセルアレイ２０の仕様、読出電圧Ｖｒの誤差の許容範囲、及び比較電流Ｉｃの誤差の許容範囲等に応じて定めればよい。
本ステップＳ１０６では、具体的には、論理値が「１」の判定用データを読み出す場合、制御回路５２は、論理値が「１」の判定用データが格納されたメモリセル６６のアドレスを表す信号をアドレスレジスタ３４に出力し、また、読出コマンドをコマンド回路５０に出力する。ロウデコーダ３０は、アドレスレジスタ３４のアドレスに応じたセルバイアス線６０及びワード線６２に、読出電圧Ｖｒを印加させる。カラムデコーダ３２は、アドレスレジスタ３４のアドレスに応じたビット線６４を選択して、センスアンプ３６に接続する。センスアンプ３６の比較回路３７は、比較電流Ｉｃ１とメモリセル６６に流れる電流Ｉｄ１とを比較する。センスアンプ３６は、メモリセル６６に流れる電流Ｉｄ１が比較電流Ｉｃ１以上である場合、読み出されたデータの論理値が「１」であると判定し、電流Ｉｄ１が比較電流Ｉｃ１よりも小さい場合、読み出されたデータの論理値が「０」であると判定する。なお、本実施形態における、この場合の比較回路３７の比較結果が、本開示の第１の比較結果の一例である。
また、論理値が「０」の判定用データを読み出す場合、制御回路５２は、論理値が「０」の判定用データが格納されたメモリセル６６のアドレスを表す信号をアドレスレジスタ３４に出力し、また、読出コマンドをコマンド回路５０に出力する。ロウデコーダ３０は、アドレスレジスタ３４のアドレスに応じたセルバイアス線６０及びワード線６２に、読出電圧Ｖｒを印加させる。カラムデコーダ３２は、アドレスレジスタ３４のアドレスに応じたビット線６４を選択して、センスアンプ３６に接続する。センスアンプ３６の比較回路３７は、比較電流Ｉｃ０とメモリセル６６に流れる電流Ｉｄ０とを比較する。センスアンプ３６は、メモリセル６６に流れる電流Ｉｄ０が比較電流Ｉｃ０よりも小さい場合、読み出されたデータの論理値が「０」であると判定し、電流Ｉｄ０が比較電流Ｉｃ０以上である場合、読み出されたデータの論理値が「１」であると判定する。なお、本実施形態における、この場合の比較回路３７の比較結果が、本開示の第２の比較結果の一例である。
次のステップＳ１０８で制御回路５２は、読み出したデータの論理値（センスアンプ３６が判定した論理値）と、読み出したメモリセル６６に保持されている判定用データの実際の論理値とが一致するか否かを判定する。
論理値が「１」の判定用データ及び論理値が「０」の判定用データの少なくとも一方において、センスアンプ３６が判定した論理値と、読み出したメモリセル６６に保持されている判定用データの実際の論理値とが一致しない場合、ステップＳ１０８の判定が否定判定になり、ステップＳ１１０の処理へ移行する。
ステップＳ１１０で制御回路５２は、設定順序を表す変数ｎに「１」を加算（ｎ＝ｎ＋１）した後、ステップＳ１０４に戻る。これにより、設定値テーブル５４から次の設定順序に対応付けられている読出電圧値設定データ、比較電流値設定データ、及び比較電流調整値設定データを用いて、ステップＳ１０６及びステップＳ１０８の処理を繰り返す。
一方、論理値が「１」の判定用データ及び論理値が「０」の判定用データの両方において、センスアンプ３６が判定した論理値と、読み出したメモリセル６６に保持されている判定用データの実際の論理値とが一致する場合、ステップＳ１０８の判定が肯定判定になり、ステップＳ１１２の処理へ移行する。
ステップＳ１１２で制御回路５２は、ステップＳ１０８においてセンスアンプ３６が判定した論理値と、読み出したメモリセル６６に保持されている判定用データの実際の論理値とが一致した場合に使用した、読出電圧及び比較電流値を用いて、初期設定データ格納領域２４に格納されている初期設定データを読み出させる。本実施形態では、制御回路５２は、初期設定データ格納領域２４のアドレスを表す信号をアドレスレジスタ３４に出力する。これにより、読出電圧生成回路３８から出力された読出電圧Ｖｒが、初期設定データ格納領域２４のメモリセル６６に対応するセルバイアス線６０及びワード線６２にロウデコーダ３０から印加される。
また、制御回路５２は、比較電流調整回路４６に、比較電流Ｉｃの調整を停止させるための調整指示信号を出力する。これにより、センスアンプ３６は、初期設定データ格納領域２４のメモリセル６６に流れる電流Ｉｄと、比較電流Ｉｃとを比較回路３７が比較した比較結果に基づいて、論理値を判定し、判定結果を制御回路５２に出力する。
本実施形態の半導体記憶装置１０では、このようにして初期設定データ格納領域２４に格納されている初期設定データを読み出すことにより、初期設定データに含まれる通常読出電圧の値及び通常比較電流の値が読み出される。
次のステップＳ１１４で制御回路５２は、読み出した通常読出電圧の値を読出電圧値設定データレジスタ４２にラッチ（設定）し、また、通常比較電流の値を比較電流生成回路４０にラッチ（設定）した後、本初期設定シーケンスを終了する。
このように初期設定シーケンスを実行することにより、本実施形態の半導体記憶装置１０では、上記初期設定シーケンスの実行後は、通常読出電圧及び通常比較電流を用いてメモリセルアレイ２０のメモリセル６６に保持されているデータが読み出されるようになる。
このように本実施形態の半導体記憶装置１０は、初期シーケンスにおいて、既知データ格納領域２２に格納された判定用データの適否の判定を行う。判定用データの論理値が「１」の場合、比較電流生成回路４０は、調整値に基づいて比較電流Ｉｃを大きくする調整を行った比較電流Ｉｃ１を生成する。センスアンプ３６の比較回路３７は、論理値が「１」の判定用データが保持されたメモリセル６６に流れる電流Ｉｄ１と、比較電流Ｉｃ１とを比較する。センスアンプ３６は、電流Ｉｄ１が比較電流Ｉｃ１以上である場合、読み出したデータの論理値が「１」であると判定し、電流Ｉｄ１が比較電流Ｉｃ１よりも小さい場合、読み出したデータの論理値が「０」であると判定する。
また、判定用データの論理値が「０」の場合、比較電流生成回路４０は、調整値に基づいて比較電流Ｉｃを小さくする調整を行った比較電流Ｉｃ０を生成する。センスアンプ３６の比較回路３７は、論理値が「０」の判定用データが保持されたメモリセル６６に流れる電流Ｉｄ０と、比較電流Ｉｃ０とを比較する。センスアンプ３６は、電流Ｉｄ０が比較電流Ｉｃ０よりも小さい場合、読み出したデータの論理値が「０」であると判定し、電流Ｉｄ０が比較電流Ｉｃ０以上である場合、読み出したデータの論理値が「１」であると判定する。
制御回路５２は、判定用データの論理値が「１」の場合及び「０」の場合の両方共に、判定用データの実際の論理値と、センスアンプ３６が判定した読み出したデータの論理値とが一致する場合、比較電流Ｉｃ及び読出電圧Ｖｒが適切であると判定する。適切であると判定した比較電流Ｉｃ及び読出電圧Ｖｒを用いて、初期設定データ格納領域に格納されているデータを読出し、各種初期設定を行う。
［第２実施形態］
上記第１実施形態では、比較電流Ｉｃを調整値により調整した比較電流Ｉｃ１及び比較電流Ｉｃ０を用いて、既知データ格納領域２２に格納された判定用データを読み出すことにより、読出電圧Ｖｒ及び比較電流Ｉｃの適否の判定を行った。本実施形態では、比較電流Ｉｃを調整するのに代えて、読出電圧Ｖｒを調整値により調整することにより、読出電圧Ｖｒ及び比較電流Ｉｃの適否の判定を行う場合について説明する。
図１１には、本実施形態の半導体記憶装置１０の一例の概略を表す構成図を示す。図１１に示すように本実施形態の半導体記憶装置１０は、第１実施形態の半導体記憶装置１０（図１参照）が備えていた比較電流調整回路４６及び比較電流調整値設定データレジスタ４８に代えて、読出電圧調整回路７０及び読出電圧調整値設定データレジスタ７２を備えている点で異なっている。
読出電圧調整回路７０及び読出電圧調整値設定データレジスタ７２は制御回路５２に接続されている。読出電圧調整値設定データレジスタ７２には、制御回路５２から出力された読出電圧調整値設定データが設定される。読出電圧調整値設定データレジスタ７２は、設定された読出電圧調整値設定データを読出電圧調整回路７０に出力する。読出電圧調整回路７０は、制御回路５２から入力された調整指示信号に応じて、読出電圧調整値設定データレジスタ７２から入力された読出電圧調整値設定データに応じた読出電圧の調整値を決定し、決定した調整値を読出電圧生成回路３８に出力する。
本実施形態の読出電圧生成回路３８は、読出電圧値設定データレジスタ４２から入力された読出電圧値設定データに応じた読出電圧を生成し、また、読出電圧調整回路７０から読出電圧の調整値が入力された場合は、入力された調整値に応じて調整した読出電圧をロウデコーダ３０に出力する。
このように、本実施形態の半導体記憶装置１０では、読出電圧調整値設定データレジスタ７２に読出電圧値設定データを制御回路５２が設定するため、図１２に示すように、当該設定に用いる設定値テーブル５４が第１実施形態の設定値テーブル５４（図４参照）と異なっている。本実施形態の設定値テーブル５４は、図１２に例示したように、設定順序（ｎ）に、読出電圧値設定データ、比較電流値設定データ、及び読出電圧調整値設定データの組合せを対応付けて定義したものである。
次に、図１３〜１７を参照して、本実施形態の半導体記憶装置１０において、読出電圧調整回路７０から出力された調整値により読出電圧Ｖｒを調整した場合の、センスアンプ３６における論理値の判定方法について説明する。本実施形態の半導体記憶装置１０は、論理値が「１」の判定用データを読み出す際は、読出電圧Ｖｒを調整値により電圧値が小さくなる側に追い込む調整を行った読出電圧Ｖｒ１（Ｖｒ１＜Ｖｒ）を用いる。また、論理値が「０」の判定用データを読み出す際は、読出電圧Ｖｒを調整値により電圧値が大きくなる側に追い込む調整を行った読出電圧Ｖｒ０（Ｖｒ０＞Ｖｒ）を用いる。
図１３には、比較電流Ｉｃ及び読出電圧Ｖｒが適切な場合における、メモリセル６６のＩｄ−Ｖｇｓ特性と読出電圧Ｖｒ、Ｖｒ１、Ｖｒ０との関係の一例を示す。図１３に示すように、読出電圧Ｖｒ１を印加した場合、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１は、比較電流Ｉｃ以上であるため、センスアンプ３６は、読み出したデータの論理値が「１」であると判定する。また、読出電圧Ｖｒ０を印加した場合、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０は、比較電流Ｉｃよりも小さいため、センスアンプ３６は、読み出したデータの論理値が「０」であると判定する。このように、図１３に示したように、比較電流Ｉｃ及び読出電圧Ｖｒが適切である場合、メモリセル６６に保持されているデータの実際の論理値と、読み出されたデータの論理値とが一致する。
一方、図１４には、読出電圧Ｖｒが適切な値よりも小さい場合における、メモリセル６６のＩｄ−Ｖｇｓ特性と読出電圧Ｖｒ、Ｖｒ１、Ｖｒ０との関係の一例を示す。図１４に示すように、読出電圧Ｖｒ１を印加した場合、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１が、比較電流Ｉｃよりも小さいため、センスアンプ３６は、読み出したデータの論理値が「０」であると判定する。また、読出電圧Ｖｒ０を印加した場合、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０は、比較電流Ｉｃよりも小さいため、センスアンプ３６は、読み出したデータの論理値が「０」であると判定する。このように、図１４に例示した場合では、メモリセル６６に保持されているデータの実際の論理値（「１」）と読み出されたデータの論理値とが一致しなくなる。
また、図１５には、読出電圧Ｖｒが適切な値よりも大きい場合における、メモリセル６６のＩｄ−Ｖｇｓ特性と読出電圧Ｖｒ、Ｖｒ１、Ｖｒ０との関係の一例を示す。図１５に示すように、読出電圧Ｖｒ１を印加した場合、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１は、比較電流Ｉｃ以上であるため、センスアンプ３６は、読み出したデータの論理値が「１」であると判定する。また、読出電圧Ｖｒ０を印加した場合、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０が、比較電流Ｉｃ以上であるため、センスアンプ３６は、読み出したデータの論理値が「１」であると判定する。このように、図１５に例示した場合では、メモリセル６６に保持されているデータの実際の論理値（「０」）と読み出されたデータの論理値とが一致しなくなる。
また、図１６には、比較電流Ｉｃが適切な値よりも大きい場合における、メモリセル６６のＩｄ−Ｖｇｓ特性と読出電圧Ｖｒ、Ｖｒ１、Ｖｒ０との関係の一例を示す。図１６に示すように、読出電圧Ｖｒ１を印加した場合、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１は、比較電流Ｉｃよりも小さいため、センスアンプ３６は、読み出したデータの論理値が「０」であると判定する。また、読出電圧Ｖｒ０を印加した場合、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０が、比較電流Ｉｃよりも小さいため、センスアンプ３６は、読み出したデータの論理値が「０」であると判定する。このように、図１６に例示した場合では、メモリセル６６に保持されているデータの実際の論理値（「１」）と読み出されたデータの論理値とが一致しなくなる。
さらに、図１７には、比較電流Ｉｃが適切な値よりも小さい場合における、メモリセル６６のＩｄ−Ｖｇｓ特性と読出電圧Ｖｒ、Ｖｒ１、Ｖｒ０との関係の一例を示す。図１７に示すように、読出電圧Ｖｒ１を印加した場合、論理値が「１」のデータを保持するメモリセル６６に流れる電流Ｉｄ１は、比較電流Ｉｃ以上であるため、センスアンプ３６は、読み出したデータの論理値が「１」であると判定する。また、読出電圧Ｖｒ０を印加した場合、論理値が「０」のデータを保持するメモリセル６６に流れる電流Ｉｄ０が、比較電流Ｉｃ以上であるため、センスアンプ３６は、読み出したデータの論理値が「１」であると判定する。このように、図１７に例示した場合では、メモリセル６６に保持されているデータの実際の論理値（「０」）と読み出されたデータの論理値とが一致しなくなる。
図１３〜図１７を参照して説明したように、本実施形態の半導体記憶装置１０によれば、読出電圧調整回路７０から出力された調整値により読出電圧Ｖｒを調整することにより、メモリセル６６に保持されているデータの実際の論理値と、センスアンプ３６が判定した論理値（読み出されたデータの論理値）とが一致しない場合は、比較電流Ｉｃ及び読出電圧Ｖｒの少なくとも一方が適切ではないと判定することができる。
なお、第１実施形態と同様に、調整値が大きくなるほど、メモリセル６６に保持されているデータの実際の論理値と、センスアンプ３６が判定した論理値（読み出されたデータの論理値）とが一致しにくくなる。そのため、本実施形態においても調整値が大きいほど、適否の判定が厳しくなる。当該調整値は、例えば、メモリセルアレイ２０の仕様、読出電圧Ｖｒの誤差の許容範囲、及び比較電流Ｉｃの誤差の許容範囲等に応じて定めればよい。
次に、本実施形態の半導体記憶装置１０において実行される初期設定シーケンスについて説明する。初期設定シーケンスの流れは、第１実施形態における初期設定シーケンスの流れ（図３参照）と同様であるが、ステップＳ１０４及びＳ１０６の各処理における動作の一部が第１実施形態と異なっているため、これら各ステップにおける第１実施形態の半導体記憶装置１０と異なる動作について説明する。
ステップＳ１０４で制御回路５２は、設定順序がｎ番目の各設定データを設定値テーブル５４から読み出して各データレジスタにラッチ（設定）させる際に、本実施形態では、読出電圧調整値設定データを読出電圧調整値設定データレジスタ７２にラッチさせる。また、本実施形態の制御回路５２は、読出電圧の調整を行わせるための調整指示信号を読出電圧調整回路７０に出力する。
これにより、読出電圧調整回路７０は、調整指示信号に基づいて、読出電圧調整値設定データレジスタ７２に設定された読出電圧調整値設定データに応じた調整値を決定し、読出電圧生成回路３８に出力する。一方、読出電圧生成回路３８は、読出電圧値設定データレジスタ４２に設定された読出電圧値設定データに応じた読出電圧を、読出電圧調整回路７０で決定された調整値により調整（増減）し、調整した読出電圧を生成してロウデコーダ３０に出力する。
具体的には、本実施形態の読出電圧生成回路３８は、読出電圧値設定データに応じた読出電圧Ｖｒを調整値により減少（電圧値を小さく）することにより、読出電圧Ｖｒ１を生成する。上述したように、読出電圧Ｖｒ１は、論理値が「１」の判定用データを保持するメモリセル６６に流れる電流との比較に用いられる。また、本実施形態の読出電圧生成回路３８は、読出電圧値設定データに応じた読出電圧Ｖｃを調整値により増加（電圧値を大きく）することにより、読出電圧Ｖｒ０を生成する。上述したように、読出電圧Ｖｒ０は、論理値が「０」の判定用データを保持するメモリセル６６に流れる電流との比較に用いられる。本実施形態の読出電圧Ｖｒ１が本開示の第１の読出電圧の一例であり、本実施形態の読出電圧Ｖｒ０が本開示の第２の読出電圧の一例である。
また、ステップＳ１０６で制御回路５２は、メモリセルアレイ２０の既知データ格納領域２２から判定用データを読み出させるが、本実施形態では、論理値が「１」の判定用データを読み出す場合、ロウデコーダ３０が読出電圧Ｖｒ１を印加し、センスアンプ３６の比較回路３７は、比較電流Ｉｃとメモリセル６６に流れる電流Ｉｄ１とを比較する。また、論理値が「０」の判定用データを読み出す場合、ロウデコーダ３０が読出電圧Ｖｒ０を印加し、センスアンプ３６の比較回路３７は、比較電流Ｉｃとメモリセル６６に流れる電流Ｉｄ０とを比較する。
このように本実施形態の半導体記憶装置１０は、初期シーケンスにおいて、既知データ格納領域２２に格納された判定用データの適否の判定を行う。判定用データの論理値が「１」の場合、読出電圧生成回路３８は、調整値に基づいて読出電圧Ｖｒを小さくする調整を行った読出電圧Ｖｒ１を生成する。センスアンプ３６の比較回路３７は、論理値が「１」の判定用データが保持されたメモリセル６６に流れる電流Ｉｄ１と、比較電流Ｉｃとを比較する。センスアンプ３６は、電流Ｉｄ１が比較電流Ｉｃ以上である場合、読み出したデータの論理値が「１」であると判定し、電流Ｉｄ１が比較電流Ｉｃよりも小さい場合、読み出したデータの論理値が「０」であると判定する。
また、判定用データの論理値が「０」の場合、読出電圧生成回路３８は、調整値に基づいて読出電圧Ｖｒを大きくする調整を行った読出電圧Ｖｒ０を生成する。センスアンプ３６の比較回路３７は、論理値が「０」の判定用データが保持されたメモリセル６６に流れる電流Ｉｄ０と、比較電流Ｉｃとを比較する。センスアンプ３６は、電流Ｉｄ０が比較電流Ｉｃよりも小さい場合、読み出したデータの論理値が「０」であると判定し、電流Ｉｄ０が比較電流Ｉｃ以上である場合、読み出したデータの論理値が「１」であると判定する。
制御回路５２は、判定用データの論理値が「１」の場合及び「０」の場合の両方共に、判定用データの実際の論理値と、センスアンプ３６が判定した読み出したデータの論理値とが一致する場合、比較電流Ｉｃ及び読出電圧Ｖｒが適切であると判定する。
以上説明したように、上記各実施形態の半導体記憶装置１０は、複数のメモリセル６６を含み、メモリセル６６に保持されているデータを読み出す際にメモリセル６６に印加する読出電圧、及び保持されているデータに応じてメモリセル６６に流れる電流を比較する比較電流各々の値の適否の判定に用いる判定用データを格納する既知データ格納領域２２を有するメモリセルアレイ２０と、データを読み出す読出対象メモリセル６６を表すアドレスに応じて、読出対象メモリセル６６に読出電圧を印加させるデコーダ３０と、保持されているデータに応じて読出対象メモリセル６６に流れる電流と、比較電流とを比較した比較結果を出力する比較回路３７を有するセンスアンプ３６と、を備える。
上記構成により、上記各実施形態の半導体記憶装置１０によれば、既知データ格納領域２２を用いて読出電圧及び比較電流の適否の判定を行うことができるため、メモリセルアレイ２０のメモリセル６６に保持されているデータ、例えば、初期設定データ格納領域２４のメモリセル６６に保持されている初期設定データを適切に読み出すことができる。
また、上記各実施形態の半導体記憶装置１０によれば、調整値により調整した比較電流または読出電圧を用いて適否の判定を行っている。そのため、上記各実施形態の半導体記憶装置１０によれば、調整値により調整していない読出比較電流または読出電圧を用いて適否の判定を行う場合に比べて、読出電圧及び比較電流をより適切な値とすることができる。従って、メモリセル６６に保持されているデータをより適切に読み出すことができる。
なお、上記第１実施形態では、比較電流調整回路４６が決定した調整値を用いて調整した比較電流を適否の判定に用い、第２実施形態では、読出電圧調整回路７０が決定した調整値を用いて調整した読出電圧を適否の判定に用いる形態について説明したが、当該形態に限定されない。
例えば、第１実施形態のように、比較電流を調整値により調整した比較電流を適否の判定に用いる形態では、設定値テーブル５４に、比較電流値設定データ及び比較電流調整値設定データ（図４参照）に代わり、調整値により調整済みの比較電流Ｉｃ１に対応するデータ及び比較電流Ｉｃ０に対応するデータを格納しておいてもよい。この場合、制御回路５２は、読み出す判定用データの論理値に応じて、比較電流値設定データレジスタ４４に比較電流Ｉｃ１に対応するデータまたは比較電流Ｉｃ０に対応するデータを設定（ラッチ）させればよい。なお、この場合の半導体記憶装置１０は、第１実施形態の半導体記憶装置１０（図１参照）と異なり、比較電流調整回路４６及び比較電流調整値設定データレジスタ４８が不要となる。
また、上記各実施形態では、初期設定シーケンスにおいて適切であると判定された読出電圧Ｖｒ及び比較電流Iｃを用いて、初期設定データ格納領域２４から初期設定データを読み出し、初期設定シーケンスの実行後は、初期設定データに含まれている通常読出電圧及び通常比較電流を用いてメモリセル６６に保持されているデータを読み出している。しかしながら当該形態に限定されず、初期設定シーケンスにおいて適切であると判定された読出電圧Ｖｒ及び比較電流Iｃを、初期設定データの読み出しの他、例えば、既知データ格納領域２２及び初期設定データ格納領域２４以外の領域のメモリセル６６に保持されているデータを読み出す際に用いてもよい。
また、上記各実施形態では、メモリセルアレイ２０のメモリセル６６として、論理値が「１」または「０」のデータを保持する、いわゆる２値と呼ばれるメモリセルである場合について説明したが、メモリセル６６はこれに限らず、例えば、４値以上の多値のメモリセルであってもよい。
また、上記各実施形態では、半導体記憶装置１０が制御回路５２を備える形態について説明したが当該形態に限定されない。例えば、半導体記憶装置１０の外部のＭＣＵ等が、上述した制御回路５２の機能の一部または全部を有していてもよい。
また、その他の上記各実施形態で説明した半導体記憶装置１０及びメモリセルブロック２０等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。
１０ 半導体記憶装置
２０ メモリセルアレイ
２２ 既知データ格納領域
２４ 初期設定データ格納領域
３０ ロウデコーダ
３６ センスアンプ
３７ 比較回路
３８ 読出電圧生成回路
４０ 比較電流生成回路
５２ 制御回路
５４ 設定値テーブル
６６ メモリセル

Claims (6)

  1. 複数のメモリセルを含み、メモリセルに保持されているデータを読み出す際にメモリセルに印加する読出電圧、及び保持されているデータに応じてメモリセルに流れる電流を比較する比較電流各々の値の適否の判定に用いる論理値が異なる第１データ及び第２データを含む既知データであり、かつ前記第１データが保持されているメモリセルに流れる電流は、前記第２データが保持されているメモリセルに流れる電流よりも大きい判定用データを格納する既知データ格納領域を有するメモリセルアレイと、
    データを読み出す読出対象メモリセルを表すアドレスに応じて、前記読出対象メモリセルに読出電圧を印加させるデコーダと、
    前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、第１の比較電流と、保持されているデータに応じて前記読出対象メモリセルに流れる電流とを比較した第１の比較結果を出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、第２の比較電流と、保持されているデータに応じて前記読出対象メモリセルに流れる電流とを比較した第２の比較結果を出力する比較回路と、
    前記適否の判定が行われる場合に、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、前記比較電流として調整値に基づいて増加させた前記第１の比較電流を前記比較回路に出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、前記比較電流として前記調整値に基づいて減少させた前記第２の比較電流を前記比較回路に出力する比較電流生成回路と、
    前記第１の比較結果が、前記読出対象メモリセルに流れる電流が前記第１の比較電流以上であることを示し、かつ、前記第２の比較結果が、前記読出対象メモリセルに流れる電流が前記第２の比較電流よりも小さいことを示す場合、前記読出電圧、及び前記調整値により調整される前の比較電流が適切であると判定する制御回路と、
    を備え、
    前記適否の判定が行われる場合は、前記読出対象メモリセルを前記既知データ格納領域のメモリセルとする、
    半導体記憶装置。
  2. 複数のメモリセルを含み、メモリセルに保持されているデータを読み出す際にメモリセルに印加する読出電圧、及び保持されているデータに応じてメモリセルに流れる電流を比較する比較電流各々の値の適否の判定に用いる論理値が異なる第１データ及び第２データを含む既知データであり、かつ前記第１データが保持されているメモリセルに流れる電流は、前記第２データが保持されているメモリセルに流れる電流よりも大きい判定用データを格納する既知データ格納領域を有するメモリセルアレイと、
    データを読み出す読出対象メモリセルを表すアドレスに応じて、前記読出対象メモリセルに読出電圧を印加させるデコーダと、
    前記適否の判定が行われる場合に、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、前記読出電圧として調整値に基づいて減少させた第１の読出電圧を前記デコーダに出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、前記読出電圧として前記調整値に基づいて増加させた第２の読出電圧を前記デコーダに出力する読出電圧生成回路と、
    前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、保持されているデータに応じて前記読出対象メモリセルに流れる電流と、比較電流とを比較した第１の比較結果を出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、保持されているデータに応じて前記読出対象メモリセルに流れる電流と、比較電流とを比較した第２の比較結果を出力する比較回路と、
    前記第１の比較結果が、前記読出対象メモリセルに流れる電流が比較電流以上であることを示し、かつ、前記第２の比較結果が、前記読出対象メモリセルに流れる電流が前記比較電流よりも小さいことを示す場合、前記比較電流、及び前記調整値により調整される前の読出電圧が適切であると判定する制御回路と、
    を備え、
    前記適否の判定が行われる場合は、前記読出対象メモリセルを前記既知データ格納領域のメモリセルとする、
    半導体記憶装置。
  3. 前記メモリセルアレイは、初期設定に用いられる初期設定データを格納する初期設定データ格納領域をさらに有し、
    前記判定用データは、前記初期設定データを読み出す際の読出電圧及び比較電流の適否の判定に用いられる、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 前記初期設定データは、読出電圧の値及び比較電流の値の少なくとも一方を含み、
    前記デコーダは、前記初期設定データに読出電圧の値が含まれる場合、前記初期設定データ格納領域から前記初期設定データが読み出された後は、前記読出電圧として前記初期設定データに含まれる読出電圧の値に応じた読出電圧をメモリセルに印加させ、
    前記比較回路は、前記初期設定データに比較電流の値が含まれる場合、前記初期設定データ格納領域から前記初期設定データが読み出された後は、前記比較電流として前記初期設定データに含まれる比較電流の値に応じた比較電流と前記読出対象メモリセルに流れる電流とを比較する、
    請求項３に記載の半導体記憶装置。
  5. 複数のメモリセルを含み、メモリセルに保持されているデータを読み出す際にメモリセルに印加する読出電圧、及び保持されているデータに応じてメモリセルに流れる電流を比較する比較電流各々の値の適否の判定に用いる論理値が異なる第１データ及び第２データを含む既知データであり、かつ前記第１データが保持されているメモリセルに流れる電流は、前記第２データが保持されているメモリセルに流れる電流よりも大きい判定用データを格納する既知データ格納領域を有するメモリセルアレイと、データを読み出す読出対象メモリセルを表すアドレスに応じて、前記読出対象メモリセルに読出電圧を印加させるデコーダと、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、第１の比較電流と、保持されているデータに応じて前記読出対象メモリセルに流れる電流とを比較した第１の比較結果を出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、第２の比較電流と、保持されているデータに応じて前記読出対象メモリセルに流れる電流とを比較した第２の比較結果を出力する比較回路と、前記適否の判定が行われる場合に、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、前記比較電流として調整値に基づいて増加させた前記第１の比較電流を前記比較回路に出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、前記比較電流として前記調整値に基づいて減少させた前記第２の比較電流を前記比較回路に出力する比較電流生成回路と、前記第１の比較結果が、前記読出対象メモリセルに流れる電流が前記第１の比較電流以上であることを示し、かつ、前記第２の比較結果が、前記読出対象メモリセルに流れる電流が前記第２の比較電流よりも小さいことを示す場合、前記読出電圧、及び前記調整値により調整される前の比較電流が適切であると判定する制御回路と、を備えた半導体記憶装置におけるデータ読出方法であって、
    前記制御回路により前記判定用データを読み出した際の前記第１の比較結果及び前記第２の比較結果に基づいて、前記適否の判定を行い、
    適切であると判定した前記読出電圧を前記デコーダが印加する読出電圧として設定し、
    適切であると判定した前記調整値により調整される前の前記比較電流を前記比較回路が比較する比較電流として設定する、
    処理を含むデータ読出方法。
  6. 複数のメモリセルを含み、メモリセルに保持されているデータを読み出す際にメモリセルに印加する読出電圧、及び保持されているデータに応じてメモリセルに流れる電流を比較する比較電流各々の値の適否の判定に用いる論理値が異なる第１データ及び第２データを含む既知データであり、かつ前記第１データが保持されているメモリセルに流れる電流は、前記第２データが保持されているメモリセルに流れる電流よりも大きい判定用データを格納する既知データ格納領域を有するメモリセルアレイと、データを読み出す読出対象メモリセルを表すアドレスに応じて、前記読出対象メモリセルに読出電圧を印加させるデコーダと、前記適否の判定が行われる場合に、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、前記読出電圧として調整値に基づいて減少させた第１の読出電圧を前記デコーダに出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、前記読出電圧として前記調整値に基づいて増加させた第２の読出電圧を前記デコーダに出力する読出電圧生成回路と、前記読出対象メモリセルが前記第１データを保持するメモリセルの場合は、保持されているデータに応じて前記読出対象メモリセルに流れる電流と、比較電流とを比較した第１の比較結果を出力し、また、前記読出対象メモリセルが前記第２データを保持するメモリセルの場合は、保持されているデータに応じて前記読出対象メモリセルに流れる電流と、比較電流とを比較した第２の比較結果を出力する比較回路と、前記第１の比較結果が、前記読出対象メモリセルに流れる電流が比較電流以上であることを示し、かつ、前記第２の比較結果が、前記読出対象メモリセルに流れる電流が前記比較電流よりも小さいことを示す場合、前記比較電流、及び前記調整値により調整される前の読出電圧が適切であると判定する制御回路と、を備えた半導体記憶装置におけるデータ読出方法であって、
    前記制御回路により前記判定用データを読み出した際の前記第１の比較結果及び前記第２の比較結果に基づいて、前記適否の判定を行い、
    適切であると判定した前記調整値により調整される前の前記読出電圧を前記デコーダが印加する読出電圧として設定し、
    適切であると判定した前記比較電流を前記比較回路が比較する比較電流として設定する、
    処理を含むデータ読出方法。
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