JP5260901B2 - 半導体装置およびその制御方法 - Google Patents

Description

本発明は半導体装置およびその制御方法に関し、特にダイナミックレファレンスセルを有する半導体装置およびその制御方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層に電荷を蓄積させることにより、データを記憶する。電荷蓄積層としてフローティングゲートを用いるフローティングゲート型不揮発性メモリと窒化シリコン層等の絶縁膜からなるトラップ層に電荷を蓄積させるＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型不揮発性メモリがある。

不揮発性メモリセルからのデータの読み出しはレファレンスレベルとメモリセルのレベルとを比較することにより行う。レファレンスレベルとしては、データ“０”のレベルの第１レファレンスセルとデータ“１”のレベルの第２レファレンスセルとのレベルの平均をレファレンスレベルとして用いる。

ＳＯＮＯＳ型フラッシュメモリのように、絶縁膜を電荷蓄積層とする不揮発性メモリにおいては、メモリセルの書き込みまたは消去を繰り返すことにより、書き込みまたは消去後の放置により生じるチャージロスやチャージゲインが大きくなり、メモリセルのレベルが変化する現象が生じる。そこで、特許文献１に記載されているように、メモリセルアレイのメモリセルと同じ書き込み消去経過を有するダイナミックレファレンスセルをレファレンスセルとして用いる方法が使用されている。

図１は、ダイナミックレファレンスセルを構成するトランジスタの閾値電圧（単にダイナミックレファレンスセルの閾値電圧という）、及びメモリセルを構成するトランジスタの閾値電圧（単にメモリセルの閾値電圧という）を、書き込みまたは消去後の放置時間に対し示した図である。第１ダイナミックレファレンスセル（第１ＤＲＥＦセル）は書き込み状態（データ“０”）を記憶したレファレンスセルであり、第２ダイナミックレファレンスセル（第２ＤＲＥＦセル）は消去状態（データ“１”）を記憶するレファレンスセルである。データを書き込みまたは消去した後、放置時間とともに第１ＤＲＥＦセル及び書き込み状態（データ“０”）を記憶したメモリセル（メモリセル“０”）の閾値電圧は同様に減少する。また、第２ＤＲＥＦセル及び消去状態（データ“１”）を記憶したメモリセル（メモリセル“１”）の閾値電圧は同様に減少する。第１ＤＲＥＦセルのレベルと第２ＤＲＥＦセルのレベルとを平均したレベルをレファレンスレベル０とする。レファレンスレベル０とメモリセルのレベルとを比較する。これにより、メモリセルのデータを読み出すことができる。なお、レベルは閾値電圧とは異なるが、図１、図２及び図８ではレファレンスレベル０に相当する閾値電圧を図示している。

第１ＤＲＥＦセル及び第２ＤＲＥＦセルは、メモリセルアレイのメモリセルの書き込みまたは消去と同じときに書き込みまたは消去されている。よって、図１のように、第１ＤＲＥＦセル及びメモリセル“０”の閾値電圧の放置時間依存と同じ軌跡を有する。同様に、第２ＤＲＥＦセル及びメモリセル“１”の閾値電圧の放置時間依存と同じ軌跡を有する。これにより、メモリセルの閾値電圧が放置時間と共に変化したとしても、データ読み出しの誤認識を抑制することができる。
特開２００３−２５７１８８号公報

メモリセルアレイ中のメモリセルの中には、何らかの原因で、放置時間に対し特異な振る舞いをするメモリセルが含まれる場合がある。例えば、図１において、メモリセルＡはデータ“０”を記憶しているが、メモリセルＡの閾値電圧は急激に低下し、短い放置時間においてレファレンスレベル０を下回ってしまう。これにより、メモリセルＡはデータ“１”と誤認識されてしまう。特に、絶縁膜をＳＯＮＯＳ型不揮発性メモリにおいては、メモリセルＡのような振る舞いをするメモリセルが含まれる可能性がある。

本発明は上記課題に鑑みなされたものであり、放置時間に対し特異な振る舞いをするメモリセルが含まれる場合であっても、メモリセルのデータの誤認識を抑制することを目的とする。

本発明は、不揮発性メモリセルと、前記メモリセルのデータを読み出すための第１レファレンスレベルと前記メモリセルのレベルとをセンシングした第１データと、前記メモリセルのデータを読み出すための第２レファレンスレベルと前記メモリセルのレベルとをセンシングした第２データと、を用い、前記メモリセルのデータを読み出す読み出し回路と、を具備することを特徴とする半導体装置である。本発明によれば、特異な振る舞いをするメモリセルが含まれる場合、特異な振る舞いに応じレファレンスレベルを設定することにより、特異な振る舞いをするメモリセルを救済することができる。

上記構成において、前記読み出し回路は、前記第１データと前記第２データとをＡＮＤし、出力を前記メモリセルのデータとして出力するＡＮＤ回路、を含む構成とすることができる。

上記構成において、前記第１データを記憶する第１記憶回路と、前記第２データを記憶する第２記憶回路と、を具備し、前記読み出し回路は、前記第１レファレンスレベル及び前記メモリセルのレベルから前記第１データをセンシングし、前記第２レファレンスレベル及び前記メモリセルのレベルから前記第２データをセンシングするセンシング回路を有し、前記ＡＮＤ回路は、前記第１記憶回路に記憶された前記第１データと、前記第２記憶回路に記憶された前記第２データとから前記メモリセルのデータを出力する構成とすることができる。この構成によれば、回路面積を小さくすることができる。

上記構成において、前記読み出し回路は、前記第１レファレンスレベル及び前記メモリセルのレベルから前記第１データをセンシングする第１センシング回路と、前記第２レファレンスレベル及び前記メモリセルのレベルから前記第２データをセンシングする第２センシング回路と、を有する構成とすることができる。この構成によれば、処理速度を早くすることができる。

上記構成において、前記メモリセルと同じ書き込み消去経過を有する第１ダイナミックレファレンスセル及び第２ダイナミックレファレンスセルと、前記メモリセルの書き込み消去経過とは独立な第１外部レファレンスセルと、を具備し、前記読み出し回路は、前記第１ダイナミックレファレンスセル及び前記第２ダイナミックレファレンスセルから前記第１レファレンスレベルを生成し、前記第２ダイナミックレファレンスセルと前記第１外部レファレンスセルとから前記第２レファレンスレベルを生成する構成とすることができる。この構成によれば、放置時間の初期には、レファレンスレベルを第１ダイナミックレファレンスセルのレベルまたは第２ダイナミックレファレンスセルのレベルの近くに設定し、放置時間が長くなると、第１ダイナミックレファレンスセルのレベルと第２ダイナミックレファレンスセルとのレベルの間にレファレンスレベルを設定することができる。

上記構成において、前記メモリセルの書き込み消去経過とは独立な第２外部レファレンスセルを具備し、前記読み出し回路は、前記第２外部レファレンスセル、前記第１ダイナミックレファレンスセル及び前記第２ダイナミックレファレンスセルから前記第１レファレンスレベルを生成する構成とすることができる。この構成によれば、前記第２ダイナミックレファレンスセルにより、第１レファレンスレベルを微調整することができる。

上記構成において、前記読み出し回路は、前記第１ダイナミックレファレンスセルのレベル及び前記第２ダイナミックレファレンスセルのレベルを平均することにより前記第１レファレンスレベルを生成し、前記第１ダイナミックレファレンスセル及び前記第２ダイナミックレファレンスセルの何れか一方のレベルと、前記第１外部レファレンスセルのレベルと、を平均することにより前記第２レファレンスレベルを生成する構成とすることができる。この構成によれば、第１レファレンスレベル及び第２レファレンスレベルを簡単に生成することができる。

上記構成において、前記読み出し回路は、前記第２外部レファレンスセルのレベル、前記第１ダイナミックレファレンスセルのレベル及び前記第２ダイナミックレファレンスセルのレベルを平均することにより前記第２レファレンスレベルを生成するこの構成によれば、第１レファレンスレベルを第２外部レファレンスセルを用い微調整することができる。

本発明は、メモリセルのデータを読み出すための第１レファレンスレベルと前記メモリセルのレベルとをセンシングし第１データを生成するステップと、前記メモリセルのデータを読み出すための第２レファレンスレベルと前記メモリセルのレベルとをセンシングした第２データを生成するステップと、前記第１データと前記第２データとを用い、前記メモリセルのデータを読み出すステップと、を有することを特徴とする半導体装置の制御方法である。本発明によれば、特異な振る舞いをするメモリセルが含まれる場合、特異な振る舞いに応じレファレンスレベルを設定することにより、特異な振る舞いをするメモリセルを救済することができる。

上記構成において、前記メモリセルと同じ書き込み消去経過を有する第１ダイナミックレファレンスセルと前記メモリセルと同じ書き込み消去経過を有する前記第２ダイナミックレファレンスセルとから前記第１レファレンスレベルを生成するステップと、前記第１ダイナミックレファレンスセル及び前記第２ダイナミックレファレンスセルの何れか一方と、前記メモリセルの書き込み消去経過とは独立な第１外部レファレンスセルとから前記第２レファレンスレベルを生成するステップと、を有する構成とすることができる。

本発明によれば、特異な振る舞いをするメモリセルが含まれる場合、特異な振る舞いに応じレファレンスレベルを設定することにより、特異な振る舞いをするメモリセルを救済することができる。

図１のメモリセルＡのように、放置時間の初期に閾値電圧が急激に低下するメモリセルを救済するため、図２のようなことが考えられる。図２を参照に、第１ＤＲＥＦセル、第２ＤＲＥＦセル及び外部レファレンスセル（ＥＲＥＦセル）のレベルを平均化しレファレンスレベル０´を生成する。ＥＲＥＦセルはメモリセルアレイのメモリセルと独立している。よって、書き込み及び消去が行われないため、放置時間に対し閾値電圧が一定である。このように、第１ＤＲＥＦセル、第２ＤＲＥＦセル及びＥＲＥＦセルを用いレファレンスレベル０´を生成することにより、書き込みまたは消去後のレファレンスレベル０´のレベルを図１より低くすることができる。よって、メモリセルＡの閾値電圧が放置時間の初期に急激に低下した場合も、図１のように誤認識されることがない。しかしながら、レファレンスレベル０´はある放置時間でメモリセル“１”のレベルを下回ってしまう。これにより、データ“１”を記憶したメモリセルをデータ“０”と誤認識してしまう。以下に、メモリセルＡを救済することができかつ図２のように、早い放置時間において、メモリセルの誤認識が生じることを抑制する実施例について説明する。

図３（ａ）は、実施例１に係る不揮発性メモリの模式図である。不揮発性メモリ１０は、複数のメモリセルがマトリックス状に配置されているメモリセルアレイ１１と周辺回路領域１３とからなる。メモリセルアレイ１１は複数のセクタ１２を有している。セクタ１２は、データを記憶するコアメモリセル領域１４とダイナミックレファレンスセルを有するレファレンスセル領域（ＤＲＥＦセル領域）１６とを有している。周辺回路領域１３にはメモリセルアレイ１１とは独立に第１外部レファレンスセル（第１ＥＲＥＦセル）２４及び第２外部レファレンスセル（第２ＥＲＥＦセル）２６が設けられている。

図３（ｂ）は１つのセクタ１２を示した図である。セクタ１２は書き込み及び消去を行う単位である。コアメモリセル領域１４には不揮発性メモリセル１８、ＤＲＥＦセル領域１６には第１ダイナミックレファレンスセル（第１ＤＲＥＦセル）２０及び第２ダイナミックレファレンスセル（第２ＤＲＥＦセル）２２が設けられている。セクタ１２内のメモリセル１８、第１ＤＲＥＦセル２０及び第２ＤＲＥＦセル２２は１つまたは複数のワードラインＷＬに接続されている。同一セクタ１２内にメモリセル１８に書き込み及び消去が行なわれる場合、第１ＤＲＥＦセル２０及び第２ＤＲＥＦセル２２にも書き込み及び消去が行われる。すなわち、第１ＤＲＥＦセル２０及び第２ＤＲＥＦセル２２は同一セクタ１２内のメモリセル１８と同じ書き込み消去経過を有する。

一方、図３（ａ）の周辺回路領域１３にはメモリセルアレイ１１とは独立に第１外部レファレンスセル（第１ＥＲＥＦセル）２４及び第２外部レファレンスセル（第２ＥＲＥＦセル）２６が設けられている。第１ＥＲＥＦ２４及び第２ＥＲＥＦ２６には最初（例えば不揮発性メモリの製造時）に書き込みまたは消去が行われた状態である。すなわち、第１ＥＲＥＦ２４及び第２ＥＲＥＦ２６はメモリセル１８の書き込み消去経過とは独立である。

図４（ａ）及び図４（ｂ）はメモリセル１８のデータを読み出す読み出し回路１００近傍のブロック図である。図４（ａ）を参照に、メモリセル１８、第１ＤＲＥＦセル２０、第２ＤＲＥＦセル２２、第１ＥＲＥＦセル２４及び第２ＥＲＥＦセル２６は、それぞれ読み出し回路１００内のカスコード回路３０に接続されている。カスコード回路３０はそれぞれメモリセル１８、第１ＤＲＥＦセル２０、第２ＤＲＥＦセル２２、第１ＥＲＥＦセル２４及び第２ＥＲＥＦセル２６を流れる電流を電圧に変換する回路である。各カスコード回路３０はそれぞれトランスファゲート４８、４０、４２、４６及び４４に接続されている。トランスファゲート４８がオンすることにより、カスコード回路３０の出力ＣＯＲＥ（メモリセルのレベル）はセンシング回路３２に出力される。トランスファゲート４０、４２、４６及び４４がそれぞれオンすることにより、カスコード回路３０の出力がそれぞれセンシング回路３２に出力される。

図４（ａ）においては、第１選択信号ＲＥＡＤ１がハイレベル、第２選択信号ＲＥＡＤ２がローレベルである。この場合、トランスファゲート４０、４２及び４６はオンし、トランスファゲート４４はオフする。これにより、第１ＤＲＥＦセル２０に対応するカスコード回路３０の出力（第１ＤＲＥＦセル２０のレベル）、第２ＤＲＥＦセル２２に対応するカスコード回路３０の出力（第２ＤＲＥＦセル２２のレベル）及び第２ＥＲＥＦセル２６に対応するカスコード回路３０の出力（第２ＥＲＥＦセル２６のレベル）の平均が第１レファレンスレベルＲＥＦ１としてセンシング回路３２に出力される。図５を用い後述するように、第１レファレンスレベルＲＥＦ１はメモリセル１８のデータを読み出すために用いられる。

図４（ｂ）は図４（ａ）と同じブロック図であり、第１選択信号ＲＥＡＤ１がローレベル、第２選択信号ＲＥＡＤ２がハイレベルの場合である。この場合、トランスファゲート４０及び４４はオンし、トランスファゲート４２及び４６はオフする。これにより、第１ＤＲＥＦセル２０のレベル及び第１ＥＲＥＦセル２４に対応するカスコード回路３０の出力（第１ＥＲＥＦセル２４のレベル）の平均が第２レファレンスレベルＲＥＦ２としてセンシング回路３２に出力される。図５を用い後述するように、第２レファレンスレベルＲＥＦ２はメモリセル１８のデータを読み出すために用いられる。

図５は、読み出し回路１００内のセンシング回路３２以降メモリセルのデータを“０”または“１”として読み出すまでの回路を示した回路図である。センシング回路３２は、ＲＥＦ１とＣＯＲＥとを比較し第１データＤＡＴＡ１を出力する。また、ＲＥＦ２とＣＯＲＥとを比較し第２データＤＡＴＡ２を出力する。例えば、メモリセルがイレース状態の場合、センシング回路３２に入力されるＣＯＲＥの電位は、ＲＥＦ１の電位よりも高くなり、ＤＡＴＡ１にハイレベル、つまり“１”を出力する。メモリセルがプログラム状態の場合、センシング回路３２に入力されるＣＯＲＥの電位は、ＲＥＦ１の電位よりも低くなり、ＤＡＴＡ１にローレベル、つまり“０”を出力する。ＣＯＲＥがＲＥＦ１より低ければ、ＤＡＴＡ１は“１”でありローレベルを出力する。ＤＡＴＡ２についても同様である。増幅回路５０はＰ−ＦＥＴ５１、５２及びＮ−ＦＥＴ５３及び５４から構成されている。第１選択信号ＲＥＡＤ１がハイレベルのとき、増幅回路５０はＤＡＴＡ１を反転増幅し所望の電圧値であるローレベルまたはハイレベルとし出力する。このときトランスファゲート５６はオンのため、ＤＡＴＡ１は、インバータ５７から構成される第１ラッチ回路５８（第１記憶回路）に記憶される。すなわち、ＤＡＴＡ１が“１”のとき、第１ラッチ回路５８にはハイレベル、ＤＡＴＡ１が“０”のとき、第１ラッチ回路５８にはローレベルが記憶される。

増幅回路６０はＰ−ＦＥＴ６１、６２及びＮ−ＦＥＴ６３及び６４から構成されている。第２選択信号ＲＥＡＤ２がハイレベルのとき、増幅回路６０はＤＡＴＡ２を反転増幅し、所望の電圧値であるローレベルまたはハイレベルとし出力する。このときトランスファゲート６６はオンのため、ＤＡＴＡ２は、インバータ６７から構成される第２ラッチ回路６８（第２記憶回路）に記憶される。ＤＡＴＡ２が“０”のとき、第２ラッチ回路６８にはローレベル、ＤＡＴＡ２が“１”のとき、第２ラッチ回路６８にはハイレベルが記憶される。

ＡＮＤ回路８３（ＮＡＮＤ回路８０とＮＯＴ回路８２が直列に接続された回路）は第１ラッチ回路５８及び第２ラッチ回路６８にそれぞれ記憶されたＤＡＴＡ１及びＤＡＴＡ２をＡＮＤ処理する。ＤＡＴＡ１とＤＡＴＡ２とがともにハイレベルのときハイレベルを出力する。それ以外はローレベルを出力する。すなわち、第１ラッチ回路５８及び第２ラッチ回路６８がともにハイレベルのとき、つまりＤＡＴＡ１が“１”及びＤＡＴＡ２が“１”のとき、ＤＡＴＡはハイレベル、すなわち”１“となる。ＤＡＴＡ１及びＤＡＴＡ２の少なくとも一方が“０”のとき、ＤＡＴＡはローレベル、すなわち”０“となる。

図６は実施例１の読み出し回路１００の動作を示すフローチャートである。図７は実施例１のタイミングチャートである。図７を参照に、時間ｔ０のとき，動作信号ＥＮをローレベルとする。これにより、カスコード回路３０及びセンシング回路３２が活性化される。これにより、ビットラインがチャージされる。また、第１選択信号ＲＥＡＤ１をハイレベル、第２選択信号ＲＥＡＤ２をローレベルとする。これにより、図４（ａ）で説明したように、読み出し回路１００は、第１レファレンスレベルＲＥＦ１を生成する（図６のステップＳ１０）。図５で説明したように、センシング回路３２はレファレンスセルのレベルＣＯＲＥとＲＥＦ１とを比較し、ＤＡＴＡ１を生成する（図６のステップＳ１２）。第１ラッチ回路５８はＤＡＴＡ１を記憶する（図６のステップＳ１４）。

図７を参照に、時間ｔ１において、第１選択信号ＲＥＡＤ１をローレベル、第２選択信号ＲＥＡＤ２をハイレベルとする。図４（ｂ）で説明したように、読み出し回路１００は、第２レファレンスレベルＲＥＦ２を生成する（図６のステップＳ１６）。図５で説明したように、センシング回路３２はレファレンスセルのレベルＣＯＲＥとＲＥＦ２とを比較し、ＤＡＴＡ２を生成する（図６のステップＳ１８）。第２ラッチ回路６８はＤＡＴＡ２を記憶する（図６のステップＳ２０）。ＡＮＤ回路８３は、ＤＡＴＡ１とＤＡＴＡ２とからメモリセル１８のデータＤＡＴＡを生成し出力する（図６のステップＳ２２）。図７を参照に、時間ｔ２において、動作信号ＥＮをハイレベルとする。これにより、カスコード回路３０及びセンシング回路３２が非活性化される。また第２選択信号ＲＥＡＤ２をローレベルとする。以上により、メモリセル１８の読み出し動作が終了する。

図８を参照に、レファレンスレベル１及びレファレンスレベル２は、それぞれＲＥＦ１及びＲＥＦ２に相当する閾値電圧を示している。読み出し回路１００は、第１ＤＲＥＦセル２０、第２ＤＲＥＦセル２２及び第２ＥＲＥＦセル２６からＲＥＦ１を生成している。このとき、レファレンスレベル１が第１ＤＲＥＦセルと第２ＤＥＲＥＦセルとの軌跡の間に入るように、第２ＥＲＥＦセル２６のレベルを設定する。また、読み出し回路１００は、第１ＤＲＥＦセル２０及び第２ＥＲＥＦセル２６からＲＥＦ２を生成している。このとき、レファレンスレベル２の初期の閾値電圧は、レファレンスレベル１より第２ＤＲＥＦセル側であり、放置時間経過後にレファレンスレベル２がレファレンスレベル１と交差するように、第１ＤＲＥＦセルは以下のように設定する。

前述のように、ＤＡＴＡ１が“１”かつＤＡＴＡ２が“１”のときメモリセル１８のデータを“１”と判定するため、レファレンスレベル１及びレファレンスレベル２のいずれよりも低い（図８中太実線より下）場合、メモリセル１８のデータを“１”とする。また、図８の太実線より上の場合、メモリセル１８のデータを“０”と判定する。これにより、メモリセルＡのデータを誤認識することを抑制することができる。

実施例１によれば、図５のように、読み出し回路１００は、第１レファレンスレベルＲＥＦ１とメモリセルのレベルＣＯＲＥとをセンシングした第１データＤＡＴＡ１と、第２レファレンスレベルＲＥＦ２とメモリセルのレベルＣＯＲＥとをセンシングした第２データＤＡＴＡ２と、を用い、メモリセル１８のデータを読み出す。これにより、図８のように、放置時間の途中でメモリセル１８のデータを判定するためのレファレンスレベルの傾きを切り換えることができる。よって、例えば、メモリセルＡのように、特異な振る舞いをするメモリセルが含まれる場合、特異な振る舞いに応じレファレンスレベルを設定することにより、特異な振る舞いをするメモリセルを救済することができる。

また、読み出し回路１００は、第１データＤＡＴＡ１と第２データＤＡＴＡ２とをＡＮＤし、メモリセル１８のデータとして出力するＡＮＤ回路８３を含む。ここでＡＮＤ回路は広義な意味でのＡＮＤ回路とすることができる。すなわち、ＤＡＴＡ１が“１”及びＤＡＴＡ２“１”のとき、ＤＡＴＡを“１”とし、それ以外のとき、ＤＡＴＡを“０”とできるようなＮＯＲ回路を用いた構成も含む。これにより、第１レファレンスレベルＲＥＦ１及び第２レファレンスレベルＲＥＦ２より、図８のように、凸型のレファレンスレベルを生成することもできるし、凹型のレファレンスレベルを生成することもできる。

さらに、読み出し回路１００は、図５のように、１つのセンシング回路３２を用い、第１データＤＡＴＡ１をセンシングし、また、第２データＤＡＴＡ２をセンシングする。そして、ＡＮＤ回路８３は、第１ラッチ回路５８（第１記憶回路）に記憶されたＤＡＴＡ１と、第２ラッチ回路６８（第２記憶回路）に記憶されたＤＡＴＡ２とからメモリセル１８のデータＤＡＴＡを出力する。これにより、後述する実施例２に比べ、回路面積を小さくすることができる。

さらに、読み出し回路１００は、第１ＤＲＥＦセル２０及び第２ＤＲＥＦセル２２からＲＥＦ１を生成し、第２ＤＲＥＦセル２２と第１ＥＲＥＦセル２４とからＲＥＦ２を生成することができる。これにより、図８のように、放置時間の初期には、レファレンスレベルを第２ＤＲＥＦセル２２の閾値電圧に近くに設定し、放置時間が長くなると、第１ＤＲＥＦセル２０と第２ＤＲＥＦセル２２との閾値電圧の間にレファレンスレベルを設定することができる。

さらに、第１ＤＲＥＦセル２０及び第２ＤＲＥＦセル２２に加え、第２ＥＲＥＦセル２６、からＲＥＦ１を生成することにより、ＲＥＦ１を微調整することができる。

さらに、図４（ａ）のように、第１ＤＲＥＦセル２０のレベル及び第２ＤＲＥＦセル２２のレベルを平均することによりＲＥＦ１を生成し、図４（ｂ）のように、第１ＤＲＥＦセルと、第１ＥＲＥＦセル２４のレベルとを平均することによりＲＥＦ２を生成することができる。これにより、ＲＥＦ１及びＲＥＦ２を簡単に生成することができる。

さらに、ＲＥＦ１は、第１ＥＲＥＦセル２４のレベル、第１ＤＲＥＦセル２０のレベル及び第２ＤＲＥＦセル２２のレベルを平均することにより生成することができる。これにより、ＲＥＦ１を簡単に生成することができる。

実施例２はＲＥＦ１とＲＥＦ２とを同じタイミングで生成する例である。図９（ａ）及び図９（ｂ）は、実施例２に係る不揮発性メモリのブロック図である。図９（ａ）を参照に、実施例２の読み出し回路１０２は第１センシング回路３４と第２センシング回路３６とを有している。第１センシング回路３４及び第２センシング回路３６には、メモリセル１８に対応するカスコード回路３０から、それぞれトランスファゲート４８ａ及び４８ｂを介し、メモリセル１８のレベルＣＯＲＥが入力される。

また、第１センシング回路３４には、第１ＤＲＥＦセル２０、第２ＤＲＥＦセル２２、第１ＥＲＥＦセル２４及び第２ＥＲＥＦセル２６に対応するカスコード回路３０から、それぞれトランスファゲート４０ａ、４２ａ、４４ａ、４６ａを介し第１レファレンスレベルＲＥＦ１が入力される。トランスファゲート４０ａ、４２ａ及び４６ａがオンすることにより、ＲＥＦ１は第１ＤＲＥＦセル２０、第２ＤＲＥＦセル２２及び第２ＥＲＥＦセル２６のレベルの平均となる。第１センシング回路３４はＣＯＲＥとＲＥＦ１を比較し、ＣＯＲＥがＲＥＦ１より高ければ、ＤＡＴＡ１として“０”を、ＲＥＦ１より低ければ、ＤＡＴＡ１として“１”を出力される。

一方、第２センシング回路３６には、第１ＤＲＥＦセル２０、第２ＤＲＥＦセル２２、第１ＥＲＥＦセル２４及び第２ＥＲＥＦセル２６に対応するカスコード回路３０から、それぞれトランスファゲート４０ｂ，４２ｂ、４４ｂ、４６ｂを介し第２レファレンスレベルＲＥＦ２が入力される。トランスファゲート４０ｂ及び４４ｂがオンすることにより、ＲＥＦ２は第１ＤＲＥＦセル２０及び第２ＥＲＥＦセル２６のレベルの平均となる。第２センシング回路３６はＣＯＲＥとＲＥＦ１とを比較し、ＣＯＲＥがＲＥＦ２より高ければ、ＤＡＴＡ２として“０”を、ＲＥＦ２より低ければ、ＤＡＴＡ２として“１”を出力する。

図９（ｂ）を参照に、第１センシング回路３４及び第２センシング回路３６から出力されたそれぞれＤＡＴＡ１及びＤＡＴＡ２はＡＮＤ回路８３（ＮＡＮＤ回路８０とＮＯＴ回路８２が直列に接続された回路）を介しメモリセル１８のデータＤＡＴＡとして出力される。これにより、ＤＡＴＡ１が“１”及びＤＡＴＡ２が“１”のとき、ＤＡＴＡは”１“となる。また、ＤＡＴＡ１及びＤＡＴＡ２の少なくとも一方が“０”のとき、ＤＡＴＡは”０“となる。

図１０は実施例２の読み出し回路１０２の動作を示すフローチャートである。図９（ａ）において説明したように、読み出し回路１０２は第１レファレンスレベルＲＥＦ１を生成（図１０のステップＳ３０）し、第１センシング回路３４は第１データＤＡＴＡ１を生成する（ステップＳ３２）。ステップＳ３０及びＳ３２の処理と並列に、読み出し回路１０２は第２レファレンスレベルＲＥＦ２を生成（図１０のステップＳ３４）し、第２センシング回路３６は第２データＤＡＴＡ２を生成する（ステップＳ３６）。ＤＡＴＡ１とＤＡＴＡ２とが生成されると、図９（ｂ）のＡＮＤ回路８３は、ＤＡＴＡ１とＤＡＴＡ２とからメモリセル１８のデータを生成し出力する（ステップＳ３８）。

以上の処理により、読み出し回路１０２は、実施例１と同様に、メモリセル１８の閾値電圧が図８の太実線よりも低い場合、メモリセル１８のデータを“１”とする。また、図８の太実線より上の場合、メモリセル１８のデータを“０”と判定する。

実施例２のように、ＲＥＦ１及びＣＯＲＥからＤＡＴＡ１をセンシングする第１センシング回路３４と、ＲＥＦ２及びＣＯＲＥからＤＡＴＡ２をセンシングする第２センシング回路３６と、設けることもできる。これにより、実施例１に比べ処理速度を早くすることができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である

図１は、従来のレファレンスレベルについて説明するための図である。 図２は、比較例のレファレンスレベルについて説明する図である。 図３（ａ）は実施例１に係る不揮発性メモリのブロック図であり、図３（ｂ）はセクタの回路図である。 図４（ａ）及び図４（ｂ）は実施例１の読み出し回路の一部のブロック図である。 図５は実施例１の読み出し回路の一部の回路図である。 図６は実施例１の読み出し回路の処理を示すフローチャートである。 図７は実施例１のタイミングチャートである。 図８は実施例１のレファレンスレベルについて説明するための図である。 図９（ａ）及び図９（ｂ）は実施例２の読み出し回路のブロック図である。 図１０は実施例２の読み出し回路の処理を示すフローチャートである。

符号の説明

１０ 不揮発性メモリ
１１ メモリセルアレイ
１２ セクタ
１３ 周辺回路領域
１４ コアメモリセル領域
１６ レファレンスセル領域
１８ メモリセル
２０ 第１ダイナミックレファレンスセル
２２ 第２ダイナミックレファレンスセル
２４ 第１外部レファレンスセル
２６ 第２外部レファレンスセル
３０ カスコード回路
３２ センシング回路
３４ 第１センシング回路
３６ 第２センシング回路
５８ 第１ラッチ回路
６８ 第２ラッチ回路
８３ ＡＮＤ回路

Claims (9)

1. 不揮発性メモリセルと、
   前記メモリセルのデータを読み出すための第１レファレンスレベルと前記メモリセルのレベルとをセンシングした第１データと、前記メモリセルのデータを読み出すための第２レファレンスレベルと前記メモリセルのレベルとをセンシングした第２データと、を用い、前記メモリセルのデータを読み出す読み出し回路と、
   を具備し、
   前記読み出し回路は、前記第１データと前記第２データとをＡＮＤし、その出力を前記メモリセルのデータとするＡＮＤ回路、を含むことを特徴とする半導体装置。
2. 前記第１データを記憶する第１記憶回路と、
   前記第２データを記憶する第２記憶回路と、を具備し、
   前記読み出し回路は、
   前記第１レファレンスレベル及び前記メモリセルのレベルから前記第１データをセンシングし、前記第２レファレンスレベル及び前記メモリセルのレベルから前記第２データをセンシングするセンシング回路を有することを特徴とする請求項１記載の半導体装置。
3. 前記読み出し回路は、
   前記第１レファレンスレベル及び前記メモリセルのレベルから前記第１データをセンシングする第１センシング回路と、前記第２レファレンスレベル及び前記メモリセルのレベルから前記第２データをセンシングする第２センシング回路と、を有することを特徴とする請求項１記載の半導体装置。
4. 前記メモリセルと同じ書き込み消去経過を有する第１ダイナミックレファレンスセル及び第２ダイナミックレファレンスセルと、
   前記メモリセルの書き込み消去経過とは独立な第１外部レファレンスセルと、を具備し、
   前記読み出し回路は、前記第１ダイナミックレファレンスセル及び前記第２ダイナミックレファレンスセルから前記第１レファレンスレベルを生成し、前記第２ダイナミックレファレンスセルと前記第１外部レファレンスセルとから前記第２レファレンスレベルを生成することを特徴とする請求項１から３記載の半導体装置。
5. 前記メモリセルの書き込み消去経過とは独立な第２外部レファレンスセルを具備し、
   前記読み出し回路は、前記第２外部レファレンスセル、前記第１ダイナミックレファレンスセル及び前記第２ダイナミックレファレンスセルから前記第１レファレンスレベルを生成することを特徴とする請求項４記載の半導体装置。
6. 前記読み出し回路は、前記第１ダイナミックレファレンスセルのレベル及び前記第２ダイナミックレファレンスセルのレベルを平均することにより前記第１レファレンスレベルを生成し、前記第１ダイナミックレファレンスセル及び前記第２ダイナミックレファレンスセルの何れか一方のレベルと、前記第１外部レファレンスセルのレベルと、を平均することにより前記第２レファレンスレベルを生成することを特徴とする請求項１記載の半導体装置。
7. 前記読み出し回路は、前記第２外部レファレンスセルのレベル及び前記第１ダイナミックレファレンスセルのレベルを平均することにより前記第２レファレンスレベルを生成することを特徴とする請求項５記載の半導体装置。
8. メモリセルのデータを読み出すための第１レファレンスレベルと前記メモリセルのレベルとをセンシングし第１データを生成するステップと、
   前記メモリセルのデータを読み出すための第２レファレンスレベルと前記メモリセルのレベルとをセンシングした第２データを生成するステップと、
   前記第１データと前記第２データとを用い、前記メモリセルのデータを読み出すステップと、
   前記第１データと前記第２データとをＡＮＤし、その出力を前記メモリセルのデータとするステップと、
   を有することを特徴とする半導体装置の制御方法。
9. 前記メモリセルと同じ書き込み消去経過を有する第１ダイナミックレファレンスセルと前記メモリセルと同じ書き込み消去経過を有する前記第２ダイナミックレファレンスセルとから前記第１レファレンスレベルを生成するステップと、
   前記第１ダイナミックレファレンスセル及び前記第２ダイナミックレファレンスセルの何れか一方と、前記メモリセルの書き込み消去経過とは独立な第１外部レファレンスセルとから前記第２レファレンスレベルを生成するステップと、を有することを特徴とする請求項８記載の半導体装置の制御方法。

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