JP4195266B2

JP4195266B2 - 半導体記憶装置

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Publication number: JP4195266B2
Application number: JP2002268606A
Authority: JP
Inventors: 努中井; 実山下; チェンアンディー; 和弘栗原
Original assignee: スパンションエルエルシー
Priority date: 2002-09-13
Filing date: 2002-09-13
Publication date: 2008-12-10
Anticipated expiration: 2022-09-13
Also published as: JP2004110881A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、リファレンスセルを用いてコアセルのデータを読み出す半導体記憶装置に関する。
【０００２】
従来、コアセルの領域内にコアセルとデータ劣化特性が同じリファレンスセルを設け、このリファレンスセルを使用してコアセルのデータを読み出すものが提案されている。しかしながら、コアセル領域内にリファレンスセルを設けると、半導体記憶装置の製造工程のバラツキやコアセル領域におけるセルの物理的な位置等に起因して、リファレンスセルの閾値も分布を有することになり、大きなマージンでコアセルのデータを正しく読み出すことが難しくなる。そこで、大きなマージンでコアセルのデータを正しく読み出すことのできる半導体記憶装置の提供が要望されている。
【０００３】
【従来の技術】
一般的に、コアセルのデータは、書き換えを行うにつれて劣化するため、その対策が必要とされている。従来、例えば、コアセルの領域内にコアセルとデータ劣化特性が同じリファレンスセルを設け、このリファレンスセルを使用してコアセルのデータを読み出すものが提案されている。
【０００４】
従来、メモリセルの列ブロック毎にリファレンスセルを設け、各列ブロックをその列ブロックに近いリファレンスセルと比較し、各列ブロック毎にデータを確定することでノイズ発生を分散させ、大きなノイズの発生を抑えてアクセスタイムを速くするようにした不揮発性半導体記憶装置が提案されている（例えば、特許文献１参照）。
【０００５】
図１は従来の半導体記憶装置の一例を概略的に示すブロック図であり、コアセルの領域内に２つのリファレンスセルを設けた不揮発性の半導体記憶装置（例えば、ゲート絶縁膜に電荷トラップ層を有するフラッシュメモリ。ただし、不揮発性半導体記憶装置としては、これに限定されず、例えば、ポリシリコン電極等のフローティングゲートを電荷記憶領域として利用するタイプの不揮発性半導体記憶装置にも適用可能である。）の例を示すものである。図１において、参照符号１００はコアセル領域、１０１はコアセル、１０２は第１のリファレンスセル、１０３は第２のリファレンスセル、２０１〜２０３はカスコード回路、そして、３００はセンスアンプを示している。
【０００６】
図１に示す半導体記憶装置において、コアセル１０１（コアセル１０１内の任意のメモリセル）に格納されているデータを読み出す場合、まず、コアセル領域１００内に設けられた第１および第２のリファレンスセル（２つのダイナミックリファレンスセル）１０２および１０３に対してそれぞれデータ『０』および『１』を書き込む。
【０００７】
『０』データの第１リファレンスセル１０２の出力（電流）および『１』データの第２のリファレンスセル１０３の出力は短絡（結合）され、さらに、それぞれカスコード回路２０２および２０３により電流−電圧変換された後に短絡され、基準電圧（中間電位）Ｖrefが生成される。
【０００８】
基準電圧Ｖrefは、センスアンプ３００に印加され、コアセル１０１からのデータ出力（電流）をカスコード回路２０１で電流−電圧変換した信号（コアセル１０１内の任意のメモリセルから読み出されたデータ電圧：データを読み出すメモリセルの閾値によって決まる電位）と比較することで、コアセル１０１からの読み出しデータ出力が『０』であるか、或いは、『１』であるかが判別される。
【０００９】
これによって、データの書き換えを繰り返し行った後でも、リファレンスセル１０２，１０３の劣化特性をコアセル１０１の劣化特性に追従させることができ、データを正しく読み出すことが可能になる。
【００１０】
なお、２つのダイナミックリファレンスセル（第１および第２のリファレンスセル１０２，１０３）をコアセル領域１００内に設け、コアセル１０１に格納されたデータを読み出す時に、２つのダイナミックリファレンスセルを併用するものが提案されている（例えば、特許文献２参照）。
【００１１】
【特許文献１】
特開平４−１１３９２号
【特許文献２】
特願２００１−５３９９４号
【００１２】
【発明が解決しようとする課題】
上述したように、従来、コアセル領域１００内にコアセル１０１とデータ劣化特性が同じリファレンスセル１０２，１０３を設け、このリファレンスセルを使用してコアセルのデータを読み出すものが提案されている。
【００１３】
ところで、コアセル領域１００内のメモリセル（コアセル１０１およびリファレンスセル１０２，１０３）のデータにはバラツキがあり、同じデータを記憶している場合でも、その閾値に分布を有している。
【００１４】
すなわち、コアセル１０１のデータ『０』およびデータ『１』に対してそれぞれ分布を有しており、これは、コアセル領域１００内に設けられたリファレンスセル１０２，１０３に対しても同様である。
【００１５】
例えば、データが『０』および『１』でそれぞれ高い閾値のリファレンスセルから生成された基準電圧（Ｖref）と、データが『０』および『１』でそれぞれ低い閾値のリファレンスセルから生成された基準電圧とは異なった電位となり、コアセル１０１と同様に基準電圧も分布を有することになる。
【００１６】
そのため、メモリセル（コアセル１０１）のデータ読み出しにおいて、データ『０』（或いは、データ『１』）に最も近い基準電圧（中間電位）と、基準電圧に最も近いデータ『０』（或いは、データ『１』）の閾値によって決まる電位との差をデータ『０』（或いは、データ『１』）の読み出しにおけるマージンとすると、リファレンスセルから生成された基準電圧に分布があるため、読み出しにおけるマージンがデータ『０』に対しても、データ『１』に対しても小さくなってしまうという問題があった。
【００１７】
本発明は、上述した従来の半導体記憶装置が有する課題に鑑み、大きなマージンでコアセルのデータを正しく読み出すことのできる半導体記憶装置の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明によれば、コアセルと、該コアセルの領域内に設けられた少なくとも１つの内部リファレンスセルと、前記コアセルの領域外に設けられた少なくとも１つの外部リファレンスセルと、前記内部リファレンスセルの少なくとも１つおよび前記外部リファレンスセルの少なくとも１つを併用し、該内部リファレンスセルの閾値と該外部リファレンスセルの閾値を等価的に平均化し、仮想的なリファレンスセルの閾値分布を小さくした基準電圧を生成する基準電圧生成回路とを備え、該基準電圧生成回路は、該内部リファレンスセルおよび該外部リファレンスセルの接続を制御するスイッチ回路と、該スイッチ回路を制御する制御回路とを備え、該基準電圧生成回路の出力を用いて前記コアセルに格納されたデータを読み出すことを特徴とする半導体記憶装置が提供される。
【００１９】
前述したように、コアセル領域内に設けたリファレンスセルには分布が存在するため、読み出しにおけるマージンが小さくなってしまう。これに対処するために、本発明の半導体記憶装置では、分布の無い（或いは、分布の小さい）コアセル領域外に設けたリファレンスセルを併用してコアセルのデータを読み出す時の中間基準電位を生成する。これにより、中間基準電位の分布を小さく抑えることができ、結果として、読み出しにおけるマージンをかせぐことが可能になる。
【００２０】
すなわち、本発明の半導体記憶装置によれば、コアセル領域外のリファレンスセルをコアセル領域内のリファレンスセルと併用することで基準電圧の分布を小さくすることができるが、これは、基準電圧を生成する仮想的なリファレンスセルの閾値分布が小さくできるためである。従って、基準電圧を生成する仮想的なリファレンスセルの閾値分布が小さくなれば、読み出しのマージンが改善することになる。
【００２１】
図２は従来および本発明の半導体記憶装置において基準電圧を生成する仮想的なリファレンスセルの閾値分布を示す図であり、図２（ａ）は前述した従来の半導体記憶装置において基準電圧を生成する仮想的なリファレンスセルの閾値分布を示すものであり、図２（ｂ）は後述する本発明の第１および第２実施例の半導体記憶装置において基準電圧を生成する仮想的なリファレンスセルの閾値分布を示すものであり、そして、図２（ｃ）は後述する本発明の第３実施例の半導体記憶装置において基準電圧を生成する仮想的なリファレンスセルの閾値分布を示すものである。
【００２２】
図２（ａ）〜図２（ｃ）を参照して、基準電圧を生成する仮想的なリファレンスセルの閾値分布が小さくなることを説明する。ここで、コアセル領域内のリファレンスセルにおいて、データ『１』およびデータ『０』閾値分布がそれぞれΔＶＥおよびΔＶＰであり、コアセル領域外のリファレンスセルの閾値分布がΔＶextとする。
【００２３】
まず、図２（ａ）に示されるように、従来のダイナミックリファレンス方式（すなわち、コアセル領域内のリファレンスセル２つを使用する方式）では、仮想的なリファレンスセルの閾値分布ΔＶdrefは、
ΔＶdref＝（ΔＶＥ＋ΔＶＰ）／２
となる。
【００２４】
これに対して、図２（ｂ）に示されるように、３セル方式（本発明の第１および第２実施例：コアセル領域外のリファレンスセルを追加した場合）の仮想的なリファレンスセルの閾値分布ΔＶ１／３は、
ΔＶ１／３＝（ΔＶＥ＋ΔＶＰ＋ΔＶext）／３
となる。ここで、説明を簡略化するために、ΔＶＥ＝ΔＶＰ＝ΔＶ、ΔＶext＝０とすると、ΔＶdrefおよびΔＶ１／３はそれぞれ、
ΔＶdref＝ΔＶ
ΔＶ１／３＝２ΔＶ／３
となる。従って、コアセル領域外のリファレンスセルを導入することで仮想的なリファレンスセルの閾値分布が小さくなることが分かる。
【００２５】
一方、図２（ｃ）に示されるように、２セル方式（本発明の第３実施例：コアセル領域内のリファレンスセルを１つとコアセル領域外のリファレンスセルを１つ組にして用いる場合）の仮想的なリファレンスセルの閾値分布ΔＶ１／２は、
ΔＶ１／２＝（ΔＶ＋ΔＶext）／２＝ΔＶ／２
となる。従って、さらに仮想的なリファレンスセルの閾値分布が小さくなることが分かる。
【００２６】
このように、本発明によれば、大きなマージンでコアセルのデータを正しく読み出すことのできる半導体記憶装置を提供することができる。
【００２７】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の実施例を、添付図面を参照して詳述する。
【００２８】
図３は本発明に係る半導体記憶装置の第１実施例を概略的に示すブロック図であり、コアセルの領域内に２つのリファレンスセルを設けると共に、コアセルの領域外に１つのリファレンスセルを設けた不揮発性の半導体記憶装置（例えば、ゲート絶縁膜に電荷トラップ層を有するフラッシュメモリ：すなわち、メモリセルが、電荷記憶領域として、ＯＮＯ膜（酸化膜／窒化膜／酸化膜）等のトラップ準位を利用するタイプのフラッシュメモリ）の例を示すものである。ただし、本発明が適用される半導体記憶装置としては、ゲート絶縁膜に電荷トラップ層を有するフラッシュメモリに限定されず、例えば、ポリシリコン電極等のフローティングゲートを電荷記憶領域として利用するタイプの不揮発性半導体記憶装置でもよく、さらには、リファレンスセルを用いてコアセルのデータを読み出す半導体記憶装置に対して幅広く適用可能である。
【００２９】
図３において、参照符号１はコアセル領域、１１はコアセル、１２は第１の内部リファレンスセル、１３は第２の内部リファレンスセル、２１〜２４はカスコード回路、３０はセンスアンプ、４０は基準電圧発生回路、４１，４２は選択回路、４３は制御回路、そして、５０は外部リファレンスセルを示している。ここで、制御回路４３は、例えば、外部アドレス信号により選択回路４１におけるスイッチＳＷＡＸ，ＳＷＡＢ，ＳＷＢＸおよび選択回路４２におけるスイッチＳＷＡＲ，ＳＷＢＲ，ＳＷＸＲのオン／オフ制御を行うものである。
【００３０】
図３に示す本第１実施例の半導体記憶装置において、コアセル１（コアセル１内の任意のメモリセル）に格納されているデータを読み出す場合、制御回路４３の出力により選択回路４１におけるスイッチＳＷＡＸ，ＳＷＡＢ，ＳＷＢＸをオンすると共に、選択回路４２におけるスイッチＳＷＡＲ，ＳＷＢＲ，ＳＷＸＲをオンする。
【００３１】
すなわち、選択回路４１におけるスイッチＳＷＡＸ，ＳＷＡＢ，ＳＷＢＸをオンすることで３つのリファレンスセル（コアセル領域１の内部に設けられた第１の内部リファレンスセル１２および第２の内部リファレンスセル１３、並びに、コアセル領域１の外部に設けられた外部リファレンスセル５０）の出力（電流）が短絡されると共に、選択回路４２におけるスイッチＳＷＡＲ，ＳＷＢＲ，ＳＷＸＲをオンすることで上記３つのリファレンスセルの短絡された出力がカスコード回路２２〜２４で電流−電圧変換された後に短絡され、基準電圧（中間電位）Ｖrefが生成される。
【００３２】
基準電圧Ｖrefは、センスアンプ３０に印加され、コアセル１１からのデータ出力（電流）をカスコード回路２１で電流−電圧変換した信号（コアセル１１内の任意のメモリセルから読み出されたデータ電圧：データを読み出すメモリセルの閾値によって決まる電位）と比較することで、コアセル１１からの読み出しデータ出力が『０』であるか、或いは、『１』であるかが判別される。
【００３３】
これによって、データの書き換えを繰り返し行った後でも、リファレンスセル１０２，１０３の劣化特性をコアセル１０１の劣化特性に追従させることができ、データを正しく読み出すことが可能になる。
【００３４】
このように、本第１実施例の半導体記憶装置によれば、第１の内部リファレンスセル１２、第２の内部リファレンスセル１３および外部リファレンスセル５０の３つのリファレンスセルを併用し、これら３つのリファレンスセルの閾値を等価的に平均化して基準電圧（中間電位）Ｖrefを生成するようになっている。すなわち、基準電圧Ｖrefの分布がリファレンスセルの閾値の平均化によって小さく抑えられるので、読み出しのマージンを大きくすることができ、コアセルのデータを正しく読み出すことが可能になる。
【００３５】
図４は本発明に係る半導体記憶装置の第２実施例を概略的に示すブロック図である。
【００３６】
図４と図３との比較から明らかなように、本第２実施例の半導体記憶装置は、上述した第１実施例の半導体記憶装置における選択回路４１，４２、および、制御回路４３を取り除いたものに相当する。
【００３７】
すなわち、本第２実施例においては、コアセル領域１の内部に設けられた第１の内部リファレンスセル１２および第２の内部リファレンスセル１３、並びに、コアセル領域１の外部に設けられた外部リファレンスセル５０の出力（電流）は短絡され、さらに、それぞれカスコード回路２２〜２４で電流−電圧変換された後に短絡されて基準電圧Ｖrefが生成される。
【００３８】
本第２実施例の半導体記憶装置も、上述した第１実施例の半導体記憶装置と同様に、第１の内部リファレンスセル１２、第２の内部リファレンスセル１３および外部リファレンスセル５０の３つのリファレンスセルを併用し、これら３つのリファレンスセルの閾値を等価的に平均化して基準電圧Ｖrefを生成することにより、基準電圧Ｖrefの分布を小さく抑えて読み出しのマージンを大きくすることができる。すなわち、大きなマージンでコアセルのデータを正しく読み出すことが可能になる。
【００３９】
以上において、コアセル領域１の内部に設けた内部リファレンスセルは２つ（各センスアンプ３０に対してそれぞれ第１および第２の内部リファレンスセル１２，１３の２つ）に限定されるものではなく、また、コアセル領域１の外部に設けた外部リファレンスセルも１つに限定されるものではない。すなわち、図５を参照して後述するように、コアセル領域１の内部に１つの内部リファレンスセルを設けてもよく、或いは、３つまたはそれ以上設けることもできる。
【００４０】
図５は本発明に係る半導体記憶装置の第３実施例を概略的に示すブロック図である。
【００４１】
図５と図３との比較から明らかなように、本第３実施例の半導体記憶装置は、前述した第１実施例の半導体記憶装置における２つの内部リファレンスセル（第１および第２の内部リファレンスセル１２，１３）を１つの内部リファレンスセル１４としたものに相当する。
【００４２】
図５に示す本第３実施例の半導体記憶装置において、コアセル１（コアセル１内の任意のメモリセル）に格納されているデータを読み出す場合、制御回路４３の出力により選択回路４１におけるスイッチＳＷＸをオンすると共に、選択回路４２におけるスイッチＳＷＲ，ＳＷＸＲをオンする。
【００４３】
すなわち、選択回路４１におけるスイッチＳＷＸをオンすることで２つのリファレンスセル（コアセル領域１の内部に設けられた内部リファレンスセル１４およびコアセル領域１の外部に設けられた外部リファレンスセル５０）の出力（電流）が短絡されると共に、選択回路４２におけるスイッチＳＷＲ，ＳＷＸＲをオンすることで上記２つのリファレンスセルの短絡された出力がカスコード回路２５，２４で電流−電圧変換された後に短絡され、基準電圧（中間電位）Ｖrefが生成される。
【００４４】
なお、本第３実施例の半導体記憶装置は、例えば、２つの内部リファレンスセル（第１および第２の内部リファレンスセル１２，１３）を有する図３の第１実施例の半導体記憶装置において、制御回路４３による選択回路４１，４２の各スイッチの制御を調整することにより同様の構成となる。すなわち、図３に示す第１実施例の半導体記憶装置において、コアセル１に格納されているデータを読み出す場合、外部アドレス信号による制御回路４３の出力で選択回路４１におけるスイッチＳＷＡＸをオンすると共に、選択回路４２におけるスイッチＳＷＡＲ，ＳＷＸＲをオンすることで、第１の内部リファレンスセル１２を用いた状態で図５に示す第３実施例の半導体記憶装置を構成することができる。
【００４５】
さらに、本第３実施例の半導体記憶装置は、例えば、２つの内部リファレンスセル（第１および第２の内部リファレンスセル１２，１３）を有する図３に示す第１実施例の半導体記憶装置において、制御回路４３による選択回路４１，４２の各スイッチの制御を調整することにより、第２の内部リファレンスセル１３を用いた状態で同様の構成を実現することができる。すなわち、図３に示す第１実施例の半導体記憶装置において、コアセル１に格納されているデータを読み出す場合、外部アドレス信号による制御回路４３の出力で選択回路４１におけるスイッチＳＷＢＸをオンすると共に、制御回路４２におけるスイッチＳＷＢＲ，ＳＷＸＲをオンすることで、図５に示す第３実施例の半導体記憶装置を構成することができる。
【００４６】
なお、制御回路４３に外部アドレスを入力し、外部アドレスによって制御の仕方を変更することもできる。すなわち、外部アドレスによって制御回路４３の出力を制御し、選択回路４１，４２のスイッチをオン／オフすることで、例えば、図３の第１実施例の半導体記憶装置における第１の内部リファレンスセル１２を使用するか、或いは、第２の内部リファレンスセル１３を使用するかを変更することも可能である。
【００４７】
本第３実施例の半導体記憶装置も、内部リファレンスセル１４および外部リファレンスセル５０の２つのリファレンスセルを併用し、これら２つのリファレンスセルの閾値を等価的に平均化して基準電圧Ｖrefを生成することにより、基準電圧Ｖrefの分布を小さく抑えて読み出しのマージンを大きくすることができ、コアセルのデータを正しく読み出すことが可能になる。
【００４８】
図６は本発明に係る半導体記憶装置の第４実施例を概略的に示すブロック図であり、前述した図４に示す第２実施例と同様に、図５に示す第３実施例の半導体記憶装置における選択回路４１，４２、および、制御回路４３を取り除いたものに相当する。
【００４９】
すなわち、本第４実施例においては、コアセル領域１の内部に設けられた内部リファレンスセル１４およびコアセル領域１の外部に設けられた外部リファレンスセル５０の出力（電流）は短絡され、さらに、それぞれカスコード回路２５および２４電流−電圧変換された後に短絡されて基準電圧Ｖrefが生成される。
【００５０】
本第４実施例の半導体記憶装置も、上述した第３実施例の半導体記憶装置と同様に、内部リファレンスセル１４および外部リファレンスセル５０の２つのリファレンスセルを併用し、これら２つのリファレンスセルの閾値を等価的に平均化して基準電圧Ｖrefを生成することにより、基準電圧Ｖrefの分布を小さく抑えて読み出しのマージンを大きくすることがで、コアセルのデータを正しく読み出すことが可能になる。
【００５１】
このように、本発明に係る半導体記憶装置の各実施例によれば、コアセルのデータ読み出しにおいて、コアセル領域内の内部リファレンスセルに加えて、コアセル領域外の外部リファレンスセルを併用することによって、基準電圧の有する分布を小さく抑えることができ、読み出しのマージンを大きくしてデータの読み出し精度を向上させることができる。
【００５２】
以上において、本発明が適用される半導体記憶装置としては、ゲート絶縁膜に電荷トラップ層を有するフラッシュメモリ、或いは、不揮発性半導体記憶装置に限定されるものではなく、本発明は、リファレンスセルを用いてコアセルのデータを読み出す様々な半導体記憶装置に対して幅広く適用することができる。
【００５３】
（付記１）コアセルと、
該コアセルの領域内に設けられた少なくとも１つの内部リファレンスセルと、前記コアセルの領域外に設けられた少なくとも１つの外部リファレンスセルと、
前記内部リファレンスセルの少なくとも１つおよび前記外部リファレンスセルの少なくとも１つを併用して基準電圧を生成する基準電圧生成回路とを備え、該基準電圧生成回路の出力を用いて前記コアセルに格納されたデータを読み出すことを特徴とする半導体記憶装置。
【００５４】
（付記２）付記１に記載の半導体記憶装置において、
前記基準電圧生成回路は、２つの内部リファレンスセルおよび１つの外部リファレンスセルを併用して基準電圧を生成することを特徴とする半導体記憶装置。
【００５５】
（付記３）付記１に記載の半導体記憶装置において、
前記基準電圧生成回路は、１つの内部リファレンスセルおよび１つの外部リファレンスセルを併用して基準電圧を生成することを特徴とする半導体記憶装置。
【００５６】
（付記４）付記２または３に記載の半導体記憶装置において、
前記内部リファレンスセルは、外部アドレス信号により選択されることを特徴とする半導体記憶装置。
【００５７】
（付記５）付記１〜４のいずれか１項に記載の半導体記憶装置において、
前記基準電圧生成回路は、前記内部リファレンスセルおよび前記外部リファレンスセルの接続を制御するスイッチ回路と、該スイッチ回路を制御する制御回路とを備えることを特徴とする半導体記憶装置。
【００５８】
（付記６）付記１〜５のいずれか１項に記載の半導体記憶装置において、さらに、
前記コアセルからの出力と、前記基準電圧生成回路の出力とを比較して該コアセルに格納されたデータを読み出すセンスアンプを備えることを特徴とする半導体記憶装置。
【００５９】
（付記７）コアセル領域内にリファレンスセルを設けた半導体記憶装置の読み出し方法であって、
前記コアセル領域外に新たに少なくとも１つのリファレンスセルを設け、前記コアセル領域内のリファレンスセルの少なくとも１つと、該コアセル領域外のリファレンスセルの少なくとも１つとを併用して基準電圧を生成し、該基準電圧を用いて前記コアセルに格納されたデータを読み出すことを特徴とする半導体記憶装置の読み出し方法。
【００６０】
（付記８）付記７に記載の半導体記憶装置の読み出し方法において、前記基準電圧の生成を、前記コアセル領域内の２つのリファレンスセルと、前記コアセル領域外の１つのリファレンスセルとを併用して行うことを特徴とする半導体記憶装置の読み出し方法。
【００６１】
（付記９）付記７に記載の半導体記憶装置の読み出し方法において、前記基準電圧の生成を、外部アドレスによって選択された前記コアセル領域内の１つのリファレンスセルと、前記コアセル領域外の１つのリファレンスセルとを併用して行うことを特徴とする半導体記憶装置の読み出し方法。
【００６２】
（付記１０）付記８または９に記載の半導体記憶装置の読み出し方法において、
前記内部リファレンスセルは、外部アドレス信号により選択されることを特徴とする半導体記憶装置の読み出し方法。
【００６３】
【発明の効果】
以上、詳述したように、本発明によれば、大きなマージンでコアセルのデータを正しく読み出すことのできる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の一例を概略的に示すブロック図である。
【図２】従来および本発明の半導体記憶装置において基準電圧を生成する仮想的なリファレンスセルの閾値分布を示す図である。
【図３】本発明に係る半導体記憶装置の第１実施例を概略的に示すブロック図である。
【図４】本発明に係る半導体記憶装置の第２実施例を概略的に示すブロック図である。
【図５】本発明に係る半導体記憶装置の第３実施例を概略的に示すブロック図である。
【図６】本発明に係る半導体記憶装置の第４実施例を概略的に示すブロック図である。
【符号の説明】
１…コアセル領域
１１…コアセル
１２…第１の内部リファレンスセル
１３…第２の内部リファレンスセル
１４…内部リファレンスセル
２１〜２５…カスコード回路
３０…センスアンプ
４０…基準電圧発生回
４１，４２…選択回路
４３…制御回路
５０…外部リファレンスセル

Claims

コアセルと、
該コアセルの領域内に設けられた少なくとも１つの内部リファレンスセルと、
前記コアセルの領域外に設けられた少なくとも１つの外部リファレンスセルと、
前記内部リファレンスセルの少なくとも１つおよび前記外部リファレンスセルの少なくとも１つを併用し、該内部リファレンスセルの閾値と該外部リファレンスセルの閾値を等価的に平均化し、仮想的なリファレンスセルの閾値分布を小さくした基準電圧を生成する基準電圧生成回路とを備え、該基準電圧生成回路は、該内部リファレンスセルおよび該外部リファレンスセルの接続を制御するスイッチ回路と、該スイッチ回路を制御する制御回路とを備え、該基準電圧生成回路の出力を用いて前記コアセルに格納されたデータを読み出すことを特徴とする半導体記憶装置。
請求項１に記載の半導体記憶装置において、
前記基準電圧生成回路は、２つの内部リファレンスセルおよび１つの外部リファレンスセルを併用して基準電圧を生成することを特徴とする半導体記憶装置。
請求項１に記載の半導体記憶装置において、
前記基準電圧生成回路は、１つの内部リファレンスセルおよび１つの外部リファレンスセルを併用して基準電圧を生成することを特徴とする半導体記憶装置。
請求項２または３に記載の半導体記憶装置において、
前記内部リファレンスセルは、外部アドレス信号により選択されることを特徴とする半導体記憶装置。
請求項１〜４のいずれか１項に記載の半導体記憶装置において、さらに、
前記コアセルからの出力と、前記基準電圧生成回路の出力とを比較して該コアセルに格納されたデータを読み出すセンスアンプを備えることを特徴とする半導体記憶装置。