JP5319423B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、不揮発性半導体記憶装置に関する。
フラッシュメモリに代表される不揮発性半導体記憶装置のデータ読み出しは、読み出しの対象となるメモリセルのメモリセル電流と参照電流とを比較することにより、読み出したデータの論理レベルを判定する。例えば２値のメモリセルの場合、参照電流よりメモリセル電流が小さければ論理レベルを“０”とし、その逆であれば“１”とする。
論理レベル“０”及び“１”のメモリセル電流は、メモリセルの特性のばらつきによる影響で、ある程度のばらつきを持って分布する。従って、論理レベル“０”と“１”のメモリセル電流の分布が重ならない領域（以下、電流ウィンドウと呼ぶ）の例えば中央付近に参照電流を設定して、論理レベル“０”若しくは“１”を判定する。
図２６（ａ）には、論理レベル“０”と“１”のメモリセル電流の分布と電流ウィンドウ、電流ウィンドウの中心に設定した参照電流を図示した。
従来、この参照電流は、参照用メモリセルや、定電流源を用いて生成する。参照用メモリセルを用いる場合、論理レベル“０”と“１”のメモリセル電流の平均値を使用する方法や、書き込み時の参照電流に調整したメモリセル電流と消去時の参照電流に調整したメモリセル電流との平均値を使用する方法などがある。
定電流源を用いる場合、電流ウィンドウの例えば中央付近に調整した定電流源を使用する方法などがある。
特許文献１には、消去後のメモリセル電流の最小値に設定されたメモリセル電流と、書き込み後のメモリセル電流の最大値に設定されるメモリセル電流とを組み合わせる又は適宜選択することにより、メモリセル電流と比較する読み出し回路が開示されている。
特開２００６−１３４５３６号公報
近年、メモリセルの微細化や多値化等により、電流ウィンドウが小さくなっており、参照電流の特性や精度の重要性が増している。
参照電流の生成に参照用メモリセルを使用する場合、読み出しの対象となる通常のメモリセルと同様に、書き込み制御によってメモリセル電流を調整する。従って、バイアス電圧や温度等の使用条件による特性変動は通常のメモリセルと一致するが、通常のメモリセル電流がばらつくのと同様に参照電流もばらついてしまう。
図２７（ａ）には、参照用メモリセルを使用した場合に参照電流がばらつく様子を図示した。また、同図（ｂ）には、論理レベル“０”と“１”のメモリセル電流の分布が特性変動で移動するのに合わせて、参照電流も移動する様子を図示した。
一方、定電流源を使用する場合、精度よく電流値を調整できるものの、バイアス電圧や温度等の使用条件による特性変動がメモリセルと一致しない。このため、使用条件によって参照電流が電流ウィンドウの中央から外れてしまい、読み出しマージンが悪化してしまう。
図２８（ａ）には、定電流源を使用した場合に参照電流を精度よく設定できる様子を図示した。また、同図（ｂ）には、論理レベル“０”と“１”のメモリセル電流の分布が特性変動で移動する一方、参照電流の特性変動による移動が一致せず、読み出しマージンが悪化する様子を図示した。同図（ｂ）では、論理レベル“０”の読み出しマージンが悪化する様子を図示している。また、特性変動が逆方向の場合は、論理レベル“１”の読み出しマージンが悪化する。
上記特許文献１記載の発明では、前述したように、消去後のメモリセル電流の最小値に設定されたメモリセル電流と、書き込み後のメモリセル電流の最大値に設定されるメモリセル電流とを組み合わせる又は適宜選択することにより、メモリセル電流と比較する読み出し回路が開示されているが、この発明では、メモリセルの特性変動に応じて電流ウィンドウの中央に精度良く参照電流を移動させることは困難である。
本発明は、上述した課題を解決するために提案されたものであり、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流を生成することができる不揮発性半導体記憶装置を提供することを目的とする。
上記目的を達成するために、請求項１記載の発明は、データの読み出し対象である読み出し対象メモリセルと同一構成の参照用メモリセルと、同一特性の第１の定電流源及び第２の定電流源を含む定電流源と、前記参照用メモリセルに流れる参照用メモリセル電流に、前記第１の定電流源を流れる第１の定電流及び前記第２の定電流源を流れる第２の定電流のうち一方の定電流を加えた電流から、前記第１の定電流及び前記第２の定電流のうち他方の定電流を減らした電流を、前記読み出し対象メモリセルの論理レベルを判定するための参照電流として生成する参照電流源と、を備えたことを特徴とする。
請求項２記載の発明は、前記参照電流源は、前記一方の定電流が流れる第１のＭＯＳトランジスタと、前記他方の定電流が流れると共に、前記第１のＭＯＳトランジスタに流れる電流と同一の電流を流すための第２のＭＯＳトランジスタと、が接続された第１の電流ミラー回路と、前記参照用メモリセル電流が流れる第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタに流れる電流と同一の電流を流すための第４のＭＯＳトランジスタと、が接続され、かつ、前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタの少なくとも一方が前記第２のＭＯＳトランジスタと接続された第２の電流ミラー回路と、を含むことを特徴とする。
請求項３記載の発明は、同一構成の前記参照用メモリセルを複数備え、参照用メモリセル電流は、複数の前記参照用メモリセルを流れる複数の参照用メモリセル電流を平均した電流であることを特徴とする。
請求項４記載の発明は、複数種類の前記参照用メモリセル電流が各々流れる複数の前記参照用メモリセルと、複数種類の前記２つの定電流が各々流れる複数の前記定電流源と、複数種類の前記参照電流を生成する複数の前記参照電流源と、を備えたことを特徴とする。
請求項５記載の発明は、複数種類の前記２つの定電流が各々流れる複数の前記定電流源と、複数種類の前記参照電流を生成する複数の前記参照電流源と、前記複数の前記参照電流源と前記参照用メモリセルとの間に設けられ、前記参照用メモリセルを流れる参照用メモリセル電流から複数種類の参照用メモリセル電流を生成するセル電流ミラー回路と、を備えたことを特徴とする。
請求項６記載の発明は、前記複数の前記定電流源のうち少なくとも一つの定電流源に含まれる前記第１の定電流源が、他の少なくとも一つの定電流源に含まれる前記第１の定電流源と兼用され、当該兼用された第１の定電流源が、複数種類の前記第１の定電流を生成する定電流生成手段を含むことを特徴とする。
請求項７記載の発明は、前記参照電流源は、生成した前記参照電流から異なる参照電流を生成する参照電流生成手段を含むことを特徴とする。
請求項８記載の発明は、前記読み出し対象メモリセルのメモリセル電流と、前記参照電流源により生成された参照電流と、の比較結果を出力する比較手段を備えたことを特徴とする。
本発明によれば、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流を生成することができる、という効果を奏する。
第１実施形態に係る読み出し回路のブロック図である。 第１実施形態に係る参照電流源の回路図である。 第１実施形態に係るメモリセルアレイのブロック図である。 第１実施形態に係るセル電流ミラーの回路図である。 第１実施形態に係る定電流源の回路図である。 第１実施形態に係るメモリセル電流と参照電流との関係を示す図である。 第２実施形態に係る読み出し回路のブロック図である。 第２実施形態に係る参照電流源の回路図である。 第２実施形態に係る定電流源の回路図である。 第３実施形態に係る読み出し回路のブロック図である。 第３実施形態に係る参照電流源の回路図である。 第３実施形態に係るメモリセル及びセル電流ミラーのブロック図である。 第３実施形態に係るセル電流ミラーの回路図である。 第３実施形態の変形例に係るセル電流ミラーの回路図である。 第４実施形態に係る読み出し回路のブロック図である。 第４実施形態に係る参照電流源の回路図である。 第５実施形態に係る参照用メモリセルの回路図である。 第６実施形態に係る読み出し回路のブロック図である。 （ａ）は第６実施形態に係るメモリセルアレイのブロック図、（ｂ）は第６実施形態に係る参照用メモリセルアレイの回路である。 第７実施形態に係る読み出し回路のブロック図である。 第７実施形態に係るセル電流ミラーの回路図である。 第８実施形態に係る読み出し回路のブロック図である。 第８実施形態に係る定電流源の回路図である。 第９実施形態に係る読み出し回路のブロック図である。 第９実施形態に係る参照電流源の回路図である。 メモリセル電流と参照電流との関係を示す図である。 メモリセル電流と参照電流との関係を示す図である。 メモリセル電流と参照電流との関係を示す図である。
以下、本発明の実施形態について図面を参照しながら詳細に説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る読み出し回路１００の構成を示すブロック図である。同図に示すように、読み出し回路１００は、メモリセルアレイ１１０、セル電流ミラー１２０、参照電流源１３０、定電流源１３１、１３２、センスアンプ１４０、及び出力バッファ１５０を含んで構成されている。
図２は、参照電流源１３０の回路図である。ここで、接頭語に［Ｐ］を用いるトランジスタはＰＭＯＳトランジスタである。また、接頭語に［Ｎ］を用いるトランジスタはＮＭＯＳトランジスタである。また、接頭語に［ＭＣ］を用いるトランジスタはメモリセルである。また、接頭語に［ＯＰ］を用いる素子は差動増幅回路である。また、接頭語に［Ｒ］を用いる素子は抵抗である。
Ｎ１５のドレイン端子は、ＡＲＥＦ端子を介して定電流源１３１のＲＥＦ端子に接続している。また、Ｎ１５のゲート端子はドレイン端子と接続しており、ソース端子は接地している。
Ｎ１６のドレイン端子はＢＲＥＦ端子を介して定電流源１３２のＲＥＦ端子に接続すると共にＲＣＥＬＬ端子を介してセル電流ミラー１２０のＲＣＥＬＬ端子にも接続している。また、Ｎ１６のゲート端子はＮ１５のゲート端子と接続しており、ソース端子は接地している。Ｎ１５とＮ１６は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
Ｎ１７のドレイン端子はＮ１６のドレイン端子と同様に、定電流源１３２とセル電流ミラー１２０に接続している。また、Ｎ１７のゲート端子はドレイン端子と接続しており、ソース端子は接地している。
Ｎ１８のドレイン端子はＰ１７のドレイン端子と接続している。また、Ｎ１８のゲート端子はＮ１７のゲート端子と接続しており、ソース端子は接地している。Ｎ１７とＮ１８は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
Ｐ１７のドレイン端子はＮＩ８のドレイン端子と接続している。また、Ｐ１７のゲート端子はドレイン端子と接続し、ソース端子はＶＣＣ電源に接続している。
Ｐ１８のドレイン端子はＲＥＦ端子を介してセンスアンプ１４０に接続している。また、Ｐ１８のゲート端子はＰ１７のゲート端子と接続しており、ソース端子はＶＣＣ電源に接続している。Ｐ１７とＰ１８は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
図３は、メモリセルアレイ１１０の概略構成を示すブロック図である。メモリセルアレイ１１０は、メモリセルアレイ１１１及び参照用メモリセルアレイ１１２を含んで構成されている。メモリセルアレイ１１１の各メモリセルと参照用メモリセルアレイの各メモリセルとは、例えば同一構成、すなわち同一特性のメモリセルが用いられる。
図４は、参照用メモリセルアレイ１１２及びとセル電流ミラー１２０で構成する回路の一例である。ただし、参照用メモリセルアレイ１１２は、１個の参照用メモリセルＭＣ１１のみ図示している。
参照用メモリセルアレイ１１２に含まれるＭＣ１１のドレイン端子とゲート端子は、メモリセルアレイ１１１の図示しない読み出しの対象となる他のメモリセルと同様に、予め定めた電圧が供給される電圧源に接続している。
セル電流ミラー１２０のＰ１１とＰ１２のゲート端子はＶＢＩＡＳＰ電源に接続し、ソース端子はＶＣＣ電源に接続している。また、Ｐ１１のドレイン端子はＶＩＮＭノードに接続し、Ｐ１２のドレイン端子はＶＩＮＮノードに接続している。
Ｎ１１のドレイン端子とゲート端子はＶＩＮＭノードに接続している。また、Ｎ１１のソース端子はＮＩ２のドレイン端子と接続すると共に、ＢＬ端子を介してＭＣ１１のソース端子に接続している。
Ｎ１２のドレイン端子はＮ１１のソース端子と接続すると共に、ＢＬ端子を介してＭＣ１１のソース端子に接続している。また、Ｎ１２のゲート端子はＶＩＮＭノードに接続し、ソース端子は接地している。
Ｎ１３のドレイン端子はＶＩＮＮノードに接続し、ゲート端子はＶＩＮＭノードに接続している。また、Ｎ１３のソース端子はＮ１４のドレイン端子と接続すると共に、ＶＲＥＦＰノードを介してＰ１３のドレイン端子と接続している。
Ｎ１４のドレイン端子はＮ１３のソース端子と接続すると共に、ＶＲＥＦＰノードを介してＰ１３のドレイン端子と接続している。また、Ｎ１４のゲート端子はＶＩＮＮノードに接続し、ソース端子は接地している。
ＯＰ１１の＋端子はＶＩＮＮノードに接続し、−端子はＶＩＮＭノードに接続している。また、ＯＰ１１の出力端子はＰ１３とＰ１４のゲート端子に接続している。
Ｐ１３とＰ１４のゲート端子はＯＰ１１の出力端子に接続し、ソース端子はＶＣＣ電源に接続している。また、Ｐ１３のドレイン端子はＶＲＥＦＰノードに接続し、Ｐ１４のドレイン端子はＲＣＥＬＬ端子に接続している。
図５は、定電流源１３１、１３２を実現する回路の一例である。
ＯＰ１２の−端子はＶＲＥＦ電源に接続している。ここで、ＶＲＥＦ電源は予め定めた電圧を供給する定電圧源である。ＯＰ１２の＋端子はＰ１５のドレイン端子に接続すると共に、Ｒ１１を介して接地している。また、ＯＰ１２の出力端子はＰ１５とＰ１６のゲート端子に接続している。
Ｐ１５とＰ１６のソース端子はＶＣＣ電源に接続し、ゲート端子はＯＰ１２の出力端子に接続している。また、Ｐ１５のドレイン端子はＯＰ１２の＋端子に接続すると共に、Ｒ１１を介して接地している。Ｐ１６のドレイン端子はＲＥＦ端子に接続している。Ｐ１５及びＰ１６は電流ミラー回路を形成している。
次に、本実施形態の作用として、読み出し回路１００の動作について説明する。
図１に示すように、ここでは、メモリセルアレイ１１０からセンスアンプ１４０に流入する電流をＩＤＡＴＡ−ＣＥＬＬとする。なお、ＩＤＡＴＡ−ＣＥＬＬは読み出しの対象となるメモリセルのメモリセル電流である。
また、メモリセルアレイ１１０からセル電流ミラー１２０のＢＬ端子に流入するメモリセル電流をＩＣＥＬＬとする。セル電流ミラー１２０からＲＣＥＬＬ端子を介して参照電流源１３０に流入する電流をＩＲＣＥＬＬとする。定電流源１３１、１３２からＲＥＦ端子を介して参照電流源１３０のＡＲＥＦ端子、ＢＲＥＦ端子に流入する電流をそれぞれＩＡＲＥＦ、ＩＢＲＥＦとする。参照電流源１３０からＲＥＦ端子を介してセンスアンプ１４０に流入する電流をＩＲＥＦとする。参照電流源１３０はＩＲＣＥＬＬ、ＩＡＲＥＦ、ＩＢＲＥＦからＩＲＥＦを生成する。ＩＲＥＦは参照電流としてセンスアンプ１４０により使用される。
センスアンプ１４０は電流シンク型であり、流入するＩＤＡＴＡ−ＣＥＬＬとＩＲＥＦを比較することで、読み出すデータの論理レベル“０”若しくは“１”を判定する。センスアンプ１４０の判定結果は出力バッファ１５０を介して出力信号ＤＯＵＴとして出力される。
次に、参照電流源１３０の動作について説明する。
図２に示すＮ１５とＮ１６で形成する電流ミラー回路により、Ｎ１５とＮ１６に流れる電流は等しい。従って、ＡＲＥＦ端子から流入する電流をＩＡＲＥＦとすると、Ｎ１６に流れる電流もＩＡＲＥＦである。
ＢＲＥＦ端子から流入する電流をＩＢＲＥＦとし、ＲＣＥＬＬ端子から流入する電流をＩＲＣＥＬＬとすると、Ｎ１６とＮ１７に流れる電流の和は、ＩＢＲＥＦ＋ＩＲＣＥＬＬである。前述の通り、Ｎ１６に流れる電流は、ＩＡＲＥＦであるから、Ｎ１７に流れる電流は、ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。また、ＮＩ７とＮ１８で形成する電流ミラー回路により、Ｎ１７とＮ１８に流れる電流は等しい。従って、Ｎ１８に流れる電流もＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。
Ｐ１７とＮＩ８は直列に接続しており、Ｐ１７とＮ１８に流れる電流は等しい。また、Ｐ１７とＰ１８で形成する電流ミラー回路により、Ｐ１７とＰ１８に流れる電流も等しい。従って、ＲＥＦ端子から流出する電流をＩＲＥＦとすると、ＩＲＥＦ＝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。
次に、参照用メモリセルアレイ１１２及びセル電流ミラー１２０で構成される回路の動作について説明する。
図４に示すように、ＢＬ端子を介してＭＣ１１からＮ１２に流人するメモリセル電流をＩＣＥＬＬとする。また、ＶＲＥＦＰノードを介してＰ１３からＮ１４に流入する電流をＩＲＥＦＰとする。また、ＶＢＩＡＳＰ電源は、Ｐ１１とＰ１２が飽和領域で動作するように適切な電圧値に設定されている。
まず、（Ｐ１１、Ｎ１１、Ｎ１２）に着目する。Ｐ１１、Ｎ１１は飽和領域で動作しているとする。この場合、ＩＣＥＬＬの増減に合わせてＢＬ端子の電圧は僅かに増減する。Ｎ１１はゲート接地増幅回路として働き、ＩＣＥＬＬの増減に合わせてＶＩＮＭノードの電圧はＢＬ端子の電圧より大きく増減する。なお、本実施形態において、ＢＬ端子の電圧は、一例として０．１［Ｖ］程度である。
次に、（Ｐ１２、Ｎ１３、Ｎ１４）に着目する。Ｐ１２、Ｎ１３は飽和領域で動作しているとする。この場合、ＩＲＥＦＰの増減に合わせてＶＲＥＦＰノードの電圧は僅かに増減する。Ｎ１３はゲート接地増幅回路として働き、ＩＲＥＦＰの増減に合わせてＶＩＮＮノードの電圧はＶＲＥＦＰノードの電圧より大きく増減する。
ＯＰ１１は、ＮＭＯＳゲート入力とされ、動作条件としてはＶＩＮＭ＞ＶＴＮ、ＶＩＮＮ＞ＶＴＮが必須となる。なお、ＶＴＮはＮＭＯＳトランジスタの閾値電圧である。そのため、ＮＭＯＳトランジスタＮ１２、Ｎ１４のゲート端子にそれぞれＶＩＮＭ、ＶＩＮＮを接続することで、ＶＩＮＭ＞ＶＴＮ、ＶＩＮＮ＞ＶＴＮが保障される。また、このように接続することにより、ＶＩＮＭノード、ＶＩＮＮノードからＢＬ端子、ＶＲＥＦＰ端子へのフィードバック効果があり、回路動作の安定化が図られる。
ＯＰ１１の−端子と＋端子の電圧を等しくする作用により、ＶＩＮＭノードとＶＩＮＮノードは同電圧となる。従って、（Ｐｌｌ、Ｎ１１、Ｎ１２）と（Ｐ１２、Ｎ１３、Ｎ１４）は動作条件が完全に一致し、ＩＣＥＬＬ＝ＩＲＥＦＰとなる。また、ＲＣＥＬＬ端子から流出する電流をＩＲＣＥＬＬとすると、Ｐ１３とＰ１４で形成する電流ミラー回路により、ＩＲＣＥＬＬ∝ＩＲＥＦＰとなる。従って、ＩＲＣＥＬＬ∝ＩＣＥＬＬである。
なお、ＮＭＯＳトランジスタＮ１１が飽和領域で動作するためのＶＩＮＭノードの入力電圧の条件は、次式で表わされる。
ＶＩＮＭ＞ＶＲＥＦ＋ＶＴＮ ・・・（１）
ここで、ＶＲＥＦはＢＬ端子の電圧である。
また、ＮＭＯＳトランジスタＮ１２がオンするためのＶＩＮＭノードの入力電圧ＶＩＮＭの条件は、次式で表わされる。
ＶＩＮＭ＞ＶＴＮ ・・・（２）
また、ＰＭＯＳトランジスタＰ１１が飽和領域で動作するためのＶＩＮＭノードの入力電圧の条件は、次式で表わされる。
ＶＩＮＭ＜ＶＢＩＡＳＰ＋｜ＶＴＰ｜ ・・・（３）
ただし、セル電流ミラー１２０では、ＮＭＯＳトランジスタＮ１１のドレイン端子とゲート端子を短絡して、上記（１）、（２）式を常に満たすように保障しているが、上記（１）式によりＶＲＥＦの電圧が高いとＶＩＮＭの電圧も高くなるため、上記（３）式を満たすようにする必要がある。
このように、セル電流ミラー１２０は、ＮＭＯＳトランジスタＮ１２のドレイン端子に流入するＩＣＥＬＬが、ＮＭＯＳトランジスタＮ１２が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
また、Ｎ１１とＮ１３のゲートを短絡しているため、これらのゲートにバイアス電圧Ｖを供給する必要がないため、回路構成を簡略化することができる。また、ＶＲＥＦの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。
次に、定電流源１３１、１３２の動作について説明する。
図５に示すＯＰ１２の−端子と＋端子の電圧を等しくする作用により、Ｐ１５とＲ１１に流れる電流はＶＲＥＦ／Ｒ１１である。また、ＲＥＦ端子から流出する電流をＩＲＥＦとすると、Ｐ１５とＰ１６で形成する電流ミラー回路により、ＩＲＥＦ∝ＶＲＥＦ／Ｒｌｌである。
この定電流源を用いれば、Ｒ１１をトリミング回路等で調整することにより、精度良くＩＲＥＦを調整することが可能である。
セル電流ミラー１２０から参照電流源１３０に流入するＩＲＣＥＬＬは、ＭＣ１１のメモリセル電流に比例する。ＭＣ１１は読み出しの対象となるメモリセルと同一の条件で使用するため、バイアス電圧や温度等の使用条件による特性変動も読み出し対象のメモリセルと一致する。従って、ＩＲＣＥＬＬは読み出し対象のメモリセルの特性変動を反映した電流値を示す。この特性変動に伴うＩＲＣＥＬＬの変化分をΔＩＲＣＥＬＬとする。
定電流源１３１、１３２もバイアス電圧や温度等の使用条件により特性が変動する。この特性変動に伴うＩＡＲＥＦとＩＢＲＥＦの変化分をそれぞれΔＩＡＲＥＦ、ΔＩＢＲＥＦとする。ただし、読み出し対象のメモリセルとは回路構成が異なるため、特性変動は一致しない。
参照電流源１３０のＲＥＦ端子から流出する電流はＩＲＥＦ＝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦであるから、特性変動による変化分はΔＩＲＥＦ＝ΔＩＢＲＥＦ＋ΔＩＲＣＥＬＬ−ΔＩＡＲＥＦである。ここで、ＩＡＲＥＦとＩＢＲＥＦを同程度の電流値に設定すると、ΔＩＡＲＥＦとΔＩＢＥＥＦも同程度の値となる。従って、ΔＩＢＲＥＦ＋ΔＩＲＣＥＬＬ−ΔＩＡＲＥＦ≒ΔＩＲＣＥＬＬである。
ＩＲＣＥＬＬはメモリセル電流のミラー電流であるから、メモリセルの特性ばらつきの影響で、ある程度のばらつきを持って分布する。このばらつきによるＩＲＣＥＬＬの目標値からのズレをΔＩＭＣとする。ΔＩＭＣを相殺するために、トリミング回路等でＩＢＲＥＦやＩＡＲＥＦを調整すれば、ＩＢＲＥＦ−ＩＡＲＥＦ＝−ΔＩＭＣとすることができる。
例えば、ＩＲＣＥＬＬの目標値、すなわちＩＲＥＦの目標値が１０［μＡ]の場合、ＩＡＲＥＦ及びＩＢＲＥＦを共に１０［μＡ］とするのが理想である。しかしながら、ＩＲＣＥＬＬは目標値からずれる場合があるので、まずＩＡＲＥＦが１０［μＡ］となるように、定電流源１３１の抵抗Ｒ１１の抵抗値を調整しておく。また、実際のＩＲＣＥＬＬを測定し、その測定値が例えば１１［μＡ］であった場合、目標値から１［μＡ］ずれているので、ＩＢＲＥＦが（１０−１）［μＡ］＝９［μＡ］となるように、定電流源１３２のＲ１１の抵抗値を調整する。これにより、ＩＲＥＦを目標値とすることができる。
以上から、特性変動やメモリセルの特性ばらつきを考慮すると、参照電流源１３０のＲＥＦ端子から流出する電流はＩＲＥＦ＝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦ＋ΔＩＢＲＥＦ＋ΔＩＲＣＥＬＬ−ΔＩＡＲＥＦ＋ΔＩＭＣである。ここで、ΔＩＢＲＥＦ＋ΔＩＲＣＥＬＬ−ΔＩＡＲＥＦ≒ΔＩＲＣＥＬＬ、ＩＢＲＥＦ−ＩＡＲＥＦ＝−ΔＩＭＣであるから、ＩＲＥＦ≒ＩＲＣＥＬＬ＋ΔＩＲＣＥＬＬである。すなわち、参照電流源１３０のＩＲＥＦにより、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流を実現できる。
図６（ａ）には、参照電流源１３０のＩＲＥＦにより、参照電流を精度よく設定できる様子を図示した。同図（ａ）に示すように、参照電流が電流ウィンドウのほぼ中央に設定されているのが判る。また、同図（ｂ）には、論理レベル“０”と“１”のメモリセル電流の分布が特性変動で移動するのに合わせて、参照電流も移動する様子を図示した。これにより、論理レベル“０”と“１”のメモリセル電流の分布が特性変動で移動しても、参照電流は電流ウィンドウのほぼ中央を維持するので、論理レベル“０”と“１”の判定精度を向上させることができる。
（第２実施形態）
次に、本発明の第２実施形態について説明する。なお、第１実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図７には、本実施形態に係る読み出し回路２００の概略構成を示すブロック図を示した。同図に示すように、読み出し回路２００は、第１実施形態で説明した読み出し回路１００の参照電流源１３０に代えて、参照電流源２３０を用いると共に、読み出し回路１００の定電流源１３１、１３２に代えて、定電流源２３１、２３２を用いたものである。
読み出し回路２００は、メモリセルアレイ１１０、セル電流ミラー１２０、参照電流源２３０、定電流源２３１、２３２、センスアンプ１４０、及び出力バッファ１５０を含んで構成されている。
図８は、参照電流源２３０の回路図である。
Ｐ２３のドレイン端子はＡＲＥＦ端子を介して定電流源２３１のＲＥＦ端子に接続している。また、Ｐ２３のゲート端子はドレイン端子と接続しており、ソース端子はＶＣＣ電源に接続している。
Ｐ２４のドレイン端子はＢＲＥＦ端子を介して定電流源２３２のＲＥＦ端子に接続すると共に、Ｎ２４とＰ２５のドレイン端子にも接続している。また、Ｐ２４のゲート端子はＰ２３のゲート端子と接続しており、ソース端子はＶＣＣ電源に接続している。Ｐ２３とＰ２４は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
Ｎ２３のドレイン端子はＲＣＥＬＬ端子を介してセル電流ミラー１２０のＲＣＥＬＬ端子に接続している。また、Ｎ２３のゲート端子はドレイン端子と接続しており、ソース端子は接地している。
Ｎ２４のドレイン端子はＢＲＥＦ端子を介して定電流源２３２のＲＥＦ端子に接続すると共に、Ｐ２４とＰ２５のドレイン端子と接続している。また、Ｎ２４のゲート端子はＮ２３のゲート端子と接続しており、ソース端子は接地している。Ｎ２３とＮ２４は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
Ｐ２５のドレイン端子はＢＲＥＦ端子を介して定電流源２３２のＲＥＦ端子に接続すると共に、Ｐ２４とＮ２４のドレイン端子と接続している。また、Ｐ２５のゲート端子はドレイン端子と接続し、ソース端子はＶＣＣ電源に接続している。
Ｐ２６のドレイン端子はＲＥＦ端子を介してセンスアンプ１４０に接続している。また、Ｐ２６のゲート端子はＰ２５のゲート端子と接続しており、ソース端子はＶＣＣ電源に接続している。Ｐ２５とＰ２６は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
図９は、定電流源２３１、２３２を実現する回路の一例である。
ＯＰ２１の−端子はＶＲＥＦ電源に接続している。ここで、ＶＲＥＦ電源は予め定めた電圧を供給する定電圧源である。ＯＰ２１の＋端子はＰ２１のドレイン端子に接続すると共に、Ｒ２１を介して接地している。また、ＯＰ２１の出力端子はＰ２１とＰ２２のゲート端子に接続している。
Ｐ２１とＰ２２のソース端子はＶＣＣ電源に接続し、ゲート端子はＯＰ２１の出力端子に接続している。また、Ｐ２１のドレイン端子はＯＰ２１の＋端子に接続すると共に、Ｒ２１を介して接地している。Ｐ２２のドレイン端子はＮ２１のドレイン端子に接続している。Ｐ２１とＰ２２は電流ミラー回路を形成している。
Ｎ２１のドレイン端子はＰ２２のドレイン端子と接続している。また、Ｎ２１のゲート端子はドレイン端子と接続し、ソース端子は接地している。
Ｎ２２のドレイン端子はＲＥＦ端子に接続している。また、Ｎ２２のゲート端子はＮ２１のゲート端子と接続し、ソース端子は接地している。Ｎ２１とＮ２２は電流ミラー回路を形成している。
その他の回路構成は、読み出し回路１００を構成する回路と同一のため、説明を省略する。
次に、本実施形態の作用として、読み出し回路２００の動作について説明する。
ここでは、参照電流源２３０から定電流源２３１、２３２に流出する電流をそれぞれＩＡＲＥＦ、ＩＢＲＥＦとする。
まず、参照電流源２３０の動作について説明する。
図８に示すＰ２３とＰ２４で形成する電流ミラー回路により、Ｐ２３とＰ２４に流れる電流は等しい。従って、ＡＲＥＦ端子から流出する電流をＩＡＲＥＦとすると、Ｐ２４に流れる電流もＩＡＲＥＦである。
Ｎ２３とＮ２４で形成する電流ミラー回路により、Ｎ２３とＮ２４に流れる電流は等しい。従って、ＲＣＥＬＬ端子から流入する電流をＩＲＣＥＬＬとすると、Ｎ２４に流れる電流もＩＲＣＥＬＬである。
ＢＲＥＦ端子から流出する電流をＩＢＲＥＦとすると、Ｐ２４とＰ２５に流れる電流の和は、ＩＢＲＥＦ＋ＩＲＣＥＬＬである。前述の通り、Ｐ２４に流れる電流は、ＩＡＲＥＦであるから、Ｐ２５に流れる電流は、ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。また、Ｐ２５とＰ２６で形成する電流ミラー回路により、Ｐ２５とＰ２６に流れる電流も等しい。従って、ＲＥＦ端子から流出する電流をＩＲＥＦとすると、ＩＲＥＦ＝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。
次に、定電流源２３１、２３２の動作について説明する。
図９に示すＯＰ２１の−端子と＋端子の電圧を等しくする作用により、Ｐ２１とＲ２１に流れる電流はＶＲＥＦ／Ｒ２１である。また、ＲＥＦ端子から流入する電流をＩＲＥＦとすると、Ｐ２１とＰ２２、Ｎ２１とＮ２２で形成する電流ミラー回路により、ＩＲＥＦ∝ＶＲＥＦ／Ｒ２１である。
この定電流源を用いれば、Ｒ２１をトリミング回路等で調整することにより、精度良くＩＲＥＦを調整することが可能である。
なお、その他の動作については、読み出し回路１００の動作と同一のため、説明を省略する。
定電流源２３１、２３２の特性変動に伴うＩＡＲＥＦとＩＢＲＥＦの変化分をそれぞれΔＩＡＲＥＦ、ΔＩＢＲＥＦとした場合における参照電流ＩＲＥＦの変動等についての説明は、第１実施形態と同一のため省略するが、読み出し回路２００も第１実施形態で説明した読み出し回路１００と同様の効果を有する。すなわち、参照電流源２３０のＩＲＥＦにより、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流を実現できる。
（第３実施形態）
次に、本発明の第３実施形態について説明する。なお、上記実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図１０には、本実施形態に係る読み出し回路３００の概略構成を示すブロック図を示した。同図に示すように、読み出し回路３００は、メモリセルアレイ１１０、セル電流ミラー３２０、参照電流源３３０、定電流源２３１、２３２、センスアンプ３４０、出力バッファ１５０を含んで構成されている。
図１１は、参照電流源３３０の回路図である。
Ｐ４１のドレイン端子はＡＲＥＦ端子を介して定電流源２３１のＲＥＦ端子に接続している。また、Ｐ４１のゲート端子はドレイン端子と接続しており、ソース端子はＶＣＣ電源に接続している。
Ｐ４２のドレイン端子はＢＲＥＦ端子を介して定電流源２３２のＲＥＦ端子に接続すると共に、ＲＣＥＬＬ端子を介してセル電流ミラー３２０のＲＣＥＬＬ端子にも接続している。また、Ｐ４２のゲート端子はＰ４１のゲート端子と接続しており、ソース端子はＶＣＣ電源に接続している。Ｐ４１とＰ４２は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
Ｐ４３のドレイン端子はＰ４２のドレイン端子と同様に、定電流源２３２とセル電流ミラー３２０に接続している。また、Ｐ４３のゲート端子はドレイン端子と接続しており、ソース端子はＶＣＣ電源に接続している。
Ｐ４４のドレイン端子はＮ４１のドレイン端子と接続している。また、Ｐ４４のゲート端子はＰ４３のゲート端子と接続しており、ソース端子はＶＣＣ電源に接続している。Ｐ４３とＰ４４は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
Ｎ４１のドレイン端子はＰ４４のドレイン端子と接続している。また、Ｎ４１のゲート端子はドレイン端子と接続し、ソース端子は接地している。
Ｎ４２のドレイン端子はＲＥＦ端子を介してセンスアンプ３４０に接続している。また、Ｎ４２のゲート端子はＮ４１のゲート端子と接続しており、ソース端子は接地している。Ｎ４１と、Ｎ４２は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
図１２は、メモリセルアレイ１１０とセル電流ミラー３２０の構成を示すブロック図である。メモリセルアレイ１１０はメモリセルアレイ１１１と参照用メモリセルアレイ１１２を含んで構成されている。セル電流ミラー３２０はバイアス３２１とセル電流ミラー３２２を含んで構成されている。
図１３は、参照用メモリセルアレイ１１２とバイアス３２１とセル電流ミラー３２２で構成する回路の一例である。ただし、参照用メモリセルアレイ１１２は１個の参照用メモリセルＭＣ１１のみ図示している。
参照用メモリセルアレイ１１２に含まれるＭＣ１１のゲート端子とソース端子は、メモリセルアレイ１１１の図示しない読み出しの対象となるメモリセルと同様に、予め定めた電圧が供給される電圧源に接続している。
Ｐ３１のドレイン端子はＰ３２のソース端子と接続すると共に、ＢＬＩ端子に接続している。また、Ｐ３１のゲート端子はＶＩＮＭノードに接続し、ソース端子はＶＣＣ電源に接続している。
Ｐ３２のドレイン端子とゲート端子はＶＩＮＭノードに接続している。また、Ｐ３２のソース端子はＰ３１のドレイン端子と接続すると共に、ＢＬＩ端子に接続している。
Ｎ３１とＮ３２のゲート端子はＶＢＩＡＳＮ電源に接続し、ソース端子は接地している。また、Ｎ３１のドレイン端子はＶＩＮＭノードに接続し、Ｎ３２のドレイン端子はＶＩＮＮノードに接続している。
Ｐ３３のドレイン端子はＰ３４のソース端子と接続すると共に、ＶＲＥＦＮノードを介してＮ３３のドレイン端子と接続している。また、Ｐ３３のゲート端子はＶＩＮＮノードに接続し、ソース端子はＶＣＣ電源に接続している。
Ｐ３４のドレイン端子はＶＩＮＮノードに接続し、ゲート端子はＶＩＮＭノードに接続している。また、Ｐ３４のソース端子はＰ３３のドレイン端子と接続すると共に、ＶＲＥＦＮノードを介してＮ３３のドレイン端子と接続している。
ＯＰ３１の＋端子はＶＩＮＮノードに接続し、−端子はＶＩＮＭノードに接続している。また、ＯＰ３１の出力端子はＮ３３とＮ３４のゲート端子に接続している。
Ｎ３３とＮ３４のゲート端子はＯＰ３１の出力端子に接続し、ソース端子は接地している。また、Ｎ３３のドレイン端子はＶＲＥＦＮノードに接続し、Ｎ３４のドレイン端子はＲＣＥＬＬ端子に接続している。
Ｐ３５のドレイン端子はＯＰ３２の＋端子に接続すると共に、ＭＣ１１のドレイン端子に接続している。また、Ｐ３５のゲート端子はＯＰ３２の出力端子に接続し、ソース端子はＢＬＩ端子に接続している。
ＯＰ３２の−端子はＶＢＬ電源に接続し、＋端子はＰ３５のドレイン端子に接続すると共に、ＢＬ端子を介してＭＣ１１のドレイン端子に接続している。ＯＰ３２の出力端子はＰ３５のゲート端子に接続している。ＶＢＬ電源は、読み出しの対象となるメモリセルのドレイン端子に印加する予め定めた電圧を用いる。
なお、その他の回路構成は、読み出し回路１００や読み出し回路２００を構成する回路と同一のため、説明を省略する。
次に、本実施形態の作用として、読み出し回路３００の動作について説明する。
ここでは、センスアンプ３４０からメモリセルアレイ１１０に流出する電流をＩＤＡＴＡ−ＣＥＬＬとする。また、ＩＤＡＴＡ−ＣＥＬＬは読み出しの対象となるメモリセルのメモリセル電流である。
また、セル電流ミラー３２０のＢＬ端子からメモリセルアレイ１１０に流出するメモリセル電流をＩＣＥＬＬとする。参照電流源３３０のＲＣＥＬＬ端子からセル電流ミラー３２０に流出する電流をＩＲＣＥＬＬとする。参照電流源３３０のＡＲＥＦ端子、ＢＲＥＦ端子から定電流源２３１、２３２に流出する電流をそれぞれＩＡＲＥＦ、ＩＢＲＥＦとする。センスアンプ３４０から参照電流源３３０のＲＥＦ端子に流出する電流をＩＲＥＦとする。参照電流源３３０はＩＲＣＥＬＬ、ＩＡＲＥＦ、ＩＢＲＥＦからＩＲＥＦを生成する。ＩＲＥＦは参照電流として使用される。
センスアンプ３４０は電流ソース型であり、流出するＩＤＡＴＡ−ＣＥＬＬとＩＲＥＦを比較することで、読み出すデータの論理レベル“０”若しくは“１”を判定する。センスアンプ３４０の判定結果は出力バッファ１５０を介して出力信号ＤＯＵＴとして出力される。
次に、参照電流源３３０の動作について説明する。
図１１に示すＰ４１とＰ４２で形成する電流ミラー回路により、Ｐ４１とＰ４２に流れる電流は等しい。従って、ＡＲＥＦ端子から流出する電流をＩＡＲＥＦとすると、Ｐ４２に流れる電流もＩＡＲＥＦである。
ＢＲＥＦ端子から流出する電流をＩＢＲＥＦとし、ＲＣＥＬＬ端子から流出する電流をＩＲＣＥＬＬとすると、Ｐ４２とＰ４３に流れる電流の和は、ＩＢＲＥＦ＋ＩＲＣＥＬＬである。前述の通り、Ｐ４２に流れる電流は、ＩＡＲＥＦであるから、Ｐ４３に流れる電流は、ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。また、Ｐ４３とＰ４４で形成する電流ミラー回路により、Ｐ４３とＰ４４に流れる電流は等しい。従って、Ｐ４４に流れる電流もＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。
Ｎ４１とＰ４４は直列に接続しており、Ｎ４１とＰ４４に流れる電流は等しい。また、Ｎ４１とＮ４２で形成する電流ミラー回路により、Ｎ４１とＮ４２に流れる電流も等しい。従って、ＲＥＦ端子から流入する電流をＩＲＥＦとすると、ＩＲＥＦ＝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。
次に、参照用メモリセルアレイ１１２とバイアス３２１とセル電流ミラー３２２で構成する回路の動作について説明する。
ここでは、図１３に示すＰ３１からＢＬＩ端子に流出するメモリセル電流をＩＣＥＬＬとする。このＩＣＥＬＬは、Ｐ３５を介してＭＣ１１に流出するメモリセル電流である。また、ＶＲＥＦＮノードを介してＰ３３からＮ３３に流出する電流をＩＲＥＦＮとする。
ＶＢＩＡＳＮ電源は、Ｎ３１とＮ３２が飽和領域で動作するように、予め定めた電圧値の電圧を出力する電源である。
まず、（Ｐ３１、Ｐ３２、Ｎ３１）に着目する。Ｐ３２、Ｎ３１は飽和領域で動作しているとする。この場合、ＩＣＥＬＬの増減に合わせてＢＬＩ端子の電圧は僅かに増減する。Ｐ３２はゲート接地増幅回路として働き、ＩＣＥＬＬの増減に合わせてＶＩＮＭノードの電圧はＢＬ端子の電圧より大きく増減する。なお、本実施形態において、ＢＬＩ端子の電圧は、一例として２．０［Ｖ］程度である。
次に、（Ｐ３３、Ｐ３４、Ｎ３２）に着目する。Ｐ３４、Ｎ３２は飽和領域で動作しているとする。この場合、ＩＲＥＦＮの増減に合わせてＶＲＥＦＮノードの電圧は僅かに増減する。Ｐ３４はゲート接地増幅回路として働き、ＩＲＥＦＮの増減に合わせてＶＩＮＮノードの電圧はＶＲＥＦＮノードの電圧より大きく増減する。
ＯＰ３１は、ＰＭＯＳゲート入力とされ、動作条件としてはＶＣＣ−ＶＩＮＭ＞｜ＶＴＰ｜、ＶＣＣ−ＶＩＮＮ＞｜ＶＴＰ｜が必須となる。そのため、ＰＭＯＳトランジスタＰ３１、Ｐ３３のゲート端子にそれぞれＶＩＮＭ、ＶＩＮＮを接続することで、ＶＣＣ−ＶＩＮＭ＞｜ＶＴＰ｜、ＶＣＣ−ＶＩＮＮ＞｜ＶＴＰ｜が保障される。また、このように接続することにより、ＶＩＮＭノード、ＶＩＮＮノードからＢＬＩ端子、ＶＲＥＦＮ端子へのフィードバック効果があり、回路動作の安定化が図られる。
ＯＰ３１の−端子と＋端子の電圧を等しくする作用により、ＶＩＮＭノードとＶＩＮＮノードは同電圧となる。従って、（Ｐ３１、Ｐ３２、Ｎ３１）と（Ｐ３３、Ｐ３４、Ｎ３２）は動作条件が完全に一致し、ＩＣＥＬＬ＝ＩＲＥＦＮとなる。また、ＲＣＥＬＬ端子から流入する電流をＩＲＣＥＬＬとすると、Ｎ３３とＮ３４で形成する電流ミラー回路により、ＩＲＣＥＬＬ∝ＩＲＥＦＮとなる。従って、ＩＲＣＥＬＬ∝ＩＣＥＬＬである。
なお、ＰＭＯＳトランジスタＰ３１がオンするためのＶＩＮＭノードの入力電圧の条件は、次式で表される。
ＶＣＣ−ＶＩＮＭ＞｜ＶＴＰ｜ ・・・（４）
また、ＰＭＯＳトランジスタＰ３２がオンするためのＶＩＮＭノードの入力電圧ＶＩＮＭの条件は、次式で表わされる。
ＶＩＮＭ＜ＶＲＥＦ−｜ＶＴＰ｜ ・・・（５）
ここで、ＶＲＥＦは、ＢＬＩ端子の電圧である。
また、ＮＭＯＳトランジスタＮ３１が飽和領域で動作するためのＶＩＮＭノードの入力電圧の条件は、次式で表わされる。
ＶＩＮＭ＞ＶＢＩＡＳＮ−ＶＴＮ ・・・（６）
ただし、セル電流ミラー３２２では、ＰＭＯＳトランジスタＰ３２のドレイン端子とゲート端子を短絡して、上記（４）、（５）式を常に満たすように保障しているが、上記（５）式によりＶＲＥＦの電圧が低いとＶＩＮＭの電圧も低くなるため、上記（６）式を満たすようにする必要がある。
このように、セル電流ミラー３２２は、ＰＭＯＳトランジスタＰ３１のドレイン端子から流出するＩＣＥＬＬが、ＰＭＯＳトランジスタＰ３１が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
また、Ｐ３２、Ｐ３４のゲートを短絡しているため、これらのゲートにバイアス電圧を供給する必要がないため、回路構成を簡略化することができる。また、ＶＲＥＦの電圧条件の制限が緩和されるため、より柔軟な回路構成が可能となる。
定電流源２３１、２３２の動作は、第２実施形態で説明した動作と同一であるため、説明を省略するが、Ｒ２１をトリミング回路等で調整することにより、精度良くＩＲＥＦを調整することが可能である。
参照電流源３３０からセル電流ミラー３２０に流出するＩＲＣＥＬＬは、ＭＣ１１のメモリセル電流に比例する。ＭＣ１１は読み出しの対象となるメモリセルと同一の条件で使用するため、バイアス電圧や温度等の使用条件による特性変動も読み出し対象のメモリセルと一致する。従って、ＩＲＣＥＬＬは読み出し対象のメモリセルの特性変動を反映した電流値を示す。この特性変動に伴うＩＲＣＥＬＬの変化分をΔＩＲＣＥＬＬとする。
参照電流源３３０のＲＥＦ端子から流入する電流はＩＲＥＦ＝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。
また、センスアンプ３４０は電流ソース型である。その他については、上記各実施形態で説明したのと同一であるため省略するが、本実施形態で説明したように、センスアンプに電流ソース型を使用する場合でも、参照電流源３３０のＩＲＥＦにより、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流源を実現できる。
なお、図１４に示したセル電流ミラー３２２Ａのように、Ｐ３２とＰ３４のゲートを短絡せず、ＶＢＩＡＳＰ電源を接続するようにしてもよい。このＶＢＩＡＳＰ電源は、Ｐ３２とＰ３４が飽和領域で動作するように適切な電圧値に設定されている。
この場合、ＰＭＯＳトランジスタＰ３１がオンするための反転入力端子ＶＩＮＭの入力電圧の条件は、上記（４）式で表わされる。
また、ＰＭＯＳトランジスタＰ３２が飽和条件で動作するためのＶＩＮＭノードの入力電圧ＶＩＮＭの条件は、次式で表わされる。
ＶＩＮＭ＜ＶＢＩＡＳＰ＋｜ＶＴＰ｜ ・・・（７）
従って、ＶＢＩＡＳＰ＞ＶＣＣ−２×｜ＶＴＰ｜の場合は、上記（４）式、ＶＢＩＡＳＰ＜ＶＣＣ−２×｜ＶＴＰ｜の場合は上記（７）式でＶＩＮＭの条件が制限を受ける。
また、ＮＭＯＳトランジスタＮ３１が飽和領域で動作するためのＶＩＮＭノードの入力電圧の条件は、上記（６）式で表わされる。
上記（６）、（７）式により、バイアス電圧の条件は、なるべく電圧が高い方が好ましいことから、ＶＢＩＡＳＰ＞ＶＣＣ−２×｜ＶＴＰ｜とすることが好ましい。
また、ＰＭＯＳトランジスタＰ３２がオンするためのＢＬＩ端子の電圧ＶＲＥＦの条件は、次式で表わされる。
ＶＲＥＦ＞ＶＢＩＡＳＰ＋｜ＶＴＰ｜ ・・・（８）
なお、ＰＭＯＳトランジスタＰ３１に関しては基本的に制限はない。上記（８）式により、電圧ＶＲＥＦが低い場合にはバイアス電圧ＶＢＩＡＳＰの電圧も低くする必要があるが、ＶＩＮＭノードの電圧条件である上記（６）、（７）式を満たすようにバイアス電圧ＶＢＩＡＳＰを設定する。
セル電流ミラー３２２Ａでは、ＩＣＥＬＬが流出するＢＬＩ端子の必要電圧条件は上記（７）式、（８）式より、ＶＲＥＦ＞ＶＢＩＡＳＰ＋｜ＶＴＰ｜＞ＶＩＮＭである。この電圧条件は、当然にＶＲＥＦ≧ＶＩＮＭ＋｜ＶＴＰ｜を含んでいる。換言すれば、ＩＣＥＬＬが流出するＰＭＯＳトランジスタＰ３１のドレイン端子の電圧条件は、ＶＳＤＰ≦ＶＳＧＰ−｜ＶＴＰ｜を許容する。なお、ＶＳＤＰはＰＭＯＳトランジスタのソース端子−ドレイン端子間電圧、ＶＳＧＰはＰＭＯＳトランジスタのソース端子−ゲート端子間電圧である。すなわち、ＰＭＯＳトランジスタＰ３１が線形領域で動作することを許容する。
このように、セル電流ミラー３２２Ａは、ＰＭＯＳトランジスタＰ３１のドレイン端子から流出するＩＣＥＬＬが、ＰＭＯＳトランジスタＰ３１が線形領域で動作するような小さい電流であっても、電流ミラー回路としての通常の機能を発揮させることができる。
なお、セル電流ミラー３２２Ａは、ＩＣＥＬＬに応じたＩＲＣＥＬＬが出力される端子をＮＭＯＳトランジスタのドレイン端子としたい場合に有用である。
（第４実施形態）
次に、本発明の第４実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図１５には、本実施形態に係る読み出し回路４００の概略構成を示すブロック図を示した。同図に示すように、読み出し回路４００は、第３実施形態で説明した読み出し回路３００の参照電流源３３０に代えて、参照電流源４３０を用いると共に、定電流源２３１、２３２に代えて、読み出し回路１００の定電流源１３１、１３２を用いたものである。
図１５に示すように、読み出し回路４００は、メモリセルアレイ１１０、セル電流ミラー３２０、参照電流源４３０、定電流源１３１、１３２、センスアンプ３４０、出力バッファ１５０を含んで構成されている。
図１６は、参照電流源４３０の回路図である。
Ｎ３５のドレイン端子はＡＲＥＦ端子を介して定電流源１３１のＲＥＦ端子に接続している。また、Ｎ３５のゲート端子はドレイン端子と接続しており、ソース端子は接地している。
Ｎ３６のドレイン端子はＢＲＥＦ端子を介して定電流源１３２のＲＥＦ端子に接続すると共に、Ｐ３７とＮ３７のドレイン端子にも接続している。また、Ｎ３６のゲート端子はＮ３５のゲート端子と接続しており、ソース端子は接地している。Ｎ３５とＮ３６は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
Ｐ３６のドレイン端子はＲＣＥＬＬ端子を介してセル電流ミラー３２０のＲＣＥＬＬ端子に接続している。また、Ｐ３６のゲート端子はドレイン端子と接続しており、ソース端子はＶＣＣ電源に接続している。
Ｐ３７のドレイン端子はＢＲＥＦ端子を介して定電流源１３２のＲＥＦ端子に接続すると共に、Ｎ３６とＮ３７のドレイン端子と接続している。また、Ｐ３７のゲート端子はＰ３６のゲート端子と接続しており、ソース端子はＶＣＣ電源に接続している。Ｐ３６とＰ３７は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
Ｎ３７のドレイン端子はＢＲＥＦ端子を介して定電流源１３２のＲＥＦ端子に接続すると共に、Ｎ３６とＰ３７のドレイン端子と接続している。また、Ｎ３７のゲート端子はドレイン端子と接続し、ソース端子は接地している。
Ｎ３８のドレイン端子はＲＥＦ端子を介してセンスアンプ３４０に接続している。また、Ｎ３８のゲート端子はＮ３７のゲート端子と接続しており、ソース端子は接地している。Ｎ３７とＮ３８は電流ミラー回路を形成しており、同じサイズのトランジスタで構成されている。
その他の回路構成は、読み出し回路１００や読み出し回路３００を構成する回路と同
一のため、説明を省略する。
次に、本実施形態の作用として、読み出し回路４００の動作について説明する。
ここでは、定電流源１３１、１３２から参照電流源４３０に流入する電流をそれぞれＩＡＲＥＦ、ＩＢＲＥＦとする。
まず、参照電流源４３０の動作について説明する。
図１６に示すＮ３５とＮ３６で形成する電流ミラー回路により、Ｎ３５とＮ３６に流れる電流は等しい。従って、ＡＲＥＦ端子から流入する電流をＩＡＲＥＦとすると、Ｎ３６に流れる電流もＩＡＲＥＦである。
Ｐ３６とＰ３７で形成する電流ミラー回路により、Ｐ３６とＰ３７に流れる電流は等しい。従って、ＲＣＥＬＬ端子から流出する電流をＩＲＣＥＬＬとすると、Ｐ３７に流れる電流もＩＲＣＥＬＬである。
ＢＲＥＦ端子から流入する電流をＩＢＲＥＦとすると、Ｎ３６とＮ３７に流れる電流の和は、ＩＢＲＥＦ＋ＩＲＣＥＬＬである。前述の通り、Ｎ３６に流れる電流は、ＩＡＲＥＦであるから、Ｎ３７に流れる電流は、ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。また、Ｎ３７とＮ３８で形成する電流ミラー回路により、Ｎ３７とＮ３８に流れる電流も等しい。従って、ＲＥＦ端子から流出する電流をＩＲＥＦとすると、ＩＲＥＦ＝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。
その他の動作については、読み出し回路１００や読み出し回路３００の動作と同一のため、説明を省略する。
また、定電流源１３１、１３２の特性変動に伴うＩＡＲＥＦとＩＢＲＥＦの変化分をそれぞれΔＩＡＲＥＦ、ΔＩＢＲＥＦとした場合における参照電流ＩＲＥＦの変動等についての説明は、上記実施形態と同一のため省略するが、読み出し回路４００も上記実施形態で説明した読み出し回路と同様の効果を有する。すなわち、参照電流源４３０のＩＲＥＦにより、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流を実現できる。
（第５実施形態）
次に、本発明の第５実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図１７（ａ）は、本実施形態に係る参照用メモリセルアレイ１１３の回路図である。ただし、２個の参照用メモリセルＭＣ３１、ＭＣ３２のみを図示している。同図（ｂ）は、本実施形態に係る参照用メモリセルアレイ１１４の回路図である。ただし、２個の参照用メモリセルＭＣ３３、ＭＣ３４のみを図示している。
まず、参照用メモリセルアレイ１１３について説明する。
ＭＣ３１、ＭＣ３２は、お互いのドレイン端子を接続している。ゲート端子、ソース端子も同様に、それぞれ接続している。
参照用メモリセルアレイ１１３は、上記各実施形態で説明した参照用メモリセルアレイ１１２と置換して使用できる。参照用メモリセルアレイ１１２のＭＣ１１と同様に、ＭＣ３１とＭＣ３２のソース端子若しくはドレイン端子をセル電流ミラー１２０若しくは３２０のＢＬ端子に接続する。それ以外の端子は、メモリセルアレイ１１１の図示しない読み出しの対象となるメモリセルと同様に、予め定めた電圧が供給される電圧源に接続している。
次に、参照用メモリセルアレイ１１４について説明する。
ＭＣ３３、Ｍ３４は、お互いのドレイン端子を接続している。ソース端子も同様に接続している。
参照用メモリセルアレイ１１４は、上記各実施形態で説明した参照用メモリセルアレイ１１２と置換して使用できる。参照用メモリセルアレイ１１２のＭＣ１１と同様に、ＭＣ３３とＭＣ３４のソース端子若しくはドレイン端子をセル電流ミラー１２０若しくは３２０のＢＬ端子に接続する。それ以外の端子は、メモリセルアレイ１１１の図示しない読み出しの対象となるメモリセルと同様に、予め定めた電圧が供給される電圧源に接続している。
次に、参照用メモリセルアレイ１１３の動作について説明する。
参照用メモリセルアレイ１１３は、参照用メモリセルアレイ１１１と異なり、複数個の参照用メモリセルをＢＬ端子に接続する。従って、ＭＣ３１、ＭＣ３２のメモリセル電流の和がＢＬ端子を介してセル電流ミラーに流れる。
次に、参照用メモリセルアレイ１１４の動作について説明する。
参照用メモリセルアレイ１１４は、参照用メモリセルアレイ１１１と異なり、複数個の参照用メモリセルをＢＬ端子に接続する。従って、ＭＣ３３、ＭＣ３４のメモリセル電流の和がＢＬ端子を介してセル電流ミラーに流れる。
このような参照用メモリセルアレイ１１３や参照用メモリセルアレイ１１４を使用することにより、複数個の参照用メモリセル電流が使用できる。これにより、例えば論理レベル“０”と“１”のメモリセルや、書き込み時の参照電流と消去時の参照電流に調整したメモリセルが使用できる。また、単一のメモリセル電流値に調整した場合でも、複数個のメモリセルで平均化するため、参照電流値を安定させることができる。
なお、本実施形態では２個の参照用メモリセルを使用する場合を示したが、より多くの参照用メモリセルを使用しても構わない。また、参照用メモリセルの接続方法は、参照用メモリセルアレイ１１３や参照用メモリセルアレイ１１４以外の回路構成であっても構わない。
（第６実施形態）
次に、本発明の第６実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図１８は、本実施形態に係る読み出し回路５００の構成を示すブロック図である。同図に示すように、読み出し回路５００は、メモリセルアレイ５１０、セル電流ミラー１２０、１２１、参照電流源１３０、１３３、定電流源１３１、１３２、１３４、１３５、センスアンプ５４０、出力バッファ１５０を含んで構成されている。メモリセルアレイ５１０を構成するメモリセルは多値のメモリセルである。多値のメモリセルは、図２６（ｂ）に図示するように複数の電流ウィンドウを有しており、電流ウィンドウ毎に参照電流が必要となる。
図１９（ａ）は、メモリセルアレイ５１０とセル電流ミラー１２０、１２１で構成する回路のブロック図である。図１９（ｂ）は、参照用メモリセルアレイ５１２の回路図である。ただし、参照用メモリセルＭＣ５１、ＭＣ５２のみを図示している。
ＭＣ５１のソース端子は、ＢＬ１端子を介してセル電流ミラー１２０のＢＬ端子に接続している。ＭＣ５２のソース端子は、ＢＬ２端子を介してセル電流ミラー１２１のＢＬ端子に接続している。それ以外の端子は、メモリセルアレイ１１１の図示しない読み出しの対象となるメモリセルと同様に、予め定めた電圧が供給される電圧源に接続している。
セル電流ミラー１２１は、セル電流ミラー１２０と同等の回路構成である。参照電流源１３３は、参照電流源１３０と同等の回路構成である。定電流源１３４、１３５は、定電流源１３１と同等の回路構成である。
参照電流源１３０のＲＣＥＬＬ端子は、セル電流ミラー１２０のＲＣＥＬＬ端子に接続している。参照電流源１３０のＡＲＥＦ端子、ＢＲＥＦ端子は、定電流源１３１、１３２のＲＥＦ端子にそれぞれ接続している。参照電流源１３０のＲＥＦ端子はセンスアンプ５４０に接続している。
参照電流源１３３のＲＣＥＬＬ端子は、セル電流ミラー１２１のＲＣＥＬＬ端子に接続している。参照電流源１３３のＡＲＥＦ端子、ＢＲＥＦ端子は、定電流源１３４、１３５のＲＥＦ端子にそれぞれ接続している。参照電流源１３３のＲＥＦ端子はセンスアンプ５４０に接続している。
その他の回路構成は読み出し回路１００を構成する回路と同一のため、説明を省略する。
ここで、メモリセルアレイ５１０からセンスアンプ５４０に流入する電流をＩＤＡＴＡ−ＣＥＬＬとする。ＩＤＡＴＡ−ＣＥＬＬは読み出しの対象となるメモリセルのメモリセル電流である。
また、メモリセルアレイ５１０からセル電流ミラー１２０のＢＬ端子に流入するメモリセル電流をＩＣＥＬＬ１とする。セル電流ミラー１２０からＲＣＥＬＬ端子を介して参照電流源１３０に流入する電流をＩＲＣＥＬＬ１とする。定電流源１３１、１３２からＲＥＦ端子を介して参照電流源１３０のＡＲＥＦ端子、ＢＲＥＦ端子に流入する電流をそれぞれＩＡＲＥＦ１、ＩＢＲＥＦ１とする。参照電流源１３０からＲＥＦ端子を介してセンスアンプ５４０に流入する電流をＩＲＥＦ１とする。参照電流源１３０はＩＲＣＥＬＬ１、ＩＡＲＥＦ１、ＩＢＲＥＦ１からＩＲＥＦ１を生成する。ＩＲＥＦ１は論理レベル“０”と“１”を判定する参照電流として使用する。
メモリセルアレイ５１０からセル電流ミラー１２１のＢＬ端子に流入するメモリセル電流をＩＣＥＬＬ２とする。セル電流ミラー１２１からＲＣＥＬＬ端子を介して参照電流源１３３に流入する電流をＩＲＣＥＬＬ２とする。定電流源１３４、１３５からＲＥＦ端子を介して参照電流源１３３のＡＲＥＦ端子、ＢＲＥＦ端子に流入する電流をそれぞれＩＡＲＥＦ２、ＩＢＲＥＦ２とする。参照電流源１３３からＲＥＦ端子を介してセンスアンプ５４０に流入する電流をＩＲＥＦ２とする。参照電流源１３３はＩＲＣＥＬＬ２、ＩＡＲＥＦ２、ＩＢＲＥＦ２からＩＲＥＦ２を生成する。ＩＲＥＦ２は論理レベル“１”と“２”を判定する参照電流として使用する。
センスアンプ５４０は電流シンク型であり、流入するＩＤＡＴＡ−ＣＥＬＬとＩＲＥＦ１、ＩＲＥＦ２を比較することで、読み出すデータの論理レベルを判定する。センスアンプ５４０の判定結果は出力バッファ１５０を介して出力する。
参照電流源１３０の動作は読み出し回路１００の場合と同様である。従って、ＲＥＦ端子から流出する電流をＩＲＥＦ１とすると、ＩＲＥＦ１＝ＩＢＲＥＦ１＋ＩＲＣＥＬＬ１−ＩＡＲＥＦ１である。参照電流源１３３の動作も同様であり、ＩＲＥＦ２＝ＩＢＲＥＦ２＋ＩＲＣＥＬＬ２−ＩＡＲＥＦ２である。
その他の回路動作は、読み出し回路１００と同等のため、説明を省略する。
参照電流源１３０の動作は読み出し回路１００の場合と同様である。従って、特性変動に伴うＩＲＣＥＬＬ１の変化分をΔＩＲＣＥＬＬ１とすると、ＩＲＥＦ１≒ＩＲＣＢＬＬ１＋ΔＩＲＣＥＬＬ１である。参照電流源１３１の動作も同様であり、特性変動に伴うＩＲＣＥＬＬ２の変化分をΔＩＲＣＥＬＬ２とすると、ＩＲＥＦ２≒ＩＲＣＥＬＬ２＋ΔＩＲＣＥＬＬ２である。
その他の説明は第１実施形態と同一のため省略するが、読み出し回路５００の効果は第１実施形態の読み出し回路１００と同様である。すなわち読み出し回路５００によれば、多値のメモリセルを使用する場合でも、参照電流源１３０、１３１のＩＲＥＦ１、ＩＲＥＦ２により、メモリセルに一致する特性変動と定電流源の精度を併せ持つ参照電流源を実現できる。また、ＩＲＥＦ１、ＩＲＥＦ２を生成するのに別々の参照用メモリセルＭＣ５１、ＭＣ５２を用いるので、精度良くＩＲＥＦ１及びＩＲＥＦ２を生成することができる。
なお、本実施形態では、３値のメモリセルについて説明したが、４値以上の多値メモリについても同様に、セル電流ミラー、参照電流源、２個の定電流源を追加して参照電流を増やすことにより対応できる。
（第７実施形態）
次に、本発明の第７実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図２０は、本実施形態に係る読み出し回路６００の構成を示すブロック図である。読み出し回路６００は、メモリセルアレイ１１０、セル電流ミラー６２０、参照電流源１３０、１３３、定電流源１３１、１３２、１３４、１３５、センスアンプ５４０、出力バッファ１５０を含んで構成されている。メモリセルアレイ１１０を構成するメモリセルは多値のメモリセルである。
図２１は、参照用メモリセルアレイ１１２とセル電流ミラー６２０で構成する回路の一例である。ただし、参照用メモリセルアレイ１１２は１個の参照用メモリセルＭＣ１１のみ図示している。
Ｐ１４とＰ６１を除く回路の構成については、参照用メモリセルアレイ１１２とセル電流ミラー１２０で構成する回路（図４参照）と同一のため、説明を省略する。Ｐ１４とＰ６１のゲート端子はＯＰ１１の出力端子に接続し、ソース端子はＶＣＣ電源に接続している。また、Ｐ１４のドレイン端子はＲＣＥＬＬ１端子に接続している。Ｐ６１のドレイン端子はＲＣＥＬＬ２端子に接続している。Ｐ１３とＰ１４は電流ミラー回路を形成している。Ｐ１３とＰ６１も電流ミラー回路を形成している。
ここで、メモリセルアレイ１１０からセンスアンプ５４０に流入する電流をＩＤＡＴＡ−ＣＥＬＬとする。ＩＤＡＴＡ−ＣＥＬＬは読み出しの対象となるメモリセル電流である。
また、メモリセルアレイ１１０からセル電流ミラー６２０のＢＬ端子に流入するメモリセル電流をＩＣＥＬＬとする。セル電流ミラー６２０からＲＣＥＬＬ１端子を介して参照電流源１３０のＲＣＥＬＬ端子に流入する電流をＩＲＣＥＬＬ１とする。セル電流ミラー６２０からＲＣＥＬＬ２端子を介して参照電流源１３３のＲＣＥＬＬ端子に流入する電流をＩＲＣＥＬＬ２とする。
参照用メモリセルアレイ１１２とセル電流ミラー６２０で構成する回路の動作について説明する。
Ｐ１４とＰ６１を除く回路の動作については、参照用メモリセルアレイ１１２とセル電流ミラー１２０で構成する回路（図４参照）と同一のため、説明を省略する。ＲＣＥＬＬ１端子から流出する電流をＩＲＣＥＬＬ１とすると、Ｐ１３とＰ１４で形成する電流ミラー回路により、ＩＲＣＥＬＬ１∝ＩＲＥＦＰとなる。従って、ＩＲＣＥＬＬ１∝ＩＣＥＬＬである。同様に、ＲＣＥＬＬ２端子から流出する電流をＩＲＣＥＬＬ２とすると、ＩＲＣＥＬＬ２∝ＩＣＥＬＬである。ＩＲＣＥＬＬ１とＩＲＣＥＬＬ２はミラー比が異なるだけで、共にＩＣＥＬＬのミラー電流である。
その他の回路動作については、読み出し回路５００と同一のため、説明を省略する。
本実施形態では、ＩＲＣＥＬＬ１とＩＲＣＥＬＬ２の生成に同一のメモリセル電流を使用しているので、セル電流ミラーの回路規模を小さくすることができる。ＩＲＣＥＬＬ１とＩＲＣＥＬＬ２は、共にメモリセル電流のミラー電流であるから、メモリセル電流に一致する特性変動を示す。従って、読み出し回路５００は、回路規模を縮小しつつ第６実施形態と同等の効果を実現できる。
（第８実施形態）
次に、本発明の第８実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図２２は、本実施形態に係る読み出し回路７００の構成を示すブロック図である。読み出し回路７００は、メモリセルアレイ１１０、セル電流ミラー６２０、参照電流源１３０、１３３、定電流源７３１、１３２、１３５、センスアンプ５４０、出力バッファ１５０を含んで構成されている。メモリセルアレイ１１０を構成するメモリセルは多値のメモリセルとする。
図２３は、定電流源７３１を実現する回路の一例である。Ｐ１６とＰ７１（定電流生成手段）を除く回路の構成については、定電流源１３１（図５参照）と同一のため、説明を省略する。Ｐ１６とＰ７１のゲート端子はＯＰ１２の出力端子に接続し、ソース端子はＶＣＣ電源に接続している。また、Ｐ１６のドレイン端子はＲＥＦ１端子に接続している。Ｐ７１のドレイン端子はＲＥＦ２端子に接続している。Ｐ１５とＰ１６は電流ミラー回路を形成している。Ｐ１５とＰ７１も電流ミラー回路を形成している。
定電流源７３１からＲＥＦ１端子を介して参照電流源１３０のＡＲＥＦ端子に流入する電流をＩＡＲＥＦ１とする。定電流源７３１からＲＥＦ２端子を介して参照電流源１３３のＡＲＥＦ端子に流入する電流をＩＡＲＥＦ２とする。
次に、定電流源７３１の動作について説明する。
Ｐ１６とＰ７１を除く回路の動作については、定電流源１３１（図５参照）と同一のため、説明を省略する。ＲＥＦ１端子から流出する電流をＩＲＥＦ１とすると、Ｐ１５とＰ１６で形成する電流ミラー回路により、ＩＲＥＦ１∝ＶＲＥＦ／Ｒ１１である。同様にＲＥＦ２端子から流出する電流をＩＲＥＦ２とすると、ＩＲＥＦ２∝ＶＲＥＦ／Ｒ１１である。ＩＲＥＦ１とＩＲＥＦ２はミラー比が異なるだけで、共にＶＲＥＦ／Ｒ１１のミラー電流である。従って、この定電流源を用いれば、Ｒ１１をトリミング回路等で調整することにより、精度良くＩＲＥＦ１とＩＲＥＦ２を調整することが可能である。
その他の回路動作については、読み出し回路６００と同一のため、説明を省略する。
本実施形態では、ＩＡＲＥＦ１とＩＡＲＥＦ２の生成に定電流源７３１を使用するので、定電流源の回路規模を小さくすることができる。従って、読み出し回路６００は、回路規模を縮小しつつ第７実施形態と同等の効果を実現できる。
（第９実施形態）
次に、本発明の第９実施形態について説明する。なお、上記各実施形態と同一部分には同一符号を付し、その詳細な説明は省略する。
図２４は、本実施形態に係る読み出し回路８００の構成を示すブロック図である。読み出し回路８００は、メモリセルアレイ１１０、セル電流ミラー１２０、参照電流源８３０、定電流源１３１、１３２、センスアンプ５４０、出力バッファ１５０を含んで構成されている。メモリセルアレイ１１０を構成するメモリセルは多値のメモリセルである。
図２５は、参照電流源８３０の回路図である。
Ｐ１８とＰ８１（参照電流生成手段）を除く回路の構成については、参照電流源１３０（図２参照）と同一のため、説明を省略する。Ｐ１８とＰ８１のゲート端子はＰ１７のゲート端子に接続し、ソース端子はＶＣＣ電源に接続している。また、Ｐ１８のドレイン端子はＲＥＦ１端子に接続している。Ｐ８１のドレイン端子はＲＥＦ２端子に接続している。Ｐ１７とＰ１８は電流ミラー回路を形成している。Ｐ１７とＰ８１も電流ミラー回路を形成している。
ここで、メモリセルアレイ１１０からセル電流ミラー１２０のＢＬ端子に流入するメモリセル電流をＩＣＥＬＬとする。セル電流ミラー１２０からＲＣＥＬＬ端子を介して参照電流源８３０に流入する電流をＩＲＣＥＬＬとする。定電流源１３１、１３２からＲＥＦ端子を介して参照電流源８３０のＡＲＥＦ端子、ＢＲＥＦ端子に流入する電流をそれぞれＩＡＲＥＦ、ＩＢＲＥＦとする。参照電流源８３０からＲＥＦ１端子、ＲＥＦ２端子を介してセンスアンプに流入する電流をそれぞれＩＲＥＦ１、ＩＲＥＦ２とする。
次に、定電流源８３０の動作について説明する。
Ｐ１８とＰ８１を除く回路の動作については、参照電流源１３０（図２参照）と同一のため、説明を省略する。ＲＥＦ１端子から流出する電流をＩＲＥＦ１とすると、Ｐ１７とＰ１８で形成する電流ミラー回路により、ＩＲＥＦ１∝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。同様にＲＥＦ２端子から流出する電流をＩＲＥＦ２とすると、ＩＲＥＦ２∝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦである。
なお、Ｐ８１のトランジスタサイズはＰ１８のトランジスタサイズと異なっており、そのためＩＲＥＦ１とＩＲＥＦ２はミラー比が異なるが、共にＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦのミラー電流である。この場合、ＩＲＥＦ１の方が、トランジスタサイズの異なるＰ８１を追加したことにより生成されるＩＲＥＦ２よりも精度が高いので、電流ウィンドウが狭い方に精度の高いＩＲＥＦ１を参照電流として用いることが好ましい。
その他の回路動作については、読み出し回路６００と同一のため、説明を省略する。
セル電流ミラー１２０から参照電流源８３０に流入するＩＲＣＥＬＬは、ＭＣ１１のメモリセル電流に比例する。ＭＣ１１は読み出しの対象となるメモリセルと同一の条件で使用するため、バイアス電圧や温度等の使用条件による特性変動も読み出し対象のメモリセルと一致する。従って、ＩＲＣＥＬＬは読み出し対象のメモリセルの特性変動を反映した電流値を示す。この特性変動に伴うＩＲＣＥＬＬの変化分をΔＩＲＣＥＬＬとする。
定電流源１３１、１３２もバイアス電圧や温度等の使用条件により特性が変動する。この特性変動に伴うＩＡＲＥＦとＩＢＲＥＦの変化分をそれぞれΔＩＡＲＥＦ、ΔＩＢＲＥＦとする。ただし、読み出し対象のメモリセルとは回路構成が異なるため、特性変動は一致しない。
参照電流源８３０のＲＥＦ１端子から流出する電流はＩＲＥＦｌ∝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦであるから、特性変動による変化分はΔＩＲＥＦ１∝ΔＩＢＲＥＦ＋ΔＩＲＣＥＬＬ−ΔＩＡＲＥＦである。ここで、ＩＡＲＥＦとＩＢＲＥＦを同程度の電流値に設定すると、ΔＩＡＲＥＦとΔＩＢＲＥＦも同程度の値となる。従って、ΔＩＢＲＥＦ十ΔＩＲＣＥＬＬ−ΔＩＡＲＥＦ≒ΔＩＲＣＥＬＬである。
ＩＲＣＥＬＬはメモリセル電流のミラー電流であるから、メモリセルの特性ばらつきの影響で、ある程度のばらつきを持って分布する。このばらつきによるＩＲＣＥＬＬの目標値からのズレをΔＩＭＣとする。ΔＩＭＣを相殺するために、トリミング回路等でＩＢＲＥＦやＩＡＲＥＦを調整すれば、ＩＢＲＥＦ−ＩＡＲＥＦ＝−ΔＩＭＣである。
以上から、特性変動やメモリセルの特性ばらつきを考慮すると、参照電流源８３０のＲＥＦ１端子から流出する電流はＩＲＥＦ１∝ＩＢＲＥＦ＋ＩＲＣＥＬＬ−ＩＡＲＥＦ＋ΔＩＢＲＥＦ＋ΔＩＲＣＥＬＬ−ΔＩＡＲＥＦ＋ΔＩＭＣである。ここで、ΔＩＢＲＥＦ＋ΔＩＲＣＥＬＬ−ΔＩＡＲＥＦ≒ΔＩＲＣＥＬＬ、ＩＢＲＥＦ−ＩＡＲＥＦ＝−ΔＩＭＣであるから、ＩＲＥＦ１∝ＩＲＣＥＬＬ＋ΔＩＲＣＥＬＬである。同様に、ＩＲＥＦ２∝ＩＲＣＥＬＬ＋ΔＩＲＣＥＬＬである。すなわち、参照電流源８３０のＩＲＥＦ１とＩＲＥＦ２により、回路規模を縮小しつつ第５実施形態と同等の効果を実現できる。
なお、上記第１〜第９実施形態に記載の読み出し回路は、不揮発性半導体記憶装置、例えばＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に好適であるが、ＲＯＭに限られるものではなく、フラッシュＲＯＭにも適用可能である。
また、第６〜第９実施形態に記載した読み出し回路は、第１、第２実施形態で説明した読み出し回路を多値のメモリセル向けに応用したものである。
また、第３〜第５実施形態に記載の読み出し回路についても、同様に多値のメモリセル向けに応用することができる。
１００、２００、３００、４００、５００、６００、７００、８００ 読み出し回路
１１０、１１１、５１０ メモリセルアレイ
１１１、１１２、１１３、１１４、５１２ 参照用メモリセルアレイ
１２０、１２１、３２０、３２２、６２０ セル電流ミラー
１３０、１３１、１３３、２３０、３３０、４３０、８３０ 参照電流源
１３１、１３２、１３４、２３１、２３２、７３１、８３０ 定電流源
１４０、３４０、５４０ センスアンプ（比較手段）
１５０ 出力バッファ
３２１ バイアス
ＭＣ１１、ＭＣ３１、ＭＣ３２、ＭＣ３３、ＭＣ３４、ＭＣ５１ 参照用メモリセル

Claims (8)

  1. データの読み出し対象である読み出し対象メモリセルと同一構成の参照用メモリセルと、
    同一特性の第１の定電流源及び第２の定電流源を含む定電流源と、
    前記参照用メモリセルに流れる参照用メモリセル電流に、前記第１の定電流源を流れる第１の定電流及び前記第２の定電流源を流れる第２の定電流のうち一方の定電流を加えた電流から、前記第１の定電流及び前記第２の定電流のうち他方の定電流を減らした電流を、前記読み出し対象メモリセルの論理レベルを判定するための参照電流として生成する参照電流源と、
    を備えた不揮発性半導体記憶装置。
  2. 前記参照電流源は、
    前記一方の定電流が流れる第１のＭＯＳトランジスタと、前記他方の定電流が流れると共に、前記第１のＭＯＳトランジスタに流れる電流と同一の電流を流すための第２のＭＯＳトランジスタと、が接続された第１の電流ミラー回路と、
    前記参照用メモリセル電流が流れる第３のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタに流れる電流と同一の電流を流すための第４のＭＯＳトランジスタと、が接続され、かつ、前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタの少なくとも一方が前記第２のＭＯＳトランジスタと接続された第２の電流ミラー回路と、
    を含む請求項１記載の不揮発性半導体記憶装置。
  3. 同一構成の前記参照用メモリセルを複数備え、参照用メモリセル電流は、複数の前記参照用メモリセルを流れる複数の参照用メモリセル電流を平均した電流である
    請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 複数種類の前記参照用メモリセル電流が各々流れる複数の前記参照用メモリセルと、
    複数種類の前記２つの定電流が各々流れる複数の前記定電流源と、
    複数種類の前記参照電流を生成する複数の前記参照電流源と、
    を備えた請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
  5. 複数種類の前記２つの定電流が各々流れる複数の前記定電流源と、
    複数種類の前記参照電流を生成する複数の前記参照電流源と、
    前記複数の前記参照電流源と前記参照用メモリセルとの間に設けられ、前記参照用メモリセルを流れる参照用メモリセル電流から複数種類の参照用メモリセル電流を生成するセル電流ミラー回路と、
    を備えた請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
  6. 前記複数の前記定電流源のうち少なくとも一つの定電流源に含まれる前記第１の定電流源が、他の少なくとも一つの定電流源に含まれる前記第１の定電流源と兼用され、当該兼用された第１の定電流源が、複数種類の前記第１の定電流を生成する定電流生成手段を含む
    請求項５記載の不揮発性半導体記憶装置。
  7. 前記参照電流源は、生成した前記参照電流から異なる参照電流を生成する参照電流生成手段を含む
    請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
  8. 前記読み出し対象メモリセルのメモリセル電流と、前記参照電流源により生成された参照電流と、の比較結果を出力する比較手段を備えた
    請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
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