JP6001296B2

JP6001296B2 - 半導体メモリ

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Publication number: JP6001296B2
Application number: JP2012074130A
Authority: JP
Inventors: 宮崎　浩一; 浩一宮崎
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2012-03-28
Filing date: 2012-03-28
Publication date: 2016-10-05
Anticipated expiration: 2032-03-28
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Description

本発明は、半導体メモリ、特に読出または書込データの判定を行う際の閾値となる基準電流を調整する電流調整回路を備えた半導体メモリに関する。

フラッシュメモリ等の不揮発性の半導体メモリでは、メモリセルから送出されたセル電流と、上記した基準電流との大小比較結果に基づいてデータの値を決定するようにしている。

ところで、上記したセル電流の経路長は、各メモリセルが配置されている位置によって異なる。よって、その配線抵抗もメモリセル毎に異ることになり、メモリセル毎に電流特性にバラツキが生じる。

そこで、このような配線抵抗に伴うメモリセル毎の電流特性の変動分を排除すべく、メモリセルとは別に、このメモリセルと同一形態を有するリファレンスセルをチップ上に構築し、かかるリファレンスセルから送出されたセル電流を基準電流とするようにした半導体メモリが提案された（例えば、特許文献１の図２参照）。かかる半導体メモリでは、各メモリセルでの配線抵抗と同等の抵抗値を有する負荷抵抗をリファレンスセルのソース端子及び接地ライン間に挿入することにより、リファレンスセルから送出される基準電流を段階的に調整して、メモリセル毎の電流特性のバラツキを排除している。

また、基準電流を調整する為に、リファレンスセルのソース端子と接地ライン間に並列接続のスイッチ素子とダイオードを挿入し、各スイッチ素子にてダイオードを有効又は無効にすることにより、リファレンスセルから送出された基準電流を段階的に調整するようにした技術が提案されている（例えば、特許文献２の図３、図４参照）。

しかしながら、上記した如き調整方法では、製造上のバラツキに伴い負荷抵抗の値、及びダイオードの順方向抵抗値が変動してしまう為、各段階毎に精度良く基準電流を変化させることができないという問題があった。

特開２００４−３９１８４号公報特許第４５５４６１３号公報

本発明は、データの値を判定する際の閾値となる基準電流を精度良く調整することが可能な電流調整回路を備えた半導体メモリを提供することを目的とする。

本発明に係る半導体メモリは、メモリセルと、データの値を判定する為の閾値となる基準電流を送出する基準メモリセルと、前記基準電流を調整する電流調整回路と、を含む半導体メモリであって、前記電流調整回路は、定電流を生成する定電流生成部と、電流制御信号に応じて時間経過につれて段階的に電流値が増加又は低下する調整電流を前記定電流に基づいて生成し、前記調整電流を前記基準電流に重畳する調整電流生成部と、を有する。

本発明においては、基準メモリセルから送出された基準電流を調整すべく、定電流を生成する定電流生成部を設け、この定電流に基づいて、電流制御信号に応じた電流値を有する調整電流を生成し、これを基準電流に重畳するようにしている。

かかる構成によれば、素子の抵抗値を変更することにより基準電流の電流値を調整するようにした構成に比して、製造上のバラツキに伴う精度低下を抑えた高精度な電流調整を行うことが可能となる。

本発明に係る半導体メモリ１０の全体構成を示すブロック図である。メモリセルアレイ１の内部構成の一部を示す回路図である。通常モードでの読出動作の一例を示すタイムチャートである。テストモードでの読出動作の一例を示すタイムチャートである。センスアンプ部５の内部構成の一例を示す回路図である。電流調整回路５４の一例を示す回路図である。電流調整回路５４の動作の一例を示すタイムチャートである。電流調整回路５４の他の一例を示す回路図である。電流調整回路５４の他の一例を示す回路図である。

本発明による半導体メモリにおいては、定電流（Ｉｂｃ、Ｉ_F）を生成する定電流源（ＣＣＧ、ＣＣ）を設け、電流制御信号（ＳＥＬＢ）に応じた電流値を有する調整電流（Ｉ_ofs）を上記定電流源で生成された定電流に基づいて生成し、これを基準メモリセルから送出された基準電流（Ｉ_rfc）に重畳することにより、基準電流を調整する。

図１は、本発明に係る半導体メモリ１０の全体構成を示すブロック図である。

図１に示すように、かかる半導体メモリ１０は、メモリセルアレイ１、コントローラ２、ロウデコーダ３、カラムデコーダ４、及びセンスアンプ部５を有する。

メモリセルアレイ１には、複数のビット線ＢＬが並置されており、各ビット線ＢＬに交叉した形態で複数のワード線ＷＬが並置されており、これらビット線ＢＬ及びワード線ＷＬによる各交叉部には、図２に示すように、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタからなるメモリセルＭＣＴが形成されている。メモリセルＭＣＴのソース端子は電源線ＶＬに接続されており、そのドレイン端子はビット線ＢＬに接続されており、そのゲート端子にはワード線ＷＬが接続されている。電源線ＶＬの一端にはｎチャネルＭＯＤ型のトランジスタＤＳＴのドレイン端子が接続されている。このトランジスタＤＳＴのソース端子には電圧ＣＤＶが印加されており、そのゲート端子にはドレイン選択線ＤＳＬが接続されている。ビット線ＢＬの一端にはｎチャネルＭＯＤ型のトランジスタＳＳＴのソース端子が接続されている。トランジスタＳＳＴのゲート端子にはソース選択線ＳＳＬが接続されており、そのドレイン端子にはビットアクセス線ＳＬＩＮＥが接続されている。

又、メモリセルアレイ１には、複数の基準ビット線ＲＢＬが並置されており、各基準ビット線ＲＢＬに交叉した形態で複数の基準ワード線ＲＷＬが並置されている。基準ビット線ＲＢＬ及びワード線ＲＷＬによる各交叉部には、上記したメモリセルＭＣＴの各々と対を為すように、図２に示す如きｎチャネルＭＯＳ型のトランジスタからなる基準メモリセルＲＭＣＴが形成されている。尚、基準メモリセルＲＭＣＴは、データの値、つまり論理レベル「０」又は論理レベル「１」を判定する為の閾値となる基準電流を生成すべく設けられたものである。基準メモリセルＲＭＣＴのソース端子は電源線ＶＬに接続されており、そのドレイン端子は基準ビット線ＲＢＬに接続されており、そのゲート端子には基準ワード線ＲＷＬが接続されている。電源線ＶＬの一端にはｎチャネルＭＯＤ型のトランジスタＲＤＳＴのドレイン端子が接続されている。このトランジスタＲＤＳＴのソース端子には電圧ＣＤＶが印加されており、そのゲート端子には基準ドレイン選択線ＲＤＳＬが接続されている。基準ビット線ＲＢＬの一端にはｎチャネルＭＯＤ型のトランジスタＲＳＳＴのソース端子が接続されている。トランジスタＲＳＳＴのゲート端子には基準ソース選択線ＲＳＳＬが接続されており、そのドレイン端子には基準ビットアクセス線ＲＬＩＮＥが接続されている。

コントローラ２は、読出又は書込指令に応じて、読出又は書込アドレスを示すアドレス情報をロウデコーダ３に供給すると共に、書込又は読出用の電圧をメモリセルに印加させるべき書込又は読出アクセス信号をロウデコーダ３及びカラムデコーダ４に供給する。また、コントローラ２は、読出指令に応じて活性化を促す論理レベル１の読出活性化信号ＲＤＥＮをセンスアンプ部５に供給する。更に、コントローラ２は、かかる読出指令に応じて、テストモード及び通常モード（後述する）の内の一方を選択的に実行する。コントローラ２は、テストモードを実行する場合には論理レベル１、通常モードを実行する場合には論理レベル０のテストモード活性化信号ＲＤＴＥＮをセンスアンプ部５に供給すると共に、その論理レベルを反転させた反転テストモード活性化信号ＲＤＴＥＮＢをセンスアンプ部５に供給する。尚、テストモードを実行する場合、コントローラ２は、後述するが如く、電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_n（ｎは１以上の整数）各々の論理レベルを順次段階的に変更しつつ、センスアンプ部５から送出された読出データの取込を行う。

ロウデコーダ３は、コントローラ２から供給された書込又は読出アクセス信号、及びアドレス情報に応じて、メモリセルアレイ１に形成されている一対のワード線ＷＬ及び基準ワード線ＲＷＬを選択し、夫々に所定の選択電圧を供給する。これにより、かかる選択電圧が供給された一対のワード線ＷＬ及び基準ワード線ＲＷＬに接続されているメモリセルＭＣＴ及び基準メモリセルＲＭＣＴがデータの読出又は書込対象となる。更に、ロウデコーダ３は、この読出又は書込対象となったメモリセルＭＣＴ及びＲＭＣＴに対して書込電圧又は読出電圧を印加させるべきドレイン選択電圧をドレイン選択線ＤＳＬ及び基準ドレイン選択線ＲＤＳＬに送出すると共に、ソース選択電圧をソース選択線ＳＳＬ及び基準ソース選択線ＲＳＳＬに送出する。

カラムデコーダ４は、コントローラ２から供給された書込又は読出アクセス信号に応じて、データの読出又は書込に対応した各種電圧を生成し、これをビットアクセス線ＳＬＩＮＥ及び基準ビットアクセス線ＲＬＩＮＥに印加する。

センスアンプ部５は、コントローラ２から、活性化を促す論理レベル１の読出活性化信号ＲＤＥＮと共に、通常モードを示す論理レベル０のテストモード活性化信号ＲＤＴＥＮが供給された場合、つまり通常モード時には、以下の如き動作を行う。すなわち、通常モード時には、センスアンプ部５は、先ず、一対のビットアクセス線ＳＬＩＮＥ及び基準ビットアクセス線ＲＬＩＮＥを介して供給された電流、つまりビットアクセス線ＳＬＩＮＥを介して供給されたセル電流、及び基準ビットアクセス線ＲＬＩＮＥを介して供給された基準電流を取り込む。そして、センスアンプ部５は、かかる基準電流を閾値として、上記セル電流値との大小比較を行うことにより、読み出されたデータの論理レベルが「１」であるのか、或いは「０」であるのかを判定し、その判定結果の論理レベルを有するデータを読出データとして出力する。一方、コントローラ２から、活性化を促す論理レベル１の読出活性化信号ＲＤＥＮと共に、テストモードを示す論理レベル１のテストモード活性化信号ＲＤＴＥＮが供給された場合、つまりテストモード時には、以下の如き動作を行う。すなわち、センスアンプ部５は、コントローラ２から供給された電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nに応じて上記した基準電流の電流値を増加又は低下させ、その基準電流を閾値として上記セル電流値との大小比較を行うことにより、上記した如き読出データを生成する。

以下に、コントローラ２によって実行される通常モードでのデータ読出動作について、図３を参照しつつ説明する。

先ず、コントローラ２は、図３に示す如く、論理レベル１に対応した電圧Ｖｄｄを有する読出活性化信号ＲＤＥＮ及び反転テストモード活性化信号ＲＤＴＥＮＢ、並びに論理レベル０に対応した接地電位Ｖｓｓを有するテストモード活性化信号ＲＤＴＥＮをセンスアンプ部５に供給する。また、コントローラ２は、読出対象となったメモリセルＭＣＴ及びこれと対を為す基準メモリセルＲＭＣＴに接続されているワード線ＷＬ及び基準ワード線ＲＷＬ各々に、図３に示す如き電圧Ｖｃｇを有する高電圧の選択電圧を印加させるべき読出アクセス信号をロウデコーダ３に供給する。更に、コントローラ２は、図２に示すトランジスタＤＳＴ及びＲＤＳＴに接続されているドレイン選択線ＤＳＬ及び基準ドレイン選択線ＲＤＳＬ各々に、図３に示す如き電圧Ｖｄｇを有する高電圧のドレイン選択電圧を印加させるべき読出アクセス信号をロウデコーダ３に供給する。また、コントローラ２は、図２に示すトランジスタＳＳＴに接続されているソース選択線ＳＳＬに、図３に示す如き接地電位Ｖｓｓを有する低電圧のソース選択電圧を印加させると共に、トランジスタＲＳＳＴに接続されているソース選択線ＲＳＳＬに、図３に示す如き電圧Ｖｄｄを有する高電圧のソース選択電圧を印加させるべき読出アクセス信号をロウデコーダ３に供給する。

上記したコントローラ２の制御により、センスアンプ部５が活性状態になると共に、図２に示すトランジスタＤＳＴ及びＲＤＳＴがオン状態となり、読出対象となるメモリセルＭＣＴ及び基準メモリセルＲＭＣＴ各々のソース端子に電圧ＣＤＶが印加される。更に、図２に示すトランジスタＲＳＳＴがオン状態となり、基準メモリセルＲＭＣＴから、データの値を判定する為の閾値となる基準電流Ｉ_rfcが送出される。この際、かかる基準電流Ｉ_rfcが基準ビット線ＲＢＬ及びトランジスタＲＳＳＴを介して基準ビットアクセス線ＲＬＩＮＥに流れ込む。そして、この基準ビットアクセス線ＲＬＩＮＥに流れる電流が基準電流Ｉ_rfとしてセンスアンプ部５に供給される。これにより、基準ビット線ＲＢＬ及び基準ビットアクセス線ＲＬＩＮＥ各々上の電圧は、図３に示す如き接地電位Ｖｓｓよりも高い電圧ＶＴとなる。

次に、コントローラ２は、上述した如くソース選択線ＳＳＬに印加していたソース選択電圧を、図３に示す如き接地電位Ｖｓｓから高電圧の電圧Ｖｄｄに切り替えるべき読出アクセス信号をロウデコーダ３に供給する。よって、図２に示すトランジスタＳＳＴがオン状態となり、メモリセルＭＣＴから、その記憶データの値に対応したセル電流Ｉ_cellが送出される。この際、かかるセル電流Ｉ_cellが、ビット線ＢＬ、トランジスタＳＳＴ及びビットアクセス線ＳＬＩＮＥを介してセンスアンプ部５に供給される。これにより、ビット線ＢＬ及びビットアクセス線ＳＬＩＮＥ各々上の電圧は、メモリセルＭＣＴの記憶データの値に対応した電圧となる。例えば、メモリセルＭＣＴの記憶データの値が論理レベル０である場合には図３の実線に示すように接地電位Ｖｓｓ近傍の低電圧となり、論理レベル１である場合には図３の破線に示す如き高電圧となる。

ここで、センスアンプ部５は、メモリセルＭＣＴから上記ビットアクセス線ＳＬＩＮＥを介して供給されたセル電流Ｉ_cellが、基準ビットアクセス線ＲＬＩＮＥを介して供給された基準電流Ｉ_rfよりも大きい場合には論理レベル「１」、小さい場合には論理レベル「０」の読出データを出力する。

次に、コントローラ２によって実行されるテストモードでのデータ読出動作について、図４を参照しつつ説明する。

尚、テストモードでは、コントローラ２は、反転テストモード活性化信号ＲＤＴＥＮＢを論理レベル０に対応した接地電位Ｖｓｓ、テストモード活性化信号ＲＤＴＥＮを論理レベル１に対応した電圧Ｖｄｄとし、電流制御信号ＳＥＬＢ0〜ＳＥＬＢnをセンスアンプ部５に供給するようにした点を除く他の制御は図３に示すものと同一である。

かかるテストモードにおいて、コントローラ２は、電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nをセンスアンプ部５に供給することにより、基準メモリセルＲＭＣＴから送出された基準電流Ｉ_rfcの電流量を徐々に増加又は低下させる。この際、例えば基準電流Ｉ_rfcの電流値を低下させて行くと、論理レベル「０」及び「１」判定の為の閾値ＶＴが図４に示すように低下して行く。つまり、論理レベル「１」判定に対する閾値のマージンが大となる一方、論理レベル「０」判定に対する閾値のマージンが小さくなる。よって、例えばセンスアンプ部５から論理レベル「０」の読出データが送出されている状態から、基準電流Ｉ_rfcを段階的に低下させて行くと、例えば図４に示す時点ＴＱにて読出データが論理レベル「１」に反転する。従って、かかるテスト動作により、読出対象となったメモリセルＭＣＴには、その読出データが論理レベル「０」から「１」の状態に反転する間に上記の如く低下させた基準電流の低下分に対応した図４に示す如き閾値マージンＳＭが存在することを検知する。ここで、かかる閾値マージンＳＭが所定のマージンよりも小となっている場合には、コントローラ２は、このメモリセルＭＣＴに対する書込電圧又は書込回数を増加させる等の設定変更を行うことにより、半導体メモリの特性劣化を防ぐ。

このように、テストモードでは、センスアンプ部５において基準電流Ｉ_rfcの電流値、つまり論理レベル「０」及び「１」判定の為の閾値を強制的に増加又は低下させることにより、読出対象となったメモリセルＭＣＴから送出されたセル電流Ｉ_cellの閾値に対するマージン量を測定するのである。

図５は、センスアンプ部５の内部構成を示すブロック図である。

図５に示すように、センスアンプ部５は、一対のビットアクセス線ＳＬＩＮＥ及び基準ビットアクセス線ＲＬＩＮＥ毎に、電流電圧変換器５１、５２、比較器５３、及び電流調整回路５４を備えた構成を有する。

第１の電流電圧変換器５１は、コントローラ２から論理レベル１の読出活性化信号ＲＤＥＮが供給されている場合にだけ活性状態となり、ビットアクセス線ＳＬＩＮＥを介して供給されたセル電流Ｉ_cellを、その電流値に対応した電圧に変換し、これをセンス電圧ＳＬＥＶＥＬとして比較器５３に供給する。

第２の電流電圧変換器５２は、上記した論理レベル１の読出活性化信号ＲＤＥＮが供給されている場合にだけ活性状態となり、基準ビットアクセス線ＲＬＩＮＥを介して供給された基準電流Ｉ_rfを、その電流値に対応した電圧に変換し、これを基準電圧ＲＬＥＶＥＬとして比較器５３に供給する。

比較器５３は、上記した論理レベル１の読出活性化信号ＲＤＥＮが供給されている場合にだけ活性状態となり、基準電圧ＲＬＥＶＥＬを閾値として、センス電圧ＳＬＥＶＥＬとの大小比較を行うことにより読出データの値を判定する。この際、比較器５３は、センス電圧ＳＬＥＶＥＬが基準電圧ＲＬＥＶＥＬよりも大きい場合には論理レベル「１」、小さい場合には論理レベル「０」を有する読出データを出力する。

電流調整回路５４は、コントローラ２から論理レベル１のテストモード活性化信号ＲＤＴＥＮ、及び論理レベル０の反転テストモード活性化信号ＲＤＴＥＮＢが供給されている場合、つまりテストモード時にのみ活性状態となり、以下の如き動作を行う。すなわち、電流調整回路５４は、コントローラ２から供給された電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nに応じた電流量の負極性の調整電流Ｉ_ofsを生成し、これを基準ビットアクセス線ＲＬＩＮＥに印加する。これにより、基準ビットアクセス線ＲＬＩＮに流れる基準電流Ｉ_rfは、基準メモリセルＲＭＣＴから送出された基準電流Ｉ_rfcに負極性の調整電流Ｉ_ofsを重畳させた、以下の如き電流に調整される。

Ｉ_rf＝Ｉ_rfc−Ｉ_ofs
図６は、電流調整回路５４の内部構成の一例を示す回路図である。

図６に示す電流調整回路５４は、ｎチャネルＭＯＳ型のトランジスタＮＴ０〜ＮＴ２、ｐチャネルＭＯＳ型のトランジスタＰＴ０〜ＰＴ２及びＰＳ₀〜ＰＳ_nからなる調整電流生成部と、定電流源ＣＣＧ₀〜ＣＣＧ_nからなる定電流生成部と、を含む。

定電流源ＣＣＧ₀〜ＣＣＧ_nの各々には、上記したテストモード活性化信号ＲＤＴＥＮが供給されており、論理レベル「１」のテストモード活性化信号ＲＤＴＥＮが供給されている場合にだけ、夫々が定電流値である定電流Ｉｂｃ０〜Ｉｂｃｎを生成する。

トランジスタＰＴ１のソース端子には電圧Ｖｄｄが印加されており、そのドレイン端子にはトランジスタＰＴ２のソース端子が接続されている。トランジスタＰＴ２のゲート端子には、上記した反転テストモード活性化信号ＲＤＴＥＮＢが供給されており、そのドレイン端子は、トランジスタＮＴ０のドレイン端子と、トランジスタＮＴ０及びＮＴ１各々のゲート端子とに接続されている。トランジスタＮＴ０及びＮＴ１各々のソース端子には接地電位Ｖｓｓが印加されている。すなわち、トランジスタＮＴ０及びＮＴ１によりカレントミラー回路が構築される。トランジスタＮＴ１のドレイン端子にはトランジスタＮＴ２のソース端子が接続されている。トランジスタＮＴ２のゲート端子にはテストモード活性化信号ＲＤＴＥＮが供給されており、そのドレイン端子が基準ビットアクセス線ＲＬＩＮＥに接続されている。トランジスタＰＴ０のソース端子には電圧Ｖｄｄが印加されており、そのドレイン端子及びゲート端子は、上記トランジスタＰＴ１のゲート端子及びラインＬ１に接続されている。すなわち、トランジスタＰＴ０及びＰＴ１によりカレントミラー回路が構築される。ラインＬ１には、トランジスタＰＳ₀〜ＰＳ_n各々のドレイン端子が接続されている。

トランジスタＰＳ₀のソース端子には定電流源ＣＣＧ₀が接続されており、そのゲート端子には電流制御信号ＳＥＬＢ₀が供給されている。また、トランジスタＰＳ₁のソース端子には定電流源ＣＣＧ₁が接続されており、そのゲート端子には電流制御信号ＳＥＬＢ₁が供給されている。また、トランジスタＰＳ₂のソース端子には定電流源ＣＣＧ₂が接続されており、そのゲート端子には電流制御信号ＳＥＬＢ₂が供給されている。このように、各トランジスタＰＳ_(K)（Ｋ＝０〜ｎの整数）のソース端子には定電流源ＣＣＧ_(K)が接続されており、そのゲート端子には電流制御信号ＳＥＬＢ_(K)が供給されているのである。

以下に、図６に示す構成を有する電流調整回路５４の動作について説明する。

先ず、コントローラ２がテストモードを実行すべく、論理レベル１のテストモード活性化信号ＲＤＴＥＮ及び論理レベル０の反転テストモード活性化信号ＲＤＴＥＮＢを電流調整回路５４に供給すると、トランジスタＮＴ２及びＰＴ２がオン状態になると共に、定電流源ＣＣＧ₀〜ＣＣＧ_nが全て活性状態となる。

ここで、コントローラ２が、例えば図７に示す如く、電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nの各々を論理レベル１に対応した電圧Ｖｄｄの状態から、１つずつ順に論理レベル０に対応した接地電位Ｖｓｓの状態に遷移させて行くものとする。この際、トランジスタＰＳ₀〜ＰＳ_nの各々は、そのゲート端子に供給された電流制御信号ＳＥＬＢが論理レベル１の場合にはオフ状態、論理レベル０の場合にオン状態となる。よって、図７に示す如き電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nによれば、トランジスタＰＳ₀〜ＰＳ_nの順に各トランジスタＰＳが１つずつ、オフ状態からオン状態に遷移して行く。

これにより、図７に示す段階Ｔ１では、トランジスタＰＳ₀〜ＰＳ_nの内のＰＳ₀のみがオン状態となるので、このトランジスタＰＳ₀に接続されている定電流源ＣＣＧ₀が生成した定電流Ｉｂｃ０がラインＬ１に流れる。従って、この際、トランジスタＰＴ０及びＰＴ１による第１のカレントミラー回路、ＮＴ０及びＮＴ１による第２のカレントミラー回路の動作によって、図７に示す如き上記定電流Ｉｂｃ０と同一電流値を有する電流が調整電流Ｉ_ofsとして、基準ビットアクセス線ＲＬＩＮＥから引き込まれる。よって、図７に示す段階Ｔ１では、基準メモリセルＲＭＣＴから送出された基準電流Ｉ_rfcに対して、定電流Ｉｂｃ０の分だけその電流を低下させるべき調整が施される。

また、図７に示す段階Ｔ２では、トランジスタＰＳ₀〜ＰＳ_nの内のＰＳ₀及びＰＳ₁のみがオン状態となる。よって、トランジスタＰＳ₀に接続されている定電流源ＣＣＧ₀が生成した定電流Ｉｂｃ０と、トランジスタＰＳ₁に接続されている定電流源ＣＣＧ₁が生成した定電流Ｉｂｃ１との合成電流がラインＬ１に流れる。従って、この際、図７に示す如き電流（Ｉｂｃ０＋Ｉｂｃ１）と同一電流値を有する電流が調整電流Ｉ_ofsとして、基準ビットアクセス線ＲＬＩＮＥから引き込まれる。よって、図７に示す段階Ｔ２では、基準メモリセルＲＭＣＴから送出された基準電流Ｉ_rfcに対して、電流（Ｉｂｃ０＋Ｉｂｃ１）の分だけその電流を低下させるべき調整が施される。

また、図７に示す段階Ｔ３では、トランジスタＰＳ₀〜ＰＳ_nの内のＰＳ₀、ＰＳ₁及びＰＳ₂のみがオン状態となる。よって、トランジスタＰＳ₀に接続されている定電流源ＣＣＧ₀が生成した定電流Ｉｂｃ０と、トランジスタＰＳ₁に接続されている定電流源ＣＣＧ₁が生成した定電流Ｉｂｃ１と、トランジスタＰＳ₂に接続されている定電流源ＣＣＧ₂が生成した定電流Ｉｂｃ２と、の合成電流がラインＬ１に流れる。従って、この際、図７に示す如き電流（Ｉｂｃ０＋Ｉｂｃ１＋Ｉｂｃ２）と同一電流値を有する電流が調整電流Ｉ_ofsとして、基準ビットアクセス線ＲＬＩＮＥから引き込まれる。よって、図７に示す段階Ｔ２では、基準メモリセルＲＭＣＴから送出された基準電流Ｉ_rfcに対して、電流（Ｉｂｃ０＋Ｉｂｃ１）の分だけその電流を低下させるべき調整が施される。

尚、図７に示す実施例では、実際に電流を送出させるべき定電流源の数を変更することにより、調整電流Ｉ_ofsの値を変更するようにしているが、実際に電流を送出させる定電流源の組み合わせ方を変えることによって調整電流Ｉ_ofsの値を変更するようにしても良い。

以上の如く、図６に示す電流調整回路５４では、定電流源ＣＣＧ₀〜ＣＣＧ_nからなる定電流生成部にて定電流Ｉｂｃ０〜Ｉｂｃｎを夫々生成する。そして、トランジスタＮＴ０〜ＮＴ２、ＰＴ０〜ＰＴ２及びＰＳ₀〜ＰＳ_nからなる調整電流生成部にて、上記定電流Ｉｂｃ０〜Ｉｂｃｎに基づき、電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nに応じた電流値を有する調整電流Ｉ_ofsを生成し、これを基準電流Ｉ_rfcに重畳することにより電流調整の施された基準電流Ｉ_rfを得るようにしている。すなわち、電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nに基づき、定電流源ＣＣＧ₀〜ＣＣＧ_nの内から実際に電流を送出させるべき少なくとも１つの定電流源ＣＣＧを選択し、選択した定電流源ＣＣＧの各々から送出される電流の合成電流を調整電流Ｉ_ofsとして生成する。そして、基準メモリセルＲＭＣＴから送出された基準電流Ｉ_rfcに、この調整電流Ｉ_ofsを重畳させることにより基準電流Ｉ_rfcの電流値を調整するのである。

よって、図６に示す構成によれば、実際に電流を送出させる定電流源の数、又は組み合わせ方を変更することによって基準電流Ｉ_rfcの電流値を調整することが可能となるので、素子の抵抗値を変更することにより基準電流の電流値を調整するようにした構成に比して、製造上のバラツキに伴う精度低下が抑えられるようになる。

尚、電流調整回路５４の内部構成としては、図６に示される回路に限定されない。

図８は、電流調整回路５４の他の内部構成を示す回路図である。

図８に示す構成では、電流調整回路５４は、ｎチャネルＭＯＳ型のトランジスタＮＴ０〜ＮＴ２、ｐチャネルＭＯＳ型のトランジスタＰＴ０、ＰＴ１₀〜ＰＴ１_n、ＰＴ２及びＰＴ３₀〜ＰＴ３_nからなる調整電流生成部と、定電流源ＣＣからなる定電流生成部と、を有する。

定電流源ＣＣには、上記したテストモード活性化信号ＲＤＴＥＮが供給されており、論理レベル「１」のテストモード活性化信号ＲＤＴＥＮが供給されている場合にだけ、定電流値である定電流Ｉ_Fを生成する。

トランジスタＰＴ１₀〜ＰＴ１_n各々のソース端子には電圧Ｖｄｄが印加されており、夫々のドレイン端子にはトランジスタＰＴ３₀〜ＰＴ３_n各々のソース端子が接続されている。トランジスタＰＴ３₀のゲート端子には電流制御信号ＳＥＬＢ₀が供給されており、トランジスタＰＴ３₁のゲート端子には電流制御信号ＳＥＬＢ₁が供給されている。また、トランジスタＰＴ３₂のゲート端子には電流制御信号ＳＥＬＢ₂が供給されている。このように、各トランジスタＰＴ３_(K)（Ｋ＝０〜ｎの整数）のゲート端子には電流制御信号ＳＥＬＢ_(K)が供給されている。これらトランジスタＰＴ３₀〜ＰＴ３_n各々のドレイン端子はラインＬ２を介してトランジスタＰＴ２のソース端子に接続されている。トランジスタＰＴ２のゲート端子には、上記した反転テストモード活性化信号ＲＤＴＥＮＢが供給されており、そのドレイン端子は、トランジスタＮＴ０のドレイン端子と、トランジスタＮＴ０及びＮＴ１各々のゲート端子とに接続されている。トランジスタＮＴ０及びＮＴ１各々のソース端子には接地電位Ｖｓｓが印加されている。すなわち、トランジスタＮＴ０及びＮＴ１によりカレントミラー回路が構築される。トランジスタＮＴ１のドレイン端子にはトランジスタＮＴ２のソース端子が接続されている。トランジスタＮＴ２のゲート端子にはテストモード活性化信号ＲＤＴＥＮが供給されており、そのドレイン端子が基準ビットアクセス線ＲＬＩＮＥに接続されている。トランジスタＰＴ０のソース端子には電圧Ｖｄｄが印加されており、そのドレイン端子及びゲート端子は、上記トランジスタＰＴ１₀〜ＰＴ１_n各々のゲート端子及び定電流源ＣＣに接続されている。上記したトランジスタＰＴ０、及びトランジスタＰＴ１₀〜ＰＴ１_nにより、多出力型のカレントミラー回路が構築されている。

以下に、図８に示す構成を有する電流調整回路５４の動作について説明する。

先ず、コントローラ２がテストモードを実行すべく、論理レベル１のテストモード活性化信号ＲＤＴＥＮ、及び論理レベル０の反転テストモード活性化信号ＲＤＴＥＮＢを電流調整回路５４に供給すると、トランジスタＮＴ２及びＰＴ２がオン状態になると共に、定電流源ＣＣが活性状態になる。これにより、トランジスタＰＴ０のドレイン端子から定電流Ｉ_Fが送出される。

ここで、コントローラ２が、例えば図７に示すように、電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nの各々を論理レベル１に対応した電圧Ｖｄｄの状態から、１つずつ順に論理レベル０に対応した接地電位Ｖｓｓの状態に遷移させて行くものとする。この際、トランジスタＰＴ３₀〜ＰＴ３_nの各々は、そのゲート端子に供給された電流制御信号ＳＥＬＢが論理レベル１の場合にはオフ状態、論理レベル０の場合にオン状態となる。よって、図７に示す如き電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nによれば、トランジスタＰＴ３₀〜ＰＴ３_nの順に各トランジスタＰＴ３が１つずつ、オフ状態からオン状態に遷移して行く。

これにより、図７に示す段階Ｔ１では、トランジスタＰＴ３₀〜ＰＴ３_nの内のＰＴ３₀のみがオン状態となる。よって、トランジスタＰＴ０及びＰＴ１₀からなるカレントミラー回路が有効となり、このトランジスタＰＴ１₀は、トランジスタＰＴ０から送出された定電流Ｉ_Fと同一電流値を有する電流をトランジスタＰＴ３₀及びラインＬ２を介してトランジスタＰＴ２に送出する。この際、トランジスタＮＴ０及びＮＴ１によるカレントミラー回路の動作によって、上記定電流Ｉ_Fと同一電流値を有する電流が調整電流Ｉ_ofsとして、基準ビットアクセス線ＲＬＩＮＥから引き込まれる。従って、図７に示す段階Ｔ１では、基準メモリセルＲＭＣＴから送出された基準電流Ｉ_rfcに対して、定電流Ｉ_Fの分だけその電流を低下させるべき調整が施される。

また、図７に示す段階Ｔ２では、トランジスタＰＴ３₀〜ＰＴ３_nの内のＰＴ３₀及びＰＴ３₁のみがオン状態となる。よって、トランジスタＰＴ０、ＰＴ１₀及びＰＴ１₁からなるカレントミラー回路が有効となり、トランジスタＰＴ１₀及びＰＴ１₁の各々は、トランジスタＰＴ０から送出された定電流Ｉ_Fと同一電流値を有する電流を夫々トランジスタＰＴ３₀及びＰＴ３₁を介してラインＬ２に送出する。これにより、トランジスタＰＴ３₀から送出された定電流Ｉ_Fと、トランジスタＰＴ３₁から送出された定電流Ｉ_Fとの合成電流、つまり電流（２・Ｉ_F）がラインＬ２を介してトランジスタＰＴ２に送出される。この際、トランジスタＮＴ０及びＮＴ１によるカレントミラー回路の動作によって、上記電流（２・Ｉ_F）と同一電流値を有する電流が調整電流Ｉ_ofsとして、基準ビットアクセス線ＲＬＩＮＥから引き込まれる。従って、図７に示す段階Ｔ２では、基準メモリセルＲＭＣＴから送出された基準電流Ｉ_rfcに対して、電流（２・Ｉ_F）の分だけその電流を低下させるべき調整が施される。

また、図７に示す段階Ｔ３では、トランジスタＰＴ３₀〜ＰＴ３_nの内のＰＴ３₀〜ＰＴ３₂のみがオン状態となる。よって、トランジスタＰＴ０、ＰＴ１₀〜ＰＴ１₂からなるカレントミラー回路が有効となり、トランジスタＰＴ１₀〜ＰＴ１₂の各々は、トランジスタＰＴ０から送出された定電流Ｉ_Fと同一電流値を有する電流を夫々トランジスタＰＴ３₀〜ＰＴ３₂を介してラインＬ２に送出する。これにより、トランジスタＰＴ３₀から送出された定電流Ｉ_Fと、トランジスタＰＴ３₁から送出された定電流Ｉ_Fと、トランジスタＰＴ３₂から送出された定電流Ｉ_Fとの合成電流、つまり電流（３・Ｉ_F）がラインＬ２を介してトランジスタＰＴ２に送出される。この際、トランジスタＮＴ０及びＮＴ１によるカレントミラー回路の動作によって、上記電流（３・Ｉ_F）と同一電流値を有する電流が調整電流Ｉ_ofsとして、基準ビットアクセス線ＲＬＩＮＥから引き込まれる。従って、図７に示す段階Ｔ３では、基準メモリセルＲＭＣＴから送出された基準電流Ｉ_rfcに対して、電流（３・Ｉ_F）の分だけその電流を低下させるべき調整が施される。

以上の如く、図８に示す内部構成の電流調整回路５４では、単一の定電流源ＣＣからなる定電流生成部にて定電流Ｉ_Fを生成する。そして、トランジスタＮＴ０〜ＮＴ２、ＰＴ０、ＰＴ１₀〜ＰＴ１_n、ＰＴ２及びＰＴ３₀〜ＰＴ３_nからなる調整電流生成部にて、上記定電流Ｉ_Fに基づき、電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nに応じた電流値を有する調整電流Ｉ_ofsを生成し、これを基準電流Ｉ_rfcに重畳することにより電流調整の施された基準電流Ｉ_rfを得るようにしている。この際、図８に示す内部構成を有する電流調整回路５４では、先ず、多出力型のカレントミラー回路（ＰＴ０、ＰＴ１₁〜ＰＴ１_n）によって、単一の定電流源ＣＣで生成された定電流Ｉ_Fから複数の定電流Ｉ_Fを複製する。そして、複製された定電流Ｉ_F各々の内から電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nにて示される少なくとも１の電流を選択して合成した合成電流を調整電流Ｉ_ofsとして生成し、この調整電流Ｉ_ofsを基準電流Ｉ_rfcに重畳させることによりその電流値を調整するのである。

よって、図８に示す内部構成によれば、図６に示す如き内部構成を採用した場合と同様に、素子の抵抗値を変更することにより基準電流の電流値を調整するようにした構成に比して、製造上のバラツキに伴う精度低下が抑えられるようになる。

尚、上記実施例では、コントローラ２は、電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nによって、調整電流Ｉ_ofsの電流量を段階的に増加させるようにしているが、段階的に低下、或いは増加及び低下を交互に繰り返すように調整電流Ｉ_ofsの電流量を遷移させるようにしても良い。要するに、コントローラ２は、電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nを用いることにより、調整電流Ｉ_ofsの電流量を時間経過に伴い増加又は低下させるように遷移させれば良いのである。

また、上記実施例では、電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nに応じて調整電流Ｉ_ofsの電流量を段階的に遷移させるにあたり、各段階で遷移させる電流量を、図７に示す如く１定電流源で生成された電流分（Ｉ_bc、Ｉ_F）としているが、２つ以上の定電流源で生成された合成電流分であっても良い。また、各段階で遷移させる調整電流Ｉ_ofsの電流量は一定である必要はなく、各段階毎に異ならせるようにしても良い。

また、各段階で遷移させる電流量の遷移パターンが互いに異なる２系統分の調整シーケンスを用意しておき、第１の調整シーケンスに対応した電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nと、第２の調整シーケンスに対応した電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nとを切り替えてトランジスタＰＳ₀〜ＰＳ_n（ＰＴ３₀〜ＰＴ３_n）に供給するようにしても良い。

図９は、かかる点に鑑みて為された電流調整回路５４の内部構成の他の一例を示す回路図である。尚、図９に示す構成は、図８に示す構成に、セレクタＳ₀〜Ｓ_n、インバータＩＶ０及びＩＶ１を追加したものであり、他の構成は図８に示すものと同一である。

図９において、セレクタＳ₀〜Ｓ_nの各々は、互いに出力端子が接続されているトランスミッションゲートＴＧＶ及びＴＧＲからなる、いわゆる２to１セレクタである。セレクタＳ₀〜Ｓ_n各々の第１の入力端子にはコントローラ２から供給された電流制御信号ＶＢ₀〜ＶＢ_nが供給されており、セレクタＳ₀〜Ｓ_n各々の第２の入力端子にはコントローラ２から供給された電流制御信号ＲＢ₀〜ＲＢ_nが供給されている。インバータＩＶ０は、コントローラ２から供給された調整シーケンス切換信号ＶＦＹの論理レベルを反転させた信号を、セレクタＳ₀〜Ｓ_n各々のトランスミッションゲートＴＧＶのｐチャネル側ゲート端子及びＴＧＲのｎチャネル側ゲート端子に夫々供給する。インバータＩＶ１は、上記した調整シーケンス切換信号ＶＦＹと同一論理レベルの信号を、セレクタＳ₀〜Ｓ_n各々のトランスミッションゲートＴＧＶのｎチャネル側ゲート端子及びＴＧＲのｐチャネル側ゲート端子に夫々供給する。

かかる構成により、セレクタＳ₀〜Ｓ_nは、論理レベル１の調整シーケンス切換信号ＶＦＹが供給された場合には、電流制御信号ＶＢ₀〜ＶＢ_n及び電流制御信号ＲＢ₀〜ＲＢ_nの内からＶＢ₀〜ＶＢ_nを選択し、これらＶＢ₀〜ＶＢ_nを夫々電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nとしてトランジスタＰＳ₀〜ＰＳ_n（ＰＴ３₀〜ＰＴ３_n）に供給する。一方、論理レベル０の調整シーケンス切換信号ＶＦＹが供給された場合には、セレクタＳ₀〜Ｓ_nは、電流制御信号ＶＢ₀〜ＶＢ_n及び電流制御信号ＲＢ₀〜ＲＢ_nの内からＶＢ₀〜ＶＢ_nを選択し、これらＶＢ₀〜ＶＢ_nを夫々電流制御信号ＳＥＬＢ₀〜ＳＥＬＢ_nとしてトランジスタＰＳ₀〜ＰＳ_n（ＰＴ３₀〜ＰＴ３_n）に供給する。

ここで、上記した電流制御信号ＶＢ₀〜ＶＢ_nに、例えば上記した如き読出データ判定用の閾値マージンを測定する為の第１調整シーケンスを割り当て、電流制御信号ＲＢ₀〜ＲＢ_nに、例えばデータ書込済みか否かの判定用の閾値マージンを測定する為の第２調整シーケンスを割り当てる。つまり、コントローラ２は、読出データ判定用の閾値マージンを測定する為の第１調整シーケンスに従った電流制御信号ＶＢ₀〜ＶＢ_nと、データ書込判定用の閾値マージンを測定する為の第２調整シーケンスに従った電流制御信号ＲＢ₀〜ＲＢ_nと、を図９に示す電流調整回路５４に供給する。そして、コントローラ２は、調整シーケンス切換信号ＶＦＹにより、上記第１調整シーケンスに従った基準電流の調整、及び第２調整シーケンスに従った基準電流の調整動作の内の一方を選択的に実施させる。

よって、図９に示す内部構成を採用することにより、読出データ判定用の閾値マージンを測定する為の電流調整と、データ書込判定用の閾値マージンを測定する為の電流調整と、を単一の電流調整回路５４で実施することができるので、回路規模を小規模化することが可能となる。

１メモリセルアレイ
２コントローラ
５センスアンプ
５４電流調整回路

Claims

メモリセルと、データの値を判定する為の閾値となる基準電流を送出する基準メモリセルと、前記基準電流を調整する電流調整回路と、を含む半導体メモリであって、
前記電流調整回路は、
定電流を生成する定電流生成部と、
電流制御信号に応じて時間経過につれて段階的に電流値が増加又は低下する調整電流を前記定電流に基づいて生成し、前記調整電流を前記基準電流に重畳する調整電流生成部と、を有することを特徴とする半導体メモリ。
前記定電流生成部は、夫々が前記定電流を生成する複数の定電流源からなり、
前記調整電流生成部は、前記複数の定電流源各々の内から前記電流制御信号にて示される少なくとも１の定電流源を選択し当該選択で生成された前記定電流を合成した合成電流を前記調整電流として生成することを特徴とする請求項１記載の半導体メモリ。
前記定電流生成部は、単一の定電流源からなり、
前記調整電流生成部は、前記定電流源にて生成された前記定電流と同一電流値を有する複数の電流片を生成する多出力型のカレントミラー回路を含み、前記複数の電流片の内から前記電流制御信号にて示される少なくとも１の電流片を選択して合成した合成電流を前記調整電流として生成することを特徴とする請求項１記載の半導体メモリ。
前記電流制御信号は互いに異なる選択内容を示す第１及び第２の電流制御信号からなり、切換信号に応じて前記第１及び第２の電流制御信号の内の一方を選択し、これを前記調整電流生成部に供給するセレクタを更に有することを特徴とする請求項３記載の半導体メモリ。
前記メモリセルから送出されたセル電流を電圧に変換してセンス電圧を得る第１電流電圧変換器と、
前記電流調整回路によって調整の施された前記基準電流を電圧に変換して基準電圧を得る第２電流電圧変換器と、
前記センス電圧と前記基準電圧との大小比較結果に基づいて前記データの値を判定する比較器と、を更に有することを特徴とする請求項１〜４のいずれか１に記載の半導体メモリ。