JP3827534B2 - 半導体記憶装置の基準電圧発生回路及びメモリ読出回路 - Google Patents
半導体記憶装置の基準電圧発生回路及びメモリ読出回路 Download PDFInfo
- Publication number
- JP3827534B2 JP3827534B2 JP2001057499A JP2001057499A JP3827534B2 JP 3827534 B2 JP3827534 B2 JP 3827534B2 JP 2001057499 A JP2001057499 A JP 2001057499A JP 2001057499 A JP2001057499 A JP 2001057499A JP 3827534 B2 JP3827534 B2 JP 3827534B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- sense
- read
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電気的書き換え可能な不揮発性メモリなどの半導体記憶装置に関し、半導体記憶装置に用いられ、基準セルからの基準電圧を利用して複数のメモリセルの情報を同時に読み出す複数のセンスアンプ回路用の基準電圧発生回路および、これを含むメモリ読出回路に関する。
【０００２】
【従来の技術】
従来、電気的書き換え可能な不揮発性メモリとして例えばＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュＥＥＰＲＯＭ（以下フラッシュメモリという）などで知られる半導体記憶装置がある。この半導体記憶装置は、メモリセルトランジスタ（以下メモリセルという）の情報を読み出すメモリ読出回路として、センスアンプ回路（センス増幅器）およびその関連回路を有している。
【０００３】
以下、フラッシュメモリとして、コントロールゲート電極とフローティングゲート電極の２層多結晶シリコンを使用したスタックゲート電極を備えるメモリセルを例にセンスアンプ回路およびその関連回路の構成について説明する。
【０００４】
スタックゲート電極構造のメモリセルにおける情報の記憶原理として、フローティングゲート電極に電子が存在する状態と、電子が存在しない状態にすることで実現する場合がある。
【０００５】
ここでは、フローティングゲート電極に電子が存在する状態を作りだす動作を書き込み動作と称し、電子が存在しない状態を消去動作と称する。また、ここでは、書き込み動作と消去動作に関しての詳細な説明は省略する。
【０００６】
書き込み動作によってつくられたフローティングゲート電極に電子が存在する状態のメモリセル（以下プログラムセルと称す）は、消去動作によってつくられるフローティングゲート電極に電子が存在しないメモリセル（以下イレースセルと称す）と比較して、コントロールゲート電極にある電圧を加え、ソース・ドレイン電極にあるバイアス電圧を加えた状態（この状態をメモリセルのデータ読み出し条件と称す）で流れる電流量は少ない。これは、コントロールゲート電極のある電圧が、フローティングゲート電極に電子が存在するかまたは電子が存在しないかで、メモリセルのチャネル領域に印加される電解強度が変化し、チャネル領域に流れる電流量が変化するためである。もちろん、フローティングゲート電極に存在する電子の数（電子が多い／電子が少ない）で、コントロールゲート電極にある電圧を加えた時の電解強度が変化し、それに応じて電流量も変化する。ここで説明するフローティングゲート電極に電子が存在するかまたは、電子が存在しないというのは相対的なものとする。
【０００７】
上述した原理で、メモリセルのソース・ドレイン電極に流れる電流量が少ないか多いかで「０」データと「１」データとしてメモリセル内にデータを記憶したとしている。
【０００８】
センスアンプ回路はこのメモリセルのデータ読み出し条件で流れる電流量が少ないか多いかを判別し、「０」データと「１」データを判別して出力する。電流量が少ないか多いかの判別例として、ある基準電流を準備し、その基準電流に対して電流が多いか少ないかを判別してデータを出力する方法もある。このような場合、基準電流をつくるため、メモリセルと同様な構成のトランジスタ（以下リファレンスセルと称す）を用いる場合もある。この場合、メモリセル読み出しの温度特性や電圧特性などの影響も模倣される。
【０００９】
また、そのリファレンスセルの電流能力もプログラムセルとイレースセルの流す電流量の中間値の場合もあり、フローティングゲート電極内の電子数もプログラムセルとイレースセルのフローティングゲート電極内の電子数の間の電子数で調整される場合もある。
【００１０】
図１０は従来のフラッシュメモリにおけるセンスアンプ回路の回路図である。図１０において、センスアンプ回路１００は、選択回路を含むメモリセル部１０１と、選択回路の選択トランジスタ１０１ａを通じてメモリセル１０１ｂのドレイン電極側に接続されるフィードバック型の電流検知回路１０２と、基準電流発生回路として、選択回路を含む読み出しメモリセル１０１ｂと同様の構成のリファレンスセル部１０３と、選択回路の選択トランジスタ１０３ａを通じてリファレンスセル１０３ｂ（基準セル）のドレイン電極側に接続される、メモリセル１０１ｂ側と同様な構成のフィードバック型の電流検知回路１０４と、メモリセル１０１ｂ側から出力される電圧とリファレンスセル１０３ｂ側から出力される電圧を比較するコンパレータ回路１０５とを備えている。
【００１１】
この電流検知回路１０２，１０４としては、コンパレータ回路１０５に出力する電圧を得るため、電流―電圧変換を行う負荷が用いられており、その例として、図１１のトランジスタ負荷１０２ａ，１０４ａや図１２の抵抗負荷１０２ｂ，１０４ｂなどがある。
【００１２】
また、高速にメモリセル１０１ｂの読み出し動作を行うため、メモリセル１０１ｂとリファレンスセル１０３ｂの各ドレイン電極を読み出し条件のバイアス電圧にする充電回路１０６，１０７を備える場合もある。
【００１３】
以下、従来例による読み出し動作について図１０を用いて説明する。図１０に示すように、読み出し動作時に印加されるゲート電圧（以下、読み出しゲート電圧と称す）が、選択された読み出しメモリセル１０１ｂのコントロールゲート電極に印加され、同時に、図１１の負荷回路１０２ａ、図１２の負荷回路１０２ｂなどの図１０の充電回路１０６により、読み出し動作時に印加されるドレイン電圧（以下読み出しドレイン電圧と称す）が、選択トランジスタ１０１ａにより選択された読み出しメモリセル１０１ｂのドレイン電極に印加される。
【００１４】
充電回路１０６，１０７はメモリセル１０１ｂやリファレンスセル１０３ｂのドレイン電極が、読み出しドレイン電圧になるまで動作し、読み出しドレイン電圧到達後はその動作を止める。選択された読み出しメモリセル１０１ｂのソース電極はトランジスタなどを介して接地され、選択された読み出しメモリセル１０１ｂのドレイン電極−ソース電極間で電流が流れる（以下この電流を読み出し電流と称す）。
【００１５】
この読み出し電流は、電流検知回路１０２の負荷により電圧に変換され、コンパレータ回路１０５への一方の入力電圧となる。この電圧を以下読み出し電圧と称す。
【００１６】
この動作は、リファレンスセル１０３ｂでも同様に行われ、リファレンスセル１０３ｂのドレイン電極−ソース電極間で基準電流が流れ、電流検知回路１０４の負荷により電圧に変換され、コンパレータ回路１０５の他方の入力電圧となる。なお、リファレンスセル１０３ｂの基準電流から作られる電圧を、以下、基準電圧と称する。
【００１７】
今、フローティングゲート電極に電子がある選択メモリセル１０１ｂ、つまりプログラムセルを読み出す場合、読み出し電流は基準電流より小さい。この読み出し電流は、フィードバック型の電流検知回路１０２の負荷により電圧変換され、その読み出し電圧はリファレンスセル１０３ｂより生成される基準電圧より高い。これら読み出し電圧と基準電圧の電圧差はフィードバック型の電流検知回路１０２，１０４の各負荷をそれぞれ通ることで、フィードバック型の電流検知回路１０２，１０４の各負荷がない場合と比較して、より大きな電圧差として増幅される。
【００１８】
この電圧差をコンパレータ回路１０５で比較して判定し、その判定結果をメモリ情報読取結果として、「Ｌ」レベルの電位または「Ｈ」レベルの電位で出力する。
【００１９】
フローティングゲート電極に電子がない選択メモリセル１０１ｂ、つまりイレースセルの場合には、読み出し電圧は基準電圧より低い。この時のコンパレータ回路１０５による判定出力は、フローティングゲート電極に電子がある選択メモリセル１０１ｂを読み出す場合の出力と反転された電位で出力される。
【００２０】
理想的には、図１０のセンスアンプ回路はメモリセル１０１ｂの１セル（１ビット）読み出し毎に必要であるが、高機能化のため、多セル（多ビット）読み出しが必要な場合がある。この場合、チップ面積削減の目的で、図１３のように、リファレンスセル１０３ｂと基準電流用の電流検知回路１０４の負荷を別の読み出しセル（各ビット）で共通とし、基準電流用の電流検知回路１０４の出力である基準電圧を各ビットのコンパレータ回路１０５に共通入力とするセンスアンプ回路も存在する。
【００２１】
【発明が解決しようとする課題】
コンパレータ回路１０５の一具体例として、図１４のような差動増幅器を考える。読み出し電圧と基準電圧が、図１４の差動増幅器のトランジスタＡ，Ｂのゲート電極にそれぞれ入力される。この状態で、差動増幅器を動作させると、読み出し電圧と、基準電圧がゲート電極に入力されているトランジスタＡ、Ｂにそれぞれのゲート電圧に見合った電流が、トランジスタＡ、Ｂの各ドレイン電極−ソース電極間にそれぞれ流れる。
【００２２】
このドレイン電極とソース電極間に流れる電流は、一般的に知られるゲート電極と、ソース電極・ドレイン電極・チャネル間にあるゲート酸化膜がコンデンサとして働くカップリング効果で、入力されているゲート電圧にも影響を与える。
【００２３】
この影響は、基準電圧が読み出し電圧に対して、一つの差動増幅器にのみ入力されるのであれば、このカップリング効果の影響は微小であり、読み出し動作に対して影響は少ない。
【００２４】
ところが、前述したように、基準電圧を幾つかの差動増幅器に共通入力した場合、基準電圧のカップリングによる影響は共通入力した数に比例して増加する。この結果、読み出し電圧のカップリングによる影響と基準電圧のカップリングによる影響の差が大きくなり、読み出し動作に影響を与える場合もある。
【００２５】
差動増幅器を間欠動作させない場合、このカップリングによる影響はいずれなくなり、仮にカップリング影響中は誤った読み出し動作を行ってもいずれ正しい読み出し動作に戻る。
【００２６】
しかし、カップリング影響中は誤った読み出しを行った場合、メモリセルの読み出し速度という観点からは、カップリングの影響がない場合と比較すると遅い。また、動作電流低減のため、ある一定期間のみ差動増幅器を動作させ、その期間内に選択したメモリセルの読み出し動作を行い、差動増幅器から出力したデータをラッチ回路などに接続・保持した後、差動増幅器の動作を止めて読み出しデータをメモリセル読み出し回路外部に出力する場合、「ある一定期間」内に正しい読み出し動作を行う必要がある。
【００２７】
カップリングの影響が大きい場合、この「ある一定期間」が長くなり、その結果、読み出し速度の高速化が困難なものとなる。読み出し時間に影響がないようにする、つまり、読み出し動作に影響を与えないようにするには、このカップリングによる影響以上の電位差が基準電圧と読み出し電圧にあれば良い。しかしながら、近年の微細化によるメモリセル電流の減少などにより、読み出し電流と基準電流の差を多くすることが困難になってきている。
【００２８】
メモリセル自体のソース・ドレイン電極の電圧差を大きくして、メモリセルに流れる電流量を多くすることも考えられるが、実際は、一度書き込み動作によりつくり出したフローティングゲート電極に電子が存在する状態を読み出し動作により破壊しないようにするため、読み出しドレイン電圧をあまり高くすることができない。
【００２９】
これらの結果、読み出し電圧と基準電圧差も少なくなり、カップリングによる影響が生じない電圧差を確保することが困難になってきている。
【００３０】
コンパレータ回路１０５の他の一例として、特開平１１−３０６７８２号公報に示されるようなセンスアンプを使用した場合でも、同様にカップリングによる影響は無視できない。
【００３１】
上述したような問題を解決するため、チップ面積を増加させず、複数のセンスアンプ用の基準電流／基準電圧生成を行い、複数のセンスアンプを同時動作させる方法として、特開２０００−３０４７５号公報「半導体メモリ装置」が提案されており、これを図１５のブロック図に示している。
【００３２】
特開２０００−３０４７５号公報「半導体メモリ装置」によると、上述しているリファレンスセルを含む付随回路に相当する基準セルブロックと、電流ミラー回路とから構成されている。少なくとも一つの基準セルブロックから、基準セルブロックと同様の特性を持つ電流源を電流ミラー回路から生成し、複数あるセンスアンプ回路にそれぞれ基準電流として供給している（図１６参照）。
【００３３】
このような構成によると、上述したようなカップリングによる影響は回避できる。ところが、一つの基準セルブロックから多くの基準電流を生成する場合、例えば、１６個の基準電流を生成する場合、図１６のノードＡに接続されるゲート容量が１６個存在するとすると、このゲート容量があまりに多いと、基準電流の電流特性が、一つの基準セルブロックから生成された場合の基準電流の電流特性と時間的にずれてくるという問題が潜在的に存在する。
【００３４】
つまり、このノードＡに接続されるゲート容量が多くなると、ノードＡが最終的な所望の電位まで充電される時間が必要であり、ノードＡが最終的な所望の電位まで充電されていない期間というのは、コピーされた基準電流が、最終的な所望の基準電流源と異なるということである。時間的に基準電流の電流特性が、一つの基準セルブロックから生成された場合の基準電流とずれてくると、メモリセル情報を高速に読み出すことを妨げる要因になる。
【００３５】
また、この特開２０００−３０４７５公報の基準電圧発生回路自体には、増幅効果がなく、メモリセルの電流が少なくなった場合、センスアンプの感度が悪くなり、メモリセル情報を高速に読み出すことが困難になる場合もある。
【００３６】
本発明は、上記事情に鑑みて為されたもので、一つのリファレンスセルより複数のセンスアンプ動作をさせる際に、時間的にずれの少ない複数の基準電圧を生成して、カップリングの影響を少なくし、複数のコンパレータ回路を同時動作させることができる半導体記憶装置の基準電圧発生回路及びメモリ読出回路を提供することを目的とする。
【００３７】
【課題を解決する為の手段】
本発明の半導体記憶装置の基準電圧発生回路は、ソースおよびドレイン電極を持つ少なくとも一つの基準セルと、基準セルに接続され少なくともＮチャンネルトランジスタとＰチャンネルトランジスタを持つと共に複数の入出力端を持つ複数の第１プリセンス回路と、第１プリセンス回路の出力が入力され少なくとも負荷回路とＮチャンネルトランジスタを持つと共に複数の入出力端を持つ複数の第２プリセンス回路とを備えたものであり、そのことにより上記目的が達成される。
【００３８】
また、好ましくは、本発明の半導体記憶装置の基準電圧発生回路における第１プリセンス回路は、基準セルからの電圧に基づいて第１複製電圧を生成し、第２プリセンス回路は第１複製電圧に基づいて第２複製電圧を生成する。
【００３９】
また、本発明の半導体記憶装置のメモリ読出回路は、センス増幅手段の両入力端の一方に基準電圧を供給すると共に、その他方に選択メモリセルからの電圧を供給することによりメモリ情報を読み出す半導体記憶装置のメモリ読出回路において、本発明の上記基準電圧発生回路と、読み出しメモリセル側に接続され少なくともＮチャンネルトランジスタとＰチャンネルトランジスタを持つと共に入出力端を持つ第３プリセンス回路と、第３プリセンス回路の出力が入力され少なくとも負荷回路とＮチャンネルトランジスタを持つと共に入出力端を持つ第４プリセンス回路と、基準電圧発生回路の第２プリセンス回路および第４プリセンス回路からの両出力をセンス増幅手段の両入力とするものであり、そのことにより上記目的が達成される。
【００４０】
さらに、好ましくは、本発明の半導体記憶装置のメモリ読出回路における基準電圧発生回路は、第２プリセンス回路の負荷回路をＰチャンネルトランジスタで構成し、Ｐチャンネルトランジスタのゲート電極とドレイン電極が、第４プリセンス回路の負荷回路のＰチャンネルトランジスタのゲート電極に接続されて、第４プリセンス回路の負荷特性を第２プリセンス回路の負荷特性とする。
【００４１】
さらに、好ましくは、本発明の半導体記憶装置のメモリ読出回路における基準電圧発生回路は、第４プリセンス回路の出力と第２プリセンス回路の出力をトランジスタを介してある期間短絡し、第４プリセンス回路の出力と第２プリセンス回路の出力を短絡解除後、同レベルからそれぞれの電位へ遷移出力する。
【００４２】
さらに、好ましくは、本発明の半導体記憶装置のメモリ読出回路において、読み出しメモリセルと基準セルの電流−電圧変換を行うトランジスタ、抵抗またはその両方の負荷回路を、トランジスタ選択回路を介してメモリセルと基準セルの両ドレイン電極に直接接続する。
【００４３】
上記構成により、本発明の作用を説明する。本発明によれば、少なくとも一つのリファレンスセルより、時間的にずれの少ない複数の基準電圧を生成して、カップリングの影響を少なくし、複数のセンス増幅手段（以下、例えばコンパレータ回路という）を同時動作させることが可能となる。また、本発明は、基準電圧生成時に、コンパレータ回路に入力する電圧差を広げる増幅効果も合わせて持っている。以下、さらに詳細に説明する。
【００４４】
基準電圧発生回路として、読み出しメモリセルと同様な構造の基準セルのトランジスタを介したドレイン電極と、このドレイン電極に接続された、読み出しメモリセルと同じ負荷回路によって出力されたリファレンス出力線を複数の図１のノード２に接続し、第１プリセンス回路を介して電流・電圧特性が同じ複数の図１のノード４の電圧出力を得る。
【００４５】
複数の図１のノード４を第２プリセンス回路を介して更に複数の図１のノード６にそれぞれ接続する。この結果、電流・電圧特性が同じ複数の図１のノード６の電圧出力が得られ、それぞれを複数のコンパレータ回路の入力に接続する。つまり、ビット線出力線とリファレンス出力線とコンパレータ回路の間に、図３および図４の第１および第２プリセンス回路を挟み込むことで、ビット線出力線電圧とリファレンス線出力電圧とをある電圧に変換し、同時に、リファレンス線出力線を元にしたある変換電圧を複数作成する。その結果、一つのリファレンスセルからコンパレータ回路に入力される複数の基準電圧を生成することが可能となり、従来のようにコンパレータ回路に入力される基準電圧を共通入力することなく、複数のコンパレータ回路の同時動作を実現している。
【００４６】
また、このコンパレータ回路に入力されるビット出力線電圧から図３および図４の第３プリセンス回路および第４プリセンス回路を経てコンパレータ回路の入力端に入力される電圧（以下この電圧をコンパレータ入力ビット線電圧と称す）と、リファレンス出力線電圧から図３および図４の第１プリセンス回路および第２プリセンス回路を経てコンパレータ回路に入力される電圧（以下この電圧をコンパレータ入力リファレンス線電圧と称す）の電圧差は、ビット線出力電圧とリファレンス線出力電圧の電圧差よりも大きく取ることが可能となる。
【００４７】
その原理は、ビット線出力電圧とリファレンス線出力電圧の電圧上限が存在するが、この電圧上限は、上述しているが、一度書き込み動作によりつくり出したフローティングゲート電極に電子が存在する状態を、読み出し動作により、破壊しないようにするため、読み出しドレイン電圧をあまり高くすることができないために存在する。しかし、コンパレータ入力ビット線電圧と、コンパレータ入力リファレンス線電圧は、このような制限が存在しない。したがって、図３の第１プリセンス回路（または第３プリセンス回路）と図４の第２プリセンス回路（または第４プリセンス回路）との組み合わせで、コンパレータ回路に入力される電圧差を大きく取ることが可能となる。
【００４８】
【発明の実施の形態】
以下、本発明の実施形態の半導体記憶装置のメモリ読出回路について図面を参照しながら説明する。
【００４９】
図１は、本発明の一実施形態の半導体記憶装置におけるメモリ読出回路の要部構成を示すブロック図である。
【００５０】
図１において、半導体記憶装置のメモリ読出回路１１は、基準電圧を供給する基準電圧発生回路１２と、読み出しメモリセル１３側に接続される入力端子および出力端子を持つ第３プリセンス回路としてのプリセンス回路Ａと、このプリセンス回路Ａからの出力が入力される入力端子および出力端子を持つ第４プリセンス回路としてのプリセンス回路Ｂと、これらのプリセンス回路Ａ，Ｂからの両出力を両入力としてメモリ情報の読み出し判定を行うセンス増幅手段としてのコンパレータ回路１４とを有している。
【００５１】
基準電圧発生回路１２は、ソースおよびドレイン電極を持つ一つの基準セルのリファレンスセル２１と、リファレンスセル２１に接続される入力端子および出力端子を持つ複数の第１プリセンス回路としてのプリセンス回路Ａと、このプリセンス回路Ａからの出力が入力される入力端子および出力端子を持つ複数の第２プリセンス回路としてのプリセンス回路Ｂとを有している。
【００５２】
リファレンスセル２１は、そのソース電極やコントロールゲート電極の電圧なども読み出しメモリセル１３側と等価になるような構成とし、リファレンスセル２１のドレイン電極には、読み出しメモリセル１３のドレイン電極に接続される選択トランジスタと等価の能力になるようなトランジスタを経由して出力ノード２（以下リファレンス出力線と称す）が接続されている。このリファレンス出力線は、リファレンスセル２１側の負荷回路、充電回路および複数のプリセンス回路Ａに接続されている。なお、リファレンスセル２１の電流能力は、読み出しメモリセル１３と同様の読み出しバイアス条件でプログラムセルとイレースセルの流す電流の間の大きさの電流能力とする。
【００５３】
読み出しメモリセル１３は、そのソース電極がトランジスタなどを介して接地されており、そのコントロールゲート電極には、ワード線などで一般的に知られるアドレス信号をデコードした信号が入力され、そのドレイン電極には、アドレス信号をデコードした信号により選択される選択トランジスタなどを経由して出力ノード１（以下ビット出力線と称す）が接続されている。ビット出力線は、読み出しメモリセル１３の負荷回路、充電回路およびプリセンス回路Ａに接続されている。なお、ここでは、メモリアレイから読み出すべきメモリセルの選択方法の説明およびその詳細回路は省略する。
【００５４】
読み出しメモリセル１３側のプリセンス回路Ａは、読み出しメモリセル１３側のプリセンス回路Ｂに一対一で接続されている。
【００５５】
リファレンスセル２１側において複数あるうちの一つのプリセンス回路Ａは、リファレンスセル２１側の複数のプリセンス回路Ｂに接続されている。
【００５６】
コンパレータ回路１４は、読み出しメモリセル１３側のプリセンス回路Ｂと、リファレンスセル２１側のプリセンス回路Ｂの各出力が入力されて、その出力が読み出しメモリセル１３の読み出しメモリ情報となる。リファレンスセル２１側のプリセンス回路Ｂの出力は複数あるので、他の読み出しメモリセル１３側のプリセンス回路Ｂの出力とそれぞれ対応するコンパレータ回路１４に入力され、それぞれ読み出しメモリセル１３の読み出しメモリ情報を出力するようになっている。なお、充電回路、コンパレータ回路１４にはＡＴＤ回路（アドレス遷移検知回路）などで知られる回路から生成された信号を元にした信号を入力し、その動作期間などの制御を行ってもよい。
【００５７】
ここで、図１の要部信号電圧のタイミングについて図２を用いて説明する。図２に示すように、メモリセル１３のデータ読み出しは、充電期間と、ビット線ドライブ期間と、コンパレータ回路動作期間との３つの期間から構成されている。
【００５８】
まず、充電期間では、図１の出力ノード１，２は充電回路により、読み出しメモリセル１３とリファレンスセル２１の両ドレイン電極が読み出しドレイン電圧になるまで充電される。
【００５９】
次に、ビット線ドライブ期間について説明する。図１の出力ノード１，２に対する充電回路による充電期間の動作が終了すると、ビット線ドライブ期間になり、読み出しメモリセル１３側とリファレンスセル２１側のそれぞれの図１の負荷回路特性と、読み出しメモリセル１３とリファレンスセル２１の電流特性により、出力ノード１，２の信号電圧は、図２のビット線ドライブ期間の出力ノード１，２で示される電圧波形となる。
【００６０】
図２の場合は、リファレンスセル２１の電流特性と負荷回路の電流特性が同じ場合、充電期間完了後も変化しない例を示している。そのような負荷回路の電流特性の場合、プログラムセルの場合には、出力ノード１の電圧が出力ノード２の電圧よりも「Ｈ」レベル側に変化していき、イレースセルの場合には、出力ノード１の電圧がノード２の電圧よりも「Ｌ」レベル側に変化していく。出力ノード１、出力ノード２共に、負荷回路との安定電圧になるまで、メモリアレイに存在する負荷容量や抵抗により緩やかに変化する。
【００６１】
以下、ビット出力線、リファレンス出力線とプリセンス回路Ａ，Ｂの具体的構成について説明する。
【００６２】
図３は図１のプリセンス回路Ａの回路図、図４は図１のプリセンス回路Ｂの回路図である。
【００６３】
本発明のメモリ読出回路（センスアンプ回路およびその関連回路）は、読み出しメモリセル１３の選択トランジスタを介したドレイン電極と、このドレイン電極に接続された負荷回路によって電圧出力されたビット出力線を、図３で示されるプリセンス回路Ａの出力ノード１に接続し、図３のノード３を図４のプリセンス回路Ｂのノード３に接続し、図４のノード５をコンパレータ回路１４の入力に接続する。
【００６４】
ノード１（ビット出力線）は、読み出しメモリセル１３側のプリセンス回路Ａに入力されると上述したが、このビット出力線は読み出しメモリセル１３側のプリセンス回路Ａ内に存在するトランジスタＡ１のゲート電極に入力される。一方、ノード２（リファレンス出力線）は、リファレンスセル２１側の複数のプリセンス回路Ａに共通入力すると上述したが、このリファレンス出力線はリファレンスセル２１側のプリセンス回路Ａ内に存在するトランジスタＡ１のゲート電極に入力し、それぞれ接続されるリファレンスセル２１側のプリセンス回路Ａのノード４の特性に影響がでない程度に共通入力する。
【００６５】
ここで、特性に影響がでない程度というのは、これ以降記述するコンパレータ動作の読み出し動作が遅くなるような動作をしないという意味である。同じ回路に同じゲート電極電圧が入力されるので、リファレンスセル２１側の複数のプリセンス回路Ａの出力（ノード４）は時間的な電圧変化がすべて同じ特性の出力となる。
【００６６】
次に、ノード３の電圧は、読み出しメモリセル１３側のプリセンス回路Ｂ内に存在するトランジスタＢ１のゲート電極に入力され、その出力であるノード５は、コンパレータ回路１４に入力される。同様に、複数のノード４は複数のリファレンスセル２１側のプリセンス回路Ｂ内に存在するトランジスタＢ１のゲート電極に共通入力され、複数のプリセンス回路Ｂの電圧出力（ノード６への出力電圧）を得る。
【００６７】
この複数のリファレンスセル２１側のプリセンス回路Ｂの共通入力も、リファレンス１２側のプリセンス回路Ａの場合と同様に、リファレンスセル２１側のプリセンス回路Ｂの出力ノード（ノード６）の特性に影響がでない程度に共通入力する。
【００６８】
この結果、プリセンス回路Ｂの出力（ノード６）は、時間的な電圧変化特性がすべて同じノードとなり、それぞれ読み出しメモリセルが異なるコンパレータ回路１４に入力される。このコンパレータ回路１４に入力されるリファレンスセル２１側のプリセンス回路Ｂの出力も、カップリングなどの影響が無視できるほど小さい。つまり、コンパレータ回路１４の動作に影響が出ない程度の場合、複数のコンパレータ回路１４に対して共通入力してもよい。
【００６９】
次に、図２に示されるコンパレータ動作期間について説明する。コンパレータ動作期間においてコンパレータ回路１４が動作し、コンパレータ回路１４はノード６への出力電圧を基準電圧として、ノード５への出力電圧が基準電圧よりも電圧が高いか、低いかを検知する。最終的に、コンパレータ回路１４の出力として、メモリセル１３の読み出しメモリ情報が得られる。なお、図２に示されるコンパレータ動作期間は、動作期間を決めてコンパレータ回路１４を動作させているが、常時、動作させてもよいし、また、ビット線ドライブ期間の初めから動作させてもよい。
【００７０】
次に、プリセンス回路Ａ，Ｂ、コンパレータ回路１４の更なる具体例について説明する。
【００７１】
図５にプリセンス回路Ｂの負荷例と、コンパレータ回路１４のリファレンスセル２１側と読み出しメモリセル１３側とのプリセンス回路の接続方法、コンパレータ回路１４の一例を示している。なお、コンパレータ回路１４の具体例としては、特開平１１−３０６７８２号公報で示される回路を変形した回路で示している。
【００７２】
また、図５はリファレンスセル２１側のプリセンス回路Ｂに対して、コンパレータ回路１４を２ビット分、即ち、読み出しメモリセル１３が２個分接続した例を示している。図５の回路には、図１で示した複数のリファレンスセル２１側のプリセンス回路への詳細な接続は省略する。ノード１にビット出力線を接続し、ノード２にリファレンス出力線を接続する。図５のビット出力線には、異なる読み出しメモリセルの異なるビット出力線を（１）、（２）と区別して示している。
【００７３】
ビット出力線、リファレンス出力線共に、上述したように、読み出しドレイン電圧をあまり高くすることができないため、上限の電圧が決まっている。例えば、その電圧を１Ｖとする。図５において、回路の電源電圧を３Ｖとすると、トランジスタの特性によっては、トランジスタ１のようなトランジスタを準備し、図５のプリセンス回路Ａ内にあるトランジスタ２のソース電圧を下げる。これは、ビット出力線とリファレンス出力線の上限電圧が決まっている中で、トランジスタ２（Ｐチャンネル（Ｐｃｈ）トランジスタ）を五極管領域で動作させるためである。図５のプリセンス回路Ａ内にあるトランジスタ３（Ｎチャンネル（Ｎｃｈ）トランジスタ）もトランジスタ２（Ｐｃｈトランジスタ）が五極管領域で動作するような能力にする。
【００７４】
図６に図５のプリセンス回路Ａの部分の電圧・電流特性カーブ例を示す。図５のプリセンス回路Ａの出力電圧は、図６のそれぞれのトランジスタ２とトランジスタ３の電圧・電流特性カーブの交点の電圧となる。また、トランジスタ２が五極管領域で動作すれば、例えば、電源電圧自体が２Ｖなどになる場合なども含めて、トランジスタ１は省略することが可能である。
【００７５】
また、図５の回路では、リファレンスセル２１側のプリセンス回路Ｂの負荷回路例として、Ｐｃｈトランジスタを利用している。このＰｃｈトランジスタからなる負荷回路は、リファレンスセル２１側のプリセンス回路Ｂの負荷回路特性を、読み出しメモリセル１３側の負荷回路とするため、図５のノード３のような接続を行う。このような接続を行うことで、コンパレータ入力ビット線電圧と、コンパレータ入力リファレンス線電圧との電圧差が、図５の電源電圧がチップ外部の都合で、ある程度変化した場合でも、負荷回路の動作点が追随する。
【００７６】
しかし、図５のノード３のような接続は、図５のプリセンス回路のノード４とノード５の容量バランスが異なり、プリセンス回路の安定動作を妨げる。そこで、図５のトランジスタ４を追加することで、コンパレータ回路に入力される電圧の初期値が、リファレンスセル２１側と読み出しセル１３側で同じになり、コンパレータ回路１４の動作の高速動作が可能となる。
【００７７】
この図５のトランジスタ４が動作することを、ここでは、コンパレータ回路１４への入力電圧のイコライズ動作と称す。コンパレータ回路１４への入力電圧のイコライズ動作の動作タイミングは、図２にあるイコライズ動作タイミングの項にあるタイミングとする。また、このイコライズ動作タイミングは、図２の充電タイミングと同じタイミングにしてもよい。
【００７８】
図６に示されるプリセンス回路Ａの部分の電圧・電流特性は、図５のプリセンス回路Ｂにより図７に示されるプリセンス回路Ｂの部分の電圧・電流特性を得て、コンパレータ入力電圧を得る。
【００７９】
図７には、図５のトランジスタ５、トランジスタ６、トランジスタ７の電圧・電流特性カーブ例を示している。コンパレータ入力電圧は、リファレンス１２側はトランジスタ５とトランジスタ７の電圧・電流特性の交点、メモリセル１３側はトランジスタ６とトランジスタ７の電圧・電流特性の交点の電圧となる。
【００８０】
図７に示される電圧・電流特性にあるように、図５のプリセンス回路Ｂの負荷回路特性により、コンパレータ入力電圧特性が決定される。図５のプリセンス回路ＢのＮｃｈトランジスタ７は面積縮小・動作電流低減のため、図５のプリセンス回路ＡのＮｃｈトランジスタ３と、特に同じサイズ・同じ能力のトランジスタでなくてもよいし、プリセンス回路ＢのＰｃｈトランジスタ５もプリセンス回路ＡのＰｃｈトランジスタ２と、特に同じサイズ・同じ能力のトランジスタでなくてもよい。
【００８１】
以上のように、本実施形態によれば、一つのリファレンスメモリセル２１と、このリファレンスメモリセル２１に接続される入力端子および出力端子を持つ複数のプリセンス回路Ａと、このプリセンス回路Ａの出力が入力される複数の入力端子および出力端子を持つプリセンス回路Ｂと、読み出しメモリセル１３側に接続される入出力端を持つプリセンス回路Ａと、このプリセンス回路Ａの出力が入力される入出力端を持つプリセンス回路Ｂと、リファレンスメモリセル２１側のプリセンス回路Ｂとメモリセル１３側のプリセンス回路Ｂからの両出力をコンパレータ回路の両入力としている。このため、少数のリファレンスセル２１から複数のコンパレータ回路１４を動作させるために、複数の基準電圧を生成可能なことより、チップ全体として面積削減が可能である。また、少数のリファレンスセル２１しかチップ全体として必要としないため、このリファレンスセル２１を所望の状態にする工程も多数のリファレンスセル２１を備えるチップより短い。また、本発明のプリセンス回路Ａ，Ｂを備えることにより、従来型の電流検知回路が不要となり、メモリセル１３の選択トランジスタを通じたドレイン電極に直接負荷回路を接続することが可能になる。本発明の回路構成によりコンパレータ回路１４に入力される電圧差が大きくなり、その結果、コンパレータ回路１４の高速動作が可能、つまり、チップ全体のメモリセル１３の読み出しアクセスタイムが高速化する。
【００８２】
なお、上述したプリセンス回路Ｂの負荷回路構成は、図８のように、別途、リファレンスセルなどのメモリセルを使用したバイアス回路発生回路を構成して、負荷回路を構成してもよいし、図５の回路の電源電圧が、定電圧回路などにより、電源電圧が振れない場合や、コンパレータ回路１４にとって、十分な入力電圧差が確保できるのであれば、図９のように同じ能力のＰｃｈトランジスタを負荷としてもよいし、抵抗とＮｃｈトランジスタで構成していてもよい。
【００８３】
図５のノード４（コンパレータ入力ビット線）とノード５（コンパレータ入力リファレンス線）は、図５に示されるコンパレータ回路１４に接続され、その動作タイミング例としては、図２に示されるコンパレータ回路の動作タイミングで動作してもよい。図５のノード４とノード５の電圧の振る舞いを図２のコンパレータ入力電圧項に示している。
【００８４】
これらコンパレータ回路１４は、特に、図５で示される回路でなくてもよく、一般的に知られる差動増幅器でもよい。また、ビット出力線を得るためのメモリセルを含めた回路の部分も、従来例で示されるフィードバック型の電流検知回路を備えてもよい。
【００８５】
本発明を上記実施形態に関連して説明したが、この説明は限定する意味で述べるものではない。この説明を参照することで、上記実施形態の数々の変形例と共に、本発明の他の実施形態が存在することは明らかである。本発明はそれら数々の変形形態やその変形例も包括しているものである。
【００８６】
なお、基準電圧発生回路１２としては、メモリセル１３側のプリセンス回路Ｂの出力と、リファレンスメモリセル２１側のプリセンス回路Ｂの出力とをトランジスタを介してある期間短絡し、メモリセル１３側のプリセンス回路Ｂの出力と、リファレンスメモリセル２１側のプリセンス回路Ｂの出力とを短絡解除後に同レベルからそれぞれの電位に遷移出力させることができる。
【００８７】
【発明の効果】
以上のように、本発明によれば、少なくとも一つのリファレンスセルより、時間的にずれの少ない複数の基準電圧を生成できて、カップリングの影響を少なくでき、複数のセンス増幅手段を同時動作させることができる。また、本発明は、基準電圧生成時に、センス増幅手段に入力する電圧差を広げる増幅効果も合わせて持っている。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置におけるメモリ読出回路の要部構成を示すブロック図である。
【図２】図１のメモリ読出回路の読み出し動作タイミングとノード電圧を示す図である。
【図３】図１のプリセンス回路Ａを示す回路図である。
【図４】図１のプリセンス回路Ｂを示す回路図である。
【図５】本発明のビット出力線、リファレンス出力線とプリセンス回路とコンパレーター回路などの詳細な具体例を示す回路図である。
【図６】本発明のプリセンス回路Ａの電圧・電流特性を示す図である。
【図７】本発明のプリセンス回路Ｂの電圧・電流特性を示す図である。
【図８】本発明のプリセンス回路Ｂの別の実施例を示す回路図である。
【図９】本発明のプリセンス回路Ｂの更に別の実施例を示す回路図である。
【図１０】従来のフラッシュメモリにおけるセンスアンプ回路およびその関連回路の回路図である。
【図１１】図１０のセンスアンプ回路に使用する負荷回路の一例を示す回路図である。
【図１２】図１０のセンスアンプ回路に使用する負荷回路の他の一例を示す回路図である。
【図１３】図１０のセンスアンプ回路における複数のコンパレータ回路の接続例を示す回路図である。
【図１４】図１０のセンスアンプ回路のコンパレータ回路例を示す回路図である。
【図１５】従来の他の基準電圧発生回路とセンスアンプ回路例を示すブロック図である。
【図１６】図１５の基準電圧発生回路とセンスアンプ回路の一接続例を示すブロック図である。
【符号の説明】
１〜７ トランジスタ
１１ メモリ読出回路
１２ 基準電圧発生回路
１３ 読み出しメモリセル
１４ コンパレータ回路
２１ リファレンスセル
Ａ，Ｂ プリセンス回路
【発明の属する技術分野】
本発明は、電気的書き換え可能な不揮発性メモリなどの半導体記憶装置に関し、半導体記憶装置に用いられ、基準セルからの基準電圧を利用して複数のメモリセルの情報を同時に読み出す複数のセンスアンプ回路用の基準電圧発生回路および、これを含むメモリ読出回路に関する。
【０００２】
【従来の技術】
従来、電気的書き換え可能な不揮発性メモリとして例えばＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュＥＥＰＲＯＭ（以下フラッシュメモリという）などで知られる半導体記憶装置がある。この半導体記憶装置は、メモリセルトランジスタ（以下メモリセルという）の情報を読み出すメモリ読出回路として、センスアンプ回路（センス増幅器）およびその関連回路を有している。
【０００３】
以下、フラッシュメモリとして、コントロールゲート電極とフローティングゲート電極の２層多結晶シリコンを使用したスタックゲート電極を備えるメモリセルを例にセンスアンプ回路およびその関連回路の構成について説明する。
【０００４】
スタックゲート電極構造のメモリセルにおける情報の記憶原理として、フローティングゲート電極に電子が存在する状態と、電子が存在しない状態にすることで実現する場合がある。
【０００５】
ここでは、フローティングゲート電極に電子が存在する状態を作りだす動作を書き込み動作と称し、電子が存在しない状態を消去動作と称する。また、ここでは、書き込み動作と消去動作に関しての詳細な説明は省略する。
【０００６】
書き込み動作によってつくられたフローティングゲート電極に電子が存在する状態のメモリセル（以下プログラムセルと称す）は、消去動作によってつくられるフローティングゲート電極に電子が存在しないメモリセル（以下イレースセルと称す）と比較して、コントロールゲート電極にある電圧を加え、ソース・ドレイン電極にあるバイアス電圧を加えた状態（この状態をメモリセルのデータ読み出し条件と称す）で流れる電流量は少ない。これは、コントロールゲート電極のある電圧が、フローティングゲート電極に電子が存在するかまたは電子が存在しないかで、メモリセルのチャネル領域に印加される電解強度が変化し、チャネル領域に流れる電流量が変化するためである。もちろん、フローティングゲート電極に存在する電子の数（電子が多い／電子が少ない）で、コントロールゲート電極にある電圧を加えた時の電解強度が変化し、それに応じて電流量も変化する。ここで説明するフローティングゲート電極に電子が存在するかまたは、電子が存在しないというのは相対的なものとする。
【０００７】
上述した原理で、メモリセルのソース・ドレイン電極に流れる電流量が少ないか多いかで「０」データと「１」データとしてメモリセル内にデータを記憶したとしている。
【０００８】
センスアンプ回路はこのメモリセルのデータ読み出し条件で流れる電流量が少ないか多いかを判別し、「０」データと「１」データを判別して出力する。電流量が少ないか多いかの判別例として、ある基準電流を準備し、その基準電流に対して電流が多いか少ないかを判別してデータを出力する方法もある。このような場合、基準電流をつくるため、メモリセルと同様な構成のトランジスタ（以下リファレンスセルと称す）を用いる場合もある。この場合、メモリセル読み出しの温度特性や電圧特性などの影響も模倣される。
【０００９】
また、そのリファレンスセルの電流能力もプログラムセルとイレースセルの流す電流量の中間値の場合もあり、フローティングゲート電極内の電子数もプログラムセルとイレースセルのフローティングゲート電極内の電子数の間の電子数で調整される場合もある。
【００１０】
図１０は従来のフラッシュメモリにおけるセンスアンプ回路の回路図である。図１０において、センスアンプ回路１００は、選択回路を含むメモリセル部１０１と、選択回路の選択トランジスタ１０１ａを通じてメモリセル１０１ｂのドレイン電極側に接続されるフィードバック型の電流検知回路１０２と、基準電流発生回路として、選択回路を含む読み出しメモリセル１０１ｂと同様の構成のリファレンスセル部１０３と、選択回路の選択トランジスタ１０３ａを通じてリファレンスセル１０３ｂ（基準セル）のドレイン電極側に接続される、メモリセル１０１ｂ側と同様な構成のフィードバック型の電流検知回路１０４と、メモリセル１０１ｂ側から出力される電圧とリファレンスセル１０３ｂ側から出力される電圧を比較するコンパレータ回路１０５とを備えている。
【００１１】
この電流検知回路１０２，１０４としては、コンパレータ回路１０５に出力する電圧を得るため、電流―電圧変換を行う負荷が用いられており、その例として、図１１のトランジスタ負荷１０２ａ，１０４ａや図１２の抵抗負荷１０２ｂ，１０４ｂなどがある。
【００１２】
また、高速にメモリセル１０１ｂの読み出し動作を行うため、メモリセル１０１ｂとリファレンスセル１０３ｂの各ドレイン電極を読み出し条件のバイアス電圧にする充電回路１０６，１０７を備える場合もある。
【００１３】
以下、従来例による読み出し動作について図１０を用いて説明する。図１０に示すように、読み出し動作時に印加されるゲート電圧（以下、読み出しゲート電圧と称す）が、選択された読み出しメモリセル１０１ｂのコントロールゲート電極に印加され、同時に、図１１の負荷回路１０２ａ、図１２の負荷回路１０２ｂなどの図１０の充電回路１０６により、読み出し動作時に印加されるドレイン電圧（以下読み出しドレイン電圧と称す）が、選択トランジスタ１０１ａにより選択された読み出しメモリセル１０１ｂのドレイン電極に印加される。
【００１４】
充電回路１０６，１０７はメモリセル１０１ｂやリファレンスセル１０３ｂのドレイン電極が、読み出しドレイン電圧になるまで動作し、読み出しドレイン電圧到達後はその動作を止める。選択された読み出しメモリセル１０１ｂのソース電極はトランジスタなどを介して接地され、選択された読み出しメモリセル１０１ｂのドレイン電極−ソース電極間で電流が流れる（以下この電流を読み出し電流と称す）。
【００１５】
この読み出し電流は、電流検知回路１０２の負荷により電圧に変換され、コンパレータ回路１０５への一方の入力電圧となる。この電圧を以下読み出し電圧と称す。
【００１６】
この動作は、リファレンスセル１０３ｂでも同様に行われ、リファレンスセル１０３ｂのドレイン電極−ソース電極間で基準電流が流れ、電流検知回路１０４の負荷により電圧に変換され、コンパレータ回路１０５の他方の入力電圧となる。なお、リファレンスセル１０３ｂの基準電流から作られる電圧を、以下、基準電圧と称する。
【００１７】
今、フローティングゲート電極に電子がある選択メモリセル１０１ｂ、つまりプログラムセルを読み出す場合、読み出し電流は基準電流より小さい。この読み出し電流は、フィードバック型の電流検知回路１０２の負荷により電圧変換され、その読み出し電圧はリファレンスセル１０３ｂより生成される基準電圧より高い。これら読み出し電圧と基準電圧の電圧差はフィードバック型の電流検知回路１０２，１０４の各負荷をそれぞれ通ることで、フィードバック型の電流検知回路１０２，１０４の各負荷がない場合と比較して、より大きな電圧差として増幅される。
【００１８】
この電圧差をコンパレータ回路１０５で比較して判定し、その判定結果をメモリ情報読取結果として、「Ｌ」レベルの電位または「Ｈ」レベルの電位で出力する。
【００１９】
フローティングゲート電極に電子がない選択メモリセル１０１ｂ、つまりイレースセルの場合には、読み出し電圧は基準電圧より低い。この時のコンパレータ回路１０５による判定出力は、フローティングゲート電極に電子がある選択メモリセル１０１ｂを読み出す場合の出力と反転された電位で出力される。
【００２０】
理想的には、図１０のセンスアンプ回路はメモリセル１０１ｂの１セル（１ビット）読み出し毎に必要であるが、高機能化のため、多セル（多ビット）読み出しが必要な場合がある。この場合、チップ面積削減の目的で、図１３のように、リファレンスセル１０３ｂと基準電流用の電流検知回路１０４の負荷を別の読み出しセル（各ビット）で共通とし、基準電流用の電流検知回路１０４の出力である基準電圧を各ビットのコンパレータ回路１０５に共通入力とするセンスアンプ回路も存在する。
【００２１】
【発明が解決しようとする課題】
コンパレータ回路１０５の一具体例として、図１４のような差動増幅器を考える。読み出し電圧と基準電圧が、図１４の差動増幅器のトランジスタＡ，Ｂのゲート電極にそれぞれ入力される。この状態で、差動増幅器を動作させると、読み出し電圧と、基準電圧がゲート電極に入力されているトランジスタＡ、Ｂにそれぞれのゲート電圧に見合った電流が、トランジスタＡ、Ｂの各ドレイン電極−ソース電極間にそれぞれ流れる。
【００２２】
このドレイン電極とソース電極間に流れる電流は、一般的に知られるゲート電極と、ソース電極・ドレイン電極・チャネル間にあるゲート酸化膜がコンデンサとして働くカップリング効果で、入力されているゲート電圧にも影響を与える。
【００２３】
この影響は、基準電圧が読み出し電圧に対して、一つの差動増幅器にのみ入力されるのであれば、このカップリング効果の影響は微小であり、読み出し動作に対して影響は少ない。
【００２４】
ところが、前述したように、基準電圧を幾つかの差動増幅器に共通入力した場合、基準電圧のカップリングによる影響は共通入力した数に比例して増加する。この結果、読み出し電圧のカップリングによる影響と基準電圧のカップリングによる影響の差が大きくなり、読み出し動作に影響を与える場合もある。
【００２５】
差動増幅器を間欠動作させない場合、このカップリングによる影響はいずれなくなり、仮にカップリング影響中は誤った読み出し動作を行ってもいずれ正しい読み出し動作に戻る。
【００２６】
しかし、カップリング影響中は誤った読み出しを行った場合、メモリセルの読み出し速度という観点からは、カップリングの影響がない場合と比較すると遅い。また、動作電流低減のため、ある一定期間のみ差動増幅器を動作させ、その期間内に選択したメモリセルの読み出し動作を行い、差動増幅器から出力したデータをラッチ回路などに接続・保持した後、差動増幅器の動作を止めて読み出しデータをメモリセル読み出し回路外部に出力する場合、「ある一定期間」内に正しい読み出し動作を行う必要がある。
【００２７】
カップリングの影響が大きい場合、この「ある一定期間」が長くなり、その結果、読み出し速度の高速化が困難なものとなる。読み出し時間に影響がないようにする、つまり、読み出し動作に影響を与えないようにするには、このカップリングによる影響以上の電位差が基準電圧と読み出し電圧にあれば良い。しかしながら、近年の微細化によるメモリセル電流の減少などにより、読み出し電流と基準電流の差を多くすることが困難になってきている。
【００２８】
メモリセル自体のソース・ドレイン電極の電圧差を大きくして、メモリセルに流れる電流量を多くすることも考えられるが、実際は、一度書き込み動作によりつくり出したフローティングゲート電極に電子が存在する状態を読み出し動作により破壊しないようにするため、読み出しドレイン電圧をあまり高くすることができない。
【００２９】
これらの結果、読み出し電圧と基準電圧差も少なくなり、カップリングによる影響が生じない電圧差を確保することが困難になってきている。
【００３０】
コンパレータ回路１０５の他の一例として、特開平１１−３０６７８２号公報に示されるようなセンスアンプを使用した場合でも、同様にカップリングによる影響は無視できない。
【００３１】
上述したような問題を解決するため、チップ面積を増加させず、複数のセンスアンプ用の基準電流／基準電圧生成を行い、複数のセンスアンプを同時動作させる方法として、特開２０００−３０４７５号公報「半導体メモリ装置」が提案されており、これを図１５のブロック図に示している。
【００３２】
特開２０００−３０４７５号公報「半導体メモリ装置」によると、上述しているリファレンスセルを含む付随回路に相当する基準セルブロックと、電流ミラー回路とから構成されている。少なくとも一つの基準セルブロックから、基準セルブロックと同様の特性を持つ電流源を電流ミラー回路から生成し、複数あるセンスアンプ回路にそれぞれ基準電流として供給している（図１６参照）。
【００３３】
このような構成によると、上述したようなカップリングによる影響は回避できる。ところが、一つの基準セルブロックから多くの基準電流を生成する場合、例えば、１６個の基準電流を生成する場合、図１６のノードＡに接続されるゲート容量が１６個存在するとすると、このゲート容量があまりに多いと、基準電流の電流特性が、一つの基準セルブロックから生成された場合の基準電流の電流特性と時間的にずれてくるという問題が潜在的に存在する。
【００３４】
つまり、このノードＡに接続されるゲート容量が多くなると、ノードＡが最終的な所望の電位まで充電される時間が必要であり、ノードＡが最終的な所望の電位まで充電されていない期間というのは、コピーされた基準電流が、最終的な所望の基準電流源と異なるということである。時間的に基準電流の電流特性が、一つの基準セルブロックから生成された場合の基準電流とずれてくると、メモリセル情報を高速に読み出すことを妨げる要因になる。
【００３５】
また、この特開２０００−３０４７５公報の基準電圧発生回路自体には、増幅効果がなく、メモリセルの電流が少なくなった場合、センスアンプの感度が悪くなり、メモリセル情報を高速に読み出すことが困難になる場合もある。
【００３６】
本発明は、上記事情に鑑みて為されたもので、一つのリファレンスセルより複数のセンスアンプ動作をさせる際に、時間的にずれの少ない複数の基準電圧を生成して、カップリングの影響を少なくし、複数のコンパレータ回路を同時動作させることができる半導体記憶装置の基準電圧発生回路及びメモリ読出回路を提供することを目的とする。
【００３７】
【課題を解決する為の手段】
本発明の半導体記憶装置の基準電圧発生回路は、ソースおよびドレイン電極を持つ少なくとも一つの基準セルと、基準セルに接続され少なくともＮチャンネルトランジスタとＰチャンネルトランジスタを持つと共に複数の入出力端を持つ複数の第１プリセンス回路と、第１プリセンス回路の出力が入力され少なくとも負荷回路とＮチャンネルトランジスタを持つと共に複数の入出力端を持つ複数の第２プリセンス回路とを備えたものであり、そのことにより上記目的が達成される。
【００３８】
また、好ましくは、本発明の半導体記憶装置の基準電圧発生回路における第１プリセンス回路は、基準セルからの電圧に基づいて第１複製電圧を生成し、第２プリセンス回路は第１複製電圧に基づいて第２複製電圧を生成する。
【００３９】
また、本発明の半導体記憶装置のメモリ読出回路は、センス増幅手段の両入力端の一方に基準電圧を供給すると共に、その他方に選択メモリセルからの電圧を供給することによりメモリ情報を読み出す半導体記憶装置のメモリ読出回路において、本発明の上記基準電圧発生回路と、読み出しメモリセル側に接続され少なくともＮチャンネルトランジスタとＰチャンネルトランジスタを持つと共に入出力端を持つ第３プリセンス回路と、第３プリセンス回路の出力が入力され少なくとも負荷回路とＮチャンネルトランジスタを持つと共に入出力端を持つ第４プリセンス回路と、基準電圧発生回路の第２プリセンス回路および第４プリセンス回路からの両出力をセンス増幅手段の両入力とするものであり、そのことにより上記目的が達成される。
【００４０】
さらに、好ましくは、本発明の半導体記憶装置のメモリ読出回路における基準電圧発生回路は、第２プリセンス回路の負荷回路をＰチャンネルトランジスタで構成し、Ｐチャンネルトランジスタのゲート電極とドレイン電極が、第４プリセンス回路の負荷回路のＰチャンネルトランジスタのゲート電極に接続されて、第４プリセンス回路の負荷特性を第２プリセンス回路の負荷特性とする。
【００４１】
さらに、好ましくは、本発明の半導体記憶装置のメモリ読出回路における基準電圧発生回路は、第４プリセンス回路の出力と第２プリセンス回路の出力をトランジスタを介してある期間短絡し、第４プリセンス回路の出力と第２プリセンス回路の出力を短絡解除後、同レベルからそれぞれの電位へ遷移出力する。
【００４２】
さらに、好ましくは、本発明の半導体記憶装置のメモリ読出回路において、読み出しメモリセルと基準セルの電流−電圧変換を行うトランジスタ、抵抗またはその両方の負荷回路を、トランジスタ選択回路を介してメモリセルと基準セルの両ドレイン電極に直接接続する。
【００４３】
上記構成により、本発明の作用を説明する。本発明によれば、少なくとも一つのリファレンスセルより、時間的にずれの少ない複数の基準電圧を生成して、カップリングの影響を少なくし、複数のセンス増幅手段（以下、例えばコンパレータ回路という）を同時動作させることが可能となる。また、本発明は、基準電圧生成時に、コンパレータ回路に入力する電圧差を広げる増幅効果も合わせて持っている。以下、さらに詳細に説明する。
【００４４】
基準電圧発生回路として、読み出しメモリセルと同様な構造の基準セルのトランジスタを介したドレイン電極と、このドレイン電極に接続された、読み出しメモリセルと同じ負荷回路によって出力されたリファレンス出力線を複数の図１のノード２に接続し、第１プリセンス回路を介して電流・電圧特性が同じ複数の図１のノード４の電圧出力を得る。
【００４５】
複数の図１のノード４を第２プリセンス回路を介して更に複数の図１のノード６にそれぞれ接続する。この結果、電流・電圧特性が同じ複数の図１のノード６の電圧出力が得られ、それぞれを複数のコンパレータ回路の入力に接続する。つまり、ビット線出力線とリファレンス出力線とコンパレータ回路の間に、図３および図４の第１および第２プリセンス回路を挟み込むことで、ビット線出力線電圧とリファレンス線出力電圧とをある電圧に変換し、同時に、リファレンス線出力線を元にしたある変換電圧を複数作成する。その結果、一つのリファレンスセルからコンパレータ回路に入力される複数の基準電圧を生成することが可能となり、従来のようにコンパレータ回路に入力される基準電圧を共通入力することなく、複数のコンパレータ回路の同時動作を実現している。
【００４６】
また、このコンパレータ回路に入力されるビット出力線電圧から図３および図４の第３プリセンス回路および第４プリセンス回路を経てコンパレータ回路の入力端に入力される電圧（以下この電圧をコンパレータ入力ビット線電圧と称す）と、リファレンス出力線電圧から図３および図４の第１プリセンス回路および第２プリセンス回路を経てコンパレータ回路に入力される電圧（以下この電圧をコンパレータ入力リファレンス線電圧と称す）の電圧差は、ビット線出力電圧とリファレンス線出力電圧の電圧差よりも大きく取ることが可能となる。
【００４７】
その原理は、ビット線出力電圧とリファレンス線出力電圧の電圧上限が存在するが、この電圧上限は、上述しているが、一度書き込み動作によりつくり出したフローティングゲート電極に電子が存在する状態を、読み出し動作により、破壊しないようにするため、読み出しドレイン電圧をあまり高くすることができないために存在する。しかし、コンパレータ入力ビット線電圧と、コンパレータ入力リファレンス線電圧は、このような制限が存在しない。したがって、図３の第１プリセンス回路（または第３プリセンス回路）と図４の第２プリセンス回路（または第４プリセンス回路）との組み合わせで、コンパレータ回路に入力される電圧差を大きく取ることが可能となる。
【００４８】
【発明の実施の形態】
以下、本発明の実施形態の半導体記憶装置のメモリ読出回路について図面を参照しながら説明する。
【００４９】
図１は、本発明の一実施形態の半導体記憶装置におけるメモリ読出回路の要部構成を示すブロック図である。
【００５０】
図１において、半導体記憶装置のメモリ読出回路１１は、基準電圧を供給する基準電圧発生回路１２と、読み出しメモリセル１３側に接続される入力端子および出力端子を持つ第３プリセンス回路としてのプリセンス回路Ａと、このプリセンス回路Ａからの出力が入力される入力端子および出力端子を持つ第４プリセンス回路としてのプリセンス回路Ｂと、これらのプリセンス回路Ａ，Ｂからの両出力を両入力としてメモリ情報の読み出し判定を行うセンス増幅手段としてのコンパレータ回路１４とを有している。
【００５１】
基準電圧発生回路１２は、ソースおよびドレイン電極を持つ一つの基準セルのリファレンスセル２１と、リファレンスセル２１に接続される入力端子および出力端子を持つ複数の第１プリセンス回路としてのプリセンス回路Ａと、このプリセンス回路Ａからの出力が入力される入力端子および出力端子を持つ複数の第２プリセンス回路としてのプリセンス回路Ｂとを有している。
【００５２】
リファレンスセル２１は、そのソース電極やコントロールゲート電極の電圧なども読み出しメモリセル１３側と等価になるような構成とし、リファレンスセル２１のドレイン電極には、読み出しメモリセル１３のドレイン電極に接続される選択トランジスタと等価の能力になるようなトランジスタを経由して出力ノード２（以下リファレンス出力線と称す）が接続されている。このリファレンス出力線は、リファレンスセル２１側の負荷回路、充電回路および複数のプリセンス回路Ａに接続されている。なお、リファレンスセル２１の電流能力は、読み出しメモリセル１３と同様の読み出しバイアス条件でプログラムセルとイレースセルの流す電流の間の大きさの電流能力とする。
【００５３】
読み出しメモリセル１３は、そのソース電極がトランジスタなどを介して接地されており、そのコントロールゲート電極には、ワード線などで一般的に知られるアドレス信号をデコードした信号が入力され、そのドレイン電極には、アドレス信号をデコードした信号により選択される選択トランジスタなどを経由して出力ノード１（以下ビット出力線と称す）が接続されている。ビット出力線は、読み出しメモリセル１３の負荷回路、充電回路およびプリセンス回路Ａに接続されている。なお、ここでは、メモリアレイから読み出すべきメモリセルの選択方法の説明およびその詳細回路は省略する。
【００５４】
読み出しメモリセル１３側のプリセンス回路Ａは、読み出しメモリセル１３側のプリセンス回路Ｂに一対一で接続されている。
【００５５】
リファレンスセル２１側において複数あるうちの一つのプリセンス回路Ａは、リファレンスセル２１側の複数のプリセンス回路Ｂに接続されている。
【００５６】
コンパレータ回路１４は、読み出しメモリセル１３側のプリセンス回路Ｂと、リファレンスセル２１側のプリセンス回路Ｂの各出力が入力されて、その出力が読み出しメモリセル１３の読み出しメモリ情報となる。リファレンスセル２１側のプリセンス回路Ｂの出力は複数あるので、他の読み出しメモリセル１３側のプリセンス回路Ｂの出力とそれぞれ対応するコンパレータ回路１４に入力され、それぞれ読み出しメモリセル１３の読み出しメモリ情報を出力するようになっている。なお、充電回路、コンパレータ回路１４にはＡＴＤ回路（アドレス遷移検知回路）などで知られる回路から生成された信号を元にした信号を入力し、その動作期間などの制御を行ってもよい。
【００５７】
ここで、図１の要部信号電圧のタイミングについて図２を用いて説明する。図２に示すように、メモリセル１３のデータ読み出しは、充電期間と、ビット線ドライブ期間と、コンパレータ回路動作期間との３つの期間から構成されている。
【００５８】
まず、充電期間では、図１の出力ノード１，２は充電回路により、読み出しメモリセル１３とリファレンスセル２１の両ドレイン電極が読み出しドレイン電圧になるまで充電される。
【００５９】
次に、ビット線ドライブ期間について説明する。図１の出力ノード１，２に対する充電回路による充電期間の動作が終了すると、ビット線ドライブ期間になり、読み出しメモリセル１３側とリファレンスセル２１側のそれぞれの図１の負荷回路特性と、読み出しメモリセル１３とリファレンスセル２１の電流特性により、出力ノード１，２の信号電圧は、図２のビット線ドライブ期間の出力ノード１，２で示される電圧波形となる。
【００６０】
図２の場合は、リファレンスセル２１の電流特性と負荷回路の電流特性が同じ場合、充電期間完了後も変化しない例を示している。そのような負荷回路の電流特性の場合、プログラムセルの場合には、出力ノード１の電圧が出力ノード２の電圧よりも「Ｈ」レベル側に変化していき、イレースセルの場合には、出力ノード１の電圧がノード２の電圧よりも「Ｌ」レベル側に変化していく。出力ノード１、出力ノード２共に、負荷回路との安定電圧になるまで、メモリアレイに存在する負荷容量や抵抗により緩やかに変化する。
【００６１】
以下、ビット出力線、リファレンス出力線とプリセンス回路Ａ，Ｂの具体的構成について説明する。
【００６２】
図３は図１のプリセンス回路Ａの回路図、図４は図１のプリセンス回路Ｂの回路図である。
【００６３】
本発明のメモリ読出回路（センスアンプ回路およびその関連回路）は、読み出しメモリセル１３の選択トランジスタを介したドレイン電極と、このドレイン電極に接続された負荷回路によって電圧出力されたビット出力線を、図３で示されるプリセンス回路Ａの出力ノード１に接続し、図３のノード３を図４のプリセンス回路Ｂのノード３に接続し、図４のノード５をコンパレータ回路１４の入力に接続する。
【００６４】
ノード１（ビット出力線）は、読み出しメモリセル１３側のプリセンス回路Ａに入力されると上述したが、このビット出力線は読み出しメモリセル１３側のプリセンス回路Ａ内に存在するトランジスタＡ１のゲート電極に入力される。一方、ノード２（リファレンス出力線）は、リファレンスセル２１側の複数のプリセンス回路Ａに共通入力すると上述したが、このリファレンス出力線はリファレンスセル２１側のプリセンス回路Ａ内に存在するトランジスタＡ１のゲート電極に入力し、それぞれ接続されるリファレンスセル２１側のプリセンス回路Ａのノード４の特性に影響がでない程度に共通入力する。
【００６５】
ここで、特性に影響がでない程度というのは、これ以降記述するコンパレータ動作の読み出し動作が遅くなるような動作をしないという意味である。同じ回路に同じゲート電極電圧が入力されるので、リファレンスセル２１側の複数のプリセンス回路Ａの出力（ノード４）は時間的な電圧変化がすべて同じ特性の出力となる。
【００６６】
次に、ノード３の電圧は、読み出しメモリセル１３側のプリセンス回路Ｂ内に存在するトランジスタＢ１のゲート電極に入力され、その出力であるノード５は、コンパレータ回路１４に入力される。同様に、複数のノード４は複数のリファレンスセル２１側のプリセンス回路Ｂ内に存在するトランジスタＢ１のゲート電極に共通入力され、複数のプリセンス回路Ｂの電圧出力（ノード６への出力電圧）を得る。
【００６７】
この複数のリファレンスセル２１側のプリセンス回路Ｂの共通入力も、リファレンス１２側のプリセンス回路Ａの場合と同様に、リファレンスセル２１側のプリセンス回路Ｂの出力ノード（ノード６）の特性に影響がでない程度に共通入力する。
【００６８】
この結果、プリセンス回路Ｂの出力（ノード６）は、時間的な電圧変化特性がすべて同じノードとなり、それぞれ読み出しメモリセルが異なるコンパレータ回路１４に入力される。このコンパレータ回路１４に入力されるリファレンスセル２１側のプリセンス回路Ｂの出力も、カップリングなどの影響が無視できるほど小さい。つまり、コンパレータ回路１４の動作に影響が出ない程度の場合、複数のコンパレータ回路１４に対して共通入力してもよい。
【００６９】
次に、図２に示されるコンパレータ動作期間について説明する。コンパレータ動作期間においてコンパレータ回路１４が動作し、コンパレータ回路１４はノード６への出力電圧を基準電圧として、ノード５への出力電圧が基準電圧よりも電圧が高いか、低いかを検知する。最終的に、コンパレータ回路１４の出力として、メモリセル１３の読み出しメモリ情報が得られる。なお、図２に示されるコンパレータ動作期間は、動作期間を決めてコンパレータ回路１４を動作させているが、常時、動作させてもよいし、また、ビット線ドライブ期間の初めから動作させてもよい。
【００７０】
次に、プリセンス回路Ａ，Ｂ、コンパレータ回路１４の更なる具体例について説明する。
【００７１】
図５にプリセンス回路Ｂの負荷例と、コンパレータ回路１４のリファレンスセル２１側と読み出しメモリセル１３側とのプリセンス回路の接続方法、コンパレータ回路１４の一例を示している。なお、コンパレータ回路１４の具体例としては、特開平１１−３０６７８２号公報で示される回路を変形した回路で示している。
【００７２】
また、図５はリファレンスセル２１側のプリセンス回路Ｂに対して、コンパレータ回路１４を２ビット分、即ち、読み出しメモリセル１３が２個分接続した例を示している。図５の回路には、図１で示した複数のリファレンスセル２１側のプリセンス回路への詳細な接続は省略する。ノード１にビット出力線を接続し、ノード２にリファレンス出力線を接続する。図５のビット出力線には、異なる読み出しメモリセルの異なるビット出力線を（１）、（２）と区別して示している。
【００７３】
ビット出力線、リファレンス出力線共に、上述したように、読み出しドレイン電圧をあまり高くすることができないため、上限の電圧が決まっている。例えば、その電圧を１Ｖとする。図５において、回路の電源電圧を３Ｖとすると、トランジスタの特性によっては、トランジスタ１のようなトランジスタを準備し、図５のプリセンス回路Ａ内にあるトランジスタ２のソース電圧を下げる。これは、ビット出力線とリファレンス出力線の上限電圧が決まっている中で、トランジスタ２（Ｐチャンネル（Ｐｃｈ）トランジスタ）を五極管領域で動作させるためである。図５のプリセンス回路Ａ内にあるトランジスタ３（Ｎチャンネル（Ｎｃｈ）トランジスタ）もトランジスタ２（Ｐｃｈトランジスタ）が五極管領域で動作するような能力にする。
【００７４】
図６に図５のプリセンス回路Ａの部分の電圧・電流特性カーブ例を示す。図５のプリセンス回路Ａの出力電圧は、図６のそれぞれのトランジスタ２とトランジスタ３の電圧・電流特性カーブの交点の電圧となる。また、トランジスタ２が五極管領域で動作すれば、例えば、電源電圧自体が２Ｖなどになる場合なども含めて、トランジスタ１は省略することが可能である。
【００７５】
また、図５の回路では、リファレンスセル２１側のプリセンス回路Ｂの負荷回路例として、Ｐｃｈトランジスタを利用している。このＰｃｈトランジスタからなる負荷回路は、リファレンスセル２１側のプリセンス回路Ｂの負荷回路特性を、読み出しメモリセル１３側の負荷回路とするため、図５のノード３のような接続を行う。このような接続を行うことで、コンパレータ入力ビット線電圧と、コンパレータ入力リファレンス線電圧との電圧差が、図５の電源電圧がチップ外部の都合で、ある程度変化した場合でも、負荷回路の動作点が追随する。
【００７６】
しかし、図５のノード３のような接続は、図５のプリセンス回路のノード４とノード５の容量バランスが異なり、プリセンス回路の安定動作を妨げる。そこで、図５のトランジスタ４を追加することで、コンパレータ回路に入力される電圧の初期値が、リファレンスセル２１側と読み出しセル１３側で同じになり、コンパレータ回路１４の動作の高速動作が可能となる。
【００７７】
この図５のトランジスタ４が動作することを、ここでは、コンパレータ回路１４への入力電圧のイコライズ動作と称す。コンパレータ回路１４への入力電圧のイコライズ動作の動作タイミングは、図２にあるイコライズ動作タイミングの項にあるタイミングとする。また、このイコライズ動作タイミングは、図２の充電タイミングと同じタイミングにしてもよい。
【００７８】
図６に示されるプリセンス回路Ａの部分の電圧・電流特性は、図５のプリセンス回路Ｂにより図７に示されるプリセンス回路Ｂの部分の電圧・電流特性を得て、コンパレータ入力電圧を得る。
【００７９】
図７には、図５のトランジスタ５、トランジスタ６、トランジスタ７の電圧・電流特性カーブ例を示している。コンパレータ入力電圧は、リファレンス１２側はトランジスタ５とトランジスタ７の電圧・電流特性の交点、メモリセル１３側はトランジスタ６とトランジスタ７の電圧・電流特性の交点の電圧となる。
【００８０】
図７に示される電圧・電流特性にあるように、図５のプリセンス回路Ｂの負荷回路特性により、コンパレータ入力電圧特性が決定される。図５のプリセンス回路ＢのＮｃｈトランジスタ７は面積縮小・動作電流低減のため、図５のプリセンス回路ＡのＮｃｈトランジスタ３と、特に同じサイズ・同じ能力のトランジスタでなくてもよいし、プリセンス回路ＢのＰｃｈトランジスタ５もプリセンス回路ＡのＰｃｈトランジスタ２と、特に同じサイズ・同じ能力のトランジスタでなくてもよい。
【００８１】
以上のように、本実施形態によれば、一つのリファレンスメモリセル２１と、このリファレンスメモリセル２１に接続される入力端子および出力端子を持つ複数のプリセンス回路Ａと、このプリセンス回路Ａの出力が入力される複数の入力端子および出力端子を持つプリセンス回路Ｂと、読み出しメモリセル１３側に接続される入出力端を持つプリセンス回路Ａと、このプリセンス回路Ａの出力が入力される入出力端を持つプリセンス回路Ｂと、リファレンスメモリセル２１側のプリセンス回路Ｂとメモリセル１３側のプリセンス回路Ｂからの両出力をコンパレータ回路の両入力としている。このため、少数のリファレンスセル２１から複数のコンパレータ回路１４を動作させるために、複数の基準電圧を生成可能なことより、チップ全体として面積削減が可能である。また、少数のリファレンスセル２１しかチップ全体として必要としないため、このリファレンスセル２１を所望の状態にする工程も多数のリファレンスセル２１を備えるチップより短い。また、本発明のプリセンス回路Ａ，Ｂを備えることにより、従来型の電流検知回路が不要となり、メモリセル１３の選択トランジスタを通じたドレイン電極に直接負荷回路を接続することが可能になる。本発明の回路構成によりコンパレータ回路１４に入力される電圧差が大きくなり、その結果、コンパレータ回路１４の高速動作が可能、つまり、チップ全体のメモリセル１３の読み出しアクセスタイムが高速化する。
【００８２】
なお、上述したプリセンス回路Ｂの負荷回路構成は、図８のように、別途、リファレンスセルなどのメモリセルを使用したバイアス回路発生回路を構成して、負荷回路を構成してもよいし、図５の回路の電源電圧が、定電圧回路などにより、電源電圧が振れない場合や、コンパレータ回路１４にとって、十分な入力電圧差が確保できるのであれば、図９のように同じ能力のＰｃｈトランジスタを負荷としてもよいし、抵抗とＮｃｈトランジスタで構成していてもよい。
【００８３】
図５のノード４（コンパレータ入力ビット線）とノード５（コンパレータ入力リファレンス線）は、図５に示されるコンパレータ回路１４に接続され、その動作タイミング例としては、図２に示されるコンパレータ回路の動作タイミングで動作してもよい。図５のノード４とノード５の電圧の振る舞いを図２のコンパレータ入力電圧項に示している。
【００８４】
これらコンパレータ回路１４は、特に、図５で示される回路でなくてもよく、一般的に知られる差動増幅器でもよい。また、ビット出力線を得るためのメモリセルを含めた回路の部分も、従来例で示されるフィードバック型の電流検知回路を備えてもよい。
【００８５】
本発明を上記実施形態に関連して説明したが、この説明は限定する意味で述べるものではない。この説明を参照することで、上記実施形態の数々の変形例と共に、本発明の他の実施形態が存在することは明らかである。本発明はそれら数々の変形形態やその変形例も包括しているものである。
【００８６】
なお、基準電圧発生回路１２としては、メモリセル１３側のプリセンス回路Ｂの出力と、リファレンスメモリセル２１側のプリセンス回路Ｂの出力とをトランジスタを介してある期間短絡し、メモリセル１３側のプリセンス回路Ｂの出力と、リファレンスメモリセル２１側のプリセンス回路Ｂの出力とを短絡解除後に同レベルからそれぞれの電位に遷移出力させることができる。
【００８７】
【発明の効果】
以上のように、本発明によれば、少なくとも一つのリファレンスセルより、時間的にずれの少ない複数の基準電圧を生成できて、カップリングの影響を少なくでき、複数のセンス増幅手段を同時動作させることができる。また、本発明は、基準電圧生成時に、センス増幅手段に入力する電圧差を広げる増幅効果も合わせて持っている。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体記憶装置におけるメモリ読出回路の要部構成を示すブロック図である。
【図２】図１のメモリ読出回路の読み出し動作タイミングとノード電圧を示す図である。
【図３】図１のプリセンス回路Ａを示す回路図である。
【図４】図１のプリセンス回路Ｂを示す回路図である。
【図５】本発明のビット出力線、リファレンス出力線とプリセンス回路とコンパレーター回路などの詳細な具体例を示す回路図である。
【図６】本発明のプリセンス回路Ａの電圧・電流特性を示す図である。
【図７】本発明のプリセンス回路Ｂの電圧・電流特性を示す図である。
【図８】本発明のプリセンス回路Ｂの別の実施例を示す回路図である。
【図９】本発明のプリセンス回路Ｂの更に別の実施例を示す回路図である。
【図１０】従来のフラッシュメモリにおけるセンスアンプ回路およびその関連回路の回路図である。
【図１１】図１０のセンスアンプ回路に使用する負荷回路の一例を示す回路図である。
【図１２】図１０のセンスアンプ回路に使用する負荷回路の他の一例を示す回路図である。
【図１３】図１０のセンスアンプ回路における複数のコンパレータ回路の接続例を示す回路図である。
【図１４】図１０のセンスアンプ回路のコンパレータ回路例を示す回路図である。
【図１５】従来の他の基準電圧発生回路とセンスアンプ回路例を示すブロック図である。
【図１６】図１５の基準電圧発生回路とセンスアンプ回路の一接続例を示すブロック図である。
【符号の説明】
１〜７ トランジスタ
１１ メモリ読出回路
１２ 基準電圧発生回路
１３ 読み出しメモリセル
１４ コンパレータ回路
２１ リファレンスセル
Ａ，Ｂ プリセンス回路
Claims (6)
- ソースおよびドレイン電極を持つ少なくとも一つの基準セルと、該基準セルに接続され少なくともＮチャンネルトランジスタとＰチャンネルトランジスタを持つと共に複数の入出力端を持つ複数の第１プリセンス回路と、該第１プリセンス回路の出力が入力され少なくとも負荷回路とＮチャンネルトランジスタを持つと共に複数の入出力端子を持つ複数の第２プリセンス回路とを備えた半導体記憶装置の基準電圧発生回路。
- 前記第１プリセンス回路は前記基準セルからの電圧に基づいて第１複製電圧を生成し、前記第２プリセンス回路は該第１複製電圧に基づいて第２複製電圧を生成する請求項１記載の基準電圧発生回路。
- センス増幅手段の両入力端の一方に基準電圧を供給すると共に、その他方に選択メモリセルからの電圧を供給することによりメモリ情報を読み出す半導体記憶装置のメモリ読出回路において、
請求項１または２記載の基準電圧発生回路と、読み出しメモリセル側に接続され少なくともＮチャンネルトランジスタとＰチャンネルトランジスタを持つと共に入出力端を持つ第３プリセンス回路と、該第３プリセンス回路の出力が入力され少なくとも負荷回路とＮチャンネルトランジスタを持つと共に入出力端を持つ第４プリセンス回路と、該基準電圧発生回路の第２プリセンス回路および該第４プリセンス回路からの両出力を該センス増幅手段の両入力とした半導体記憶装置のメモリ読出回路。 - 前記基準電圧発生回路は、前記第２プリセンス回路の負荷回路をＰチャンネルトランジスタで構成し、該Ｐチャンネルトランジスタのゲート電極とドレイン電極が、前記第４プリセンス回路の負荷回路のＰチャンネルトランジスタのゲート電極に接続されて、該第４プリセンス回路の負荷特性を該第２プリセンス回路の負荷特性とする請求項３記載の半導体記憶装置のメモリ読出回路。
- 前記基準電圧発生回路は、前記第４プリセンス回路の出力と前記第２プリセンス回路の出力をトランジスタを介してある期間短絡し、前記第４プリセンス回路の出力と前記第２プリセンス回路の出力を短絡解除後同レベルからそれぞれの電位へ遷移出力する請求項４記載の半導体記憶装置のメモリ読出回路。
- 前記読み出しメモリセルと基準セルの電流−電圧変換を行うトランジスタ、抵抗またはその両方の負荷回路を、トランジスタ選択回路を介してメモリセルと基準セルの両ドレイン電極に直接接続した請求項３記載の半導体記憶装置のメモリ読出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001057499A JP3827534B2 (ja) | 2001-03-01 | 2001-03-01 | 半導体記憶装置の基準電圧発生回路及びメモリ読出回路 |
| US10/087,471 US6707725B2 (en) | 2001-03-01 | 2002-02-28 | Reference voltage generation circuit for semiconductor memory device, memory reading circuit including same, and electronic information device including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001057499A JP3827534B2 (ja) | 2001-03-01 | 2001-03-01 | 半導体記憶装置の基準電圧発生回路及びメモリ読出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002260392A JP2002260392A (ja) | 2002-09-13 |
| JP3827534B2 true JP3827534B2 (ja) | 2006-09-27 |
Family
ID=18917365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001057499A Expired - Fee Related JP3827534B2 (ja) | 2001-03-01 | 2001-03-01 | 半導体記憶装置の基準電圧発生回路及びメモリ読出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6707725B2 (ja) |
| JP (1) | JP3827534B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7767993B2 (en) * | 2002-04-04 | 2010-08-03 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7019998B2 (en) * | 2003-09-09 | 2006-03-28 | Silicon Storage Technology, Inc. | Unified multilevel cell memory |
| KR100618051B1 (ko) * | 2005-09-08 | 2006-08-30 | 삼성전자주식회사 | 전압 글리치를 검출하기 위한 장치와 검출방법 |
| US8107274B2 (en) * | 2009-07-30 | 2012-01-31 | Chrong-Jung Lin | Variable and reversible resistive element, non-volatile memory device and methods for operating and manufacturing the non-volatile memory device |
| CN102709970B (zh) * | 2012-05-23 | 2015-09-16 | 中兴通讯股份有限公司 | 充电电路及其控制方法与装置 |
| JP2014067476A (ja) * | 2012-09-10 | 2014-04-17 | Toshiba Corp | 磁気抵抗メモリ装置 |
| JP7307338B2 (ja) * | 2019-10-17 | 2023-07-12 | 富士通セミコンダクターメモリソリューション株式会社 | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444656A (en) * | 1994-06-02 | 1995-08-22 | Intel Corporation | Apparatus for fast internal reference cell trimming |
| US5572465A (en) * | 1995-05-25 | 1996-11-05 | Intel Corporation | Power supply configured sensing scheme for flash EEPROM |
| US6078518A (en) * | 1998-02-25 | 2000-06-20 | Micron Technology, Inc. | Apparatus and method for reading state of multistate non-volatile memory cells |
| US5790453A (en) * | 1996-10-24 | 1998-08-04 | Micron Quantum Devices, Inc. | Apparatus and method for reading state of multistate non-volatile memory cells |
| JPH11306782A (ja) | 1998-04-24 | 1999-11-05 | Sharp Corp | 半導体記憶装置 |
| KR100285065B1 (ko) | 1998-06-12 | 2001-03-15 | 윤종용 | 불 휘발성 반도체 메모리 장치 |
| KR100336840B1 (ko) * | 1999-06-10 | 2002-05-16 | 윤종용 | 반도체 메모리 장치의 감지 증폭기 |
| JP2001084785A (ja) * | 1999-09-17 | 2001-03-30 | Nec Corp | センスアンプ回路及び半導体記憶装置 |
-
2001
- 2001-03-01 JP JP2001057499A patent/JP3827534B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-28 US US10/087,471 patent/US6707725B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6707725B2 (en) | 2004-03-16 |
| US20020122336A1 (en) | 2002-09-05 |
| JP2002260392A (ja) | 2002-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8354864B2 (en) | Sense amplifier for low voltage high speed sensing | |
| US7885131B2 (en) | Resistance change semiconductor memory device and method of reading data with a first and second switch circuit | |
| JP4274943B2 (ja) | マルチレベル不揮発性一体形メモリ素子用センス増幅器 | |
| US7158431B2 (en) | Single transistor sensing and double transistor sensing for flash memory | |
| JP4991148B2 (ja) | Ｎｏｒフラッシュメモリ装置及びそれのシリアルセンシング方法 | |
| US6337825B2 (en) | Semiconductor memory device | |
| JP2001084782A (ja) | 不揮発性メモリ用の読み出し回路 | |
| JP2846850B2 (ja) | センスアンプ回路 | |
| JP3537010B2 (ja) | 半導体記憶装置 | |
| JP2697665B2 (ja) | 半導体記憶装置及び半導体記憶装置からのデータ読み出し方法 | |
| TW201835907A (zh) | 非揮發性半導體記憶裝置 | |
| JPH04259991A (ja) | 電流センスアンプ回路 | |
| JP2000057789A (ja) | 不揮発性メモリセルを読み出すための装置および方法 | |
| JP2001043682A (ja) | 半導体装置 | |
| JP3827534B2 (ja) | 半導体記憶装置の基準電圧発生回路及びメモリ読出回路 | |
| KR100264027B1 (ko) | 반도체 기억 장치 | |
| JP5077646B2 (ja) | 半導体記憶装置、及び、半導体記憶装置の動作方法 | |
| US7586791B2 (en) | Delay circuit for controlling a pre-charging time of bit lines of a memory cell array | |
| JP2001014875A (ja) | 不揮発性メモリセル読出し方法及び不揮発性メモリセル用センス増幅器 | |
| US20090003041A1 (en) | Semiconductor memory device and read method thereof | |
| JP7120114B2 (ja) | 不揮発性メモリ読出回路 | |
| JPH11126490A (ja) | 不揮発性半導体メモリ | |
| JP2668150B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3968152B2 (ja) | 不揮発性メモリセルの読み取り基準信号を生成する方法および回路 | |
| JPH05217385A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060220 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060704 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060704 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3827534 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130714 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |