KR100285065B1 - 불 휘발성 반도체 메모리 장치 - Google Patents

불 휘발성 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시된 불 휘발성 반도체 메모리 장치는 복수 개의 감지 증폭기들에 공통으로 대응하는 전류 미러 회로를 포함한다. 불 휘발성 반도체 메모리 장치는 메모리 블록들, 센싱 모드시 메모리 셀들과 비교되는 전류를 공급하는 기준 셀을 갖는 블록과, 상기 기준 셀에 전류를 공급하는 전류 미러 회로, 상기 전류 미러 회로를 통해 상기 전류 미러 회로의 출력단에 공통으로 대응하고 기준 셀에 공급되는 전류와 동일한 전류가 공급되는 가상 기준 셀을 구비하는 블록들 그리고 상기 메모리 셀과 가상 기준 셀의 전류 차를 감지하는 감지 증폭기를 포함한다. 이는 센싱해야 하는 메모리 블록의 수가 많아지더라도 하나의 제어 회로로서 데이터를 정확하게 센싱할 수 있다.

Description

불 휘발성 반도체 메모리 장치(A NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE)
본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 하나의 기준 셀 블록에 감지 증폭기들이 공통으로 접속되는 불 휘발성 반도체 메모리 장치에 관한 것이다.
노어형 플래시 메모리는 전기적으로 프로그램 및 소거 동작이 가능한 불 휘발성 반도체 메모리 장치들과 비교할 때, 속도가 월등히 빠르기 때문에 고속 동작을 요하는 사용자들로부터 많은 호응을 얻고 있다.
도 1은 일반적인 불 휘발성 반도체 메모리 장치의 구성을 보여주는 블록도이다.
불 휘발성 반도체 메모리 장치는 복수 개의 메모리 블록 (100), 제 1 제어 회로 (110), 기준 셀 블록 (200), 제 2 제어 회로 (210), 감지 증폭기 (300) 그리고 고전압 발생 회로 (400)를 포함한다. 도 1은 하나의 메모리 블록에 대한 그 주변 회로들의 구성만이 도시되어 있다. 상기 제 1 제어 회로 (110)는 선택된 메모리 블록의 프로그램, 소거, 독출, 검증을 수행하기 위해 필요로 하는 모든 회로들을 포함한다. 기준 셀 블록 (200)은 선택된 메모리 블록 (100)의 셀과 비교되는 전류를 감지 증폭기 (300)로 전달한다. 상기 제 2 제어 회로 (210)는 상기 제 1 제어 회로 (110)와 동일하게 기준 셀의 프로그램, 소거, 독출, 검증을 수행하기 위해 필요로 하는 모든 회로들을 포함한다. 감지 증폭기(300)는 복수개의 메모리 블록들에 각각 대응되어 메모리 블록과 기준 셀 블록으로부터 공급되는 전류(또는 전압)의 차를 증폭하여 데이터를 센싱한다.
상술한 바와 같은 불 휘발성 반도체 메모리 장치는 1EA에 사용할 경우에는 감지 증폭기로 인한 면적의 증가를 고려할 필요가 없다. 그러나 일반적으로 노어형의 플래시 메모리 장치는 16EA 이상의 감지 증폭기들을 사용한다. 그에 따라 하나의 감지 증폭기가 증가할 때마다 기준 셀 블록과 제 2 제어 회로도 증가하게 된다. 감지 증폭기의 수가 증가함에 따라 그 주변 회로(기준 셀 블록, 제 2 제어 회로)의 증가는 메모리 칩 사이즈를 증가시키는 한 요인이 된다.
상기 감지 증폭기의 증가 만큼 이와 동일하게 증가하는 기준 셀 블록은 프로그램, 소거, 독출 그리고 검증 동작이 지속적으로 수행된다. 그에 따라 각 감지 증폭기에 대응하는 각 기준 셀들간의 편차가 생기게 된다. 즉, 각 메모리 블록마다 온오프셀을 감지하는데 기준이되는 셀이 변화하므로써 메모리 셀에 대한 정확한 센싱 동작이 수행되지 않는다.
따라서, 본 발명의 목적은 감지 증폭기의 증가에 따른 그 주변 회로들의 면적 증가를 줄일 수 있다.
본 발명의 또 다른 목적은 기준 셀 들간의 변화를 최소화하여 정확한 센싱을 수행하는 플래시 메모리 장치를 제공하기 위함이다.
도 1은 불 휘발성 반도체 메모리 장치의 구성을 보여주는 블록도:
도 2는 본 발명에 따른 불 휘발성 반도체 메모리 장치의 구성을 보여주는 블록도;
도 3은 본 발명에 따른 불 휘발성 반도체 메모리 장치의 구성을 보여주는 블록도이다.
*도면의 주요부분에 대한 부호 설명
100 : 메모리 블록 200 : 제 1 기준 셀 블록
300 : 감지 증폭기 400 : 고전압 발생 회로
500 : 제어 회로 510 : 전류 미러 회로
520 : 제 2 기준 셀 블록
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 불 휘발성 반도체 메모리 장치는 데이터를 저장하기 위한 복수개의 메모리 셀들을 구비하는 메모리 블록들과; 상기 메모리 블록들의 프로그램, 독출, 소거, 검증 모드를 제어하기 위한 회로와; 센싱 모드시 상기 메모리 셀들과 비교되는 전류를 공급하는 기준 셀을 구비하는 블록과; 상기 기준 셀 블록의 프로그램, 독출, 소거 검증 모드를 제어하기 위한 회로와; 상기 기준 셀에 전류를 공급하는 전류 미러 회로와; 상기 메모리 블록들과 대응하고, 상기 전류 미러 회로를 통해 상기 기준 셀에 공급되는 전류와 동일한 전류를 공급하는 복수 개의 가상 기준 셀들과; 상기 메모리 블록들과 대응하고, 상기 전류 미러 회로에 공통으로 대응하여 상기 메모리 셀과 기준셀의 전류 차를 증폭하여 데이터를 감지하는 복수 개의 감지 증폭기들을 포함한다.
바람직한 실시예에 있어서, 상기 가상 기준 셀들이 상기 전류 미러 회로의 출력단에 공통으로 연결된다.
바람직한 실시예에 있어서, 상기 감지 증폭기들은 상기 전류 미러의 출력단에 공통으로 대응한다.
바람직한 실시예에 있어서, 상기 기준 셀은 메모리 셀과 동일한 트랜지스터이다.
바람직한 실시예에 있어서, 상기 가상 기준 셀들은 MOS 트랜지스터이다.
바람직한 실시예에 있어서, 상기 기준 셀 및 가상 기준 셀은 센싱 모드시 상호 비례하는 전류를 공급한다.
본 발명의 또 다른 특징에 의하면, 메모리 셀들을 구비하는 복수 개의 메모리 블록들과; 상기 메모리 블록들에 대응하는 제 1 기준 셀을 구비하는 복수 개의 제 1 기준 셀 블록들과; 상기 메모리 블록들이 프로그램, 소거, 독출, 검증 모드들을 수행할 수 있도록 상기 메모리 셀들을 제어하기 위한 회로와; 상기 메모리 블록들에 연결되는 데이터 라인들과; 상기 제 1 기준 셀들에 연결되는 기준 데이터 라인들과; 상기 메모리 블록들과 대응하고, 선택된 메모리 블록에 대응하는 데이터 라인 및 기준 데이터 라인으로 공급되는 전류의 차를 증폭하여 데이터를 감지하는 복수 개의 감지 증폭기들과; 상기 제 1 기준 셀 블록들과 공통으로 대응하고, 상기 제 1 기준 셀들을 제어하기 위한 제어 회로를 포함하되, 상기 제어 회로는 상기 전류를 공급하기 위한 전류 미러 회로와; 상기 전류 미러 회로를 통해 전류를 공급받는 제 2 기준 셀을 포함하는 제 2 기준 셀 블록과; 상기 제 2 기준 셀 블록들이 프로그램, 소거, 독출, 검증 모드를 수행할 수 있도록 제어하기 위한 회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 기준 셀은 상기 전류 미러 회로를 통해 상기 제 2 기준 셀에 공급되는 전류와 비례하는 전류를 공급받는다.
바람직한 실시예에 있어서, 상기 제 1 기준 셀은 상기 전류 미러 회로로부터 전류를 공급받는 게이트와 상기 기준 데이터 라인에 연결되는 드레인과 접지된 소오스를 갖는 NMOS 트랜지스터이다.
바람직한 실시예에 있어서, 상기 제 2 기준 셀은 메모리 셀이다.
바람직한 실시예에 있어서, 상기 각 감지 증폭기들은 센싱 모드시 상기 하나의 제어 회로로부터 일정한 양의 전류를 공급받는다.
이와 같은 장치에 의해서, 칩 사이즈이 면적 감소 및 센싱 오류를 막을 수 있다.
(실시예)
이하 본 발명에 따른 바람직한 실시예에 따른 참조 도면 도 2 및 도 3에 의거하여 설명하면 다음과 같다.
도 2를 참조하면, 본 발명의 플래시 메모리 장치는 복수개의 감지 증폭기의 수가 증가할 때, 메모리 셀을 센싱하기 위한 기준 전류를 생성하는 회로가 모든 감지 증폭기에 공통으로 연결되어 있다. 이로써, 감지 증폭기의 증가 수만큼 비례적으로 증가하던 기준 셀 블록 및 제어 블록의 수를 하나로 줄일 수 있다. 그리고 하나의 기준 셀이 복수개의 감지 증폭기에 대응하므로 각 블록에 대해 동일한 기준으로 온오프셀을 정확하게 센싱할 수 있다.
노어형 플래시 메모리 장치는 복수 개의 메모리 블록들(memory blocks) (100), 제 1 제어 회로 (110), 제 1 기준 셀 블록 (reference cell block) (200), 감지 증폭기 (sense amplifier) (300), 고전압 발생 회로 (high voltage generating circuit) (400) 그리고 제 2 제어 회로 (500)로 구성된다. 상기 제 2 제어 회로 (500)는 전류 미러 회로 (current mirror circuit) (510), 제 2 기준 셀 블록 (520) 그리고 제 3 제어 회로 (530)를 포함한다. 이외에도 상기 플래쉬 메모리 장치는 상기 메모리 블록과 기준 셀 블록 (520)에 고전압을 인가하기 위한 고전압 발생 회로 (400)도 포함한다.
도 2는 하나의 메모리 블록에 대응하는 그 주변 회로들만이 개략적으로 도시되어 있으며, 이하 하나의 메모리 블록에 한해 본 발명의 실시예를 설명하고자 한다. 이는 복수 개의 메모리 블록들 및 감지 증폭기에서도 동일하게 이루어짐에 유의해야 한다.
도 2를 참조하면, 제 1 기준 셀 블록 (200)은 메모리 블록 내에 선택된 메모리 셀과 비교되는 전류를 감지 증폭기 (300)로 전달한다. 감지 증폭기 (300)는 메모리 셀 블록에 대응하는 데이터 라인과 상기 제 1 기준 셀 블록 (200)에 대응하는 데이터 라인을 제 1 및 제 2 입력단으로 받아들인다. 상기 제 1 기준 셀 블록 (200)은 제 2 제어 회로 (500)의 출력단 (A)에 연결되어 있다. 더 구체적으로는 전류 미러 회로 (510)의 출력단 (A)에 접속되어 있다.
전류 미러 회로 (510)는 전원 전압을 인가받는 소오스 및 상호 접속되는 게이트와 드레인을 갖는 제 1 PMOS 트랜지스터 (PM1), 전원 전압을 인가받는 소오스 및 상기 제 1 PMOS 트랜지스터 (PM1)의 게이트에 접속되는 게이트를 갖는 제 2 PMOS 트랜지스터 (PM2)를 포함한다. 상기 전류 미러 회로 (510)는 상기 트랜지스터들 외에도 상기 제 2 PMOS 트랜지스터 (PM2)와 접지 사이에 채널이 형성되고 게이트와 드레인이 상호 접속되는 제 1 NMOS 트랜지스터 (NM2)도 포함한다. 상기 전류 미러 회로 (510)는 도 1의 기준 셀 블록과 동일한 제 2 기준 셀 블록 (520)에 전류를 공급한다. 먼저 전류 미러 회로 (510)에서 PM1에서 기준 전류 (reference current)가 생성되면, 상기 기준 전류에 비례하는 전류가 PM2에서도 생성된다. 상기 기준 전류는 상기 제 2 기준 셀 블록 (520)에서도 동일하게 생성된다. 이때 상기 기준 셀은 메모리 셀과 동일한 셀 트랜지스터로서 안정적인 레벨의 전류를 생성한다.
계속해서, 상기 PM2에서 생성되는 전류는 NM1에 공급된다. 이때, 상기 제 2 기준 셀 블록 (520)의 NM2와 상기 NM1은 전류 미러 회로로 동작하여 NM1에서 생성되는 전류에 비례하여 NM2에서도 일정한 양의 전류가 생성한다. 상기 제 1 기준 셀 블록 (200)은 상기 제 2 기준 셀 블록 (520)과 달리 NMOS 트랜지스터로 구성되어 상기 전류 미러 회로 (510)의 출력에 따라 일정한 양의 전류를 감지 증폭기 (300)로 전달한다. 상기 제 1 기준 셀 블록 (510)은 게이트로 많은 양의 전하가 공급되어도 제 2 기준 셀 블록 (520)과 같이 플로팅 게이트에 축적되는 전하에 따라 특성이 변화하지 않는 NMOS 트랜지스터를 이용한다.
상기 감지 증폭기 (300)는 상기 전류 미러 회로 (510)를 통해 전류를 생성하는 제 1 기준 셀 블록으로부터 메모리 셀과 비교되는 전류를 공급받는다. 상기 감지 증폭기는 전류 미러 회로 (510)를 통해 기준 셀에 생성되는 전류양과 선택된 메모리 블록내의 메모리 셀의 전류 차를 감지 및 증폭하여 온/오프셀에 대한 정확한 판단을 수행할 수 있다.
복수 개의 감지 증폭기들 중 적어도 두 개 이상이 활성화될 때, 실질적인 기준 셀을 포함하는 제 2 기준 셀 블록 (520)이 상기 감지 증폭기들에 공통으로 대응된다. 이는 하나의 기준 셀로 두 개의 메모리 블록을 센싱하기 때문에 동일한 기준레벨에서 온오프셀을 정확히 센싱할 수 있다.
상술한 바와 같은 플래시 메모리 장치는 감지 증폭기가 메모리 블록들과 일대일 대응하고 있어도 기준 셀 블록 및 제어 회로의 증가를 막을 수 있다. 이는 각각의 감지 증폭기들에 대해 제어 회로 (500) 내의 전류 미러 회로 (510)의 출력단 A가 공통으로 대응하기 때문이다. 다시 말해, 감지 증폭기 (300)에 전류를 공급하는 기준 셀 블록(200)이 전류 미러 회로 (510)의 출력단 (A)에 공통으로 연결되어 있어 기준 셀이 일정한 양의 전류를 공급할 수 있도록 한다.
도 3을 참조하면, 복수 개의 메모리 블록들(BLK#0∼BLK#i)에 각각 대응되는 감지 증폭기들(S/A#0∼S/A#i)은 제 1 기준 셀 블록들 (200)이 전류 미러 회로 (510), 제 2 기준 셀 블록 (520), 제어 회로 (530)를 구비하는 하나의 제어 회로 (500)에 공통으로 연결된다. 종래와 비교해 볼 때, 전체 메모리 블록들에 대응하는 기준 셀 블록은 520 하나뿐이므로, 감지 증폭기의 증가에 따른 기준 셀 및 제어 회로의 면적이 월등히 줄어들게 된다. 또한, 하나의 기준 셀 블록 (520)이 모든 감지 증폭기들에 공유되므로 종래 기준 셀들간의 편차로 인한 센싱 오류를 막을 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같이, 본 발명에 따르면 감지 증폭기들이 실질적인 하나의 기준 셀 블록을 공유하므로 칩 사이즈를 줄일 수 있다. 또한, 본 발명의 플래쉬 메모리 장치에서는 하나의 기준 셀이 모든 감지 증폭기들에 공유되므로 기준 셀들로 인한 부정확한 센싱을 막을 수 있다.

Claims (11)

  1. 데이터를 저장하기 위한 복수개의 메모리 셀들을 구비하는 메모리 블록들과;
    상기 메모리 블록들의 프로그램, 독출, 소거, 검증 모드를 제어하기 위한 회로와;
    센싱 모드시 상기 메모리 셀들과 비교되는 전류를 공급하는 기준 셀을 구비하는 블록과;
    상기 기준 셀 블록의 프로그램, 독출, 소거 검증 모드를 제어하기 위한 회로와;
    상기 기준 셀에 전류를 공급하는 전류 미러 회로와;
    상기 메모리 블록들과 대응하고, 상기 전류 미러 회로를 통해 상기 기준 셀에 공급되는 전류와 동일한 전류를 공급하는 가상 기준 셀을 구비하는 블록들과;
    상기 메모리 블록들과 대응하고, 상기 전류 미러 회로에 공통으로 대응하여 상기 메모리 셀과 기준셀의 전류 차를 증폭하여 데이터를 감지하는 복수 개의 감지 증폭기들을 포함하는 불 휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 가상 기준 셀 블록들이 상기 전류 미러 회로의 출력단에 공통으로 연결되는 불 휘발성 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 감지 증폭기들은 상기 전류 미러의 출력단에 공통으로 대응하는 불 휘발성 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 기준 셀은 메모리 셀과 동일한 불 휘발성 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 가상 기준 셀은 MOS 트랜지스터인 불 휘발성 반도체 메모리 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 기준 셀 및 가상 기준 셀은 센싱 모드시 상호 비례하는 전류를 공급하는 불 휘발성 반도체 메모리 장치.
  7. 메모리 셀들을 구비하는 복수 개의 메모리 블록들과;
    상기 메모리 블록들에 대응하는 제 1 기준 셀을 구비하는 복수 개의 제 1 기준 셀 블록들과;
    상기 메모리 블록들이 프로그램, 소거, 독출, 검증 모드들을 수행할 수 있도록 상기 메모리 셀들을 제어하기 위한 회로와;
    상기 메모리 블록들에 연결되는 데이터 라인들과;
    상기 제 1 기준 셀들에 연결되는 기준 데이터 라인들과;
    상기 메모리 블록들과 대응하고, 선택된 메모리 블록에 대응하는 데이터 라인 및 기준 데이터 라인으로 공급되는 전류의 차를 증폭하여 데이터를 감지하는 복수 개의 감지 증폭기들과;
    상기 제 1 기준 셀 블록들과 공통으로 대응하고, 상기 제 1 기준 셀들을 제어하기 위한 제어 회로를 포함하되,
    상기 제어 회로는 상기 전류를 공급하기 위한 전류 미러 회로와;
    상기 전류 미러 회로를 통해 전류를 공급받는 제 2 기준 셀을 포함하는 제 2 기준 셀 블록과;
    상기 제 2 기준 셀 블록들이 프로그램, 소거, 독출, 검증 모드를 수행할 수 있도록 제어하기 위한 회로를 포함하는 불 휘발성 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 기준 셀은 상기 전류 미러 회로를 통해 상기 제 2 기준 셀에 공급되는 전류와 비례하는 전류를 공급받는 불 휘발성 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 기준 셀은 상기 전류 미러 회로로부터 전류를 공급받는 게이트와 상기 기준 데이터 라인에 연결되는 드레인과 접지된 소오스를 갖는 NMOS 트랜지스터인 불 휘발성 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제 2 기준 셀은 메모리 셀인 불 휘발성 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 각 감지 증폭기들은 센싱 모드시 상기 하나의 제어 회로로부터 일정한 양의 전류를 공급받는 불 휘발성 반도체 메모리 장치.
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