JPH0772944A - 精密電圧基準回路及びそれを使用したコンピュータ装置 - Google Patents
精密電圧基準回路及びそれを使用したコンピュータ装置Info
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- JPH0772944A JPH0772944A JP34465593A JP34465593A JPH0772944A JP H0772944 A JPH0772944 A JP H0772944A JP 34465593 A JP34465593 A JP 34465593A JP 34465593 A JP34465593 A JP 34465593A JP H0772944 A JPH0772944 A JP H0772944A
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Abstract
(57)【要約】
【目的】 集積回路用の精密電圧基準を得ることであ
る。 【構成】 浮動ゲートに異なる電荷をおのおの有する一
対の同様なフラッシュＥＥＰＲＯＭメモリ・セルと、平
衡状態において等しい電流値を発生する一対の並列回路
に各前記セルを接続する回路と、各前記並列回路対中の
電圧を検出して、電流が平衡している時に基準値として
使用できる出力電圧を供給する装置と、出力電圧が平衡
時に供給された電圧から変化した時に、出力電圧の変化
を検出してフラッシュＥＥＰＲＯＭメモリ・セルを流れ
る電流を変化させて電流を平衡させる装置とを備える精
密電圧基準回路。
る。 【構成】 浮動ゲートに異なる電荷をおのおの有する一
対の同様なフラッシュＥＥＰＲＯＭメモリ・セルと、平
衡状態において等しい電流値を発生する一対の並列回路
に各前記セルを接続する回路と、各前記並列回路対中の
電圧を検出して、電流が平衡している時に基準値として
使用できる出力電圧を供給する装置と、出力電圧が平衡
時に供給された電圧から変化した時に、出力電圧の変化
を検出してフラッシュＥＥＰＲＯＭメモリ・セルを流れ
る電流を変化させて電流を平衡させる装置とを備える精
密電圧基準回路。
Description
【０００１】
【産業上の利用分野】本発明は半導体回路に関するもの
であり、更に詳しく言えば、一対のフラッシュＥＥＰＲ
ＯＭメモリ・セルを利用して精密電圧基準を供給する方
法および装置に関するものである。
であり、更に詳しく言えば、一対のフラッシュＥＥＰＲ
ＯＭメモリ・セルを利用して精密電圧基準を供給する方
法および装置に関するものである。
【０００２】
【従来の技術】精密電圧基準は従来技術において周知で
ある。そのような基準を供給するために多くの回路構成
が存在している。しかし、回路がますます特殊化される
ようになるにつれて、関連する回路を製造するために利
用するプロセスを用いて電圧基準を生成する回路を作成
することが必要になる。たとえば、電圧基準を大規模集
積回路で使用するには、基準電圧を発生するための回路
を、大規模集積回路を製造するために用いられるプロセ
スで製造する必要がある。したがって、精密抵抗と精密
コンデンサを含む個々の部品を利用できる場合には、精
密電圧基準を容易に提供することが可能である。しか
し、集積回路装置を使用せねばならず、かつそれらの装
置により使用される電流と電圧が制約される場合には、
そのような基準を提供できる性能がはるかに困難にな
る。したがって、そのような電圧基準を提供するために
利用できる部品は、集積回路の種類がますます特殊化さ
れるにつれて、および回路の個々の素子がより小型にな
り、かつ面積が一層制約されるにつれて、電圧基準を供
給するために利用できる部品はますます制限される。
ある。そのような基準を供給するために多くの回路構成
が存在している。しかし、回路がますます特殊化される
ようになるにつれて、関連する回路を製造するために利
用するプロセスを用いて電圧基準を生成する回路を作成
することが必要になる。たとえば、電圧基準を大規模集
積回路で使用するには、基準電圧を発生するための回路
を、大規模集積回路を製造するために用いられるプロセ
スで製造する必要がある。したがって、精密抵抗と精密
コンデンサを含む個々の部品を利用できる場合には、精
密電圧基準を容易に提供することが可能である。しか
し、集積回路装置を使用せねばならず、かつそれらの装
置により使用される電流と電圧が制約される場合には、
そのような基準を提供できる性能がはるかに困難にな
る。したがって、そのような電圧基準を提供するために
利用できる部品は、集積回路の種類がますます特殊化さ
れるにつれて、および回路の個々の素子がより小型にな
り、かつ面積が一層制約されるにつれて、電圧基準を供
給するために利用できる部品はますます制限される。
【０００３】精密電圧レベルを利用する集積回路の１つ
はメモリアレイである。通常は、読出し動作中にメモリ
アレイを質問するため、またはそのようなアレイへ書込
むために、精密電圧は外部から利用できる。しかし、提
携可能なコンピュータにおいて長期間記憶のために用い
られる新しいフラッシュＥＥＰＲＯＭメモリアレイは、
より低い電源電圧を使用していて、そのようなフラッシ
ュアレイをプログラミングおよび消去するために求めら
れる、より高い精密電圧を供給するための精密電源を持
たないマイクロプロセッサで動作するように設計されて
いる。したがって、アレイまたは制御回路を含んでいる
集積回路内部で精密電圧基準を発生することが必要であ
る。これは、精密電圧基準を供給するために必要な素子
を、フラッシュメモリの製造に用いられるプロセスで製
造することを必要とすることを意味する。
はメモリアレイである。通常は、読出し動作中にメモリ
アレイを質問するため、またはそのようなアレイへ書込
むために、精密電圧は外部から利用できる。しかし、提
携可能なコンピュータにおいて長期間記憶のために用い
られる新しいフラッシュＥＥＰＲＯＭメモリアレイは、
より低い電源電圧を使用していて、そのようなフラッシ
ュアレイをプログラミングおよび消去するために求めら
れる、より高い精密電圧を供給するための精密電源を持
たないマイクロプロセッサで動作するように設計されて
いる。したがって、アレイまたは制御回路を含んでいる
集積回路内部で精密電圧基準を発生することが必要であ
る。これは、精密電圧基準を供給するために必要な素子
を、フラッシュメモリの製造に用いられるプロセスで製
造することを必要とすることを意味する。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
目的は集積回路用の精密電圧基準を得ることである。本
発明の別の目的は、電圧基準レベルを設定し、かつそれ
を維持するために一対のフラッシュＥＥＰＲＯＭメモリ
・セルを利用する集積回路用精密電圧基準を得ることで
ある。本発明の更に別の目的は、メモリアレイを製造す
るために用いられるプロセスを用いて製造される、フラ
ッシュメモリ・アレイ用精密電圧基準を得ることであ
る。
目的は集積回路用の精密電圧基準を得ることである。本
発明の別の目的は、電圧基準レベルを設定し、かつそれ
を維持するために一対のフラッシュＥＥＰＲＯＭメモリ
・セルを利用する集積回路用精密電圧基準を得ることで
ある。本発明の更に別の目的は、メモリアレイを製造す
るために用いられるプロセスを用いて製造される、フラ
ッシュメモリ・アレイ用精密電圧基準を得ることであ
る。
【０００５】
【課題を解決するための手段】本発明のそれらの目的お
よびその他の目的は、ソースとドレインと浮動ゲートお
よび制御ゲートをおのおの有し、浮動ゲートに異なる電
荷を持たせるようにプログラムされた一対の同様なフラ
ッシュＥＥＰＲＯＭメモリ・セルと、平衡状態において
等しい電流値を発生する一対の並列回路に各前記セルを
接続する手段と、各前記並列回路対中の電流を検出し
て、それの電流が異なる時を決定し、電流が平衡してい
る時に基準値として使用できる出力電圧を供給する手段
と、出力電圧が平衡時に供給された電圧から変化した時
に、出力電圧の変化を検出してフラッシュＥＥＰＲＯＭ
メモリ・セルを流れる電流を変化させて電流を平衡させ
る手段とを備える精密電圧基準回路において達成され
る。
よびその他の目的は、ソースとドレインと浮動ゲートお
よび制御ゲートをおのおの有し、浮動ゲートに異なる電
荷を持たせるようにプログラムされた一対の同様なフラ
ッシュＥＥＰＲＯＭメモリ・セルと、平衡状態において
等しい電流値を発生する一対の並列回路に各前記セルを
接続する手段と、各前記並列回路対中の電流を検出し
て、それの電流が異なる時を決定し、電流が平衡してい
る時に基準値として使用できる出力電圧を供給する手段
と、出力電圧が平衡時に供給された電圧から変化した時
に、出力電圧の変化を検出してフラッシュＥＥＰＲＯＭ
メモリ・セルを流れる電流を変化させて電流を平衡させ
る手段とを備える精密電圧基準回路において達成され
る。
【０００６】
【実施例】まず、本発明を利用するコンピュータ装置が
示されている図１を参照する。このコンピュータ装置
は、通常動作するために供給された各種の命令を実行す
る中央処理装置を含む。中央処理装置は、情報をコンピ
ュータ装置の種々の部分へ伝えるようにされているバス
へ供給される。このバスへ主メモリが結合される。この
主メモリは、通常コンピュータ装置へ電力が供給されて
いる期間中に情報を記憶するために用いられるダイナミ
ック・ランダム・アクセス・メモリで構成される。バス
へは読出し専用メモリも結合される。この読出し専用メ
モリは、記憶装置へ電力が供給されていない時に記憶状
態を保持するようにされた、当業者に周知の各種の記憶
装置（電気的にプログラム可能な読出し専用記憶装置
（ＥＰＲＯＭ装置）、またはフラッシュＥＥＰＲＯＭ記
憶装置のような）を含むことができる。読出し専用メモ
リは、プロセッサ１１により用いられる、基本入力／出
力プロセスおよび起動プロセスのような各種の基本的な
機能を典型的に記憶する。
示されている図１を参照する。このコンピュータ装置
は、通常動作するために供給された各種の命令を実行す
る中央処理装置を含む。中央処理装置は、情報をコンピ
ュータ装置の種々の部分へ伝えるようにされているバス
へ供給される。このバスへ主メモリが結合される。この
主メモリは、通常コンピュータ装置へ電力が供給されて
いる期間中に情報を記憶するために用いられるダイナミ
ック・ランダム・アクセス・メモリで構成される。バス
へは読出し専用メモリも結合される。この読出し専用メ
モリは、記憶装置へ電力が供給されていない時に記憶状
態を保持するようにされた、当業者に周知の各種の記憶
装置（電気的にプログラム可能な読出し専用記憶装置
（ＥＰＲＯＭ装置）、またはフラッシュＥＥＰＲＯＭ記
憶装置のような）を含むことができる。読出し専用メモ
リは、プロセッサ１１により用いられる、基本入力／出
力プロセスおよび起動プロセスのような各種の基本的な
機能を典型的に記憶する。
【０００７】バスへは、図にハードディスク・ドライブ
により例示されている長期記憶装置のような各種の周辺
回路部品も接続される。バスへは、表示のためにモニタ
のような出力表示装置へ転送すべきデータを書込むこと
ができる、フレーム・バッファのような回路も接続され
る。ここでの説明のために、フレーム・バッファは、情
報を記憶するために必要な各種のメモリ・プレーンに加
えて、デジタル−アナログ変換回路および出力表示装置
への情報の走査を制御する回路のような、当業者に周知
の各種の回路を含むものとみなすことができる。
により例示されている長期記憶装置のような各種の周辺
回路部品も接続される。バスへは、表示のためにモニタ
のような出力表示装置へ転送すべきデータを書込むこと
ができる、フレーム・バッファのような回路も接続され
る。ここでの説明のために、フレーム・バッファは、情
報を記憶するために必要な各種のメモリ・プレーンに加
えて、デジタル−アナログ変換回路および出力表示装置
への情報の走査を制御する回路のような、当業者に周知
の各種の回路を含むものとみなすことができる。
【０００８】コンピュータ装置へ電力を供給するために
用いる回路も図１に示されている。これは、ここで説明
している実施例においては、コンピュータ装置へ電力を
供給するために種々の状態を制御する電力制御回路と、
電力制御回路の制御の下にコンピュータ装置へ電力を供
給するために携帯コンピュータにおいて利用できる電池
とを含む。どのような特定の構成においても、電力制御
回路は実際には図１の回路の特定の部分の一部とするこ
とができる。たとえば、読出し専用メモリがフラッシュ
ＥＥＰＲＯＭ記憶装置で構成されているとすると、電力
制御回路は本発明に従って電圧基準回路を含む。それは
読出し専用メモリ・ブロックの物理的な一部分とするこ
ともできる。
用いる回路も図１に示されている。これは、ここで説明
している実施例においては、コンピュータ装置へ電力を
供給するために種々の状態を制御する電力制御回路と、
電力制御回路の制御の下にコンピュータ装置へ電力を供
給するために携帯コンピュータにおいて利用できる電池
とを含む。どのような特定の構成においても、電力制御
回路は実際には図１の回路の特定の部分の一部とするこ
とができる。たとえば、読出し専用メモリがフラッシュ
ＥＥＰＲＯＭ記憶装置で構成されているとすると、電力
制御回路は本発明に従って電圧基準回路を含む。それは
読出し専用メモリ・ブロックの物理的な一部分とするこ
ともできる。
【０００９】次に、本発明に従って構成された基本回路
１０が示されている図２を参照する。この基本回路１０
は、本発明の装置がどのように動作するかを説明するた
めにとくに有用である。回路１０はほぼ同一の一対の電
気的に消去可能、かつプログラム可能な読出し専用メモ
リ（ＥＥＰＲＯＭ）装置１２、１３を含む。
１０が示されている図２を参照する。この基本回路１０
は、本発明の装置がどのように動作するかを説明するた
めにとくに有用である。回路１０はほぼ同一の一対の電
気的に消去可能、かつプログラム可能な読出し専用メモ
リ（ＥＥＰＲＯＭ）装置１２、１３を含む。
【００１０】フラッシュＥＥＰＲＯＭ装置（セル）は、
ドレイン領域と、ソース領域と、浮動ゲートと、制御ゲ
ートとを有する浮動ゲートＭＯＳ電界効果トランジスタ
である。このトランジスタへ信号を加えるためにドレイ
ン、ソースおよび制御ゲートのおのおのへ導体が接続さ
れる。フラッシュＥＥＰＲＯＭメモリ・セルは正常なＥ
ＥＰＲＯＭセルのようにして機能でき、回路から電力が
除去された時に１状態まはた０状態を保持する。典型的
なＥＰＲＯＭとは異なり、フラッシュＥＥＰＲＯＭメモ
リ・セルはその場で電気的に消去可能であり、メモリセ
ルを消去するために取り外したり、紫外線を照射する必
要はない。
ドレイン領域と、ソース領域と、浮動ゲートと、制御ゲ
ートとを有する浮動ゲートＭＯＳ電界効果トランジスタ
である。このトランジスタへ信号を加えるためにドレイ
ン、ソースおよび制御ゲートのおのおのへ導体が接続さ
れる。フラッシュＥＥＰＲＯＭメモリ・セルは正常なＥ
ＥＰＲＯＭセルのようにして機能でき、回路から電力が
除去された時に１状態まはた０状態を保持する。典型的
なＥＰＲＯＭとは異なり、フラッシュＥＥＰＲＯＭメモ
リ・セルはその場で電気的に消去可能であり、メモリセ
ルを消去するために取り外したり、紫外線を照射する必
要はない。
【００１１】制御ゲートを高い電位（セルがメモリセル
として使用される場合には約＋１２ボルトにできる）へ
結合し、ドレイン領域をより低い電位（セルがメモリセ
ルとして使用される場合には約＋７ボルト）へ結合し、
ソース領域を接地することにより浮動ゲートを負に充電
させることによって、Ｎ形フラッシュＥＥＰＲＯＭメモ
リ・トランジスタがプログラムされる。それらの条件で
電荷は浮動ゲートに充電される。制御ゲートとソース領
域の間へ正電位を加え、その間にドレイン領域へ低い正
電位を加えることによりセルは読出される。ゲートとソ
ースの間へ加えられる読出し電圧は、プログラムされて
いなかった装置のしきい値電圧Ｖｔより高いが、プログ
ラムされた装置のしきい値電圧Ｖｔより低い。浮動ゲー
トが負に充電されているかいないかを判定するために、
装置を流れる電流が検出される。浮動ゲートが充電され
ているならば、セルが読出された時にドレイン電流は流
れない。それとは対照的に、トランジスタがプログラム
されておらず、浮動ゲートが充電されていなければ、セ
ルが読出された時にドレイン電流は流れる。
として使用される場合には約＋１２ボルトにできる）へ
結合し、ドレイン領域をより低い電位（セルがメモリセ
ルとして使用される場合には約＋７ボルト）へ結合し、
ソース領域を接地することにより浮動ゲートを負に充電
させることによって、Ｎ形フラッシュＥＥＰＲＯＭメモ
リ・トランジスタがプログラムされる。それらの条件で
電荷は浮動ゲートに充電される。制御ゲートとソース領
域の間へ正電位を加え、その間にドレイン領域へ低い正
電位を加えることによりセルは読出される。ゲートとソ
ースの間へ加えられる読出し電圧は、プログラムされて
いなかった装置のしきい値電圧Ｖｔより高いが、プログ
ラムされた装置のしきい値電圧Ｖｔより低い。浮動ゲー
トが負に充電されているかいないかを判定するために、
装置を流れる電流が検出される。浮動ゲートが充電され
ているならば、セルが読出された時にドレイン電流は流
れない。それとは対照的に、トランジスタがプログラム
されておらず、浮動ゲートが充電されていなければ、セ
ルが読出された時にドレイン電流は流れる。
【００１２】そのようなフラッシュＥＥＰＲＯＭメモリ
・セルのアレイが、コンピュータおよび類似の回路にお
いて、読出し専用メモリとして、および読出しと書込み
ができる長期記憶装置として最近使用されている。装置
のプログラミングと読出しを行うために、それらのセル
は正確な値の電圧を供給することを要する。フラッシュ
ＥＥＰＲＯＭメモリ装置のアレイは、電気機械的なハー
ドディスク・ドライブより軽く、かつ迅速プログラミン
グ性能の面で有利であって、携帯型コンピュータにおい
て長期記憶のために典型的に使用される。しかし、その
ような携帯型コンピュータを一層軽くし、１回の充電に
より使用できる時間を長くするために、そのようなコン
ピュータの電力消費量を減少させる傾向がある。そのた
めに、フラッシュ・メモリ・アレイをプログラムするた
めに利用できる電位を低くする必要がある。フラッシュ
・アレイをプログラミングするために携帯型コンピュー
タ内部の回路において精密電圧基準が利用できている場
合には、これはもはや真実ではない。したがって、フラ
ッシュＥＥＰＲＯＭメモリ・アレイを制御するための回
路中にそのような精密電圧基準を設けることがいまや必
要である。そのために、ハードディスク・ドライブの代
わりに使用されるフラッシュＥＥＰＲＯＭメモリ・アレ
イの制御回路を製造するために用いられる方法で、精密
電圧基準回路を製造できることを必要とする。
・セルのアレイが、コンピュータおよび類似の回路にお
いて、読出し専用メモリとして、および読出しと書込み
ができる長期記憶装置として最近使用されている。装置
のプログラミングと読出しを行うために、それらのセル
は正確な値の電圧を供給することを要する。フラッシュ
ＥＥＰＲＯＭメモリ装置のアレイは、電気機械的なハー
ドディスク・ドライブより軽く、かつ迅速プログラミン
グ性能の面で有利であって、携帯型コンピュータにおい
て長期記憶のために典型的に使用される。しかし、その
ような携帯型コンピュータを一層軽くし、１回の充電に
より使用できる時間を長くするために、そのようなコン
ピュータの電力消費量を減少させる傾向がある。そのた
めに、フラッシュ・メモリ・アレイをプログラムするた
めに利用できる電位を低くする必要がある。フラッシュ
・アレイをプログラミングするために携帯型コンピュー
タ内部の回路において精密電圧基準が利用できている場
合には、これはもはや真実ではない。したがって、フラ
ッシュＥＥＰＲＯＭメモリ・アレイを制御するための回
路中にそのような精密電圧基準を設けることがいまや必
要である。そのために、ハードディスク・ドライブの代
わりに使用されるフラッシュＥＥＰＲＯＭメモリ・アレ
イの制御回路を製造するために用いられる方法で、精密
電圧基準回路を製造できることを必要とする。
【００１３】したがって、本発明の回路１０は、フラッ
シュＥＥＰＲＯＭメモリ・アレイを製造するために当業
者が利用する技術を用いて、通常のＣＭＯＳプロセスに
より製造される。
シュＥＥＰＲＯＭメモリ・アレイを製造するために当業
者が利用する技術を用いて、通常のＣＭＯＳプロセスに
より製造される。
【００１４】しかし、フラッシュＥＥＰＲＯＭ１２、１
３はメモリ・アレイ・セルとみなしてはならない。それ
らが、同じ方法を用いて同様に製造されているとして
も、そのような装置に対して典型的に用いられる電荷値
ではなくて、２種類の選択された電荷値を記憶するため
にこのフラッシュＥＥＰＲＯＭが用いられる。フラッシ
ュ装置１２のソース端子とドレイン端子は、Ｎ形電界効
果トランジスタ装置１５のソース端子とドレイン端子
へ、およびＰ形電界効果トランジスタ装置１６のソース
端子とドレイン端子へ直列に接続される。Ｐ形装置１６
のゲート端子をそのドレイン端子へ接続して、それが抵
抗のように機能するようにする。Ｎ形装置１５は、フラ
ッシュ装置１２のドレイン端子をＮ形装置１５のゲート
電圧より低いＮ形装置１５のしきい値電圧Ｖｔである電
圧に維持するために用いられるカスコード装置である。
３はメモリ・アレイ・セルとみなしてはならない。それ
らが、同じ方法を用いて同様に製造されているとして
も、そのような装置に対して典型的に用いられる電荷値
ではなくて、２種類の選択された電荷値を記憶するため
にこのフラッシュＥＥＰＲＯＭが用いられる。フラッシ
ュ装置１２のソース端子とドレイン端子は、Ｎ形電界効
果トランジスタ装置１５のソース端子とドレイン端子
へ、およびＰ形電界効果トランジスタ装置１６のソース
端子とドレイン端子へ直列に接続される。Ｐ形装置１６
のゲート端子をそのドレイン端子へ接続して、それが抵
抗のように機能するようにする。Ｎ形装置１５は、フラ
ッシュ装置１２のドレイン端子をＮ形装置１５のゲート
電圧より低いＮ形装置１５のしきい値電圧Ｖｔである電
圧に維持するために用いられるカスコード装置である。
【００１５】フラッシュ装置１３のソース端子とドレイ
ン端子は、Ｎ形電界効果トランジスタ装置１８のソース
端子とドレイン端子へ、およびＰ形電界効果トランジス
タ装置のソース端子とドレイン端子へ直列に接続され
る。Ｐ形装置１９はＰ形装置１６と同じサイズにされ、
抵抗のように機能するようにそれのゲート端子がそれの
ドレイン端子へ接続される。Ｎ形装置１８はカスコード
装置１５と同一のカスコード装置であって、フラッシュ
装置１３のドレイン端子における電圧を、カスコード装
置１８のゲート電圧より低い電圧Ｖｔである電圧に維持
するためにも用いられる。
ン端子は、Ｎ形電界効果トランジスタ装置１８のソース
端子とドレイン端子へ、およびＰ形電界効果トランジス
タ装置のソース端子とドレイン端子へ直列に接続され
る。Ｐ形装置１９はＰ形装置１６と同じサイズにされ、
抵抗のように機能するようにそれのゲート端子がそれの
ドレイン端子へ接続される。Ｎ形装置１８はカスコード
装置１５と同一のカスコード装置であって、フラッシュ
装置１３のドレイン端子における電圧を、カスコード装
置１８のゲート電圧より低い電圧Ｖｔである電圧に維持
するためにも用いられる。
【００１６】Ｐ形装置１６のドレイン端子は差動増幅器
２１の負入力端子へ接続され、Ｐ形装置１９のドレイン
端子は差動増幅器２１の正入力端子へ接続される。差動
増幅器２１は出力電位を端子へ供給する。その電位は一
対の抵抗２３と２４を横切るアース電位より高いと測定
できる。出力端子における電圧は回路１０により制御さ
れる基準電圧である。本発明の一実施例においては、抵
抗２３の値は抵抗２４の値の半分である。
２１の負入力端子へ接続され、Ｐ形装置１９のドレイン
端子は差動増幅器２１の正入力端子へ接続される。差動
増幅器２１は出力電位を端子へ供給する。その電位は一
対の抵抗２３と２４を横切るアース電位より高いと測定
できる。出力端子における電圧は回路１０により制御さ
れる基準電圧である。本発明の一実施例においては、抵
抗２３の値は抵抗２４の値の半分である。
【００１７】したがって、フラッシュ装置１２のゲート
がフラッシュ装置１３のゲートが受ける電圧の３分の２
の電圧を受けるように、出力端子とアースの間の電圧差
が分割される。製造中に、各フラッシュ装置は異なる電
荷をそれの浮動ゲートに保持するようにプログラムされ
る。その電荷は以下のように選択される。すなわち、回
路１０が平衡状態にあって、基準電圧として使用される
所望の出力値を提供する時に、２つのフラッシュ装置を
流れる電流が等しく、コンデンサの端子間の、各フラッ
シュ装置の浮動ゲートとフィールドにより形成された電
圧が等しく、かつドレイン電圧が等しいように選択され
る。この状態においては、抵抗２３と２４の抵抗分圧器
回路網により供給されるゲート電圧は、２つのフラッシ
ュ装置１２と１３を流れる等しい電流を維持するために
ちょうど適切である。このことは、フラッシュ装置１３
のしきい値電圧Ｖｔがフラッシュ装置１２のしきい値電
圧Ｖｔより高いことを意味し、これは実際には、フラッ
シュ装置１２のゲートにおける電圧がフラッシュ装置１
３のゲートにおける電圧の３分の２である時に、等しい
電流が発生されるように、フラッシュ装置１２と１３が
プログラムされている。
がフラッシュ装置１３のゲートが受ける電圧の３分の２
の電圧を受けるように、出力端子とアースの間の電圧差
が分割される。製造中に、各フラッシュ装置は異なる電
荷をそれの浮動ゲートに保持するようにプログラムされ
る。その電荷は以下のように選択される。すなわち、回
路１０が平衡状態にあって、基準電圧として使用される
所望の出力値を提供する時に、２つのフラッシュ装置を
流れる電流が等しく、コンデンサの端子間の、各フラッ
シュ装置の浮動ゲートとフィールドにより形成された電
圧が等しく、かつドレイン電圧が等しいように選択され
る。この状態においては、抵抗２３と２４の抵抗分圧器
回路網により供給されるゲート電圧は、２つのフラッシ
ュ装置１２と１３を流れる等しい電流を維持するために
ちょうど適切である。このことは、フラッシュ装置１３
のしきい値電圧Ｖｔがフラッシュ装置１２のしきい値電
圧Ｖｔより高いことを意味し、これは実際には、フラッ
シュ装置１２のゲートにおける電圧がフラッシュ装置１
３のゲートにおける電圧の３分の２である時に、等しい
電流が発生されるように、フラッシュ装置１２と１３が
プログラムされている。
【００１８】出力基準電圧が変化する理由は、２つのフ
ラッシュ装置の一方を流れる電流が変化したことであ
る。たとえば、フラッシュ装置１２を流れる電流が増加
すると、Ｐ形トランジスタ１６を流れる電流およびその
トランジスタの電圧も増大する。そうするとトランジス
タ１６のドレインと差動増幅器２１の負入力端子におけ
る電圧のレベルが低くなる。そうすると差動増幅器の差
入力端子間により大きい電圧が加えられて、その差動増
幅器２１の出力電圧を正へ変化させる、すなわち、上昇
させる。そうすると、フラッシュ装置１２、１３のゲー
ト端子における電圧のレベルが上昇する。フラッシュ装
置１３のゲート端子における電圧は、フラッシュ装置１
２のゲート端子における電圧よりも、比例してより大き
い量だけ変化させられる。このようにゲート電圧が上昇
すると、フラッシュ装置１３とＰ形トランジスタ１９を
流れる電流が増加し、それによりトランジスタ１９のド
レイン端子と、増幅器の正入力端子とにおける電圧が低
くなり、フラッシュ装置１２を流れる電流の元の増加を
打ち消す。フラッシュ装置１２または１３を流れる電流
が上記の向きとは逆の向きに変化すると、上記に類似の
動作が行われて、電流を平衡させ、出力電圧を定常基準
出力レベルに維持する。
ラッシュ装置の一方を流れる電流が変化したことであ
る。たとえば、フラッシュ装置１２を流れる電流が増加
すると、Ｐ形トランジスタ１６を流れる電流およびその
トランジスタの電圧も増大する。そうするとトランジス
タ１６のドレインと差動増幅器２１の負入力端子におけ
る電圧のレベルが低くなる。そうすると差動増幅器の差
入力端子間により大きい電圧が加えられて、その差動増
幅器２１の出力電圧を正へ変化させる、すなわち、上昇
させる。そうすると、フラッシュ装置１２、１３のゲー
ト端子における電圧のレベルが上昇する。フラッシュ装
置１３のゲート端子における電圧は、フラッシュ装置１
２のゲート端子における電圧よりも、比例してより大き
い量だけ変化させられる。このようにゲート電圧が上昇
すると、フラッシュ装置１３とＰ形トランジスタ１９を
流れる電流が増加し、それによりトランジスタ１９のド
レイン端子と、増幅器の正入力端子とにおける電圧が低
くなり、フラッシュ装置１２を流れる電流の元の増加を
打ち消す。フラッシュ装置１２または１３を流れる電流
が上記の向きとは逆の向きに変化すると、上記に類似の
動作が行われて、電流を平衡させ、出力電圧を定常基準
出力レベルに維持する。
【００１９】図３は本発明を利用する回路３０の回路図
である。回路３０は一対の同一の大きさのフラッシュＥ
ＥＰＲＯＭ装置３２と３３を含む。それらの装置および
図３に示されているその他の装置は、フラッシュＥＥＰ
ＲＯＭメモリ・アレイを製造するために当業者に周知の
典型的なＣＭＯＳ技術を利用して製造され、図に記され
ているチャネル長さとチャネル幅を有する。フラッシュ
装置３２、３３のソース端子とドレイン端子へ、一対の
カスコード装置３５、３６のソース端子とドレイン端
子、および一対の同一寸法のＰ形装置３８、３９のソー
ス端子とドレイン端子が直列に接続される。図２に示す
回路と同様に、Ｐ形装置３８のゲート端子はそのドレイ
ン端子へ接続されて、このＰ形装置は抵抗としてほぼ機
能する。各Ｐ形装置３８、３９のソースは電位Ｖｐｕｍ
ｐ（電流ポンプ回路８０により供給される値）の源へ接
続される。しかし、Ｐ形装置３９のゲートはＰ形装置３
８のドレイン端子とゲート端子へ接続されて、Ｐ形装置
３９が、Ｐ形装置３８にしたがって装置３２を流れる電
流の電流ミラーとして動作するようにする。
である。回路３０は一対の同一の大きさのフラッシュＥ
ＥＰＲＯＭ装置３２と３３を含む。それらの装置および
図３に示されているその他の装置は、フラッシュＥＥＰ
ＲＯＭメモリ・アレイを製造するために当業者に周知の
典型的なＣＭＯＳ技術を利用して製造され、図に記され
ているチャネル長さとチャネル幅を有する。フラッシュ
装置３２、３３のソース端子とドレイン端子へ、一対の
カスコード装置３５、３６のソース端子とドレイン端
子、および一対の同一寸法のＰ形装置３８、３９のソー
ス端子とドレイン端子が直列に接続される。図２に示す
回路と同様に、Ｐ形装置３８のゲート端子はそのドレイ
ン端子へ接続されて、このＰ形装置は抵抗としてほぼ機
能する。各Ｐ形装置３８、３９のソースは電位Ｖｐｕｍ
ｐ（電流ポンプ回路８０により供給される値）の源へ接
続される。しかし、Ｐ形装置３９のゲートはＰ形装置３
８のドレイン端子とゲート端子へ接続されて、Ｐ形装置
３９が、Ｐ形装置３８にしたがって装置３２を流れる電
流の電流ミラーとして動作するようにする。
【００２０】Ｐ形装置３９のドレイン端子はＮ形トラン
ジスタ４１のゲート端子へ接続される。Ｎ形装置４１は
ＦＥＴであって、電力消費量を減少させるために用いら
れる通常のＮ形ＦＥＴよりも低い値のしきい値電圧Ｖｔ
を有する。Ｎ形ＦＥＴ４１はＮ形ＦＥＴ４２を介して接
地される。ＦＥＴ４２は定電流源として動作するために
バイアスされる。ＦＥＴ４１のソース端子における電圧
が、それのゲート電圧よりＦＥＴのしきい値電圧Ｖｔだ
け低い電圧をほぼ追従する。したがって、フラッシュ装
置３３を流れる電流が変化し、ＦＥＴ４１のゲート電圧
が変化すると、これは、精密基準電圧を取り出す出力点
であるＦＥＴ４１のソース端子において反射される。
ジスタ４１のゲート端子へ接続される。Ｎ形装置４１は
ＦＥＴであって、電力消費量を減少させるために用いら
れる通常のＮ形ＦＥＴよりも低い値のしきい値電圧Ｖｔ
を有する。Ｎ形ＦＥＴ４１はＮ形ＦＥＴ４２を介して接
地される。ＦＥＴ４２は定電流源として動作するために
バイアスされる。ＦＥＴ４１のソース端子における電圧
が、それのゲート電圧よりＦＥＴのしきい値電圧Ｖｔだ
け低い電圧をほぼ追従する。したがって、フラッシュ装
置３３を流れる電流が変化し、ＦＥＴ４１のゲート電圧
が変化すると、これは、精密基準電圧を取り出す出力点
であるＦＥＴ４１のソース端子において反射される。
【００２１】基準電圧は３つのＰ形ＦＥＴ４３、４４、
４５へ供給される。各ＦＥＴ４３、４４、４５は同一の
大きさであって、直列に接続され、各ＦＥＴが抵抗とし
て機能するように各ＦＥＴのゲートはそれ自身のドレイ
ンへ接続される。各ＦＥＴ４３、４４、４５の基板はそ
のソース端子へ接続されて、ソース端子と基板の間に電
位が存在する時に、しきい値電圧のどのような変化も無
くす。これにより、ＦＥＴが分圧回路網中の実際の抵抗
のように確実に動作することを支援する。直線動作領域
へバイアスされているＮ形ＦＥＴ４７が、ＦＥＴ４５の
ドレインへアース電位を供給する。このようにして、第
１の電圧レベルがフラッシュ装置３３のゲートへ加えら
れ、その電圧レベルの３分の２がフラッシュ装置３２の
ゲートへ加えられる。それらの値はフラッシュ装置３
２、３３のゲート電圧を維持して、出力端子における電
圧基準値Ｖｒｅｆが希望の値に正確に維持されるように
する。
４５へ供給される。各ＦＥＴ４３、４４、４５は同一の
大きさであって、直列に接続され、各ＦＥＴが抵抗とし
て機能するように各ＦＥＴのゲートはそれ自身のドレイ
ンへ接続される。各ＦＥＴ４３、４４、４５の基板はそ
のソース端子へ接続されて、ソース端子と基板の間に電
位が存在する時に、しきい値電圧のどのような変化も無
くす。これにより、ＦＥＴが分圧回路網中の実際の抵抗
のように確実に動作することを支援する。直線動作領域
へバイアスされているＮ形ＦＥＴ４７が、ＦＥＴ４５の
ドレインへアース電位を供給する。このようにして、第
１の電圧レベルがフラッシュ装置３３のゲートへ加えら
れ、その電圧レベルの３分の２がフラッシュ装置３２の
ゲートへ加えられる。それらの値はフラッシュ装置３
２、３３のゲート電圧を維持して、出力端子における電
圧基準値Ｖｒｅｆが希望の値に正確に維持されるように
する。
【００２２】たとえば、フラッシュ装置３２を流れる電
流が、フラッシュ装置３３を流れる電流以下に減少した
とすると、この電流減少によりＦＥＴ３８の電圧が低下
させられ、ＦＥＴ３８のドレイン電圧が上昇させられ
る。この電圧レベルはＦＥＴ３９のゲートへ加えられ
て、ＦＥＴ３９のゲート・ソース間電圧を低下させる。
そうするとＦＥＴ３９はＦＥＴ３８を流れる電流の減少
を反映する。それと同時に、フラッシュ装置３３はその
以前のレベルの電流を発生し、この値の電流をＦＥＴ３
９に流させる。フラッシュ装置３３からのより高い電流
を維持することを試みながら、ＦＥＴ３９のゲート・ソ
ース間電圧を低下させると、ＦＥＴ３９はそのドレイン
・ソース間電圧が上昇する領域において動作させられ
る。したがってそれら２つの衝突する電流のために、Ｆ
ＥＴ４１のゲートへ加えられているので電圧が低下させ
られる。それにより３つのＦＥＴの電位が低下させられ
る。そうすると、フラッシュ装置３３のゲート電圧がフ
ラッシュ装置３２のゲート電圧よりいくらか大きく低下
し、２つの電流を平衡状態へ戻す。フラッシュ装置３２
と３３のいずれかを流れる電流が上記とは逆の向きへ変
化しても、上記と同様に作用して電流を平衡させ、出力
電圧Ｖｒｅｆを定常基準レベルに維持する。
流が、フラッシュ装置３３を流れる電流以下に減少した
とすると、この電流減少によりＦＥＴ３８の電圧が低下
させられ、ＦＥＴ３８のドレイン電圧が上昇させられ
る。この電圧レベルはＦＥＴ３９のゲートへ加えられ
て、ＦＥＴ３９のゲート・ソース間電圧を低下させる。
そうするとＦＥＴ３９はＦＥＴ３８を流れる電流の減少
を反映する。それと同時に、フラッシュ装置３３はその
以前のレベルの電流を発生し、この値の電流をＦＥＴ３
９に流させる。フラッシュ装置３３からのより高い電流
を維持することを試みながら、ＦＥＴ３９のゲート・ソ
ース間電圧を低下させると、ＦＥＴ３９はそのドレイン
・ソース間電圧が上昇する領域において動作させられ
る。したがってそれら２つの衝突する電流のために、Ｆ
ＥＴ４１のゲートへ加えられているので電圧が低下させ
られる。それにより３つのＦＥＴの電位が低下させられ
る。そうすると、フラッシュ装置３３のゲート電圧がフ
ラッシュ装置３２のゲート電圧よりいくらか大きく低下
し、２つの電流を平衡状態へ戻す。フラッシュ装置３２
と３３のいずれかを流れる電流が上記とは逆の向きへ変
化しても、上記と同様に作用して電流を平衡させ、出力
電圧Ｖｒｅｆを定常基準レベルに維持する。
【００２３】ＦＥＴが適切な領域で動作するように、回
路３０はバイアス値を設定する回路を含む。Ｎ形ＦＥＴ
４９は接地され、そのゲートがそのドレインへ接続され
る。一対の拡散抵抗５０，５１がＦＥＴ４９のドレイン
をＰ形スイッチ５２へ接続する。このスイッチはソース
電圧Ｖｃｃへ接続される。別のＰ形スイッチ５３がソー
ス電圧Ｖｃｃと、拡散抵抗５０と５１の間とへ接続され
る。スイッチ５２のゲートにおける５ボルトの入力信号
により、ＦＥＴ４９を通る電流路が形成されるととも
に、ＦＥＴ４９は選択された大きさの電圧降下を生じさ
せられる。スイッチ５３のゲートにおける３．３ボルト
の入力信号により、ＦＥＴ４９を通る電流路が形成され
るとともに、ＦＥＴ４９は同じ大きさの電圧降下を生じ
させられる。この電圧レベルは、５ボルトと３．３ボル
トの入力信号を外部から利用できる場合に、回路３０の
ＦＥＴへ同一のバイアスを与えるために用いられる。
路３０はバイアス値を設定する回路を含む。Ｎ形ＦＥＴ
４９は接地され、そのゲートがそのドレインへ接続され
る。一対の拡散抵抗５０，５１がＦＥＴ４９のドレイン
をＰ形スイッチ５２へ接続する。このスイッチはソース
電圧Ｖｃｃへ接続される。別のＰ形スイッチ５３がソー
ス電圧Ｖｃｃと、拡散抵抗５０と５１の間とへ接続され
る。スイッチ５２のゲートにおける５ボルトの入力信号
により、ＦＥＴ４９を通る電流路が形成されるととも
に、ＦＥＴ４９は選択された大きさの電圧降下を生じさ
せられる。スイッチ５３のゲートにおける３．３ボルト
の入力信号により、ＦＥＴ４９を通る電流路が形成され
るとともに、ＦＥＴ４９は同じ大きさの電圧降下を生じ
させられる。この電圧レベルは、５ボルトと３．３ボル
トの入力信号を外部から利用できる場合に、回路３０の
ＦＥＴへ同一のバイアスを与えるために用いられる。
【００２４】ＦＥＴ４９の電圧はＦＥＴ４２のゲートと
ＦＥＴ５４のゲートへ加えられる。それらのＦＥＴのソ
ースは接地され、ゲートはＦＥＴ４９のゲート端子にお
ける電圧へ接続される。したがって、ＦＥＴ４２、５４
を流れる電流が、電流ミラーにより設定される飽和値を
決して超えないように、ＦＥＴ４２，５４はＦＥＴ４９
を流れる電流の比例按分された電流ミラーとして機能す
る。
ＦＥＴ５４のゲートへ加えられる。それらのＦＥＴのソ
ースは接地され、ゲートはＦＥＴ４９のゲート端子にお
ける電圧へ接続される。したがって、ＦＥＴ４２、５４
を流れる電流が、電流ミラーにより設定される飽和値を
決して超えないように、ＦＥＴ４２，５４はＦＥＴ４９
を流れる電流の比例按分された電流ミラーとして機能す
る。
【００２５】弱い（ｗｅａｋ）Ｎ形ＦＥＴ５４のドレイ
ンがＰ形ＦＥＴ５６のゲートへ接続される。ＦＥＴ５６
のソースが電圧源Ｖｐｕｍｐへ接続され、ドレインがＦ
ＥＴ４１のゲートへ接続される。Ｐ形ＦＥＴ５５が電圧
源ＶｐｕｍｐとＦＥＴ５６のゲート端子へ接続される。
ＦＥＴ５６（ＦＥＴ５４、５５、５７とともに）は、タ
ーンオン時に回路３０の起動を迅速に行わせ、２つのフ
ラッシュ装置３２と３３を流れる電流が零である平衡状
態においてそれが動作しないようにするために用いられ
る。
ンがＰ形ＦＥＴ５６のゲートへ接続される。ＦＥＴ５６
のソースが電圧源Ｖｐｕｍｐへ接続され、ドレインがＦ
ＥＴ４１のゲートへ接続される。Ｐ形ＦＥＴ５５が電圧
源ＶｐｕｍｐとＦＥＴ５６のゲート端子へ接続される。
ＦＥＴ５６（ＦＥＴ５４、５５、５７とともに）は、タ
ーンオン時に回路３０の起動を迅速に行わせ、２つのフ
ラッシュ装置３２と３３を流れる電流が零である平衡状
態においてそれが動作しないようにするために用いられ
る。
【００２６】フラッシュ装置に電流が流れないと、電圧
レベルＶｐｕｍｐより低い値Ｖｔ（ＦＥＴ５５の）ちょ
うどの電圧をＦＥＴ５６のゲートへ加えるための分圧器
としてＦＥＴ５４、５５が機能する。これによりＦＥＴ
５６は動作させられ、ＦＥＴ４１のゲート電圧が上昇し
てそれが動作し、フラッシュ装置３２、３３のゲート電
圧が上昇して、フラッシュ装置を流れる電流を増加させ
るようにする。ＦＥＴ３８（したがってフラッシュ装置
３２）を流れる電流を反映するためにＰ形ＦＥＴ５７が
接続される。フラッシュ装置３２を流れる電流が十分に
増加させられると、ＦＥＴ５７は抵抗として動作し、そ
の電流を反映してＦＥＴ５６のゲート電圧を上昇させて
そのＦＥＴを徐々にターンオフにする。したがって回路
１０は迅速に起動し、起動トランジスタ５６が動作可能
状態になる間に適切な平衡状態になる。回路３０の一実
施例に関連するフラッシュ・メモリアレイがプログラム
され、読み出され、または消去されるたびに、回路３０
の一実施例がターンオンさせられるという事実から、こ
の迅速な起動特性は望ましい。
レベルＶｐｕｍｐより低い値Ｖｔ（ＦＥＴ５５の）ちょ
うどの電圧をＦＥＴ５６のゲートへ加えるための分圧器
としてＦＥＴ５４、５５が機能する。これによりＦＥＴ
５６は動作させられ、ＦＥＴ４１のゲート電圧が上昇し
てそれが動作し、フラッシュ装置３２、３３のゲート電
圧が上昇して、フラッシュ装置を流れる電流を増加させ
るようにする。ＦＥＴ３８（したがってフラッシュ装置
３２）を流れる電流を反映するためにＰ形ＦＥＴ５７が
接続される。フラッシュ装置３２を流れる電流が十分に
増加させられると、ＦＥＴ５７は抵抗として動作し、そ
の電流を反映してＦＥＴ５６のゲート電圧を上昇させて
そのＦＥＴを徐々にターンオフにする。したがって回路
１０は迅速に起動し、起動トランジスタ５６が動作可能
状態になる間に適切な平衡状態になる。回路３０の一実
施例に関連するフラッシュ・メモリアレイがプログラム
され、読み出され、または消去されるたびに、回路３０
の一実施例がターンオンさせられるという事実から、こ
の迅速な起動特性は望ましい。
【００２７】前記回路に加えて、回路３０は、プログラ
ミング電圧をフラッシュＥＥＰＲＯＭ装置３２，３３へ
加えて、浮動ゲートに蓄積されている電荷の値を、正し
い平衡点に達するために望ましい値に正確に置くために
利用できるいくつかの入力端子を含む。外部端子からの
電圧をフラッシュ装置３２のドレインへ加えるためにＮ
形ＦＥＴ６０を選択できる。外部端子からの電圧をフラ
ッシュ装置３３のドレインへ加えるために同様のＮ形Ｆ
ＥＴ６１を選択できる。別のＮ形ＦＥＴ６２がＮ形ＦＥ
Ｔ６３と協働して、別の外部端子からの同じ電圧を、プ
ログラミング中にフラッシュ装置３２、３３の各ゲート
へ加える。外部パッドへ加えられる値を処理することに
より、フラッシュ装置３２、３３の浮動ゲートに置かれ
ている電荷値を、出力端子における希望の精密基準電圧
を生ずるために望まれる正確な電荷値へ調整できる。
ミング電圧をフラッシュＥＥＰＲＯＭ装置３２，３３へ
加えて、浮動ゲートに蓄積されている電荷の値を、正し
い平衡点に達するために望ましい値に正確に置くために
利用できるいくつかの入力端子を含む。外部端子からの
電圧をフラッシュ装置３２のドレインへ加えるためにＮ
形ＦＥＴ６０を選択できる。外部端子からの電圧をフラ
ッシュ装置３３のドレインへ加えるために同様のＮ形Ｆ
ＥＴ６１を選択できる。別のＮ形ＦＥＴ６２がＮ形ＦＥ
Ｔ６３と協働して、別の外部端子からの同じ電圧を、プ
ログラミング中にフラッシュ装置３２、３３の各ゲート
へ加える。外部パッドへ加えられる値を処理することに
より、フラッシュ装置３２、３３の浮動ゲートに置かれ
ている電荷値を、出力端子における希望の精密基準電圧
を生ずるために望まれる正確な電荷値へ調整できる。
【００２８】図３にブロックとして示されている回路７
０を用いて、正しいゲート電圧（ＦＥＴ３５、３６のＶ
ｔの２倍）を各カスコード装置３５、３６へ加え、各フ
ラッシュ装置３２、３３のドレイン電圧が、平衡状態に
おける動作のために正しい電圧値（カスコード装置のＶ
ｔ）に維持されるようにする。これは、フラッシュ装置
３２、３３のドレイン電圧を、カスコード装置の電圧Ｖ
ｔに等しい電圧レベルに維持するように制御する。
０を用いて、正しいゲート電圧（ＦＥＴ３５、３６のＶ
ｔの２倍）を各カスコード装置３５、３６へ加え、各フ
ラッシュ装置３２、３３のドレイン電圧が、平衡状態に
おける動作のために正しい電圧値（カスコード装置のＶ
ｔ）に維持されるようにする。これは、フラッシュ装置
３２、３３のドレイン電圧を、カスコード装置の電圧Ｖ
ｔに等しい電圧レベルに維持するように制御する。
【００２９】回路３０は少なくとも６ボルトの電源電圧
を必要とするから、ソース電圧Ｖｃｃとして５ボルトま
たは３ボルトを利用できる時は、ＦＥＴ３８、３９のソ
ースにおける電圧Ｖｐｕｍｐを供給するために電流ポン
プ装置が利用される。図４はこの目的のために利用でき
る電流ポンプ回路８０を示す。この電流ポンプ回路８０
はＰ形ＦＥＴ８１を有する。このＦＥＴはソース電圧Ｖ
ｃｃから電流を供給するために接続される。ＦＥＴ８１
は、第１の経路中のダイオード接続されている（ゲート
端子がドレイン端子へ接続されている）第１のＮ形ＦＥ
Ｔ８２と、ダイオード接続されている第２のＮ形ＦＥＴ
８３を介して、電圧Ｖｐｕｍｐが現われる出力端子へ結
合される。ＦＥＴ８１は別の２つのダイオード接続され
ているＮ形ＦＥＴ８８，８９へも結合される。それらの
ＦＥＴは、電圧Ｖｐｕｍｐが現われる出力端子への第２
の経路を構成する。各ＦＥＴ８２、８３、８８、８９
は、とくに低いしきい値電圧を持つＮ形装置である。
を必要とするから、ソース電圧Ｖｃｃとして５ボルトま
たは３ボルトを利用できる時は、ＦＥＴ３８、３９のソ
ースにおける電圧Ｖｐｕｍｐを供給するために電流ポン
プ装置が利用される。図４はこの目的のために利用でき
る電流ポンプ回路８０を示す。この電流ポンプ回路８０
はＰ形ＦＥＴ８１を有する。このＦＥＴはソース電圧Ｖ
ｃｃから電流を供給するために接続される。ＦＥＴ８１
は、第１の経路中のダイオード接続されている（ゲート
端子がドレイン端子へ接続されている）第１のＮ形ＦＥ
Ｔ８２と、ダイオード接続されている第２のＮ形ＦＥＴ
８３を介して、電圧Ｖｐｕｍｐが現われる出力端子へ結
合される。ＦＥＴ８１は別の２つのダイオード接続され
ているＮ形ＦＥＴ８８，８９へも結合される。それらの
ＦＥＴは、電圧Ｖｐｕｍｐが現われる出力端子への第２
の経路を構成する。各ＦＥＴ８２、８３、８８、８９
は、とくに低いしきい値電圧を持つＮ形装置である。
【００３０】Ｖｃｃとアース電圧の間で変化するクロッ
ク入力信号ＣＫがナンドゲート８５へ加えられ、それに
より反転されてからナンドゲート８６へ加えられる。ナ
ンドゲート８５または８６は動作可能状態にされて、ポ
ンプ可能化入力信号ＰＵＭＰＥＮによりクロック信号を
転送する。各ナンドゲート８５、８６の出力端子から他
のナンドゲートの入力端子へ帰還することにより、ナン
ドゲート８５、８６は、互いに重なり合わず、かつ逆位
相のクロック信号の２つの流れを確実に転送する。
ク入力信号ＣＫがナンドゲート８５へ加えられ、それに
より反転されてからナンドゲート８６へ加えられる。ナ
ンドゲート８５または８６は動作可能状態にされて、ポ
ンプ可能化入力信号ＰＵＭＰＥＮによりクロック信号を
転送する。各ナンドゲート８５、８６の出力端子から他
のナンドゲートの入力端子へ帰還することにより、ナン
ドゲート８５、８６は、互いに重なり合わず、かつ逆位
相のクロック信号の２つの流れを確実に転送する。
【００３１】信号ＰＵＭＰＥＮを加えられて電流ポンプ
８０が動作可能状態にされると、信号ＰＵＭＰＥＮ＃が
低レベルで、ＦＥＴ８１にＶｃｃをＮ形ＦＥＴ８２のド
レインへ供給させる。Ｖｃｃの値が５ボルトであると、
信号ＩＳ５Ｖが供給されて伝送ゲートスイッチ８７を閉
じさせ、ナンドゲート８５からのクロック信号が遮断さ
れるようにする。その場合には、ナンドゲート８６から
のクロック信号がＦＥＴ８２と８３の間へ加えられる。
クロック信号の値が負の時は、ＦＥＴ８２は動作させら
れて、ＦＥＴ８１を介して接続されているソースＶｃｃ
がコンデンサ８４を充電するようにする。クロック信号
が正の時は、ＦＥＴ８２はターンオフされ、ＦＥＴ８３
はターンオンさせられる。そうするとＦＥＴ８３はコン
デンサ８４を出力端子へ接続して、負の半サイクル中に
蓄積された初期値Ｖｃｃと、正のクロック信号により供
給される付加値Ｖｃｃが電圧Ｖｐｕｍｐとして出力端子
へ送られる。そうすると、出力端子において利用できる
出力電圧が希望の値へ実際に２倍にされる。
８０が動作可能状態にされると、信号ＰＵＭＰＥＮ＃が
低レベルで、ＦＥＴ８１にＶｃｃをＮ形ＦＥＴ８２のド
レインへ供給させる。Ｖｃｃの値が５ボルトであると、
信号ＩＳ５Ｖが供給されて伝送ゲートスイッチ８７を閉
じさせ、ナンドゲート８５からのクロック信号が遮断さ
れるようにする。その場合には、ナンドゲート８６から
のクロック信号がＦＥＴ８２と８３の間へ加えられる。
クロック信号の値が負の時は、ＦＥＴ８２は動作させら
れて、ＦＥＴ８１を介して接続されているソースＶｃｃ
がコンデンサ８４を充電するようにする。クロック信号
が正の時は、ＦＥＴ８２はターンオフされ、ＦＥＴ８３
はターンオンさせられる。そうするとＦＥＴ８３はコン
デンサ８４を出力端子へ接続して、負の半サイクル中に
蓄積された初期値Ｖｃｃと、正のクロック信号により供
給される付加値Ｖｃｃが電圧Ｖｐｕｍｐとして出力端子
へ送られる。そうすると、出力端子において利用できる
出力電圧が希望の値へ実際に２倍にされる。
【００３２】他方、電圧Ｖｃｃが３ボルトであると、ス
イッチ８７が開かれて、クロック信号を更に２つのＦＥ
Ｔ８８と８９の間へ送る。それらのＦＥＴはＦＥＴ８
２、８３と同様に機能して、ナンドゲート８５を通るク
ロック信号の負の半サイクル中に蓄積された付加電荷
と、付加電圧がポンプ回路８０の出力端子へ加えられる
ように、コンデンサ９１を充電する。このように、ＦＥ
Ｔ８２と８８の間に加えられる第１の負クロックはＦＥ
Ｔ８２をターンオンして、コンデンサ８４を充電する。
このクロックが正（およびナンドゲート８５を通るクロ
ックが負）になると、ＦＥＴ８８はターンオンしてコン
デンサ９１を充電する。それから、ＦＥＴ８８と８９の
間の回路点が正になると、コンデンサ９１に充電されて
いる値と、正のクロックの値が、ターンオンされたＦＥ
Ｔ８９により出力端子へ供給される。このようにして、
５ボルトまたは３ボルトであるＶｃｃの値に対して、電
圧Ｖｐｕｍｐは希望の値へ上昇させられる。電圧Ｖｐｕ
ｍｐは、ＦＥＴ８８、８９を通る経路が可能状態にされ
た時に、出力電圧ＶｐｕｍｐがＦＥＴ８３をターンオフ
するように、コンデンサ９０を充電する。
イッチ８７が開かれて、クロック信号を更に２つのＦＥ
Ｔ８８と８９の間へ送る。それらのＦＥＴはＦＥＴ８
２、８３と同様に機能して、ナンドゲート８５を通るク
ロック信号の負の半サイクル中に蓄積された付加電荷
と、付加電圧がポンプ回路８０の出力端子へ加えられる
ように、コンデンサ９１を充電する。このように、ＦＥ
Ｔ８２と８８の間に加えられる第１の負クロックはＦＥ
Ｔ８２をターンオンして、コンデンサ８４を充電する。
このクロックが正（およびナンドゲート８５を通るクロ
ックが負）になると、ＦＥＴ８８はターンオンしてコン
デンサ９１を充電する。それから、ＦＥＴ８８と８９の
間の回路点が正になると、コンデンサ９１に充電されて
いる値と、正のクロックの値が、ターンオンされたＦＥ
Ｔ８９により出力端子へ供給される。このようにして、
５ボルトまたは３ボルトであるＶｃｃの値に対して、電
圧Ｖｐｕｍｐは希望の値へ上昇させられる。電圧Ｖｐｕ
ｍｐは、ＦＥＴ８８、８９を通る経路が可能状態にされ
た時に、出力電圧ＶｐｕｍｐがＦＥＴ８３をターンオフ
するように、コンデンサ９０を充電する。
【図１】本発明を利用するコンピュータ装置のブロック
図である。
図である。
【図２】本発明の基本的な回路図である。
【図３】本発明を示すより詳しい回路図である。
【図４】図３に示されている回路の一部の回路図であ
る。
る。
１０ 本発明の回路 １２、１３ フラッシュＥＥＰＲＯＭメモリ・セル １５、１８ Ｎ形電界効果トランジスタ装置 １６、１９ Ｐ形電界効果トランジスタ装置 ２１ 差動増幅器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本発明を利用するコンピュータ装置のブロッ
ク図である。
ク図である。
【図２】 本発明の基本的な回路図である。
【図３】 図４乃至図７の配置図である。
【図４】 本発明を示すより詳しい回路図である。
【図５】 本発明を示すより詳しい回路図である。
【図６】 本発明を示すより詳しい回路図である。
【図７】 本発明を示すより詳しい回路図である。
【図８】 図４乃至図７に示されている回路の一部の回
路図である。
路図である。
【符号の説明】 １０ 本発明の回路 １２、１３ フラッシュＥＥＰＲＯＭメモリ・セル １５、１８ Ｎ形電解効果トランジスタ装置 １６、１９ Ｐ形電解効果トランジスタ装置 ２１ 差動増幅器
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 メース・トーブ アメリカ合衆国 95758 カリフォルニア 州・エルク グローブ・ハローゲイト ウ ェイ・9130 (72)発明者 ニール・ミールケ アメリカ合衆国 94022 カリフォルニア 州・ロス アルトス ヒルズ・ラ ローマ ドライブ・25026
Claims (2)
- 【請求項１】 ソースとドレインと浮動ゲートおよび制
御ゲートをおのおの有し、浮動ゲートに異なる電荷を持
たせられた一対の同様なフラッシュＥＥＰＲＯＭメモリ
・セルと、その各セルを平衡状態において等しい電流値
を発生する一対の並列回路のそれぞれに接続する手段
と、並列回路対中の電流に応答して、電流が平衡してい
る時に基準値として使用できる出力電圧を供給する手段
と、出力電圧が平衡時に供給された電圧から変化した時
に、出力電圧の変化を検出してフラッシュＥＥＰＲＯＭ
メモリ・セルを流れる電流を変化させて電流を平衡させ
る手段とを備える精密電圧基準回路。 - 【請求項２】 中央処理装置と、 バス手段と、 主記憶装置と、 プログラム可能な不揮発性長期記憶手段と、を備え、こ
の長期記憶手段は、 精密電圧基準を供給する手段、 を含み、この供給手段は、 一対の同様なフラッシュＥＥＰＲＯＭメモリ・セルと、
その各セルを平衡状態において等しい電流値を発生する
一対の並列回路のそれぞれに接続する手段と、並列回路
対中の電流に応答して、電流が平衡している時に基準値
として使用できる出力電圧を供給する手段と、出力電圧
が平衡時に供給された電圧から変化した時に、出力電圧
の変化を検出してフラッシュＥＥＰＲＯＭメモリ・セル
を流れる電流を変化させて電流を平衡させる手段と、 を備えるコンピュータ装置。
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