JP7393913B2 - 半導体メモリ装置及びこれを含むメモリシステム - Google Patents

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Description

本発明は、半導体メモリ装置及びこれを含むメモリシステムに関し、特に、接地電圧ノイズによる内部電源電圧と内部接地電圧との間のマージンを補償する半導体メモリ装置及びこれを含むメモリシステムに関する。
メモリシステムは、半導体メモリ装置及びメモリ制御部を含む。
半導体メモリ装置は、外部から印加された外部電源電圧及び接地電圧に基づいて内部電源電圧を発生する内部電源電圧発生器を含む。
半導体メモリ装置の動作中に大量の電流が使用される場合、内部電源電圧ドライバを介して大量の電流が流れることになり、そのため、内部接地電圧ノードのレベルが外部接地電圧のレベルに落ちることなく上昇する接地電圧ノイズが発生するという問題がある。
また、内部接地電圧ノードのレベルが上昇することにより、内部電源電圧と内部接地電圧との間のマージンが減るという問題がある。
これらは、半導体メモリ装置の動作に悪影響を与える。
本発明は上記従来の半導体メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、接地電圧ノイズによる内部電源電圧と内部接地電圧との間のマージンを補償する半導体メモリ装置及びこれを備えるメモリシステムを提供することにある。
上記目的を達成するためになされた本発明による半導体メモリ装置は、外部電源電圧を受信する外部電源電圧端子と、外部接地電圧を受信する外部接地電圧端子と、前記外部接地電圧と内部接地電圧ノードの内部接地電圧との間の差を検出して、接地電圧ノイズ基準電圧を発生する接地電圧ノイズ検出器と、前記外部電源電圧及び前記接地電圧ノイズ基準電圧に基づいて、内部電源電圧基準電圧を発生する内部電源電圧基準電圧発生器と、前記内部電源電圧基準電圧に基づいて、内部電源電圧を発生する内部電源電圧ドライバと、を有することを特徴とする。
また、上記目的を達成するためになされた本発明による半導体メモリ装置は、複数のプレーン（ｐｌａｎｅ）と、前記各プレーンの対応する周辺回路領域に配置される内部接地電圧ノードと、前記各プレーンの対応する周辺回路領域に隣接して配置されたグローバル周辺回路領域に配置され、外部電源電圧を受信する外部電源電圧端子と、前記グローバル周辺回路領域に配置され、外部接地電圧を受信する外部接地電圧端子と、前記グローバル周辺回路領域の前記外部接地電圧端子に隣接して配置され、前記外部接地電圧と前記各プレーンの対応する内部接地電圧ノードにおける内部接地電圧との間の差を検出して、対応する接地電圧ノイズ基準電圧を発生する接地電圧ノイズ検出器と、前記グローバル周辺回路領域の前記外部電源電圧端子に隣接して配置され、前記外部電源電圧に基づいて、グローバル基準電圧を発生するグローバル基準電圧発生器と、前記各プレーンの対応する前記周辺回路領域に配置され、前記グローバル基準電圧及び前記対応する接地電圧ノイズ基準電圧に基づいて、ローカル基準電圧を発生するローカル基準電圧発生器と、前記各プレーンの対応する前記周辺回路領域に配置され、前記対応するローカル基準電圧に基づいて、対応する内部電源電圧を発生する複数の内部電源電圧ドライバと、を有することを特徴とする。
上記目的を達成するためになされた本発明によるメモリシステムは、複数のプレーンを含む半導体メモリ装置と、前記プレーンに少なくとも１つの制御信号をそれぞれ印加し、前記制御信号に応答して、前記プレーンにアドレス又はコマンドの少なくともいずれか一つを送信するか、前記制御信号に応答して、前記プレーンにデータを出力するか、又は前記プレーンからデータを入力するメモリ制御部と、を有し、前記半導体メモリ装置は、前記複数のプレーンと、前記各プレーンの対応する周辺回路領域に配置された内部接地電圧ノードと、前記プレーンの周辺回路領域に隣接して配置されたグローバル周辺回路領域に配置され、外部電源電圧を受信する外部電源電圧端子と、前記グローバル周辺回路領域に配置され、外部接地電圧を受信する外部接地電圧端子と、前記グローバル周辺回路領域の前記外部接地電圧端子に隣接して配置され、前記外部接地電圧と前記各プレーンの対応する内部接地電圧ノードにおける内部接地電圧との間の差を検出して、対応する接地電圧ノイズ基準電圧を発生する接地電圧ノイズ検出器と、前記グローバル周辺回路領域の前記外部電源電圧端子に隣接して配置され、前記外部電源電圧に基づいて、グローバル基準電圧を発生するグローバル基準電圧発生器と、前記各プレーンの対応する周辺回路領域に配置され、前記グローバル基準電圧及び前記対応する接地電圧ノイズ基準電圧に基づいて、ローカル基準電圧を発生するローカル基準電圧発生器と、前記各プレーンの対応する周辺回路領域に配置され、前記ローカル基準電圧を用いて対応する内部電源電圧を発生する内部電源電圧ドライバと、を含むことを特徴とする。
本発明に係る半導体メモリ装置及びこれを含むメモリシステムによれば、接地電圧ノイズによる内部電源電圧と内部接地電圧との間のマージンを補償するという効果がある。
これにより、半導体メモリ装置及びメモリシステムの動作の信頼性が向上する。
本発明の実施形態による半導体メモリ装置の概略構成配置を示す垂直断面図である。 本発明の実施形態によるメモリセルアレイ領域のそれぞれに配置されるメモリセルアレイを示すブロック図である。 本発明の実施形態によるブロックのそれぞれの例示的構成を示す回路図である。 本発明の実施形態による第１半導体層の概略構成配置を示す図である。 本発明の実施形態によるプレーンで互いに同一の又は異なる動作が実行される場合の内部接地電圧の変化によるローカル基準電圧の変化を説明するための図である。 本発明の実施形態によるグローバル基準電圧発生器の概略構成を示す回路図である。 本発明の実施形態による接地電圧ノイズ検出器の概略構成を示す回路図である。 本発明の実施形態によるローカル基準電圧発生器の概略構成を示す回路図である。 本発明の実施形態による接地電圧ノイズ補償部の概略構成を示す回路図である。 本発明の実施形態による接地電圧ノイズ補償部の詳細構成を示す回路図である。 本発明の実施形態による内部電源電圧ドライバの概略構成を示す回路図である。 本発明の実施形態によるメモリシステムの概略構成を示すブロック図である。
次に、本発明に係る半導体メモリ装置及びこれを含むメモリシステムを実施するための形態の具体例を図面を参照しながら説明する。
本発明の実施形態において、半導体メモリ装置は、グローバル基準電圧ＧＶＲＥＦが発生する外部電源電圧ＥＶＣＣ、及び内部接地電圧ＩＶＳＳが発生する外部接地電圧ＥＶＳＳに接続される。
半導体メモリ装置は、グローバル基準電圧ＧＶＲＥＦ及び内部接地電圧ＩＶＳＳが印加される周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ）などの集合を含む。
グローバル基準電圧ＧＶＲＥＦと内部接地電圧ＩＶＳＳとの間の差は、内部電源電圧マージンΔＩＶＣであって、トランジスタを介して流れる電流、又はキャパシタに格納された電荷のような、周辺回路領域の構成要素の電気的な特性に影響を与える。
一部の状況において、各周辺回路領域に印加される内部接地電圧が変わる。
例えば、周辺回路領域と接地電圧基準発生器との間の距離の変化、及び／又は互いに異なる動作の性能のため、各周辺回路領域により流れる電流の変化が、各周辺回路領域に印加される内部接地電圧に影響を与える。
図５に示すように、内部接地電圧の変化は、周辺回路領域が他の周辺回路領域と異なる内部電源電圧マージン（ΔＩＶＣＡ、ΔＩＶＣＢ）などを受信するようにする。
このような内部電源電圧マージンの変化は、他の周辺回路領域の電気的な特性及び／又は性能に好ましくない変化をもたらす。
本発明の実施形態において、内部接地電圧の変化の結果として、内部電源電圧マージンの差を防止又は減少する。
例えば、図４において、接地電圧検出器ＧＮＤＮＤは、各周辺回路領域の内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ）などを受信して、接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ）などを発生する。
図５に示すように、各周辺回路領域は、周辺回路領域のためのローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ）などを発生するために、グローバル基準電圧ＧＶＲＥＦに接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ）などを加えることが可能であり、ローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ）などと、内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ）などとの間の差は、調節された内部電源電圧マージン（ΔＩＶＣＡ’、ΔＩＶＣＢ’）などである。
このような構成は、各周辺回路領域のローカル基準電圧と内部接地電圧との間の差（例えば、「ＬＶＲＥＦＡ－ＩＶＳＳＡ」）として図５にも示した、各周辺回路領域の調節された内部電源電圧マージンと接地電圧ノイズ基準電圧との和（例えば、「ΔＩＶＣＡ’＋ＶＮＲＥＦＡ」）の周辺回路領域間の一貫性を改善する。
このような一貫性は、結果的に、周辺回路領域の一貫した電気的特性及び／又は性能を改善し、各周辺回路領域の内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ）などの変化の影響を減少させる。
図１は、本発明の実施形態による半導体メモリ装置の概略構成配置を示す垂直断面図である。
図１を参照すると、半導体メモリ装置１００は、水平方向に配置された４つのプレーン（１０－２、１０－４、１０－６、１０－８）を含み、垂直方向に積層され配置された第１半導体層１２、及び第２半導体層１４を含む。
４つのプレーン（１０－２、１０－４、１０－６、１０－８）のそれぞれは、第１半導体層１２に配置された対応する周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、又はＰＥＲＩＤ）、及び第２半導体層１４に配置された対応するメモリセルアレイ領域（ＭＣＡＡ、ＭＣＡＢ、ＭＣＡＣ、又はＭＣＡＤ）を含む。
４つのプレーン（１０－２、１０－４、１０－６、１０－８）のそれぞれは、対応する周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、又はＰＥＲＩＤ）の上部に配置された対応するメモリセルアレイ領域（ＭＣＡＡ、ＭＣＡＢ、ＭＣＡＣ、又はＭＣＡＤ）を含む。
対応する周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、又はＰＥＲＩＤ）に対応するプレーン（１０－２、１０－４、１０－６、又は１０－８）の周辺回路が配置され、対応するメモリセルアレイ領域（ＭＣＡＡ、ＭＣＡＢ、ＭＣＡＣ、又はＭＣＡＤ）に対応するプレーンのメモリセルアレイが配置される。
図１に示す半導体メモリ装置は、フラッシュメモリの概略構成を示す垂直断面図でもある。
図２は、本発明の実施形態によるメモリセルアレイ領域（ＭＣＡＡ、ＭＣＡＢ、ＭＣＡＣ、ＭＣＡＤ）のそれぞれに配置されるメモリセルアレイを示すブロック図である。
メモリセルアレイ領域（ＭＣＡＡ、ＭＣＡＢ、ＭＣＡＣ、ＭＣＡＤ）のそれぞれにｎ個のブロック（ＢＬＫ１～ＢＬＫｎ）を含むメモリセルアレイが配置される。
図２を参照すると、ｎ個のブロック（ＢＬＫ１～ＢＬＫｎ）のそれぞれは、ｘ個のページ（ｐａｇｅ）で構成され、１個のページはｙ個のワード（ｗｏｒｄ）で構成される。
例えば、ｎは２０４８であり、ｘは６４であり、ｙは１０２４である。
図３は、本発明の実施形態によるブロック（ＢＬＫ１～ＢＬＫｎ）のそれぞれの例示的構成を示す回路図である。
ｎ個のブロック（ＢＬＫ１～ＢＬＫｎ）のそれぞれは、ｙ個のビットライン（ＢＬ１～Ｂｌｙ）のそれぞれと共通ソースラインＣＳＬとの間に並列に接続されたｍ個のストリング（Ｓ１～Ｓｍ）を含む。
ｍ個のストリング（Ｓ１～Ｓｍ）のそれぞれは、直列に接続されたストリング選択トランジスタＳＳＴと、ｘ個のフローティングゲートトランジスタ（ＦＧＴ１～ＦＧＴｘ）と、接地選択トランジスタＧＳＴと、を含む。
ｍ個のストリング（Ｓ１～Ｓｍ）のｍ個のストリング選択トランジスタＳＳＴのゲートは、ストリング選択ラインＳＳＬに共通に接続され、ｍ個のストリング（Ｓ１～Ｓｍ）の対応するｍ個のフローティングゲートトランジスタ（ＦＧＴ１、ＦＧＴ２、．．．）、又はＦＧＴｘのゲートは、対応するワードライン（ＷＬ１、ＷＬ２、．．．～）、又はＷＬｘに接続され、ｍ個の接地選択トランジスタＧＳＴのゲートは、接地選択ラインＧＳＬに共通に接続される。
図３に示すブロックは、ＮＡＮＤフラッシュメモリのメモリセルアレイのブロックの構成でもある。
図１～図３に示す半導体メモリ装置（フラッシュメモリ）は、公知のＮＡＮＤフラッシュメモリの動作に基づいて、プログラム動作、リード動作、又は消去動作を実行する。
図４は、本発明の実施形態による第１半導体層１２の概略構成配置を示す図である。
第１半導体層１２は、４つの周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、ＰＥＲＩＤ）、及びグローバル周辺回路領域ＰＥＲＩＥを含む。
グローバル周辺回路領域ＰＥＲＩＥは、４つの周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、ＰＥＲＩＤ）の下方に隣接して配置される。
図４を参照して第１半導体層１２の配置を説明する。
グローバル周辺回路領域ＰＥＲＩＥの中央に、外部電源電圧パッドＥＶＣＣＰ、外部接地電圧パッドＥＶＳＳＰ、グローバル基準電圧発生器ＧＶＲＥＦＧ、及び接地電圧ノイズ検出器ＧＮＤＮＤが配置される。
外部電源電圧パッドＥＶＣＣＰは、外部電源電圧端子（例えば、パッド又はボール）に隣接して配置され、外部接地電圧パッドＥＶＳＳＰは、外部接地電圧端子に隣接して配置される。
４つの各周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、ＰＥＲＩＤ）のそれぞれの上部と下部にローデコーダが配置される第１ローデコーダ領域ＲＤ１及び第２ローデコーダ領域ＲＤ２が配置される。
第１ローデコーダ領域ＲＤ１と第２ローデコーダ領域ＲＤ２との間にページバッファデコーダが配置される領域ＰＢＤ、ページバッファが配置される領域ＰＢ、制御部が配置される領域ＣＯＮＧ、並びにコマンド及びアドレス発生部が配置される領域ＣＡＧが配置される。
ページバッファデコーダが配置される領域ＰＢＤは左側に配置され、ページバッファが配置される領域ＰＢは中央に配置され、制御部が配置される領域ＣＯＮＧとコマンド及びアドレス発生部が配置される領域ＣＡＧは右側の上下に配置される。
ページバッファデコーダが配置される領域ＰＢＤの下方の第２ローデコーダが配置される第２ローデコーダ領域ＲＤ２（又は図に示すものとは異なり、第２ローデコーダが配置される領域ＲＤ２に隣接する領域）に対応するローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、又はＬＶＲＥＦＧＤ）が配置され、ページバッファデコーダが配置される領域ＰＢＤに複数個の対応するローカル内部電源電圧ドライバＬＩＶＣＤが一列に配置される。
ページバッファが配置される領域ＰＢの特定の位置に内部接地電圧ノードＩＶＳＳＮが配置される。
内部接地電圧ノードＩＶＳＳＮは、外部接地電圧パッド（端子）ＥＶＳＳＰから離れたところに（例えば、臨界距離を越えて）配置されるか、（例えば、動作時に）大量の電流が消費される少なくとも１つの位置に配置される。
図に示してはいないが、フラッシュメモリの動作に必要な様々な電圧を発生する回路が、周辺回路領域にさらに配置され得る。
図４に示すブロックのそれぞれの機能について説明する。
グローバル基準電圧発生器ＧＶＲＥＦＧは、外部電源電圧ＥＶＣＣのレベルを変換して、グローバル基準電圧ＧＶＲＥＦを発生する。
例えば、グローバル基準電圧発生器ＧＶＲＥＦＧは、外部電源電圧ＥＶＣＣ（例えば、２．７Ｖ～３．５Ｖ）を下降させ、グローバル基準電圧ＧＶＲＥＦ（例えば、２Ｖ）を発生する。
接地電圧ノイズ検出器ＧＮＤＮＤは、外部接地電圧ＥＶＳＳと、４つの周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、ＰＥＲＩＤ）の内部接地電圧ノードＩＶＳＳＮにおける内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、ＩＶＳＳＤ）との間の電圧差を検出して、接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、ＶＮＲＥＦＤ）を発生する。
即ち、接地電圧ノイズ検出器ＧＮＤＮＤは、対応する周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、及びＰＥＲＩＤ）のために、対応するプレーン（１０－２、１０－４、１０－６、又は１０－８）のプログラム動作、リード動作、又は消去動作の際に起こる対応するプレーン（１０－２、１０－４、１０－６、又は１０－８）の接地電圧ノイズを検出して、接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、ＶＮＲＥＦＤ）を発生する。
図４で、内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、ＩＶＳＳＤ）が共通ノードで結合されることを示しているが、内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、ＩＶＳＳＤ）は、接地電圧ノイズ検出器ＧＮＤＮＤに別途印加される。
他の実施形態において、図４に示すものとは異なり、内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、ＩＶＳＳＤ）が共通ノードで結合され、及び／又は１つの内部接地電圧として発生し、及び／又は接地電圧ノイズ検出器ＧＮＤＮＤが外部接地電圧ＥＶＳＳと１つの内部接地電圧との間の電圧差を検出して、１つの接地電圧ノイズ基準電圧を発生する。
周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、又はＰＥＲＩＤ）に対応するローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、又はＬＶＲＥＦＧＤ）は、グローバル基準電圧ＧＶＲＥＦと対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）に基づいて、対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）を発生する。
しかし、図に示すものとは異なり、周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、ＰＥＲＩＤ）のローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）は、グローバル基準電圧ＧＶＲＥＦと互いに同一又は類似の接地電圧ノイズ基準電圧に基づいて、ローカル基準電圧ＬＶＲＥＦを発生する。
周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、又はＰＥＲＩＤ）の複数の対応する内部電源電圧ドライバＬＩＶＣＤは、対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）に基づいて、対応する内部電源電圧（ＩＶＣＡ、ＩＶＣＢ、ＩＶＣＣ、又はＩＶＣＤ）を発生する。
しかし、図に示すものとは異なり、周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、ＰＥＲＩＤ）の内部電源電圧ドライバＬＩＶＣＤは、同一又は類似のローカル基準電圧に基づいて、同一又は類似の内部基準電圧を発生することもできる。
内部電源電圧ドライバＬＩＶＣＤの個数は、実施形態において可変する。
周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、又はＰＥＲＩＤ）の第１ローデコーダ領域ＲＤ１及び第２ローデコーダ領域ＲＤ２に配置された第１及び第２ローデコーダ（図示せず）は、ローアドレス（図示せず）をデコードして、ｎ個のブロック（ＢＬＫ１～ＢＬＫｎ）の内の１つを選択し、選択されたブロック内のｘ個のワードライン（ＷＬ１～ＷＬｘ）の内の１つを選択する。
即ち、第１及び第２ローデコーダは、１つのページを選択する。
周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、又はＰＥＲＩＤ）の領域ＰＢＤに配置されるページバッファデコーダ（図示せず）は、カラムアドレス（図示せず）をデコードして、ｙ個のビットライン（ＢＬ１～Ｂｌｙ）の内の１つを選択する。
周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、又はＰＥＲＩＤ）の領域ＰＢに配置されるページバッファ（図示せず）は、対応するメモリセルアレイ領域（ＭＣＡＡ、ＭＣＡＢ、ＭＣＡＣ、又はＭＣＡＤ）のメモリセルアレイの選択されたメモリセルにデータを格納するか、又は選択されたメモリセルから出力されるデータをバッファする。
周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ又はＰＥＲＩＤ）の対応するコマンド及びアドレス発生部が配置される領域ＣＡＧに配置されるコマンド及びアドレス発生部（図示せず）は、外部から印加されるコマンド及びアドレスを受信して、コマンド信号（図示せず）、ローアドレス（図示せず）、及びカラムアドレス（図示せず）を発生する。
周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、ＰＥＲＩＤ）のコマンド及びアドレス発生部が配置される領域ＣＡＧに配置されるコマンド及びアドレス発生部（図示せず）は、外部から独立して印加され、互いに同一の又は異なるコマンド及びアドレスを受信する。
周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、又はＰＥＲＩＤ）の対応する制御部が配置される領域ＣＯＮＧに配置される制御部（図示せず）は、コマンド信号（図示せず）に応答して、対応するコマンドを実行するために必要な制御信号を発生する。
周辺回路領域（ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、ＰＥＲＩＤ）の制御部（図示せず）が配置される領域ＣＯＮＧは、互いに同一の又は異なるコマンド信号（図示せず）に応答して、互いに同一又は異なる制御信号を発生する。
図に示してはいないが、外部接地電圧パッド（端子）ＥＶＳＳＰから印加される外部接地電圧ＥＶＳＳは、ローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）、及び内部電源電圧ドライバＬＩＶＣＤに印加される。
例えば、外部接地電圧ＥＶＳＳは、外部接地電圧パッド（端子）ＥＶＳＳＰに接続されたメタルラインを介して、ローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）、及び内部電源電圧ドライバＬＩＶＣＤに印加される。
メタルラインは、図１に示す第１半導体層１２の内、第２半導体層１４の内、第１半導体層１２と第２半導体層１４との間、第１半導体層１２の下部、又は第２半導体層１４の上部にメッシュ状に配置される。
図１～図４に示すように、フラッシュメモリを含む一実施形態において、プレーン（１０－２、１０－４、１０－６、１０－８）は、互いに同一の又は異なる動作を独立して実行する。
これにより、プレーン（１０－２、１０－４、１０－６、１０－８）に起こる接地電圧ノイズが異なる場合がある。
この場合、図４に示す接地電圧ノイズ検出器ＧＮＤＮＤ、及び対応するローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、又はＬＶＲＥＦＧＤ）が、プレーン（１０－２、１０－４、１０－６、１０－８）のそれぞれに起こる対応する接地電圧ノイズを検出して、検出された対応する接地電圧ノイズを対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）に補償して、対応するローカル内部電源電圧（ＩＶＣＡ、ＩＶＣＢ、ＩＶＣＣ、ＩＶＣＤ）を発生する。
プレーンの個数は、一部の実施形態で変更することができ、例えば、プレーンの個数は、２、４、６、又は他の数として選択、及び／又は予め決定され得る。
図５は、本発明の実施形態によるプレーン（１０－２、１０－４、１０－６、１０－８）で、互いに同一の又は異なる動作を実行する場合、内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、ＩＶＳＳＤ）の変化によるローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、ＬＶＲＥＦＤ）の変化を説明するための図である。
図５は、プレーン（１０－２）でリードコマンドに応答して、リード動作が実行され、プレーン（１０－４）でプログラムコマンドに応答して、プログラム動作が実行され、プレーン（１０－６）で消去コマンドに応答して、消去動作が実行され、プレーン（１０－８）でリードコマンドに応答して、リード動作が実行される場合、プレーン（１０－２、１０－４、１０－６、１０－８）の内部接地電圧ノードＩＶＳＳＮから発生する内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、ＩＶＳＳＤ）の変化によるローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、ＬＶＲＥＦＤ）の変化を示す図である。
図５を参照すると、プレーン（１０－２、１０－４、１０－６、１０－８）のそれぞれの内部接地電圧ノードＩＶＳＳＮから、互いに異なる内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、ＩＶＳＳＤ）が発生する。
即ち、理想的には、内部接地電圧ノードＩＶＳＳＮから外部接地電圧ＥＶＳＳと同じ内部接地電圧ＩＶＳＳが発生しなければならないが、実質的には互いに異なる内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、ＩＶＳＳＤ）が発生する。
グローバル基準電圧発生器ＧＶＲＥＦＧは、一定のグローバル基準電圧ＧＶＲＥＦを発生する。
各プレーン（１０－２、１０－４、１０－６、１０－８）の内部電源電圧マージンは、それぞれΔＩＶＣＡ’、ΔＩＶＣＢ’、ΔＩＶＣＣ’、ΔＩＶＣＤ’になるように補償される。
この場合、図４に示す接地電圧ノイズ検出器ＧＮＤＮＤが、プレーン（１０－２、１０－４、１０－６、１０－８）で発生する接地電圧ノイズを検出して、接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、ＶＮＲＥＦＤ）を発生する。
また、図４に示す対応するプレーン（１０－２、１０－４、１０－６、又は１０－８）の対応するローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）は、グローバル基準電圧ＧＶＲＥＦに対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）を加えて、対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）を発生する。
これにより、各プレーン（１０－２、１０－４、１０－６、１０－８）の内部電源電圧マ－ジンが、それぞれΔＩＶＣＡ、ΔＩＶＣＢ、ΔＩＶＣＣ、ΔＩＶＣＤとして補償される。
即ち、目標とする同じ内部電源電圧マージンを有する。
図６は、本発明の実施形態によるグローバル基準電圧発生器ＧＶＲＥＦＧの概略構成を示す回路図である。
グローバル基準電圧発生器ＧＶＲＥＦＧは、基準電圧発生器（１２－２）と、第１差動増幅器ＯＰ１と、第１ＮＭＯＳトランジスタＮ１と、第１抵抗Ｒ１と、を含む。
図６を参照すると、基準電圧発生器（１２－２）は、外部電源電圧ＥＶＣＣと外部接地電圧ＥＶＳＳとの間に接続され、外部電源電圧ＥＶＣＣと外部接地電圧ＥＶＳＳとの間の基準電圧Ｖｒｅｆを発生する。
基準電圧発生器（１２－２）は、バンドギャップリファレンス（Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ）回路である。
第１差動増幅器ＯＰ１は、基準電圧Ｖｒｅｆとグローバル基準電圧ＧＶＲＥＦとの間の差に基づいて、第１駆動電圧Ｄ１を発生する。
例えば、第１差動増幅器ＯＰ１は、グローバル基準電圧ＧＶＲＥＦが基準電圧Ｖｒｅｆよりも低い場合、グローバル基準電圧ＧＶＲＥＦと基準電圧Ｖｒｅｆとの間の差に比例して、第１駆動電圧Ｄ１を上昇させ、グローバル基準電圧ＧＶＲＥＦが基準電圧Ｖｒｅｆよりも高い場合、グローバル基準電圧ＧＶＲＥＦと基準電圧Ｖｒｅｆとの間の差に比例して、第１駆動電圧Ｄ１を下降させる。
第１ＮＭＯＳトランジスタＮ１は、第１駆動電圧Ｄ１に応答して、外部電源電圧ＥＶＣＣを駆動し、グローバル基準電圧ＧＶＲＥＦを発生する。
第１ＮＭＯＳトランジスタＮ１は、第１駆動電圧Ｄ１が上昇すると、グローバル基準電圧ＧＶＲＥＦを上昇させ、第１駆動電圧Ｄ１が下降すると、グローバル基準電圧ＧＶＲＥＦを下降させる。
図６に示すグローバル基準電圧発生器ＧＶＲＥＦＧは、グローバル基準電圧ＧＶＲＥＦが基準電圧Ｖｒｅｆと同一になるように動作する。
図７は、本発明の実施形態による接地電圧ノイズ検出器ＧＮＤＮＤの概略構成を示す回路図である。
接地電圧ノイズ検出器ＧＮＤＮＤは、プリチャージ電圧発生器（１２－４）と、４つのサブ接地電圧ノイズ検出器（ＧＮＤＮＤＡ、ＧＮＤＮＤＢ、ＧＮＤＮＤＣ、ＧＮＤＮＤＤ）と、を含む。
４つのサブ接地電圧ノイズ検出器（ＧＮＤＮＤＡ、ＧＮＤＮＤＢ、ＧＮＤＮＤＣ、ＧＮＤＮＤＤ）のそれぞれは、スイッチＳＷと、第１キャパシタＣ１と、第２差動増幅器ＯＰ２と、第２ＮＭＯＳトランジスタＮ２と、第２抵抗Ｒ２と、を含む。
図７を参照すると、プリチャージ電圧発生器（１２－４）は、外部電源電圧ＥＶＣＣと外部接地電圧ＥＶＳＳとの間に接続され、外部電源電圧ＥＶＣＣと外部接地電圧ＥＶＳＳとの間にプリチャージ電圧Ｖｐｒｅを発生する。
プリチャージ電圧Ｖｐｒｅは、基準電圧Ｖｒｅｆよりも低いレベルである。
例えば、外部電源電圧ＥＶＣＣが２．７Ｖ～３．５Ｖである場合、基準電圧Ｖｒｅｆは２．０Ｖであり、プリチャージ電圧Ｖｐｒｅは１．２Ｖである。
４つのサブ接地電圧ノイズ検出器（ＧＮＤＮＤＡ、ＧＮＤＮＤＢ、ＧＮＤＮＤＣ、ＧＮＤＮＤＤ）のそれぞれのスイッチＳＷは、第１制御信号ｃｏｎ１に応答してオンになり、プリチャージ電圧Ｖｐｒｅを第１ノードｎ１に送信する。
第１制御信号ｃｏｎ１は、図４に示すプレーン（１０－２、１０－４、１０－６、１０－８）のそれぞれの領域ＣＯＮＧに配置された制御部（図示せず）によって発生する。
即ち、制御部（図示せず）は、コマンド信号に応答して、第１制御信号ｃｏｎ１を発生する。
４つのサブ接地電圧ノイズ検出器（ＧＮＤＮＤＡ、ＧＮＤＮＤＢ、ＧＮＤＮＤＣ、ＧＮＤＮＤＤ）のそれぞれの第１キャパシタＣ１は、プリチャージ電圧Ｖｐｒｅで充電され、対応する内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、又はＩＶＳＳＤ）のレベルの変化によって、第１ノードｎ１のレベルを変化させる。
即ち、対応する内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、又はＩＶＳＳＤ）のレベルが増加すると、第１ノードｎ１のプリチャージ電圧Ｖｐｒｅからレベルが増加し、対応する内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、又はＩＶＳＳＤ）のレベルが減少すると、第１ノードｎ１のプリチャージ電圧Ｖｐｒｅからレベルが減少する。
４つのサブ接地電圧ノイズ検出器（ＧＮＤＮＤＡ、ＧＮＤＮＤＢ、ＧＮＤＮＤＣ、ＧＮＤＮＤＤ）のそれぞれの第２差動増幅器ＯＰ２は、第１ノードｎ１の電圧と、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）との差に基づいて、対応する第２駆動電圧Ｄ２を発生する。
例えば、第２差動増幅器ＯＰ２は、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）が第１ノードｎ１の電圧よりも低い場合、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）と第１ノードｎ１との電圧の差に比例して、第２駆動電圧Ｄ２を上昇させ、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）が第１ノードｎ１の電圧よりも高い場合、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）と第１ノードｎ１との電圧の差に比例して、第２駆動電圧Ｄ２を下降させる。
４つのサブ接地電圧ノイズ検出器（ＧＮＤＮＤＡ、ＧＮＤＮＤＢ、ＧＮＤＮＤＣ、ＧＮＤＮＤＤ）のそれぞれの第２ＮＭＯＳトランジスタＮ２は、対応する第２駆動電圧Ｄ２に応答して、外部電源電圧ＥＶＣＣを駆動し、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）を発生する。
第２ＮＭＯＳトランジスタＮ２は、第２駆動電圧Ｄ２が上昇すると、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）を上昇させ、第２駆動電圧Ｄ２が下降すると、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）を下降させる。
図７に示す接地電圧ノイズ検出器ＧＮＤＮＤは、対応する内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、又はＩＶＳＳＤ）のレベルが増加すると、プリチャージ電圧Ｖｐｒｅに対応する内部接地電圧（ＩＶＳＳＡ、ＩＶＳＳＢ、ＩＶＳＳＣ、又はＩＶＳＳＤ）の増加したレベルを追加して、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）を発生する。
図８は、本発明の実施形態によるローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）の概略構成を示す回路図である。
ローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）のそれぞれは、接地電圧ノイズ補償部’１２－６）と、第３ＮＭＯＳトランジスタＮ３と、第３抵抗Ｒ３と、を含む。
図８を参照すると、ローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）のそれぞれの接地電圧ノイズ補償部（１２－６）は、グローバル基準電圧ＧＶＲＥＦ、対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）、プリチャージ電圧Ｖｐｒｅ、及び対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）に基づいて、第３駆動電圧Ｄ３を発生する。
即ち、接地電圧ノイズ補償部（１２－６）は、グローバル基準電圧ＧＶＲＥＦと、対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）との間の差、及びプリチャージ電圧Ｖｐｒｅと、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）との間の差に基づいて、第３駆動電圧Ｄ３を発生する。
ローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）のそれぞれの第３ＮＭＯＳトランジスタＮ３は、対応する第３駆動電圧Ｄ３に応答して、外部電源電圧ＥＶＣＣを駆動し、対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）を発生する。
第３ＮＭＯＳトランジスタＮ３は、対応する第３駆動電圧Ｄ３が上昇すると、対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）を上昇させ、第３駆動電圧Ｄ３が下降すると、対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）を下降させる。
図８に示すローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）のそれぞれは、グローバル基準電圧ＧＶＲＥＦと、対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）との間の差、及びプリチャージ電圧Ｖｐｒｅと、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）との間の差に基づいて、第３駆動電圧Ｄ３を発生し、第３駆動電圧Ｄ３に応答して、対応する接地電圧ノイズ基準電圧（ＶＮＲＥＦＡ、ＶＮＲＥＦＢ、ＶＮＲＥＦＣ、又はＶＮＲＥＦＤ）を補償し、対応するローカル基準電圧（ＬＶＲＥＦＡ、ＬＶＲＥＦＢ、ＬＶＲＥＦＣ、又はＬＶＲＥＦＤ）を発生する。
図９は、本発明の実施形態による接地電圧ノイズ補償部（１２－６）の概略構成を示す回路図である。
接地電圧ノイズ補償部（１２－６）は、第３差動増幅器ＯＰ３及び第４差動増幅器ＯＰ４と、ミキサーＭと、を含む。
図９を参照すると、第３差動増幅器ＯＰ３は、グローバル基準電圧ＧＶＲＥＦと第２ノードｎ２のローカル基準電圧ＬＶＲＥＦＡとの間の差に基づいて、第１サブ駆動電圧ｄ１を発生する。
第３差動増幅器ＯＰ３は、ローカル基準電圧ＬＶＲＥＦＡがグローバル基準電圧ＧＶＲＥＦよりも低い場合、グローバル基準電圧ＧＶＲＥＦとローカル基準電圧ＬＶＲＥＦＡとの差に比例して、第１サブ駆動電圧ｄ１を上昇させ、ローカル基準電圧ＬＶＲＥＦＡがグローバル基準電圧ＧＶＲＥＦよりも高い場合、グローバル基準電圧ＧＶＲＥＦとローカル基準電圧ＬＶＲＥＦＡとの差に比例して、第１サブ駆動電圧ｄ１を下降させる。
第４差動増幅器ＯＰ４は、接地電圧ノイズ基準電圧ＶＮＲＥＦＡとプリチャージ電圧Ｖｐｒｅとの間の差に基づいて、第２サブ駆動電圧ｄ２を発生する。
第４差動増幅器ＯＰ４は、接地電圧ノイズ基準電圧ＶＮＲＥＦＡがプリチャージ電圧Ｖｐｒｅよりも低い場合、接地電圧ノイズ基準電圧ＶＮＲＥＦＡとプリチャージ電圧Ｖｐｒｅとの差に比例して、第２サブ駆動電圧ｄ２を減少させ、接地電圧ノイズ基準電圧ＶＮＲＥＦＡがプリチャージ電圧Ｖｐｒｅよりも高い場合、接地電圧ノイズ基準電圧ＶＮＲＥＦＡとプリチャージ電圧Ｖｐｒｅとの差に比例して、第２サブ駆動電圧ｄ２を上昇させる。
ミキサーＭは、第１サブ駆動電圧ｄ１と第２サブ駆動電圧ｄ２とを混合して（例えば、加えて）、第３駆動電圧Ｄ３を発生する。
図９は、ローカル基準電圧発生器ＬＶＲＥＦＧＡの接地電圧ノイズ補償部（１２－６）を示し、図に示していないローカル基準電圧発生器（ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）のそれぞれの接地電圧ノイズ補償部（１２－６）は、図９と同一の構成を有する。
図１０は、本発明の実施形態による接地電圧ノイズ補償部（１２－６）の詳細構成を示す回路図である。
接地電圧ノイズ補償部（１２－６）は、バイアス電圧発生器ＢＶＧと、第３差動増幅器ＯＰ３及び第４差動増幅器ＯＰ４と、を含む。
図１０に示す回路の構成を説明する。
バイアス電圧発生器ＢＶＧは、外部電源電圧ＥＶＣＣと外部接地電圧ＥＶＳＳとの間に接続されたバイアス電流Ｉｂｉａｓ源と、第４ＮＭＯＳトランジスタＮ４と、を含む。
バイアス電圧発生器ＢＶＧは、バイアス電流Ｉｂｉａｓに基づいてバイアス電圧Ｖｂｉａｓを発生する。
第３差動増幅器ＯＰ３は、外部電源電圧ＥＶＣＣと外部接地電圧ＥＶＳＳとの間に直列に接続された第１電流ミラーＣＭ１と、第１差動感知部ＡＭＰ１と、第１定電流源Ｉｒｅｆ１と、を含む。
第１電流ミラーＣＭ１は、外部電源電圧ＥＶＣＣと、第４ノードｎ４及び第５ノードｎ５との間に並列に接続された第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２を含む。
第１差動感知部ＡＭＰ１は、第４ノードｎ４及び第５ノードｎ５と第６ノードｎ６との間に並列に接続された第５ＮＭＯＳトランジスタＮ５及び第６ＮＭＯＳトランジスタＮ６を含む。
第５ＮＭＯＳトランジスタＮ５及び第６ＮＭＯＳトランジスタＮ６のゲートにグローバル基準電圧ＧＶＲＥＦ及びローカル基準電圧ＬＶＲＥＦＡがそれぞれ印加される。
第１定電流源Ｉｒｅｆ１は、第６ノードｎ６と外部接地電圧ＥＶＳＳとの間に並列に接続された第７ＮＭＯＳトランジスタ（Ｎ７－１～Ｎ７－４）を含む。
第４ＮＭＯＳトランジスタＮ４及び第７ＮＭＯＳトランジスタ（Ｎ７－１～Ｎ７－４）は、第２電流ミラーＣＭ２を構成する。
第４差動増幅器ＯＰ４は、外部電源電圧ＥＶＣＣと外部接地電圧ＥＶＳＳとの間に直列に接続された第１電流ミラーＣＭ１と、第２差動感知部ＡＭＰ２と、第２定電流源Ｉｒｅｆ２と、を含む。
第２差動感知部ＡＭＰ２は、第４ノードｎ４及び第５ノードｎ５と、第７ノードｎ７との間に並列に接続された第８ＮＭＯＳトランジスタＮ８及び第９ＮＭＯＳトランジスタＮ９を含む。
第８ＮＭＯＳトランジスタＮ８及び第９ＮＭＯＳトランジスタＮ９のゲートに接地電圧ノイズ基準電圧ＶＮＲＥＦＡ及びプリチャージ電圧Ｖｐｒｅがそれぞれ印加される。
第２定電流源Ｉｒｅｆ２は、第７ノードｎ７と外部接地電圧ＥＶＳＳとの間に並列に接続された、２つの直列に接続された第１０ＮＭＯＳトランジスタ（Ｎ１０－１～Ｎ１０－４）及び第１１ＮＭＯＳトランジスタ（Ｎ１１－１～Ｎ１１－４）を含む。
ＮＭＯＳトランジスタＮ４と第１０ＮＭＯＳトランジスタ（Ｎ１０－１～Ｎ１０－４）及び第１１ＮＭＯＳトランジスタ（Ｎ１１－１～Ｎ１１－４）は、第３電流ミラーＣＭ３を構成する。
図１０に示す回路は、ギルバートセルミキサ（Ｇｉｌｂｅｒｔ Ｃｅｌｌ Ｍｉｘｅｒ）の構成を有する。
図１０に示す構成のそれぞれの動作について説明する。
第１電流ミラーＣＭ１は、第１電流Ｉ１をミラーリングして、第２電流Ｉ２を発生する。
第２電流ミラーＣＭ２は、バイアス電流Ｉｂｉａｓをミラーリングして、第１定電流源Ｉｒｅｆ１の第１定電流を発生する。
第１差動感知部ＡＭＰ１は、グローバル基準電圧ＧＶＲＥＦとローカル基準電圧ＬＶＲＥＦＡとの間の差を感知して、第１電流Ｉ１及び第２電流Ｉ２を発生する。
グローバル基準電圧ＧＶＲＥＦとローカル基準電圧ＬＶＲＥＦＡとの間の差が大きい場合、即ち、ローカル基準電圧ＬＶＲＥＦＡの方がグローバル基準電圧ＧＶＲＥＦよりも大幅に小さい場合、第１電流Ｉ１の方が第２電流Ｉ２よりも大幅に大きくなる。
つまり、第１サブ駆動電圧ｄ１のレベルが大幅に上昇する。
一方、グローバル基準電圧ＧＶＲＥＦとローカル基準電圧ＬＶＲＥＦＡとの間の差が小さい場合、即ち、ローカル基準電圧ＬＶＲＥＦＡの方がグローバル基準電圧ＧＶＲＥＦよりも僅かに小さい場合、第１電流Ｉ１の方が第２電流Ｉ２よりも僅かに大きくなる。
つまり、第１サブ駆動電圧ｄ１のレベルが僅かに上昇する。
第３電流ミラーＣＭ３は、バイアス電流Ｉｂｉａｓをミラーリングして、第２定電流源Ｉｒｅｆ２の第２定電流を発生する。
第３電流ミラーＣＭ３は、第２制御信号ｃｏｎ２に応答してオンになる第１１ＮＭＯＳトランジスタ（Ｎ１１－１～Ｎ１１－４）の個数を調節することにより、接地電圧ノイズの補償量を調節する。
例えば、第２定電流源Ｉｒｅｆ２の第２定電流を発生する第１０ＮＭＯＳトランジスタＮ（１０－１～Ｎ１０－４）の個数、及び第１１ＮＭＯＳトランジスタ（Ｎ１１－１～Ｎ１１－４）の個数が、第１定電流源Ｉｒｅｆ１の第１定電流を発生する第７ＮＭＯＳトランジスタ（Ｎ７－１～Ｎ７－４）の個数よりも少なく構成するほど、接地電圧ノイズの補償量が減少し、多く構成するほど、接地電圧ノイズの補償量が増加する。
第２制御信号ｃｏｎ２は、図４に示すプレーン（１０－２、１０－４、１０－６、１０－８）のそれぞれの領域ＣＯＮＧに配置された制御部（図示せず）によって発生する。
即ち、制御部（図示せず）は、コマンド信号に応答して、４ビットのデジタルデータで構成された第２制御信号ｃｏｎ２を発生する。
第２差動感知部ＡＭＰ２は、接地電圧ノイズ基準電圧ＶＮＲＥＦＡとプリチャージ電圧Ｖｐｒｅとの間の差を感知して、第３電流Ｉ３及び第４電流Ｉ４を発生する。
接地電圧ノイズ基準電圧ＶＮＲＥＦＡとプリチャージ電圧Ｖｐｒｅとの間の差が大きい場合、即ち、接地電圧ノイズ基準電圧ＶＮＲＥＦＡの方がプリチャージ電圧Ｖｐｒｅよりも大幅に大きい場合、第３電流Ｉ３の方が第４電流Ｉ４よりも大幅に大きくなる。
つまり、第２サブ駆動電圧ｄ２のレベルが大幅に上昇する。
一方、接地電圧ノイズ基準電圧ＶＮＲＥＦＡの方がプリチャージ電圧Ｖｐｒｅよりも僅かに大きい場合、第３電流Ｉ３の方が第４電流Ｉ４よりも僅かに大きくなる。
つまり、第２サブ駆動電圧ｄ２のレベルが僅かに上昇する。
第３差動増幅器ＯＰ３によって第４ノードｎ４に第１サブ駆動電圧ｄ１が発生し、第４差動増幅器ＯＰ４によって第４ノードｎ４に第２サブ駆動電圧ｄ２が発生する場合、第１サブ駆動電圧ｄ１は第４ノードｎ４で第２サブ駆動電圧ｄ２に加算され、第３駆動電圧Ｄ３が発生する。
図１０に示す接地電圧ノイズ補償部（１２－６）の動作を以下に示す数式１～数式４で説明する。
Figure 0007393913000001
ここで、ｇｍ１、ｇｍ２、ｇｍ３は、それぞれ第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６、第８ＮＭＯＳトランジスタＮ８の相互コンダクタンスを示し、Ｖｇｓ１、Ｖｇｓ２は、それぞれ第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６のゲート－ソース電圧を示し、Ｉ１、Ｉ２は、第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６のそれぞれを介して流れる電流を示し、ΔＶｇｓ３は、第８ＮＭＯＳトランジスタＮ８のゲート－ソース電圧の変化量（即ち、Ｖｇｓ３－Ｖｇｓ４（Ｖｇｓ４は、第９ＮＭＯＳトランジスタＮ９のゲート－ソース電圧））、ΔＩ３は、第８ＮＭＯＳトランジスタＮ８を介して流れる電流の変化量（即ち、Ｉ３－Ｉ４（Ｉ４は、第９ＮＭＯＳトランジスタＮ９を介して流れる電流））を示す。
Figure 0007393913000002
 ｇｍ１＝ｇｍ２と仮定した場合、上記式は以下のように表される。
Figure 0007393913000003
Ｗ１、Ｗ２、Ｗ３は、それぞれ第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６、第８ＮＭＯＳトランジスタＮ８のチャネル幅を示し、Ｌ１、Ｌ２、Ｌ３は、それぞれ第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６、第８ＮＭＯＳトランジスタＮ８のチャネル長を示す。
μＣは、第５ＮＭＯＳトランジスタＮ５、第６ＮＭＯＳトランジスタＮ６、第８ＮＭＯＳトランジスタＮ８のトランスコンダクタンスパラメータを示し、μは電子移動度を示し、Ｃはゲートオキサイドキャパシタンスを示す。
Figure 0007393913000004
 上記式から分かるように、Ｗ２Ｉ２とＷ３Ｉ３が同一であると仮定すると、（ΔＬＩＶＣ＿Ｖｒｅｆ）はΔＶｎｏｉｓｅと同一である。
これは、接地電圧ノイズ基準電圧ＶＮＲＥＦＡの変化が、ローカル基準電圧ＬＶＲＥＦＡの変化にそのまま反映されることを意味する。
第６ＮＭＯＳトランジスタＮ６と第８ＮＭＯＳトランジスタＮ８のチャネル幅を等しくするか、又は類似するようにし、第２電流Ｉ２及び第３電流Ｉ３に関する第１定電流源Ｉｒｅｆ１及び第２定電流源Ｉｒｅｆ２の正電流量が異なるように調節することによって、接地電圧ノイズ基準電圧ＶＮＲＥＦＡの変化がローカル基準電圧ＬＶＲＥＦＡの変化に反映される補償量を調節する。
これは、第２制御信号ｃｏｎ２のコード値を変化させることにより、第１１ＮＭＯＳトランジスタ（Ｎ１１－１～Ｎ１１－４）の個数が調節され、補償量を調節される。
例えば、接地電圧ノイズの補償量を増加させる動作区間としては、メモリセルアレイ領域（ＭＣＡＡ、ＭＣＡＢ、ＭＣＡＣ、ＭＣＡＤ）で大量の電流を消費する動作区間（例えば、リード動作の際のビットラインセットアップ区間、ビットラインプリチャージ動作区間など）、及びページバッファ領域ＰＢで大量の電流を消費する動作区間（例えば、ページバッファ（図示せず）のラッチ（図示せず）を初期化する動作区間、ページバッファ（図示せず）の特定のノード（図示せず）でメモリセルにプログラムされたデータを検証する動作などを含む。
図１０に示す接地電圧ノイズ補償部（１２－６）は、この動作区間で接地電圧ノイズの補償量を増加させる。
また、プレーン（１０－２、１０－４、１０－６、１０－８）の動作（例えば、リード動作、プログラム動作、及び消去動作）、又は動作期間によって消費する電流が変わるので、図１０に示す接地電圧ノイズ補償部（１２－６）は、プレーン（１０－２、１０－４、１０－６、１０－８）の動作、又は動作期間によって、互いに同一の又は異なる接地電圧ノイズの補償量を有するように動作する。
さらに、図１０に示す接地電圧ノイズ補償部（１２－６）のバイアス電流Ｉｂｉａｓ及びトランジスタの大きさを増加させることにより、第３駆動電圧Ｄ３がより迅速に発生する。
例えば、第１定電流源Ｉｒｅｆ１に含まれる第７ＮＭＯＳトランジスタ（Ｎ７－１～Ｎ７－４）の個数又は大きさを増加させ、第２定電流源Ｉｒｅｆ２に含まれる第１０ＮＭＯＳトランジスタ（Ｎ１０－１～Ｎ１０－４）の個数又は大きさを増加させることにより、また、第１１ＮＭＯＳトランジスタ（Ｎ１１－１～Ｎ１１－４）の個数又は大きさを増加させることにより、第３駆動電圧Ｄ３がより迅速に発生する。
図１０は、図９に示すローカル基準電圧発生器ＬＶＲＥＦＧＡの詳細構成を示し、図に示してはいないが、ローカル基準電圧発生器（ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）のそれぞれは、図１０と同一又は類似の詳細構成を有する。
この場合、ローカル基準電圧発生器（ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ）のそれぞれの第２制御信号ｃｏｎ２のコード値を変化させることにより、プレーン（１０－２、１０－４、１０－６、１０－８）の接地電圧ノイズの補償量を互いに異なるように調節する。
例えば、図４に示す領域ＣＯＮＧに配置される制御部（図示せず）が、動作によって互いに同一の又は異なる第２制御信号ｃｏｎ２を発生するように構成される。
図１１は、本発明の実施形態による内部電源電圧ドライバＬＩＶＣＤの概略構成を示す回路図である。
内部電源電圧ドライバＬＩＶＣＤは、第５差動増幅器ＯＰ５と、第１２ＮＭＯＳトランジスタＮ１２と、第４抵抗Ｒ４と、を含む。
図１１に示す内部電源電圧ドライバＬＩＶＣＤの動作について説明する。
第５差動増幅器ＯＰ５は、ローカル基準電圧ＬＶＲＥＦＡと内部電源電圧ＩＶＣＡとの間の差に基づいて、第４駆動電圧Ｄ４を発生する。
第１２ＮＭＯＳトランジスタＮ１２は、第４駆動電圧Ｄ４に応答してオンになり、外部電源電圧ＥＶＣＣを駆動して、内部電源電圧ＩＶＣＡを発生する。
即ち、内部電源電圧ドライバＬＩＶＣＤは、ローカル基準電圧ＬＶＲＥＦＡのレベルの変化により変化する内部電源電圧ＩＶＣＡを発生する。
図４及び図１１を参照すると、プレーン（１０－２）内の内部接地電圧ノードＩＶＳＳＮで大量の電流が消費される場合、内部電源電圧ＩＶＣＡのレベルが大きく下降することになり、第４駆動電圧Ｄ４のレベルもまた大幅に上昇して、第１２ＮＭＯＳトランジスタＮ１２がより多くの電流を駆動するように動作することになる。
この場合、第４抵抗Ｒ４を介しても多くの電流が流れ、そのため、内部接地電圧ノードＩＶＳＳＮのレベルが上昇する接地電圧ノイズが発生する。
内部接地電圧ノードＩＶＳＳＮは、外部接地電圧ＥＶＳＳが印加される外部接地電圧パッド（端子）ＥＶＳＳＰから遠く、動作時に比較的大量の電流を消費する位置に配置される。
例えば、内部接地電圧ノードＩＶＳＳＮは、ページバッファが配置される領域ＰＢ内の外部接地電圧パッド（端子）ＥＶＳＳＰから離れたところに配置される。
また、内部接地電圧ノードＩＶＳＳＮは、外部接地電圧ＥＶＳＳに接続されるノードである。
図１１に示す内部電源電圧ドライバＬＩＶＣＤは、プレーン（１０－２）内に配置された複数個の内部電源電圧ドライバＬＩＶＣＤのうちの１つの構成であり、図に示していない残りの内部電源電圧ドライバＬＩＶＣＤは、同一又は類似の構成を有する。
同様に、図に示していないプレーン（１０－４、１０－６、１０－８）の複数個の内部電源電圧ドライバＬＩＶＣＤのそれぞれもまた、図１１と同一又は類似の構成を有する。
図１～図１１に示す本発明の実施形態において、プレーン（１０－２、１０－４、１０－６、１０－８）のそれぞれで、１つの内部接地電圧ノードＩＶＳＳＮの内部接地電圧を検出して、接地電圧ノイズを補償することを説明したが、図に示してはいないものの、プレーン（１０－２、１０－４、１０－６、１０－８）のそれぞれで、少なくとも２つの内部接地電圧ノードを含み、少なくとも２つの内部接地電圧ノードの内部接地電圧を検出して、接地電圧ノイズを補償するように構成することもできる。
図１２は、本発明の実施形態によるメモリシステムの概略構成を示すブロック図である。
メモリシステム１０００は、半導体メモリ装置１００と、メモリ制御部２００と、を含む。
半導体メモリ装置１００は、４つのプレーン（１０－２、１０－４、１０－６、１０－８）を含む。
また、半導体メモリ装置１００は、図１～図１１を参照して説明したフラッシュメモリでもある。
図１２を参照すると、メモリ制御部２００は、半導体メモリ装置１００のプレーン（１０－２、１０－４、１０－６、１０－８）に制御信号（ｃｏｎＡ、ｃｏｎＢ、ｃｏｎＣ、ｃｏｎＤ）をそれぞれ印加する。
制御信号（ｃｏｎＡ、ｃｏｎＢ、ｃｏｎＣ、ｃｏｎＤ）のそれぞれは、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、リードイネーブル信号ＲＥ、ライトイネーブル信号ＷＥなどの制御信号を含む。
半導体メモリ装置１００のプレーン（１０－２、１０－４、１０－６、１０－８）とメモリ制御部２００との間に、入出力データ（ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤ）をそれぞれ送信する。
入出力データ（ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤ）のそれぞれは、アドレス、データ、及びコマンドを含む。
例えば、メモリ制御部２００は、アドレスラッチイネーブル信号ＡＬＥに応答して、アドレスを入出力データ（ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤ）として送信し、コマンドラッチイネーブル信号ＣＬＥに応答して、コマンドを対応する入出力データ（ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤ）として送信する。
また、半導体メモリ装置１００は、メモリ制御部２００から印加されるコマンドがリードコマンドである場合、リードイネーブル信号ＲＥに応答して、データを入出力データ（ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤ）として出力し、メモリ制御部２００から印加されるコマンドがプログラムコマンドである場合、入出力データ（ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤ）をデータとして入力する。
メモリ制御部２００は、半導体メモリ装置１００のプレーン（１０－２、１０－４、１０－６、１０－８）のそれぞれを独立して制御する。
これによって、上述のように、半導体メモリ装置１００のプレーン（１０－２、１０－４、１０－６、１０－８）は、互いに異なる動作を並列に実行する。
この場合、本発明の実施形態による半導体メモリ装置１００は、プレーン（１０－２、１０－４、１０－６、１０－８）のそれぞれの内部で互いに異なる接地電圧ノイズが起こっても、対応するプレーンに起こった接地電圧ノイズを補償して、内部電源電圧を発生することにより、内部電源電圧マージンが確保される。
これにより、半導体メモリ装置１００の動作の信頼性が確保される。
上述の本発明の実施形態による半導体メモリ装置、即ち、フラッシュメモリは、４つのプレーンを含み、４つのプレーンのそれぞれが制御部を備え、互いに独立した動作が実行可能であることを例として説明したが、４つのプレーンの２個ずつのプレーンに対して、１つの制御部を備えるように構成され、１つの制御部が２つのプレーンの動作を制御するように構成させることも可能である。
また、上述の本発明の実施形態による半導体メモリ装置、即ち、フラッシュメモリは、１つのプレーンで構成することも可能である。
この場合、１つのプレーン内の少なくとも１つの位置に、少なくとも１つの内部接地電圧ノードから接地電圧ノイズを検出して、内部電源電圧を補償するように構成され得る。
さらに、上述の本発明の実施形態による半導体メモリ装置が、フラッシュメモリ、特にＮＡＮＤフラッシュメモリである場合を例として説明したが、ＮＯＲフラッシュメモリを含む様々な種類のフラッシュメモリに本発明が適用される。
また、ＤＲＡＭ、抵抗メモリ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲｅＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ：ＦｅＲＡＭ）、強磁性メモリ（Ｍａｇｎｅｔｉｃ ＲＡＭ：ＭＲＡＭ）、相変化メモリ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ：ＰＲＡＭ）、ポリマーメモリ（Ｐｏｌｙｍｅｒ ＲＡＭ：ＰｏＲＡＭ）などのメモリにも本発明が適用される。
図に示すように、ここに提示した実施形態は、構成要素の例示的な構成を示す。
他の実施形態は、本発明の範囲を逸脱することなく、構成要素、構成要素の集合、並びにこれらの関係を改名、再配置、追加、分割、複製、併合、及び／又は除去するような構成要素の他の構成を含む。
合理的、技術的、及び論理的に可能であり、他の説明と矛盾しない全ての変形は、本発明に含まれることと意図し、その範囲は請求の範囲によってのみ制限されると理解すべきである。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１０－２、１０－４、１０－６、１０－８ プレーン
１２ 第１半導体層
１２－２ 基準電圧発生器
１２－４ プリチャージ電圧発生器
１２－６ 接地電圧ノイズ補償部
１４ 第２半導体層
１００ 半導体メモリ装置
２００ メモリ制御部
１０００ メモリシステム
ＣＡＧ コマンド及びアドレス発生部が配置される領域
ＣＯＮＧ 制御部が配置される領域
ＥＶＣＣ 外部電源電圧
ＥＶＣＣＰ 外部電源電圧パッド
ＥＶＳＳＰ 外部接地電圧パッド（端子）
ＧＶＲＥＦＧ グローバル基準電圧発生器
ＧＮＤＮＤ 接地電圧ノイズ検出器
ＩＶＳＳＮ 内部接地電圧ノード
ＬＩＶＣＤ ローカル内部電源電圧ドライバ
ＬＶＲＥＦＧＡ、ＬＶＲＥＦＧＢ、ＬＶＲＥＦＧＣ、ＬＶＲＥＦＧＤ ローカル基準電圧発生器
ＰＢ ページバッファが配置される領域
ＰＢＤ ページバッファデコーダが配置される領域
ＰＥＲＩＡ、ＰＥＲＩＢ、ＰＥＲＩＣ、ＰＥＲＩＤ 周辺回路領域
ＰＥＲＩＥ グローバル周辺回路領域
ＲＤ１ 第１ローデコーダ領域
ＲＤ２ 第２ローデコーダ領域

Claims (19)

  1. 半導体メモリ装置であって、
    外部電源電圧を受信する外部電源電圧端子と、
    外部接地電圧を受信する外部接地電圧端子と、
    前記外部接地電圧端子に隣接して配置され、前記外部接地電圧と内部接地電圧ノードの内部接地電圧との間の差を検出して、接地電圧ノイズ基準電圧を発生する接地電圧ノイズ検出器と、
    前記外部電源電圧及び前記接地電圧ノイズ基準電圧に基づいて、内部電源電圧基準電圧を発生する内部電源電圧基準電圧発生器と、
    前記内部電源電圧基準電圧に基づいて、内部電源電圧を発生する内部電源電圧ドライバと、を有することを特徴とする半導体メモリ装置。
  2. 前記内部接地電圧ノードは、前記外部接地電圧端子から離れたところ、又は内部動作時に比較的大量の電流が消費されるところ、の少なくともいずれか一つに隣接して配置されることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記半導体メモリ装置は、同じ動作又は異なる動作を独立して実行する複数のプレーン（ｐｌａｎｅ）を更に有し、
    前記内部接地電圧ノードは、前記各プレーンの対応する周辺回路領域に配置され、
    前記内部電源電圧基準電圧発生器は、
    グローバル周辺回路領域の前記外部電源電圧端子に隣接して配置され、前記外部電源電圧に基づいて、グローバル基準電圧を発生するグローバル基準電圧発生器と、
    前記各プレーンの対応する周辺回路領域に配置され、前記グローバル基準電圧及び対応する接地電圧ノイズ基準電圧に基づいて、対応するローカル基準電圧を発生するローカル基準電圧発生器と、を含み、
    前記内部電源電圧ドライバは、前記各プレーンの対応する周辺回路領域に配置され、前記対応するローカル基準電圧に基づいて、対応する内部電源電圧を発生することを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記グローバル周辺回路領域は、前記プレーンの前記周辺回路領域に隣接して配置され、
    前記内部接地電圧ノードは、前記外部接地電圧端子から離れたところ、又は内部動作時に比較的大量の電流が消費されるところ、の少なくともいずれか一つに隣接して配置されることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記接地電圧ノイズ検出器は、前記グローバル周辺回路領域内の前記外部接地電圧端子に隣接して配置され、前記外部接地電圧と前記各プレーンの対応する内部接地電圧ノードにおける対応する内部接地電圧との間の差を検出して、対応する接地電圧ノイズ基準電圧を発生することを特徴とする請求項３に記載の半導体メモリ装置。
  6. 前記接地電圧ノイズ検出器は、
    第１制御信号に応答して、プリチャージノードにプリチャージ電圧を送信するスイッチと、
    前記プリチャージノードと対応する内部接地電圧との間に接続され、前記対応する内部電源電圧の変化を前記プリチャージ電圧に反映するキャパシタと、
    前記プリチャージノードの電圧及び前記対応する接地電圧ノイズ基準電圧に基づいて、前記プリチャージノードの電圧の変化が反映され、前記対応する接地電圧ノイズ基準電圧を発生する接地電圧ノイズ基準電圧発生器と、を含むことを特徴とする請求項３に記載の半導体メモリ装置。
  7. 前記ローカル基準電圧発生器は、
    前記グローバル基準電圧と前記対応するローカル基準電圧との間の差に基づいて、第１サブ駆動電圧を発生する第１差動増幅器と、
    前記プリチャージ電圧と前記対応する接地電圧ノイズ基準電圧との間の差に基づいて、第２サブ駆動電圧を発生する第２差動増幅器と、
    第１サブ駆動電圧及び第２サブ駆動電圧に基づいて発生する駆動電圧に基づいて、前記対応するローカル基準電圧を発生するドライバと、を含むことを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記第１差動増幅器は、
    前記外部電源電圧と第１ノード及び第２ノードとの間に接続された電流ミラーと、
    第３ノードと前記外部接地電圧との間に接続され、バイアス電圧に応答して、第１定電流を発生する第１定電流源と、
    前記第１ノード及び第２ノードのそれぞれと前記第３ノードとの間に接続され、前記グローバル基準電圧と前記ローカル基準電圧との差を感知して、前記第１サブ駆動電圧を発生する第１差動感知部と、を含み、
    前記第２差動増幅器は、
    前記電流ミラーと、
    第４ノードと前記外部接地電圧との間に接続され、前記バイアス電圧に応答して、第２定電流を発生する第２定電流源と、
    前記第１ノード及び第２ノードのそれぞれと前記第４ノードとの間に接続され、前記接地電圧ノイズ基準電圧と前記プリチャージ電圧との差を感知して、前記第２サブ駆動電圧を発生する第２差動感知部と、を含むことを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記第２定電流源は、第２制御信号に応答して、前記第１定電流よりも小さい前記第２定電流を発生することを特徴とする請求項８に記載の半導体メモリ装置。
  10. 半導体メモリ装置であって、
    複数のプレーン（ｐｌａｎｅ）と、
    前記各プレーンの対応する周辺回路領域に配置された内部接地電圧ノードと、
    前記各プレーンの対応する周辺回路領域に隣接して配置されたグローバル周辺回路領域に配置され、外部電源電圧を受信する外部電源電圧端子と、
    前記グローバル周辺回路領域に配置され、外部接地電圧を受信する外部接地電圧端子と、
    前記グローバル周辺回路領域の前記外部接地電圧端子に隣接して配置され、前記外部接地電圧と前記各プレーンの対応する内部接地電圧ノードにおける内部接地電圧との間の差を検出して、対応する接地電圧ノイズ基準電圧を発生する接地電圧ノイズ検出器と、
    前記グローバル周辺回路領域の前記外部電源電圧端子に隣接して配置され、前記外部電源電圧に基づいて、グローバル基準電圧を発生するグローバル基準電圧発生器と、
    前記各プレーンの対応する周辺回路領域に配置され、前記グローバル基準電圧及び前記対応する接地電圧ノイズ基準電圧に基づいて、ローカル基準電圧を発生するローカル基準電圧発生器と、
    前記各プレーンの対応する周辺回路領域に配置され、対応するローカル基準電圧に基づいて、対応する内部電源電圧を発生する複数の内部電源電圧ドライバと、を有することを特徴とする半導体メモリ装置。
  11. 前記半導体メモリ装置は、フラッシュメモリであり、
    前記プレーンのそれぞれは、
    メモリセルアレイ領域に配置され、複数個のブロックを含むメモリセルアレイと、
    前記対応する周辺回路領域に配置され、ローアドレスをデコードして、前記複数個のブロックの内の１つを選択し、前記選択されたブロック内の複数個のワードラインの内の１つを選択するローデコーダと、
    前記対応する周辺回路領域に配置され、カラムアドレスをデコードして、前記選択されたブロック内の複数個のビットラインの内の１つを選択するページバッファデコーダと、
    前記対応する周辺回路領域に配置され、対応するメモリセルアレイの選択されたメモリセルに格納されるデータ、又は前記選択されたメモリセルから出力されるデータをバッファするページバッファと、
    前記対応する周辺回路領域に配置され、外部から印加されるコマンド及びアドレスを受信して、コマンド信号、前記ローアドレス、並びに前記カラムアドレスを発生する対応するコマンド及びアドレス発生部と、
    前記対応する周辺回路領域に配置され、前記コマンド信号に応答して、対応するコマンドを示す制御信号を発生する制御部と、を含み、
    前記複数個のブロックのそれぞれは、
    複数個のビットラインのそれぞれと共通ソースラインとの間に直列に接続されたストリング選択トランジスタと、
    複数個のフローティングゲートトランジスタと、
    接地選択トランジスタと、を含み、
    前記ストリング選択トランジスタのゲートがストリング選択ラインに接続され、前記複数個のフローティングゲートトランジスタのゲートが複数個のワードラインのそれぞれに接続され、前記接地選択トランジスタのゲートが接地選択ラインに接続されることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記プレーンのそれぞれの前記対応する内部接地電圧ノードは、前記ページバッファが配置される領域内の前記外部接地電圧端子から離れたところに配置されることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記プレーンのそれぞれの対応するローカル基準電圧発生器は、前記ローデコーダが配置される領域、又は前記ローデコーダが配置される領域に隣接する領域内の前記ページバッファデコーダが配置される領域に隣接して配置されることを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 前記プレーンのそれぞれの前記内部電源電圧ドライバは、前記ページバッファデコーダが配置される領域内の互いに異なる位置のそれぞれに配置されることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記接地電圧ノイズ検出器は、
    第１制御信号に応答して、プリチャージノードにプリチャージ電圧を送信するスイッチと、
    前記プリチャージノードと対応する内部接地電圧との間に接続され、前記プリチャージ電圧に前記対応する内部電源電圧の変化を反映するキャパシタと、
    前記プリチャージノードの電圧及び前記対応する接地電圧ノイズ基準電圧に基づいて、前記プリチャージノードの電圧の変化を反映する前記対応する接地電圧ノイズ基準電圧を発生する接地電圧ノイズ基準電圧発生器と、を含み、
    前記制御部は、前記第１制御信号を発生することを特徴とする請求項１１に記載の半導体メモリ装置。
  16. 前記ローカル基準電圧発生器は、
    前記グローバル基準電圧と前記対応するローカル基準電圧との間の差に基づいて、第１サブ駆動電圧を発生する第１差動増幅器と、
    前記プリチャージ電圧と前記対応する接地電圧ノイズ基準電圧との間の差に基づいて、第２サブ駆動電圧を発生する第２差動増幅器と、
    第１サブ駆動電圧及び第２サブ駆動電圧に基づいて発生する駆動電圧に基づいて、前記対応するローカル基準電圧を発生するドライバと、を含むことを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記第１差動増幅器は、
    前記外部電源電圧と第１ノード及び第２ノードとの間に接続された電流ミラーと、
    第３ノードと前記外部接地電圧との間に接続され、バイアス電圧に応答して、第１定電流を発生する第１定電流源と、
    前記第１ノード及び第２ノードのそれぞれと前記第３ノードとの間に接続され、前記グローバル基準電圧と前記ローカル基準電圧との差を感知して、前記第１サブ駆動電圧を発生する第１差動感知部と、を含み、
    前記第２差動増幅器は、
    前記電流ミラーと、
    第４ノードと前記外部接地電圧との間に接続され、前記バイアス電圧に応答して、第２定電流を発生する第２定電流源と、
    前記第１ノード及び第２ノードのそれぞれと前記第４ノードとの間に接続され、前記対応する接地電圧ノイズ基準電圧と前記プリチャージ電圧との差を感知して、前記第２サブ駆動電圧を発生する第２差動感知部と、を含むことを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記第２定電流源は、第２制御信号に応答して、前記第２定電流が前記第１定電流よりも小さくなるように制御され、
    前記制御部は、前記第２制御信号を発生することを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 複数のプレーンを含む半導体メモリ装置と、
    前記プレーンに少なくとも１つの制御信号をそれぞれ印加し、前記制御信号に応答して、前記プレーンにアドレス又はコマンドの少なくともいずれか一つを送信するか、前記制御信号に応答して、前記プレーンにデータを出力するか、又は前記プレーンからデータを入力するメモリ制御部と、を有し、
    前記半導体メモリ装置は、
    前記複数のプレーンと、
    前記各プレーンの対応する周辺回路領域に配置された内部接地電圧ノードと、
    前記各プレーンの対応する周辺回路領域に隣接して配置されたグローバル周辺回路領域に配置され、外部電源電圧を受信する外部電源電圧端子と、
    前記グローバル周辺回路領域に配置され、外部接地電圧を受信する外部接地電圧端子と、
    前記グローバル周辺回路領域の前記外部接地電圧端子に隣接して配置され、前記外部接地電圧と前記各プレーンの対応する内部接地電圧ノードにおける内部接地電圧との間の差を検出して、対応する接地電圧ノイズ基準電圧を発生する接地電圧ノイズ検出器と、
    前記グローバル周辺回路領域の前記外部電源電圧端子に隣接して配置され、前記外部電源電圧に基づいて、グローバル基準電圧を発生するグローバル基準電圧発生器と、
    前記各プレーンの対応する周辺回路領域に配置され、前記グローバル基準電圧及び前記対応する接地電圧ノイズ基準電圧に基づいて、ローカル基準電圧を発生するローカル基準電圧発生器と、
    前記各プレーンの対応する周辺回路領域に配置され、前記ローカル基準電圧を用いて対応する内部電源電圧を発生する内部電源電圧ドライバと、を含むことを特徴とするメモリシステム。
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