KR20220163685A - 반도체 장치 내 전원을 안정시키기 위한 장치 및 방법 - Google Patents

반도체 장치 내 전원을 안정시키기 위한 장치 및 방법 Download PDF

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Abstract

본 기술은 환경 변화로부터 독립된 기준 전압을 생성하는 밴드 갭 참조(Band Gap Reference, BGR) 회로, 및 입력되는 전원 전압을 기준 전압과 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력하는 전압 생성 회로를 포함하는 전압 생성 장치를 제공한다.

Description

반도체 장치 내 전원을 안정시키기 위한 장치 및 방법{APPARATUS AND METHOD FOR STABILIZING POWER IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 구체적으로 반도체 장치 내 전원을 안정화시키기 위한 장치 및 방법에 관한 것이다.
반도체 장치는 외부에서 인가된 전원을 효율적으로 제어, 관리하기 위한 장치를 포함한다. 반도체 장치는 적어도 하나의 레귤레이터를 포함할 수 있으며, 레귤레이터는 반도체 장치 내 부하(load)에 전원을 공급하기 위해 일정한 혹은 안정적인 전압을 생성하도록 설계될 수 있다. 외부에서 인가되는 전원이 불안정하거나 반도체 장치 내 부하가 과도하면, 레귤레이터에서 출력되는 전압이 강하하거나 변동할 수 있다. 반도체 장치 내 레귤레이터가 안정적인 전원을 출력해야 내부 구성 회로가 안정적으로 동작할 수 있다.
본 발명의 일 실시예는 반도체 장치 내 전원 관리를 효율적으로 수행할 수 있는 장치 및 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예는 반도체 장치에 공급되는 전원이 불안정하거나 내부 동작 혹은 내부 구조에 의해 부하(load)가 과도하거나 과 전류(overcurrent)가 발생하는 경우, 반도체 장치 내 접지 전압의 변동이 발생하는 경우, 접지 전압의 변동을 보상하여 반도체 장치 내 전원을 안정화시킬 수 있는 장치 및 방법을 제공할 수 있다.
반도체 장치의 내부에는 구성 요소의 설계와 수행되는 동작에 대응하는 전압을 공급하기 위한 레귤레이터 혹은 내부 전압 발생기를 포함할 수 있다. 레귤레이터 혹은 내부 전압 발생기에는 밴드갭 참조(Band Gap Reference, BGR) 회로가 포함되거나 연결될 수 있는데, 밴드갭 참조(BGR) 회로에서 출력되는 기준 전압은 항상 일정하게 유지될 수 있으나, 반도체 장치 내 특정 위치에서의 접지 전압은 변화가 발생할 수 있다. 레귤레이터 혹은 내부 전압 발생기에는 접지 전압의 변화를 추적하여 밴드갭 참조(BGR) 회로의 출력과 더하여 출력할 수 있는 덧셈기 회로(ADDER)를 포함할 수 있다. 밴드갭 참조(BGR) 회로의 출력이 덧셈기 회로를 거쳐 내부 전압 발생기에 입력되어, 내부 전압 발생기가 출력하는 내부 전압의 안전성을 높일 수 있다.
반도체 장치에서는 내부 전원 전압과 내부 접지 전압의 차이에 의해 실질적인 내부 전원이 결정될 수 있다. 반도체 장치의 내부에서 수행되는 동작에 사용되는 내부 전원 전압을 생성하는 레귤레이터 혹은 내부 전압 발생기가 내부의 동작 환경에 따라 실시간으로 변화하는 전압 상태에 대응하여 내부 전압을 생성할 수 있도록 하여, 레귤레이터 혹은 내부 전압 발생기가 생성하는 내부 전압이 반도체 장치의 내부에서도 큰 차이 없이 사용될 수 있도록 할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 전압 생성 장치는 환경 변화로부터 독립된 기준 전압을 생성하는 밴드 갭 참조(Band Gap Reference, BGR) 회로; 및 입력되는 전원 전압을 상기 기준 전압과 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력 하는 전압 생성 회로를 포함할 수 있다.
또한, 상기 전압 생성 회로는 상기 기준 전압과 상기 내부 접지 전압을 더하는 덧셈기 회로; 및 상기 외부 전원 전압을 상기 덧셈기 회로의 출력에 대응하여 전달하여 상기 내부 전원 전압을 출력하는 패스 장치를 포함할 수 있다.
또한, 상기 전압 생성 회로는 상기 패스 장치의 출력을 기 설정된 비율로 나누어 피드백 전압을 생성하는 피드백 회로를 더 포함할 수 있다.
또한, 상기 덧셈기 회로는 상기 밴드 갭 참조 회로에서 출력된 기준 전압과 상기 피드백 전압의 제1 차이에 제1 이득을 곱한 값에 대응하는 제1 전류와 기준 접지 전압과 상기 내부 접지 전압의 제2 차이에 제2 이득을 곱한 값에 대응하는 제2 전류를 출력하는 입력 회로; 및 상기 제1 전류 및 상기 제2 전류에 대응하여 상기 덧셈기 회로의 출력을 출력하는 출력 회로를 포함할 수 있다.
또한, 상기 제1 이득과 상기 제2 이득의 비율을 통해 상기 내부 접지 전압의 변화에 대응하는 보상 수준을 다르게 설정할 수 있다.
또한, 상기 전압 생성 회로는 상기 외부 전원 전압을 상기 기준 전압과 상기 내부 접지 전압을 더한 합에 대응하여 상기 내부 전원 전압을 출력하는 덧셈기 회로; 및 상기 덧셈기 회로의 출력을 기 설정된 비율로 나누어 피드백 전압을 생성하는 피드백 회로를 포함할 수 있다.
또한, 상기 덧셈기 회로는 상기 밴드 갭 참조 회로에서 출력된 기준 전압과 상기 피드백 전압의 제1 차이에 제1 이득을 곱한 값에 대응하는 제1 전류와 기준 접지 전압과 상기 내부 접지 전압의 제2 차이에 제2 이득을 곱한 값에 대응하는 제2 전류를 출력하는 입력 회로; 및 상기 제1 전류 및 상기 제2 전류에 대응하여 상기 외부 전원 전압으로부터 상기 덧셈기 회로의 출력을 출력하는 출력 회로를 포함할 수 있다.
또한, 상기 제1 이득과 상기 제2 이득의 비율을 통해 상기 내부 접지 전압의 변화에 대응하는 보상 수준을 다르게 설정할 수 있다.
본 발명의 다른 실시예에 따른 전원 회로는 내부 접지 전압을 센싱하는 전압 센서; 및 입력되는 전원 전압을 환경 변화로부터 독립된 기준 전압과 상기 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력하는 전압 생성 장치를 포함할 수 있다.
또한, 상기 전압 생성 장치는 상기 기준 전압을 생성하는 밴드 갭 참조(Band Gap Reference, BGR) 회로; 및 상기 외부 전원 전압을 상기 기준 전압과 상기 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력하는 전압 생성 회로를 포함할 수 있다.
또한, 상기 전압 생성 회로는 상기 기준 전압과 상기 내부 접지 전압을 더하는 덧셈기 회로; 및 상기 외부 전원 전압을 상기 덧셈기 회로의 출력에 대응하여 전달하여 상기 내부 전원 전압을 출력하는 패스 장치를 포함할 수 있다.
또한, 상기 전압 생성 회로는 상기 패스 장치의 출력을 기 설정된 비율로 나누어 피드백 전압을 생성하는 피드백 회로를 더 포함할 수 있다.
또한, 상기 덧셈기 회로는 상기 밴드 갭 참조 회로에서 출력된 기준 전압과 상기 피드백 전압의 제1 차이에 제1 이득을 곱한 값에 대응하는 제1 전류와 기준 접지 전압과 상기 내부 접지 전압의 제2 차이에 제2 이득을 곱한 값에 대응하는 제2 전류를 출력하는 입력 회로; 및 상기 제1 전류 및 상기 제2 전류에 대응하여 상기 덧셈기 회로의 출력을 출력하는 출력 회로를 포함할 수 있다.
또한, 상기 제1 이득과 상기 제2 이득의 비율을 통해 상기 내부 접지 전압의 변화에 대응하는 보상 수준을 다르게 설정할 수 있다.
또한, 상기 전압 생성 회로는 상기 외부 전원 전압을 상기 기준 전압과 상기 내부 접지 전압을 더한 합에 대응하여 상기 내부 전원 전압을 출력하는 덧셈기 회로; 및 상기 덧셈기 회로의 출력을 기 설정된 비율로 나누어 피드백 전압을 생성하는 피드백 회로를 포함할 수 있다.
또한, 상기 덧셈기 회로는 상기 밴드 갭 참조 회로에서 출력된 기준 전압과 상기 피드백 전압의 제1 차이에 제1 이득을 곱한 값에 대응하는 제1 전류와 기준 접지 전압과 상기 내부 접지 전압의 제2 차이에 제2 이득을 곱한 값에 대응하는 제2 전류를 출력하는 입력 회로; 및 상기 제1 전류 및 상기 제2 전류에 대응하여 상기 외부 전원 전압으로부터 상기 덧셈기 회로의 출력을 출력하는 출력 회로를 포함할 수 있다.
또한, 상기 제1 이득과 상기 제2 이득의 비율을 통해 상기 내부 접지 전압의 변화에 대응하는 보상 수준을 다르게 설정할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 핀 혹은 패드 및 내부 회로와 연결되어, 상기 핀 혹은 패드를 통해 입력되는 전원 전압을 환경 변화로부터 독립된 기준 전압과 상기 내부 회로로부터 감지된 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력하는 전압 생성 장치를 포함할 수 있다.
또한, 상기 전압 생성 장치는 상기 기준 전압을 생성하는 밴드 갭 참조(Band Gap Reference, BGR) 회로; 및 상기 외부 전원 전압을 상기 기준 전압과 상기 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력하는 전압 생성 회로를 포함할 수 있다.
또한, 상기 전압 생성 회로는 상기 기준 전압과 상기 내부 접지 전압을 더하는 덧셈기 회로; 및 상기 외부 전원 전압을 상기 덧셈기 회로의 출력에 대응하여 전달하여 상기 내부 전원 전압을 출력하는 패스 장치를 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 반도체 장치는 칩 내부의 설계 혹은 동작에 의해 발생할 수 있는 과도한 부하(loads) 혹은 과전류(overcurrent)에 의해 내부 접지 전압이 변동되더라도 내부 전지 전압의 변동에 대응하여 내부 전원 전압을 생성하여 반도체 장치의 동작의 안전성을 높일 수 있다.
또한, 본 발명의 일 실시 예에 따른 반도체 장치는 내부 접지 전압의 변동을 추적하여 내부 접지 전압과 기준 전압의 합에 대응하여 내부 전원 전압을 생성하여 내부 접지 전압의 변동을 보상할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 칩(chip)을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 전압 생성 장치를 설명한다.
도 4a 및 도 4b는 내부 접지 전압의 변화에 대응하는 전압 생성 장치의 동작을 설명한다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 전원 생성 장치를 설명한다.
도 6은 도 5a에서 설명한 덧셈기 회로를 설명한다.
도 7은 본 발명의 다른 실시예에 따른 전원 생성 장치를 설명한다.
도 8은 내부 접지 전압의 변화에 대응하는 전원 생성 장치의 출력을 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 칩(chip)을 설명한다.
도 1을 참조하면, 반도체 장치의 칩(chip, 200)은 특정한 기능을 수행할 수 있도록 전기 소자 및 회로 등을 포함할 수 있다. 반도체 장치의 칩(chip, 200)은 복수의 핀 혹은 패드를 포함할 수 있고, 복수의 핀 혹은 패드를 통해 전원 전압, 데이터, 명령어, 혹은 각종 제어 신호 등을 입력 받거나 출력할 수 있다. 반도체 장치의 칩(200) 내부에 설계된 회로나 전기 소자 들은 설계 목적에 따라 달라질 수 있으며, 칩에 포함된 복수의 핀 혹은 패드의 수 역시 설계에 따라 달라질 수 있다.
복수의 핀 혹은 패드는 기 설정된 용도에 따라 사용될 수 있다. 예를 들어, 복수의 핀 혹은 패드 중 특정 핀 혹은 패드가 데이터의 입출력을 위해 사용되도록 설정된 경우, 해당 핀 혹은 패드에는 데이터에 대응하는 전기 신호(예, 특정 전압의 범위에서 스윙하는 파형)가 전달될 수 있다. 또한, 특정 핀 혹은 패드에 전원 전압이 인가되는 경우, 해당 특정 핀 혹은 패드는 반도체 장치의 칩 내부에 포함된 내부 구성 요소들의 동작을 위해 사용되는 전원 전압을 수신하는 용도로 사용될 수 있다.
사용자들의 니즈(needs)를 만족시키기 위한 메모리 시스템 혹은 프로세서 등과 같은 반도체 장치는 보다 빠른 속도로 동작하면서 보다 저전력을 소비하는 형태로 발전하고 있다. 이를 위해서는 하나의 반도체 장치의 칩에 다양한 기능을 수행하는 회로 혹은 모듈 들이 포함되는 것이 유리하다. 복수의 기능을 수행하는 복수의 회로, 모듈 혹은 구성 요소들이 각각 다른 반도체 칩(chip)으로 형성되면, 회로, 모듈 혹은 구성 요소 간 데이터, 신호를 전달하는 과정에서 지연, 노이즈 등이 발생할 수 있어, 메모리 시스템 혹은 프로세서 등의 동작 성능이 저하될 수 있다. 최근에는 하나의 반도체 장치의 칩에 다양한 회로, 모듈 혹은 구성 요소들이 포함되도록 설계되고 있으며, 이를 통해 반도체 장치의 성능을 향상시키고, 집적도를 높일 수 있다.
반도체 장치의 칩(chip, 200)에 복수의 회로, 모듈 혹은 구성 요소들이 포함되면서, 칩 내부에 전기적 부하(load)의 변동이 커질 수 있다. 도 1을 참조하면, 칩 내부에 배치된 복수의 회로, 모듈 혹은 구성 요소들의 동작을 위해, 반도체 장치의 칩에 포함된 핀 혹은 패드를 통해 전원 전압(VCC) 및 접지 전압(VSS)이 인가될 수 있다. 반도체 장치의 칩(chip, 200)은 전원 전압(VCC)이 인가되는 핀 혹은 패드, 핀 혹은 패드를 통해 전달된 외부 전원 전압(VCCE, external VCC) 및 외부 접지 전압(VSSE)을 기초로 내부 전원 전압(VCCI, internal VCC) 및 내부 접지 전압(VSSI)을 출력하는 전원 회로(power circuit, 210) 및 내부 전원 전압으로 구동되는 구성 요소(220)를 포함할 수 있다.
전원 회로(210)는 전압 레귤레이터(212) 및 전압 센서(214)를 포함할 수 있다. 전압 레귤레이터(voltage regulator, 212)는 메모리 시스템(110)과 같은 전자 장치에 안정적인 전력을 공급하기 위해 사용될 수 있다. 여기서, 전압 레귤레이터는 선형 레귤레이터(linear regulator)와 스위칭 레귤레이터(switching regulator)로 분류될 수 있다. 스위칭 레귤레이터의 예로서, 직류-직류 변환기(DC-DC Converter)를 들 수 있다. 직류-직류 변환기는 높은 변환 효율을 갖지만, 직류-직류 변환기의 출력 전압은 선형 레귤레이터의 출력 전압에 비해 많은 노이즈를 포함할 수 있다. 선형 레귤레이터의 예로는 로우-드랍아웃(Low-dropout, LDO) 레귤레이터가 있다. LDO 레귤레이터는 낮은 변환 효율을 갖지만, 빠른 응답 속도를 가질 수 있다. 또한, LDO 레귤레이터의 출력 전압은 직류-직류 변환기의 출력 전압에 비해 작은 양의 노이즈를 포함할 수 있다. LDO 레귤레이터는 노이즈에 민감한 장치 또는 높은 성능으로 구동되어야 하는 장치에 전력을 공급하기 위해 사용될 수 있다. 예를 들어, 고속으로 동작하는 메모리 시스템(110)의 경우, 직류-직류 변환기의 단점을 보완하기 위해 LDO 레귤레이터가 사용될 수 있다. 전압 레귤레이터(212)는 외부 전원 전압(VCCE, external VCC)을 기초로 내부 전원 전압(VCCI, internal VCC)을 출력할 수 있다.
실시예에 따라, 도 1에서 설명하는 구성 요소(220)는 도 2에서 설명한 메모리 블록(152, 154, 156) 및 전압 공급 회로(170)를 포함할 수 있다. 메모리 블록(152, 154, 156) 및 전압 공급 회로(170)을 통해 수행되는 동작에 따라, 구성 요소(220)의 전기적 부하(load)는 달라질 수 있다. 또한, 실시예에 따라, 구성 요소(220)는 컨트롤러(130) 내 적어도 일부의 모듈 혹은 회로를 포함할 수도 있다. 구성 요소(220)의 설계 혹은 동작으로 인해, 과부하(overloads) 혹은 과전류(overcurrent)가 발생하는 경우, 내부 전원 전압(VCCI) 혹은 내부 접지 전압(VSSI)에 변동이 발생할 수 있다.
전압 센서(214)는 내부 전원 전압(VCCI) 혹은 내부 접지 전압(VSSI)의 변동을 감지할 수 있다. 구성 요소(220)의 동작으로 인해, 반도체 장치의 칩(chip, 200) 내부의 서로 다른 위치 혹은 특정 위치에서 내부 접지 전압(VCCI)이 변동되는 현상이 발생할 수 있다. 구성 요소(200)의 전원(Power)으로 사용되는 내부 전원 전압(VCCI)은 내부 접지 전압(VSSI)과의 전위 차이로 결정될 수 있다. 하지만, 내부 접지 전압(VSSI)이 항상 0V의 레벨이 아닌 -500mV에서 500mV의 범위 혹은 그 이상의 범위로 변화하는 경우, 구성 요소(200)의 전원(Power)은 기 설정된 크기와 상이해질 수 있다.
만약 전압 레귤레이터(212)이 내부 접지 전압(VSSI)의 변동과 무관하게 내부 전원 전압(VCCI)을 생성하는 경우, 전압 레귤레이터(212)의 출력인 내부 전원 전압(VCCI)의 전위도 정상적이지 않을 수 있다. 예를 들면, 전압 레귤레이터(212)가 외부 접지 전압(VSSE)을 기준으로 5V인 내부 전원 전압(VCCI)을 출력했는데, 내부 접지 전압(VSSI)이 1V라면 구성 요소(220)에 인가되는 전원인 내부 전원 전압(VCCI)과 내부 접지 전압(VSSI)의 전위 차이는 4V가 된다. 실질적으로 반도체 장치의 칩(200) 내 구성 요소(220)에는 4V의 동작 전압이 인가되는 것과 같고, 구성 요소(220)의 동작이 불안정해질 수 있다.
본 발명의 일 실시예에 따른 전압 레귤레이터(212)는 내부 접지 전압(VSSI)에 대응하여 내부 전원 전압(VCCI)을 생성할 수 있다. 예를 들면, 전압 레귤레이터(212)는 입력되는 전원 전압(VCCE)을 환경 변화로부터 독립된 기준 전압(Vref, 도 3 참조)과 내부 접지 전압(VSSI)의 합에 대응하여 전달하여 내부 전원 전압(VCCI)을 출력할 수 있다. 여기서 환경 변화는 반도체 장치의 칩(220) 내부의 프로세스, 전압, 온도(Process-Voltage-Temperature, PVT)의 변화를 포함할 수 있다. 예를 들면, 전압 레귤레이터(212)는 기준 전압(Vref)과 내부 접지 전압(VSSI)을 합할 수 있는 덧셈기 회로를 포함할 수 있다. 기준 전압(Vref)과 내부 접지 전압(VSSI)을 합에 대응하여 내부 전원 전압(VCCI)을 출력하는 과정에서, 전압 레귤레이터(212)는 구성 요소(220)와 연결되는 내부 접지 전압(VSSI)의 변화를 추적(tracking)하여 적용할 수 있다.
실시예에 따라, 전원 회로는 비휘발성 메모리 장치 혹은 비휘발성 메모리 장치를 포함하는 메모리 시스템에 적용될 수 있다. 또한, 실시예에 따라, 전원 회로는 휘발성 메모리 장치 혹은 휘발성 메모리 장치를 포함하는 메모리 시스템에도 적용될 수 있다. 한편, 전원 회로는 특정 목적에 따라 설계된 프로세서, 시스템 IC 등에도 적용될 수 있다. 이하에서는 도 1 및 도 2를 참조하며, 실시예에 따른 전원 회로를 포함하는 반도체 장치의 칩(chip)이 적용된 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 도 1에서 설명한 하나의 반도체 장치 칩(chip) 혹은 복수의 반도체 장치 칩(chip)을 통해 구현될 수 있다. 예를 들어, 대용량의 데이터를 저장할 수 있는 메모리 장치(150)는 복수의 반도체 장치 칩(chip)으로 구성될 수 있다. 실시예에 따라, 높은 집적도가 요구되는 메모리 시스템(110)의 경우, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip)으로 구성될 수도 있다.
메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 메모리 블록(152, 154, 156)은 SLC (Single Level Cell) 타입 혹은 MLC (Multi Level Cell) 타입을 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.
메모리 장치(150) 내 전압 공급 회로(170)는 전원 전압(VCC)을 바탕으로 다양한 레벨의 전압을 생성할 수 있고, 이러한 과정에서 부하(load)의 증감이 발생할 수 있다. 예를 들면, 프로그램 전압(Vprog)과 같이 높은 레벨의 전압이 메모리 장치(150)에서 반복적으로 사용되는 경우, 부하가 과도하게 증가할 수 있고 전원 전압(VCC)의 강하가 발생할 수 있다. 반도체 장치 칩에 전원 회로는 전원 전압(VCC)의 강하를 감지하여 그 결과를 컨트롤러(130)로 출력할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
실시예에 따라, PMU(140)는 도 1에서 설명한 반도체 장치의 칩에 포함되는 전원 회로로부터 전원 전압의 강하에 대한 감지 결과를 수신할 수 있다. PMU(140)는 감지 결과에 대응하여 메모리 시스템(110)에서 수행되는 동작의 안전성을 확인할 수 있다. 또한, 실시예에 따라, PMU(140)는 감지 결과에 대응하여, 메모리 시스템(110)의 동작을 일시적으로 중단시킬 수도 있고, 동작의 안전성이 의심되면 해당 동작을 다시 수행되도록 할 수도 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리적 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 전압 생성 장치를 설명한다. 도 3에 도시된 전압 생성 장치(212A)는 도 1에서 설명한 전압 레귤레이터(212)의 하나의 예로서 설명한다. 전압 생성 장치(212A)는 저손실(Low Dropout, LDO) 선형 레귤레이터를 포함할 수 있다.
저손실(LDO) 선형 레귤레이터는 다양한 애플리케이션에서 더 높은 전압 입력에서 공급받는 전원을 출력 전압으로 조정할 수 있다. 저손실(LDO) 선형 레귤레이터는 출력 전압이 입력 전압보다 낮은 선형 레귤레이터이다. 저손실(LDO) 선형 레귤레이터는 입력되는 공급 전압에 리플(ripples)의 영향을 제거하여 정확한 내부 전원 전압(Vout)을 출력할 수 있다. 여기서, 내부 전원 전압(Vout)은 도 1에서 설명한 내부 전원 전압(VCCI)와 실질적으로 동일할 수 있다.
저손실(LDO) 선형 레귤레이터는 밴드 갭 참조(Band Gap Reference, BGR) 회로(312) 및 전압 생성 회로(314)를 포함할 수 있다. 밴드 갭 참조(BGR) 회로(312)는 반도체 장치의 칩(200) 내부의 환경 변화로부터 독립된 기준 전압(Vref)을 생성할 수 있다. 여기서, 환경 변화는 반도체 장치의 칩(220) 내부의 프로세스, 전압, 온도(Process-Voltage-Temperature, PVT)의 변화를 포함할 수 있다. 예를 들어, 프로세스, 전압, 온도(Process-Voltage-Temperature, PVT)의 변화에 따라 기준 전압(Vref)이 변하는 정도는 밴드 갭 참조(BGR) 회로(312)의 성능(예, 정밀도)으로 나타날 수 있다. 예를 들면, 밴드 갭 참조(BGR) 회로(312)에서 출력되는 기준 전압(Vref)은 프로세스, 전압, 온도(PVT)의 변화에 대응하여 3~5%이하의 변동폭을 가질 수 있다.
전압 생성 회로(314)는 에러 증폭기(412) 및 패스 장치(414)를 포함할 수 있다. 에러 증폭기(412)는 밴드 갭 참조(BGR) 회로(312)에서 출력되는 기준 전압(Vref)과 피드백 전압(Vfb)을 비교하여 비교 결과(Vreg)를 출력할 수 있다. 예를 들면, 에러 증폭기(412)는 고 이득 증폭기(high gain amplifier)를 포함할 수 있다.
패스 장치(414)는 에러 증폭기(412)의 출력에 대응하여 입력 전압(Vin)을 내부 전원 전압(Vout)으로 전달할 수 있다. 여기서, 입력 전압(Vin)은 도 1에서 설명한 외부 전원 전압(VCCE)일 수 있다. 예를 들어, 프로세스, 전압, 온도(PVT)의 변화에 따라, 패스 장치(414)의 출력인 내부 전원 전압(Vout)이 증가하면, 피드백 전압(Vfb)이 증가할 수 있다. 피드백 전압(Vfb)이 증가하면, 에러 증폭기(412)에서 출력되는 비교 결과(Vref)도 증가할 수 있다. 이 경우, 패스 장치(414)를 통해 흐르는 전류는 감소할 수 있고, 패스 장치(414)에서 출력되는 내부 전원 전압(Vout)은 낮아질 수 있다.
한편, 프로세스, 전압, 온도(PVT)의 변화에 따라, 패스 장치(414)의 출력인 내부 전원 전압(Vout)이 감소하는 경우에는 피드백 전압(Vfb)이 감소할 수 있다. 피드백 전압(Vfb)이 감소하면, 에러 증폭기(412)에서 출력되는 비교 결과(Vref)도 감소할 수 있다. 이 경우, 패스 장치(414)를 통해 흐르는 전류는 증가할 수 있고, 패스 장치(414)에서 출력되는 내부 전원 전압(Vout)은 높아질 수 있다.
외부 전원 전압(VCCE)이 내부 전원 전압(Vout)으로 출력되는 과정에서 전압 생성 회로(314)에 포함된 패스 장치(414)에 의해 전압 강하(drop)가 발생하는데 이를 저손실(Low Dropout, LDO)이라고 이해할 수 있다.
또한, 전압 생성 회로(314)는 패스 장치(414)의 출력을 기 설정된 비율로 나누어 피드백 전압(Vfb)을 생성하는 피드백 회로(416)를 더 포함할 수 있다. 예를 들어, 피드백 회로(416)는 복수의 저항을 포함하여 패스 장치(414)의 출력인 내부 전원 전압(vout)을 복수의 저항 간 비율에 대응하는 만큼 나누어 피드백 전압(Vfb)을 생성할 수 있다.
도 3에 도시된 전압 생성 장치(212A)는 프로세스, 전압, 온도(PVT)의 변화에 대응하여 내부 전원 전압(Vout)을 조정할 수 있다. 하지만, 도 1에서 설명한 바와 같이, 구성 요소(220)의 설계 혹은 동작에 의해 과부하(overloads) 혹은 과전류(overcurrent)가 발생할 수 있고, 내부 접지 전압(VSSI)이 변동될 수 있다. 전압 생성 장치(212A)를 통해 내부 전원 전압(Vout)이 정상적으로 출력되었다고 하더라도, 구성 요소(220)에서 내부 전원 전압(Vout)은 변동될 수 있는 내부 접지 전압(VSSI)을 기준으로 사용될 수 있다. 따라서, 내부 접지 전압(VSSI)이 변동하는 경우, 전압 생성 장치(212A)의 출력인 내부 전원 전압(Vout)을 바탕으로 하는 구성 요소(220)의 동작은 불안정해질 수 있다. 따라서, 전압 생성 장치(212A)가 내부 접지 전압(VSSI)에 대응하여 내부 전원 전압(Vout)을 생성하도록 할 수 있다.
도 4a 및 도 4b는 내부 접지 전압의 변화에 대응하는 전압 생성 장치의 동작을 설명한다. 전압 생성 장치는 메모리 시스템(110) 혹은 반도체 장치의 칩(200)에 포함된 구성 요소(220)에서 수행되는 동작에 사용되는 다양한 레벨의 내부 전원 전압 혹은 내부 동작 전압을 생성할 수 있다. 예를 들면, 전압 생성 장치는 도 3에서 설명한 밴드 갭 참조(Band Gap Reference, BGR) 회로(312) 및 전압 생성 회로(314)를 포함할 수 있다. 구체적으로, 도 4a는 내부 접지 전압의 변화가 없는 경우 전압 생성 장치에서 출력되는 내부 전원 전압을 설명하고, 도 4b는 내부 접지 전압의 변화가 있는 경우 전압 생성 장치에서 출력되는 내부 전원 전압을 설명한다.
도 4a를 참조하면, 반도체 장치 내 부하(load)에 흐르는 전류가 기 설정된 예상치를 벗어나지 않는 경우(Light current), 부하에 흐르는 전류(ILoad)에 의해 전압 생성 장치에 인가되는 내부 접지 전압(VSSIREG, VSSIBGR)에 변화가 발생하지 않을 수 있다. 밴드 갭 참조(BGR) 회로(312)는 프로세스, 전압, 온도(PVT)의 변화로부터 독립된 기준 전압(VBG0)을 생성할 수 있다. 하지만, 기준 전압(VBG0)을 수신한 전압 생성 회로(314)이 출력하는 패스 전압(VPASS)은 내부 접지 전압(VSSIREG)으로부터의 상대적인 전위차로 결정될 수 있다.
밴드 갭 참조(BGR) 회로(312)는 프로세스, 전압, 온도(PVT)의 변화로부터 독립된 0.5V의 기준 전압(VBG0)을 출력하면, 전압 생성 회로(314)는 0.5V의 기준 전압(VBG0)의 14배인 7V의 패스 전압(VPASS)을 출력할 수 있다. 내부 접지 전압(VSSIREG)이 0V에서 변동이 없는 경우, 7V의 패스 전압(VPASS)은 반도체 장치의 칩(200)에 포함된 구성 요소(220)에 인가될 수 있다. 반도체 장치의 칩(200)에 포함된 구성 요소(220)는 7V의 패스 전압(VPASS)을 사용하여 기 설정된 동작을 수행할 수 있다.
한편, 도 4b를 참조하면, 반도체 장치 내 부하(load)에 흐르는 전류가 기 설정된 예상치를 벗어나는 경우(Heavy current), 부하에 흐르는 전류(ILoad)에 의해 전압 생성 장치에 인가되는 내부 접지 전압(VSSIREG, VSSIBGR) 중 일부(VSSIREG)에 변화가 발생할 수 있다. 예를 들어, 내부 접지 전압(VSSIREG)이 0V가 아닌 0.01V(10mV)로 변화되었다고 가정한다. 밴드 갭 참조(BGR) 회로(312)는 프로세스, 전압, 온도(PVT)의 변화로부터 독립된 기준 전압(VBG0)을 생성할 수 있지만, 기준 전압(VBG0)을 수신한 전압 생성 회로(314)이 출력하는 패스 전압(VPASS)은 내부 접지 전압(VSSIREG)으로부터의 상대적인 전위차로 결정될 수 있다.
밴드 갭 참조(BGR) 회로(312)는 프로세스, 전압, 온도(PVT)의 변화로부터 독립된 0.5V의 기준 전압(VBG0)을 출력하더라도, 전압 생성 회로(314)는 0.5V의 기준 전압(VBG0)과 0.01V의 내부 접지 전압(VSSIREG)의 전위 차인 0.49V에 대응하는 패스 전압(VPASS)을 출력할 수 있다. 예를 들면, 0.49V의 14배인 6.86V의 패스 전압(VPASS)이 0.01V의 내부 접지 전압(VSSIREG)에 의해 부스트되어 6.87V의 패스 전압(VPASS)이 출력될 수 있다. 반도체 장치 내 부하(load)에 흐르는 전류가 기 설정된 예상치를 벗어나는 경우(Heavy current)는 반도체 장치의 칩(200) 내 전반적으로 발생하기 보다는 부분적으로 발생하는 경우가 많다. 반도체 장치의 칩(200)에 포함된 구성 요소(220)에는 6.87V의 패스 전압(VPASS)이 인가되고, 구성 요소(220)의 위치에 따라 내부 접지 전압(VSSIREG)이 0V인 경우에는 6.87V의 패스 전압(VPASS)을 사용할 수 있고, 내부 접지 전압(VSSIREG)이 0.01V인 경우에는 6.86V의 패스 전압(VPASS)을 사용할 수 있다.
실시예에 따라, 도 4a 및 도 4b에서 설명한 전압 생성 장치가 도 2에서 설명한 메모리 장치(150) 내 전압 공급 회로(170)에 포함되거나 적용될 수 있다. 이 경우, 전압 공급 회로(170)에서 메모리 블록(152, 154, 156)에 공급되는 읽기 전압(Vrd)가 7V가 아닌 6.86V 혹은 6.87V의 전위를 가진다고 가정한다. 기 설정된 레벨보다 낮은 읽기 전압(Vrd)이 메모리 블록(152, 154, 156)에 인가되면, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀의 문턱 전압은 더 크게 인식될 수 있다. 이러한 경우, 메모리 장치(150)에서 수행되는 읽기 동작 중 데이터에 에러가 증가하게 되고, 메모리 시스템(110)의 동작 성능이 악화될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 전원 생성 장치를 설명한다.
도 5a 및 도 5b를 참조하면, 본 발명의 일 실시예에 따는 전압 생성 장치는 기준 전압과 내부 접지 전압의 합에 대응하여 전달하여 다양한 레벨의 내부 전원 전압을 출력할 수 있다. 이를 위해, 전압 생성 장치는 기준 전압과 내부 접지 전압을 더하는 덧셈기 회로(316)를 포함할 수 있다.
메모리 시스템(110) 혹은 반도체 장치의 칩(200)에 포함된 구성 요소(220)에서 수행되는 동작에 사용되는 다양한 레벨의 내부 전원 전압 혹은 내부 동작 전압을 생성하기 위한 전압 생성 장치는 밴드 갭 참조(BGR) 회로(312), 덧셈기 회로(316) 및 전압 생성 회로(314)를 포함할 수 있다. 구체적으로, 도 5a는 내부 접지 전압의 변화가 없는 경우 전압 생성 장치에서 출력되는 내부 전원 전압을 설명하고, 도 5b는 내부 접지 전압의 변화가 있는 경우 전압 생성 장치에서 출력되는 내부 전원 전압을 설명한다.
도 5a를 참조하면, 반도체 장치 내 부하(load)에 흐르는 전류가 기 설정된 예상치를 벗어나지 않는 경우(Light current), 부하에 흐르는 전류(ILoad)에 의해 전압 생성 장치에 인가되는 내부 접지 전압(VSSIREG, VSSIBGR)에 변화가 발생하지 않을 수 있다. 밴드 갭 참조(BGR) 회로(312)는 프로세스, 전압, 온도(PVT)의 변화로부터 독립된 기준 전압(VBG0)을 생성할 수 있다. 덧셈기 회로(316)는 기준 전압(VBG0)과 내부 접지 전압(VSSIREG)의 합을 출력한다. 전압 생성 회로(314)는 기준 전압(VBG0)과 내부 접지 전압(VSSIREG)의 합에 대응하여 패스 전압(VPASS)을 출력한다. 패스 전압(VPASS)은 내부 접지 전압(VSSIREG)으로부터의 상대적인 전위차로 결정될 수 있다.
밴드 갭 참조(BGR) 회로(312)는 프로세스, 전압, 온도(PVT)의 변화로부터 독립된 0.5V의 기준 전압(VBG0)을 출력할 수 있다. 내부 접지 전압(VSSIREG)이 변동없이 0V를 유지하고 있으므로, 덧셈기 회로(316)는 0.5V의 기준 전압과 0V의 내부 접지 전압(VSSIREG)의 합인 0.5V를 출력할 수 있다. 전압 생성 회로(314)는 0.5V의 기준 전압(VBG0)의 14배인 7V의 패스 전압(VPASS)을 출력할 수 있다. 내부 접지 전압(VSSIREG)이 0V에서 변동이 없는 경우, 7V의 패스 전압(VPASS)은 반도체 장치의 칩(200)에 포함된 구성 요소(220)에 인가될 수 있다. 반도체 장치의 칩(200)에 포함된 구성 요소(220)는 7V의 패스 전압(VPASS)을 사용하여 기 설정된 동작을 수행할 수 있다.
한편, 도 5b를 참조하면, 반도체 장치 내 부하(load)에 흐르는 전류가 기 설정된 예상치를 벗어나는 경우(Heavy current), 부하에 흐르는 전류(ILoad)에 의해 전압 생성 장치에 인가되는 내부 접지 전압(VSSIREG, VSSIBGR) 중 일부(VSSIREG)에 변화가 발생할 수 있다. 예를 들어, 내부 접지 전압(VSSIREG)이 0V가 아닌 0.01V(10mV)로 변화되었다고 가정한다. 밴드 갭 참조(BGR) 회로(312)는 프로세스, 전압, 온도(PVT)의 변화로부터 독립된 기준 전압(VBG0)을 생성할 수 있지만, 기준 전압(VBG0)을 수신한 전압 생성 회로(314)이 출력하는 패스 전압(VPASS)은 내부 접지 전압(VSSIREG)으로부터의 상대적인 전위차로 결정될 수 있다.
밴드 갭 참조(BGR) 회로(312)는 프로세스, 전압, 온도(PVT)의 변화로부터 독립된 0.5V의 기준 전압(VBG0)을 출력한다. 내부 접지 전압(VSSIREG)이 0.01V로 변경되었으므로, 덧셈기 회로(316)는 0.5V의 기준 전압과 0.01V의 내부 접지 전압(VSSIREG)의 합인 0.51V를 출력할 수 있다.
전압 생성 회로(314)는 0.51V의 기준 전압(VBG0)과 내부 접지 전압(VSSIREG)의 합과 0.01V의 내부 접지 전압(VSSIREG)의 전위 차인 0.5V에 대응하는 패스 전압(VPASS)을 출력할 수 있다. 예를 들면, 0.5V의 14배인 7V의 패스 전압(VPASS)이 0.01V의 내부 접지 전압(VSSIREG)에 의해 부스트되어 7.01V의 패스 전압(VPASS)이 출력될 수 있다. 반도체 장치 내 부하(load)에 흐르는 전류가 기 설정된 예상치를 벗어나는 경우(Heavy current)는 반도체 장치의 칩(200) 내 전반적으로 발생하기 보다는 부분적으로 발생하는 경우가 많다. 반도체 장치의 칩(200)에 포함된 구성 요소(220)에는 7.01V의 패스 전압(VPASS)이 인가되고, 구성 요소(220)의 위치에 따라 내부 접지 전압(VSSIREG)이 0V인 경우에는 7.01V의 패스 전압(VPASS)을 사용할 수 있고, 내부 접지 전압(VSSIREG)이 0.01V인 경우에는 7V의 패스 전압(VPASS)을 사용할 수 있다.
실시예에 따라, 도 5a 및 도 5b에서 설명한 전압 생성 장치가 도 2에서 설명한 메모리 장치(150) 내 전압 공급 회로(170)에 포함될 수 있다. 전압 공급 회로(170)에서 메모리 블록(152, 154, 156)에 공급되는 읽기 전압(Vrd)가 7V 혹은 7.01V가 인가될 수 있고, 이는 기 설정된 7V와 크게 다르지 않을 수 있다. 기 설정된 레벨과 실질적으로 동일한 읽기 전압(Vrd)이 메모리 블록(152, 154, 156)에 인가되면, 메모리 장치(150)에서 수행되는 읽기 동작을 정상적으로 수행할 수 있다. 실시예에 따라, 도 5a 및 도 5b에서 설명한 전원 생성 장치는 읽기 전압(Vrd) 뿐만 아니라 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers) 등을 생성할 수 있다.
도 6은 도 5a에서 설명한 덧셈기 회로(316)를 설명한다.
도 6을 참조하면, 덧셈기 회로(316)는 기준 전압(VREF), 피드백 전압(VFB), 기준 접지 전압(VSSIBGR)과 내부 접지 전압(VSSIREG)을 입력 받아 기준 전압(VREF)과 내부 접지 전압(VSSIREG)의 합에 대응하는 결과 전압(VBUF)을 출력할 수 있다. 덧셈기 회로(316)는 내부 접지 전압(VSSIREG)의 변동을 추적하고, 내부 접지 전압(VSSIREG)의 변동에 대한 보상 수준에 따라 다르게 구성될 수 있다. 여기서, 결과 전압(VBUF)과 내부 접지 전압(VSSIREG)의 전위차는 도 5a 및 도 5b에서 설명한 전압 생성 회로(314)에 입력될 수 있다.
구체적으로, 덧셈기 회로(316)는 밴드 갭 참조 회로(312)에서 출력된 기준 전압(VREF)과 피드백 전압(VFB)의 제1 차이(VREF - VFB, VBG0 - VFB)에 제1 이득(gn)을 곱한 값에 대응하는 제1 전류(ID1)와 기준 접지 전압(VSSIBGR)과 내부 접지 전압(VSSIREG)의 제2 차이(VSSIREG - VSSIBGR)에 제2 이득(gm)을 곱한 값에 대응하는 제2 전류(ID2)를 출력하는 입력 회로(Input gm), 및 제1 전류(ID1) 및 제2 전류(ID2)에 대응하여 덧셈기 회로(316)의 출력인 결과 전압(VBUF)을 출력하는 출력 회로(Output Z)를 포함할 수 있다.
출력 회로(Output Z)를 살펴보면, 두 개의 전류 패스(current paths)를 통해 흐르는 전류는 서로 동일할 수 있다. 즉, 아래의 수학식 1과 같이 이해할 수 있다.
Figure pat00001
수학식 1로부터 제1 전류(ID1)와 제2 전류(ID2)의 크기도 동일하다는 수학식 2를 얻을 수 있다.
Figure pat00002
제1 전류(ID1)와 제2 전류(ID2)를 수학식 3과 같이 구체적으로 표현할 수 있다.
Figure pat00003
실시예에 따라, 제1 이득(gn)과 제2 이득(gm)을 동일하게 설정할 수 있다. 수학식 3을 바탕으로 수학식 4 및 수학식 5와 같이 피드백 전압(VFB)을 정의할 수 있다.
Figure pat00004
Figure pat00005
수학시 5에서 밴드 갭 참조 회로(312)에서 출력된 기준 전압(VREF, VBG0)과 기준 접지 전압(VSSIBGR)은 프로세스, 전압, 온도(PVT)의 변화로부터 독립된 값(도 4a 내지 도 5b 참조)이므로, 이를 적용하면 아래 수학식 6을 얻을 수 있다.
Figure pat00006
덧셈기 회로(316)를 통해 내부 접지 전압(VSSIREG)의 변동에 대응하여 피드백 전압(VFB)이 변동할 수 있음을 이해할 수 있다. 따라서, 덧셈기 회로(316)를 포함하는 전압 생성 장치는 내부 접지 전압(VSSIREG)의 변동을 추적하여 내부 전원 전압을 생성할 수 있다.
한편, 실시예에 따라, 덧셈기 회로(316)는 내부 접지 전압(VSSIREG)의 변동에 대응하는 보상 수준을 조정할 수 있다. 이는 입력 회로(Input gm)의 두 전류 패스 각각에 위치한 트랜지스터(Mtail1, Mtail2)를 통해 흐르는 전류의 크기의 비율(M:N)의 조정을 통해 이루어질 수 있다. 이로 인해, 제1 이득(gm)과 제2 이득(gm)은 실질적으로 동일할 수 있거나, 설정된 비율(M:N)에 따라 보상 수준을 과보상 혹은 저보상 등으로 조절할 수 있다. 예를 들어, 제1 이득(gm)보다 제2 이득(gm)을 크게 조정하면, 덧셈기 회로(316)는 내부 접지 전압(VSSIREG)의 변동에 대해 과보상을 수행할 수 있다. 반대로, 제1 이득(gm)을 제2 이득(gm)보다 크게 조정하면, 덧셈기 회로(316)는 내부 접지 전압(VSSIREG)의 변동에 대해 저보상을 수행할 수 있다. 여기서, 보상 수준의 결정은 반도체 장치의 칩(200) 혹은 메모리 시스템(110) 내부의 설계, 동작 특성에 따라 다르게 설정될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 전원 생성 장치를 설명한다.
도 7에서 설명한 전원 생성 장치(320)는 도 6에서 설명한 덧셈기 회로(316)에 도 3에서 설명한 피드백 회로(416)가 연결되어 있는 구조로 이해할 수 있다. 실시예에 따라, 전원 생성 장치(320)가 출력하는 내부 전원 전압의 특성에 따라, 전원 생성 장치(320)에 포함된 전압 생성 회로(314)를 생략하거나, 덧셈기 회로(316)로 전압 생성 회로(314)를 대체할 수도 있다. 혹은 전원 생성 장치는 덧셈기 회로(316)와 전압 생성 회로(314)를 구분하지 않고, 덧셈기 회로(316)를 전압 생성 회로(314)에 포함시킬 수도 있다. 전원 생성 장치(320)의 세부 구성은 출력되는 내부 전원 전압의 특성에 따라 변경될 수 있다.
도 8은 내부 접지 전압의 변화에 대응하는 전원 생성 장치의 출력을 설명한다. 도 8은 내부 접지 전압(VSSI)의 서로 다른 크기의 변화가 발생하였을 때, 도 5a 및 도 5b에서 설명한 전원 생성 장치에서 출력되는 내부 전원 전압(VCCI)의 출력이 안정화될 수 있는 지에 대한 모의 시험 결과를 보여준다. 도 8에서 가로축은 시간, 세로축은 전압의 크기를 나타낼 수 있다.
도 8을 참조하면, 내부 접지 전압(VSSI)을 특정 시점에 서로 다른 3개의 레벨(1mV, 15mV, 100mV)로 상승시켰다. 내부 접지 전압(VSSI)의 변화에 대응하는 덧셈기 회로(316)의 출력을 살펴보면, 매우 짧은 시간 동안 상승하지만 곧바로 안정화되는 것을 확인할 수 있다.
예를 들면, 모의 실험에서는 덧셈기 회로(316)의 안정화되는 데 소요되는 시간은 약 30ns이하고, 오버 슈팅(overshooting)되는 크기는 약 0.35mV이하일 수 있다. 또한, 내부 접지 전압(VSSI)이 변화하는 크기에 상관없이 덧셈기 회로(316)의 출력이 안정화되는 시점은 실질적으로 동일하게 나타나고 있다. 이는 전원 생성 장치의 동작 성능에 영향을 미칠 뿐만 아니라, 내부 전원 전압을 사용하는 구성 요소(220)에서 내부 전원 전압을 사용하는 특정 동작에 대한 마진 혹은 윈도우를 설정하는 데 반영될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 환경 변화로부터 독립된 기준 전압을 생성하는 밴드 갭 참조(Band Gap Reference, BGR) 회로; 및
    입력되는 전원 전압을 상기 기준 전압과 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력하는 전압 생성 회로
    를 포함하는, 전압 생성 장치.
  2. 제1항에 있어서,
    상기 전압 생성 회로는
    상기 기준 전압과 상기 내부 접지 전압을 더하는 덧셈기 회로; 및
    상기 외부 전원 전압을 상기 덧셈기 회로의 출력에 대응하여 전달하여 상기 내부 전원 전압을 출력하는 패스 장치
    를 포함하는, 전압 생성 장치.
  3. 제2항에 있어서,
    상기 전압 생성 회로는
    상기 패스 장치의 출력을 기 설정된 비율로 나누어 피드백 전압을 생성하는 피드백 회로
    를 더 포함하는, 전압 생성 장치.
  4. 제3항에 있어서,
    상기 덧셈기 회로는
    상기 밴드 갭 참조 회로에서 출력된 기준 전압과 상기 피드백 전압의 제1 차이에 제1 이득을 곱한 값에 대응하는 제1 전류와 기준 접지 전압과 상기 내부 접지 전압의 제2 차이에 제2 이득을 곱한 값에 대응하는 제2 전류를 출력하는 입력 회로; 및
    상기 제1 전류 및 상기 제2 전류에 대응하여 상기 덧셈기 회로의 출력하는 출력 회로
    를 포함하는, 전압 생성 장치.
  5. 제4항에 있어서,
    상기 제1 이득과 상기 제2 이득의 비율을 통해 상기 내부 접지 전압의 변화에 대응하는 보상 수준을 다르게 설정하는,
    전압 생성 장치.
  6. 제1항에 있어서,
    상기 전압 생성 회로는
    상기 외부 전원 전압을 상기 기준 전압과 상기 내부 접지 전압을 더한 합에 대응하여 상기 내부 전원 전압을 출력하는 덧셈기 회로; 및
    상기 덧셈기 회로의 출력을 기 설정된 비율로 나누어 피드백 전압을 생성하는 피드백 회로
    를 포함하는, 전압 생성 장치.
  7. 제6항에 있어서,
    상기 덧셈기 회로는
    상기 밴드 갭 참조 회로에서 출력된 기준 전압과 상기 피드백 전압의 제1 차이에 제1 이득을 곱한 값에 대응하는 제1 전류와 기준 접지 전압과 상기 내부 접지 전압의 제2 차이에 제2 이득을 곱한 값에 대응하는 제2 전류를 출력하는 입력 회로; 및
    상기 제1 전류 및 상기 제2 전류에 대응하여 상기 외부 전원 전압으로부터 상기 덧셈기 회로의 출력을 출력하는 출력 회로
    를 포함하는, 전압 생성 장치.
  8. 제7항에 있어서,
    상기 제1 이득과 상기 제2 이득의 비율을 통해 상기 내부 접지 전압의 변화에 대응하는 보상 수준을 다르게 설정하는,
    전압 생성 장치.
  9. 내부 접지 전압을 센싱하는 전압 센서; 및
    입력되는 전원 전압을 환경 변화로부터 독립된 기준 전압과 상기 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력하는 전압 생성 장치
    를 포함하는, 전원 회로.
  10. 제9항에 있어서,
    상기 전압 생성 장치는
    상기 기준 전압을 생성하는 밴드 갭 참조(Band Gap Reference, BGR) 회로; 및
    상기 외부 전원 전압을 상기 기준 전압과 상기 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력하는 전압 생성 회로
    를 포함하는, 전원 회로.
  11. 제10항에 있어서,
    상기 전압 생성 회로는
    상기 기준 전압과 상기 내부 접지 전압을 더하는 덧셈기 회로; 및
    상기 외부 전원 전압을 상기 덧셈기 회로의 출력에 대응하여 전달하여 상기 내부 전원 전압을 출력하는 패스 장치
    를 포함하는, 전원 회로.
  12. 제11항에 있어서,
    상기 전압 생성 회로는
    상기 패스 장치의 출력을 기 설정된 비율로 나누어 피드백 전압을 생성하는 피드백 회로
    를 더 포함하는, 전원 회로.
  13. 제12항에 있어서,
    상기 덧셈기 회로는
    상기 밴드 갭 참조 회로에서 출력된 기준 전압과 상기 피드백 전압의 제1 차이에 제1 이득을 곱한 값에 대응하는 제1 전류와 기준 접지 전압과 상기 내부 접지 전압의 제2 차이에 제2 이득을 곱한 값에 대응하는 제2 전류를 출력하는 입력 회로; 및
    상기 제1 전류 및 상기 제2 전류에 대응하여 상기 덧셈기 회로의 출력을 출력하는 출력 회로
    를 포함하는, 전원 회로.
  14. 제13항에 있어서,
    상기 제1 이득과 상기 제2 이득의 비율을 통해 상기 내부 접지 전압의 변화에 대응하는 보상 수준을 다르게 설정하는,
    전원 회로.
  15. 제9항에 있어서,
    상기 전압 생성 회로는
    상기 외부 전원 전압을 상기 기준 전압과 상기 내부 접지 전압을 더한 합에 대응하여 상기 내부 전원 전압을 출력하는 덧셈기 회로; 및
    상기 덧셈기 회로의 출력을 기 설정된 비율로 나누어 피드백 전압을 생성하는 피드백 회로
    를 포함하는, 전원 회로.
  16. 제15항에 있어서,
    상기 덧셈기 회로는
    상기 밴드 갭 참조 회로에서 출력된 기준 전압과 상기 피드백 전압의 제1 차이에 제1 이득을 곱한 값에 대응하는 제1 전류와 기준 접지 전압과 상기 내부 접지 전압의 제2 차이에 제2 이득을 곱한 값에 대응하는 제2 전류를 출력하는 입력 회로; 및
    상기 제1 전류 및 상기 제2 전류에 대응하여 상기 외부 전원 전압으로부터 상기 덧셈기 회로의 출력을 출력하는 출력 회로
    를 포함하는, 전원 회로.
  17. 제16항에 있어서,
    상기 제1 이득과 상기 제2 이득의 비율을 통해 상기 내부 접지 전압의 변화에 대응하는 보상 수준을 다르게 설정하는,
    전원 회로.
  18. 핀 혹은 패드 및 내부 회로와 연결되어, 상기 핀 혹은 패드를 통해 입력되는 전원 전압을 환경 변화로부터 독립된 기준 전압과 상기 내부 회로로부터 감지된 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력하는 전압 생성 장치를 포함하는,
    반도체 장치.
  19. 제18항에 있어서,
    상기 전압 생성 장치는
    상기 기준 전압을 생성하는 밴드 갭 참조(Band Gap Reference, BGR) 회로; 및
    상기 외부 전원 전압을 상기 기준 전압과 상기 내부 접지 전압의 합에 대응하여 전달하여 내부 전원 전압을 출력하는 전압 생성 회로
    를 포함하는, 반도체 장치.
  20. 제19항에 있어서,
    상기 전압 생성 회로는
    상기 기준 전압과 상기 내부 접지 전압을 더하는 덧셈기 회로; 및
    상기 외부 전원 전압을 상기 덧셈기 회로의 출력에 대응하여 전달하여 상기 내부 전원 전압을 출력하는 패스 장치
    를 포함하는, 반도체 장치.
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