CN115437438B

CN115437438B - 用于稳定半导体装置中的电源的设备及方法

Info

Publication number: CN115437438B
Application number: CN202111675578.3A
Authority: CN
Inventors: 丁钟石
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2021-06-03
Filing date: 2021-12-31
Publication date: 2024-03-01
Anticipated expiration: 2041-12-31
Also published as: US11531364B1; US20220390971A1; CN115437438A; KR20220163685A

Abstract

本申请涉及用于稳定半导体装置中的电源的设备及方法。一种电源生成装置包括：带隙基准(BGR)电路，其被配置为生成独立于环境改变的基准电压；以及电压生成电路，其被配置为基于基准电压和内部接地电压的总和来传送输入电源电压以生成内部电源电压。

Description

用于稳定半导体装置中的电源的设备及方法

技术领域

本文描述的本公开的各个实施方式涉及一种半导体装置，并且具体地涉及用于监测半导体装置中的供电的设备及方法。

背景技术

半导体装置包括用于高效地控制和管理外部供应的电源的装置。半导体装置可以包括至少一个调整器。调整器可以被设计为生成恒定或稳定的电压并且向半导体装置中所包括的负载供应恒定或稳定的电压。当外部供应的电源不稳定或半导体装置内部的负载过大时，从调整器输出的电压可能下降或波动。当半导体装置中所包括的调整器供应或输出稳定的电源电压时，半导体装置中的多个内部电路可以稳定操作。

发明内容

本公开的实施方式可以提供能够高效地管理半导体装置内部的电源的设备和方法。

在实施方式中，一种电源生成装置可以包括：带隙基准(BGR)电路，其被配置为生成独立于环境改变的基准电压；以及电压生成电路，其被配置为基于基准电压和内部接地电压的总和来传送输入电源电压，以生成内部电源电压。

电压生成电路可以包括：加法器电路，其被配置为将基准电压和内部接地电压相加；以及传输电路(pass circuit)或调整器中的至少一个，传输电路被配置为响应于加法器电路的输出而传送输入电源电压以输出内部电源电压，调整器被配置为响应于加法器电路的输出而改变输入电源电压的电平以输出内部电源电压。

电压生成电路可以还包括反馈电路，其被配置为将传输电路的输出按预设比率进行分压以生成反馈电压。

加法器电路可以包括：输入电路，其被配置为生成第一电流和第二电流，第一电流与将从带隙基准电路输出的基准电压与反馈电压之间的第一差乘以第一增益的值相对应，第二电流与将内部接地电压和基准接地电压之间的第二差乘以第二增益的另一值相对应；以及输出电路，其被配置为响应于第一电流和第二电流而输出输出电压。

加法器电路可以基于第一增益和第二增益的比率来控制针对内部接地电压的改变的补偿程度。

电压生成电路可以包括：加法器电路，其被配置为接收输入电源电压并响应于基准电压和内部接地电压的总和而输出内部电源电压；以及反馈电路，其被配置为将加法器电路的输出按预设比率进行分压以生成反馈电压。

加法器电路可以包括：输入电路，其被配置为生成第一电流和第二电流，第一电流与将从带隙基准电路输出的基准电压和反馈电压之间的第一差乘以第一增益的值相对应，第二电流与将内部接地电压与基准接地电压之间的第二差乘以第二增益的另一值相对应；以及输出电路，其被配置为响应于第一电流和第二电流而输出输出电压。

根据实施方式，加法器电路可以被设计为基于第一增益和第二增益的比率针对内部接地电压的改变具有不同的补偿程度。

在另一实施方式中，一种电源电路可以包括：电压传感器，其被配置为感测内部接地电压；以及电源生成装置，其被配置为基于内部接地电压和独立于环境改变的基准电压的总和来传送输入电源电压，以生成内部电源电压。

电源生成装置可以包括：带隙基准(BGR)电路，其被配置为生成基准电压；以及电压生成电路，其被配置为基于基准电压和内部接地电压的总和来传送输入电源电压以生成内部电源电压。

在另一实施方式中，一种半导体装置可以包括：引脚或焊盘；内部电路；以及电压生成装置，其联接至引脚或焊盘以及内部电路，并且被配置为基于独立于环境改变的基准电压和内部接地电压的总和来传送输入电源电压以生成内部电源电压。

电压生成装置可以包括：带隙基准(BGR)电路，其被配置为生成基准电压；以及电压生成器，其被配置为基于基准电压和内部接地电压的总和来传送输入电源电压以生成内部电源电压。

电压生成器可以包括：加法器电路，其被配置为将基准电压和内部接地电压相加；以及传输电路，其被配置为响应于加法器电路的输出而传送输入电源电压以输出内部电源电压。

在另一实施方式中，一种电源生成电路可以包括：第一电路，其被配置为通过将等于与目标接地电压的偏离的调节电压加到固定的基准电压来生成经调节的基准电压；以及第二电路，其被配置为通过调节外部电源电压来生成内部电源电压，并被配置为从内部电源电压生成反馈电压。第二电路可以基于经调节的基准电压与反馈电压之间的差来调节外部电源电压。

附图说明

本文的描述参考了附图，其中贯穿附图，相似的附图标记指代相似的部件。

图1例示了根据本公开的实施方式的半导体装置芯片。

图2例示了根据本公开的实施方式的数据处理系统。

图3例示了电压生成装置。

图4A和图4B例示了根据本公开的实施方式的电压生成装置响应于内部接地电压的改变的操作。

图5A和图5B例示了根据本公开的实施方式的电压生成装置。

图6例示了根据本公开的实施方式的加法器电路的操作。

图7例示了根据本公开的另一实施方式的电源生成装置。

图8例示了根据本公开的实施方式的电压生成装置基于内部接地电压的改变的输出。

具体实施方式

下面参照附图描述本公开的各种实施方式。然而，本公开的元件和特征可以被不同地配置或布置以形成其它实施方式，这些其它实施方式可以是所公开的实施方式中的任何一个的变型。

在本公开中，对包括于“一个实施方式”、“示例实施方式”、“实施方式”、“另一实施方式”、“一些实施方式”、“各种实施方式”、“其它实施方式”、“另选的实施方式”等中的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用旨在表示任何这样的特征包括于本公开的一个或更多个实施方式中，但是可以或可以不一定要组合在同一实施方式中。

在本公开中，术语“包括”、“包括于”、“包含”和“包含于”是开放式的。如在所附权利要求中使用的，这些术语指定了所提及的元素的存在并且不排除一个或更多个其它元素的存在或添加。权利要求中的术语不排除设备包括附加组件(例如，接口单元、电路等)。

在本公开中，各种单元、电路或其它组件可以被描述或要求保护为“被配置为”执行任务多个任务。在这种上下文中，“被配置为”用于通过指示块/单元/电路/组件包括在操作期间执行一个或更多个任务的结构(例如，电路)来暗示结构。这样，即使当指定的块/单元/电路/组件当前未操作(例如，未打开或未被激活)时，块/单元/电路/组件也可以被称为被配置为执行任务。与“被配置为”语言一起使用的块/单元/电路/组件包括硬件—例如，电路、存储可执行以实现操作的程序指令的存储器等。附加地，“被配置为”可以包括通用结构(例如，通用电路)，其由软件和/或固件(例如，FPGA或执行软件的通用处理器)操纵，从而以能够执行所讨论的任务的方式操作。“被配置为”还可以包括将制造工艺(例如，半导体制造设施)适配为制造实现或执行一个或更多个任务的装置(例如，集成电路)。

如本公开中使用的，术语“电路”或“逻辑”是指以下中的全部：(a)纯硬件电路实现(诸如，仅在模拟和/或数字电路中的实现)，和(b)电路和软件(和/或固件)的组合，诸如(如果适用)：(i)处理器的组合或(ii)一起工作以使设备(诸如，移动电话或服务器)执行各种功能的处理器/软件的部分(包括数字信号处理器)、软件和存储器，以及(c)诸如微处理器或微处理器的一部分之类的需要软件或固件(即使软件或固件物理上不存在)才能运行的电路。“电路”或“逻辑”的该定义适用于该术语在本申请中(包括在任何权利要求中)的所有使用。作为另一示例，如本申请中所使用的，术语“电路”或“逻辑”还涵盖仅处理器(或多个处理器)、或处理器的一部分及其(或它们的)随附软件和/或固件的实现。术语“电路”或“逻辑”还涵盖，例如，并且如果适用于特定的权利要求元素，用于储存装置的集成电路。

如本文所用，术语“第一”、“第二”、“第三”等用作术语后面的名词的标签，并不暗示任何类型的排序(例如，空间、时间、逻辑等)。术语“第一”和“第二”并不一定暗示必须在第二值之前写入第一值。此外，尽管本文可以使用这些术语来标识各种元素，但是这些元素不受这些术语的限制。这些术语用于将一个元素与否则将具有相同或相似名称的另一元素区分开。例如，第一电路可以与第二电路区分开。

此外，术语“基于”用于描述影响确定的一个或更多个因素。该术语不排除可以影响确定的附加因素。也就是说，确定可以仅基于那些因素或至少部分地基于那些因素。例如，短语“基于B确定A”。虽然在这种情况下，B是影响A的确定的因素，但这样的短语并不排除A的确定也基于C。在其它情况下，可以仅基于B确定A。

此处，数据的项、数据项、数据条目或数据的条目可以是位序列。例如，数据项可以包括文件的内容、文件的一部分、存储器中的页、面向对象编程中的对象、数字消息、数字扫描的图像、视频或音频信号的一部分、元数据或可以由位序列表示的任何其它实体。根据实施方式，数据项可以包括离散对象。根据另一实施方式，数据项可以包括两个不同组件之间的传输分组内的信息单元。

现在将参照附图来描述本公开的实施方式，其中相似的附图标记表示相似的元件。

图1例示了根据本公开的实施方式的半导体装置芯片。

参照图1，半导体装置芯片200可以包括电子元件和电路以执行特定功能。半导体装置芯片200可以包括多个引脚或焊盘，并且可以通过多个引脚或焊盘接收或输出电源电压、数据项、命令或各种控制信号。半导体装置芯片200中包括的电路或电子元件可以依据设计目的而变化，并且半导体装置芯片中包括的多个引脚或焊盘的数量也可以依据设计而变化。

可以根据预设的功能或目的使用多个引脚或焊盘。例如，当多个引脚或焊盘当中的特定引脚或焊盘被设置用于数据输入/输出时，对应于数据项的电信号(例如，特定电压范围内的电位或波形)被发送到对应的引脚或焊盘。此外，当电源电压被供应给特定引脚或焊盘时，特定引脚或焊盘可以用于接收用于半导体装置芯片中所包括的内部组件的操作的电源电压。

满足用户的需求的诸如存储器系统或处理器之类的半导体装置已被开发为以更高的速度操作并且消耗更少的电力。半导体装置芯片200可以包括多个电路或模块以执行各种功能。当执行多种功能的多个电路、模块或组件形成于多个不同的半导体芯片中时，在多个不同的半导体芯片的电路、模块或组件之间传送数据和信号的过程中可能出现延迟和噪声，使得存储器系统或处理器的操作性能可能会劣化。近来，半导体装置芯片200可以被设计为包括各种电路、模块或组件，由此提高半导体装置的性能并增加半导体装置的集成度。

由于多个电路、模块或组件包括在单个半导体装置芯片200中，所以半导体装置芯片200内部的电负载的改变可以增加。参照图1，可以通过半导体装置芯片中所包括的多个引脚或焊盘来供应电源电压VCC和接地电压VSS，以操作半导体装置芯片200中所包括的多个电路、模块或组件。半导体装置芯片200可以包括输出内部电源电压VCCI和内部接地电压VSSI的电源电路210，以及由内部电源电压VCCI和内部接地电压VSSI驱动的组件220。电源电路210可以基于通过至少一个引脚或焊盘供应的外部电源电压VCCE和外部接地电压VSSE来生成内部电源电压VCCI和内部接地电压VSSI。

例如，电源电路210可以包括电压调整器212和电压传感器214。电压调整器212可以用于向诸如存储器系统110之类的电子装置供应稳定的电源。通常，电压调整器212可以分类为线性调整器和开关调整器。开关调整器的示例可以是DC-DC转换器。尽管DC-DC转换器可以具有高转换效率，但是与线性调整器的输出电压相比，DC-DC转换器的输出电压可以包含很多噪声。线性调整器的示例可以是低压差(LDO)调整器。LDO调整器可以具有低转换效率。但是，LDO调整器可以具有快速响应速度。另外，与DC-DC转换器的输出电压相比，LDO调整器的输出电压可以包含更少量的噪声。通常，LDO调整器可以适用于对噪声敏感的装置或应以高性能来驱动的装置。例如，可以补偿DC-DC转换器的缺点的LDO调整器可以适用于以高速操作的存储器系统110。电压调整器212可以基于外部电源电压VCCE输出内部电源电压VCCI。

根据实施方式，图1中描述的组件220可以包括图2中描述的多个存储块152、154、156和电压供应电路170。根据通过存储块152、154、156和电压供应电路170执行的操作，组件220的电负载可以变化。此外，根据实施方式，组件220可以包括控制器130中包括的至少一个模块或电路。当由于组件220的结构或操作而发生过载或过流时，可能发生内部电源电压VCCI或内部接地电压VSSI的改变。

电压传感器214可以检测内部电源电压VCCI或内部接地电压VSSI的改变。由于组件220的操作，可能发生内部接地电压VSSI在半导体装置芯片200内部的特定位置改变或波动的现象。可以基于内部接地电压VSSI和内部电源电压VCCI之间的电压差来确定供应到组件220中的电源。然而，当内部接地电压VSSI没有保持在0V的电平而是在-500mV至500mV或更大的范围内波动或改变时，供应到组件220中的电源可能超过预设范围。

当电压调整器212与内部接地电压VSSI的波动无关地生成内部电源电压VCC时，即使从电压调整器212适当地输出的内部电源电压VCCI的电平可能没有以预设范围供应到组件220中。例如，当电压调整器212基于外部接地电压VSSE输出5V的内部电源电压VCCI但内部接地电压VSSI变为1V时，基于内部电源电压VCCI和内部接地电压VSSI之间的电压差，供应到组件220中的电源为4V的电压。实质上，当4V的电压被供应到半导体装置芯片200的组件220中时，组件220的操作可能变得不稳定。

根据本发明的实施方式的电压调整器212可以响应于内部接地电压VSSI而生成内部电源电压VCCI。例如，电压调整器212可以基于独立于外部电源电压VCCE的改变的基准电压Vref(参照图3)和根据组件220在环境中波动或改变的内部接地电压VSSI的总和来输出内部电源电压VCCI。在本文中，环境改变可以包括半导体装置芯片220内部的工艺、电压和温度的改变(例如，工艺-电压-温度(PVT)变化)。例如，电压调整器212可以包括能够将基准电压Vref和内部接地电压VSSI求和的加法器电路。在基于基准电压Vref和内部接地电压VSSI的总和输出内部电源电压VCCI的过程中，电压调整器212可以追踪内部接地电压VSSI的改变并且将内部电源电压VCCI稳定地供应到组件220中。

根据实施方式，诸如电源电路的设备可以适用于非易失性存储器装置或包括非易失性存储器装置的存储器系统。此外，根据另一实施方式，电源电路可以适用于易失性存储器装置或包括易失性存储器装置的存储器系统。电源电路也可以适用于针对特定目的而设计的处理器、系统IC等。在下文中，参照图1和图2，将描述根据实施方式的包括电源电路的半导体装置芯片中实现的存储器系统。

在根据实施方式的半导体芯片中，因为半导体芯片的内部操作或内部设计/结构，供应到半导体装置的电源可能不稳定，负载可能过大，发生过流，或者接地电压可能波动。根据本发明的实施方式，可以提供能够补偿接地电压中的变化以稳定供应到半导体芯片的内部电路中的电源电压的设备和方法。

半导体装置可以包括电压调整器或内部电压生成器，其被配置为生成供应到组件中的电源电压，以补偿组件的设计和由组件执行的操作。电压调整器或内部电压生成器可以包括或连接到带隙基准(BGR)电路。从带隙基准(BGR)电路输出的基准电压可以保持恒定。然而，接地电压可能在半导体装置内部的特定位置改变或波动。电压调整器或内部电压生成器可以包括加法器电路，该加法器电路能够追踪接地电压的改变，将追踪的电平与带隙基准(BGR)电路的输出相加，并输出相加的电平。带隙基准(BGR)电路与加法器电路的输出被输入到电压调整器和内部电压生成器，以提高从电压调整器和内部电压生成器输出的内部电源电压的稳定性。

在半导体装置中，可以基于内部电源电压和内部接地电压之间的差异来实际地确定供应的电源。生成用于半导体装置内部执行的操作的内部电源电压的电压调整器或内部电压生成器可以生成具有响应于在内部操作环境下实时改变的电压电平而调节的电平的内部电源电压，使得即使在半导体装置内部也可以没有显著差异地供应由电压调整器或内部电压生成器生成的内部电源电压。

图2例示了根据本公开的实施方式的数据处理系统。

参照图2，数据处理系统100可以包括与诸如存储器系统110之类的存储器系统接合或联接的主机102。例如，主机102与存储器系统110可以经由数据总线、主机线缆等彼此联接，以执行数据通信。

存储器系统110可以包括存储器装置150和控制器130。存储器系统110中的存储器装置150和控制器130可以被认为是彼此物理分离的组件或元件。存储器装置150和控制器130可以经由至少一个数据路径而连接。例如，数据路径可以包括通道和/或通路。

根据实施方式，存储器装置150和控制器130可以是在功能上划分的组件或元件。此外，根据实施方式，可以用图1所示的单个半导体装置芯片200或多个半导体装置芯片来实现存储器装置150和控制器130。根据实施方式，当可能要求存储器系统110具有更高的集成度时，存储器装置150和控制器130可以包括在单个半导体装置芯片200中。控制器130可以响应于从外部装置输入的请求而执行数据输入/输出操作。例如，当控制器130响应于从外部装置输入的读取请求而执行读取操作时，存储器装置150中包括的多个非易失性存储器单元中存储的数据被传送给控制器130。

如图2所示，存储器装置150可以包括多个存储块152、154、156。存储块152、154、156可以被理解为通过单个擦除操作一起移除数据的一组非易失性存储器单元。尽管未示出，但是存储块152、154、156可以包括作为在单个编程操作期间一起存储数据或在单个读取操作期间一起输出数据的一组非易失性存储器单元的页。例如，一个存储块可以包括多个页。

例如，存储器装置150可以包括多个存储器平面(plane)或多个存储器管芯。根据实施方式，存储器平面可以被认为是包括至少一个存储块、能够控制包括多个非易失性存储器单元的阵列的驱动电路、以及可以临时存储输入至非易失性存储器单元或从非易失性存储器单元输出的数据的缓冲器的逻辑分区或物理分区。

另外，根据实施方式，存储器管芯可以包括至少一个存储器平面。存储器管芯可以理解为在物理上可区分的基板上所实现的组件的集合。每个存储器管芯可以通过数据路径连接至控制器130。每个存储器管芯可以包括与控制器130交换数据的项和信号的接口。

根据实施方式，存储器装置150可以包括至少一个存储块152、154、156，至少一个存储器平面或至少一个存储器管芯。图2所示的存储器装置150的内部构造可以根据存储器系统110的性能而不同。本公开的实施方式不限于图2所示的内部构造。

参照图2，存储器装置150可以包括能够将至少一些电压供应至存储块152、154、156的电压供应电路170。电压供应电路170可以将读取电压Vrd、编程电压Vprog、通过电压Vpass或擦除电压Vers供应到包括于存储块中的非易失性存储器单元中。例如，在用于读取存储块152、154、156中包括的非易失性存储器单元中所存储的数据的读取操作期间，电压供应电路170可以将读取电压Vrd供应到被选非易失性存储器单元中。在用于将数据存储在存储块152、154、156中包括的非易失性存储器单元中的编程操作期间，电压供应电路170可以将编程电压Vprog供应到被选非易失性存储器单元中。此外，在对被选非易失性存储器单元执行的读取操作或编程操作期间，电压供应电路170可以将通过电压Vpass供应到未选非易失性存储器单元中。在用于擦除存储块152、154、156中包括的非易失性存储器单元中所存储的数据的擦除操作期间，电压供应电路170可以将擦除电压Vers供应到存储块中。

存储器装置150可以存储关于基于执行哪个操作向存储块152、154、156供应的各种电压的信息。例如，当存储块152、154、156中的非易失性存储器单元可以存储多位数据时，可能需要用于识别或读取多位数据项的多个电平的读取电压Vrd。存储器装置150可以包括表，该表包括对应于多位数据项的、与多个电平的读取电压Vrd相对应的信息。例如，表可以包括存储在寄存器中的偏置值，每个偏置值对应于特定电平的读取电压Vrd。用于读取操作的读取电压Vrd的偏置值的数量可以限制在预设范围内。此外，偏置值可以被量化。

存储器装置150中的电压供应电路170可以基于电源电压VCC生成具有各种电平的多个电压。在此操作中，电负载的量可以增加或减小。例如，当在存储器装置150中重复地生成并使用诸如编程电压Vprog之类的高电平电压时，电负载可以迅速增加，使得可能发生电源电压VCC的暂时下降。参照图1和图2，半导体装置芯片200中的电源电路210可以检测电源电压VCC的下降并向控制器130输出检测结果。

主机102可以包括便携式电子装置(例如，移动电话、MP3播放器、笔记本计算机等)或非便携式电子装置(例如，台式计算机、游戏播放机、电视机、投影仪等)。

主机102还可以包括可以控制在主机102中执行的功能和操作的至少一个操作系统(OS)。OS可以提供与存储器系统110在操作上接合的主机102和想要将数据存储在存储器系统110中的用户之间的互操作性。OS可以支持与用户的请求相对应的功能和操作。通过示例的方式而非限制，OS可以根据主机102的移动性而分类为通用操作系统和移动操作系统。通用操作系统可以根据系统要求或用户环境而分为个人操作系统和企业操作系统。与个人操作系统相比，企业操作系统可以专用于保护和支持高性能计算。

移动操作系统可以经历以支持针对移动性的服务或功能(例如，省电功能)。主机102可以包括多个操作系统。对应于用户的请求，主机102可以执行与存储器系统110互锁的多个操作系统。主机102可以将对应于用户的请求的多个命令发送到存储器系统110中，由此在存储器系统110内执行与多个命令对应的操作。

存储器系统110中的控制器130可以响应于从主机102输入的请求或命令而控制存储器装置150。例如，控制器130可以执行读取操作以向主机102提供从存储器装置150读取的数据并且可以执行写入操作(或编程操作)以将从主机102输入的数据存储在存储器装置150中。为了执行数据输入/输出(I/O)操作，控制器130可以控制和管理读取数据、编程数据、擦除数据等的内部操作。

根据实施方式，控制器130可以包括主机接口132、处理器134、纠错电路(ECC)138、电源管理单元(PMU)140、存储器接口142和存储器144。如图2所示的控制器130中所包括的组件可以根据关于存储器系统110的结构、功能、操作性能等而变化。

例如，根据主机接口的协议，可以用可以与主机102电联接的各种类型的储存装置中的任一种来实现存储器系统110。合适的储存装置的非限制性示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)、微型MMC、安全数字(SD)卡、迷你SD、微型SD、通用串行总线(USB)储存装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒等。根据存储器系统110的实现，可以向控制器130添加组件或从控制器130省略组件。

主机102和存储器系统110各自可以包括用于根据一个或更多个预定协议发送和接收信号、数据等的控制器或接口。例如，存储器系统110中的主机接口132可以包括能够向主机102发送信号、数据等或从主机102接收信号、数据等的设备。

控制器130中包括的主机接口132可以接收从主机102输入的信号、命令(或请求)和/或数据。例如，主机102和存储器系统110可以使用预定协议在其间发送和接收数据。主机102和存储器系统110所支持的用于发送和接收数据的用于数据通信或接口的规则或过程的集合的示例包括通用串行总线(USB)、多媒体卡(MMC)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动电子(IDE)、快速外围组件互连(PCIe或PCI-e)、串行附接SCSI(SAS)、串行高级技术附件(SATA)、移动行业处理器接口(MIPI)等。根据实施方式，主机接口132是用于与主机102交换数据的一种层，并且由称为主机接口层(HIL)的固件实现或驱动。

集成驱动电子(IDE)或高级技术附件(ATA)可以用作用于发送和接收数据的接口之一，并且例如可以使用包括并联连接的40条线的线缆来支持主机102与存储器系统110之间的数据发送和数据接收。当多个存储器系统110连接至单个主机102时，可以通过使用多个存储器系统110所连接至的拨码开关(dip switch)或位置，将多个存储器系统110分为主和从。被设置为主的存储器系统110可以用作主存储器装置。IDE(ATA)可以包括例如快速-ATA、ATAPI或增强型IDE(EIDE)。

串行高级技术附件(SATA)接口是与由集成驱动电子(IDE)装置使用的并行数据通信接口的各种ATA标准兼容的一种串行数据通信接口。IDE接口的40条线可以减少到SATA接口中的6条线。例如，IDE的40个并行信号可以转换成SATA接口的6个串行信号。SATA接口因其数据发送和接收速率更快及其更少的资源消耗而被广泛用在用于数据发送和接收的主机102中。SATA接口可以将多达30个外部装置连接至主机102中包括的单个收发器。另外，SATA接口可以支持热插拔，该热插拔即使在主机102和另一装置之间的数据通信正在执行的同时也允许外部装置附接至主机102或从主机102脱离。因此，即使在主机102通电时，存储器系统110也可以作为附加装置连接或端口，如通用串行总线(USB)所支持的装置那样。例如，在具有eSATA端口的主机102中，存储器系统110可以像外部硬盘一样自由地附接至主机102或从主机102脱离。

小型计算机系统接口(SCSI)是用于将计算机或服务器与其它外围装置连接的一种串行数据通信接口。与诸如IDE和SATA之类的其它接口相比，SCSI可以提供高的传输速度。在SCSI中，主机102和至少一个外围装置(例如，存储器系统110)串联连接，但是主机102和每个外围装置之间的数据发送和接收可以通过并行数据通信来执行。在SCSI中，容易将诸如存储器系统110之类的装置连接至主机102或从主机102断开。SCSI可以支持15个其它装置到主机102中所包括的单个收发器的连接。

串行附接SCSI(SAS)可以理解为SCSI的串行数据通信版本。在SAS中，主机102和多个外围装置串联连接，并且主机102和每个外围装置之间的数据发送和接收可以按串行数据通信方案来执行。SAS可以通过串行线缆而不是并行线缆来支持主机102和外围装置之间的连接，以容易地管理使用SAS的装备，并且增强或提高操作可靠性和通信性能。SAS可以支持八个外部装置到主机102中所包括的单个收发器的连接。

快速非易失性存储器(NVMe)是至少基于快速外围组件互连(PCIe)的一种接口，PCIe被设计为增加配备有非易失性存储器系统110的主机102、服务器、计算装置等的性能和设计灵活性。PCIe可以使用插槽或特定线缆来连接计算装置(例如，主机102)和外围装置(例如，存储器系统110)。例如，PCIe可以使用多个引脚(例如，18个引脚、32个引脚、49个引脚或82个引脚)和至少一条线(例如，x1、x4、x8或x16)来实现每秒数百MB(例如，250MB/s、500MB/s、984.6250MB/s或1969MB/s)以上的高速数据通信。根据实施方式，PCIe方案可以实现每秒数十至数百千兆位的带宽。NVMe可以支持比硬盘更快的非易失性存储器系统110(诸如，SSD)的操作速度。

根据实施方式，主机102和存储器系统110可以通过通用串行总线(USB)连接。通用串行总线(USB)是一种可扩展、可热插拔的即插即用串行接口，它可以在主机102和外围装置(诸如键盘、鼠标、操纵杆、打印机、扫描仪、储存装置、调制解调器、摄像机等)之间提高有成本效益的标准连接。诸如存储器系统110之类的多个外围装置可以联接至主机102中包括的单个收发器。

参照图2，纠错电路138可以纠正从存储器装置150读取的数据的错误位，并且可以包括纠错码(ECC)编码器和ECC解码器。ECC编码器可以对要编程在存储器装置150中的数据执行纠错编码以生成添加了奇偶校验位的编码数据，并将编码数据存储在存储器装置150中。当控制器130读取存储器装置150中存储的数据时，ECC解码器可以检测并纠正从存储器装置150读取的数据中包含的错误位。例如，在对从存储器装置150读取的数据执行纠错解码之后，纠错电路138确定纠错解码是否已经成功，并且基于纠错解码的结果输出指示信号(例如，纠正成功信号或纠正失败信号)。纠错电路138可以使用在针对存储器装置150中存储的数据的ECC编码过程期间已经生成的奇偶校验位，以便纠正读取数据的错误位。当错误位的数量大于或等于可纠正的错误位的数量时，纠错电路138可以不纠正错误位而是替代地可以输出指示错误位纠正失败的纠正失败信号。

根据实施方式，纠错电路138可以基于诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem：BCH)码、turbo码、里德-所罗门(Reed-Solomon：RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等的编码调制来执行纠错操作。纠错电路138可以包括用于基于上述码中的至少一个来执行纠错操作的所有电路、模块、系统和/或装置。

例如，ECC解码器可以对从存储器装置150发送的数据执行硬判决解码或软判决解码。硬判决解码可以被理解为广泛分类用于纠错的两种方法之一。硬判决解码可以包括通过从存储器装置150中的非易失性存储器单元读取数字数据“0”或“1”来纠正错误位的操作。因为硬判决解码处置二进制逻辑信号，所以与软判决解码相比，电路/算法设计或配置可以更简单并且处理速度可以更快。

软判决解码可以通过两个或更多个量化值(例如，多位数据、近似值、模拟值等)来对存储器装置150中的非易失性存储器单元中的阈值电压进行量化，以便基于两个或更多个量化值来纠正错误位。控制器130可以从存储器装置150中的多个非易失性存储器单元接收两个或更多个字母或量化值，然后基于通过将量化值表征为诸如条件概率或似然性之类的信息的组合而生成的信息来执行解码。

根据实施方式，ECC解码器可以使用针对软判决解码而设计的方法当中的低密度奇偶校验和生成器矩阵(LDPC-GM)码。低密度奇偶校验(LDPC)码使用如下算法：其可以根据可靠性将存储器装置150中的数据的值读取为若干位，而不是像硬判决解码那样简单的1或0的数据，并通过消息交换迭代地重复它，以提高值的可靠性。然后，这些值最终被确定为1或0的数据。例如，使用LDPC码的解码算法可以理解为概率解码。与其中从非易失性存储器单元输出的值被解码为0或1的硬判决解码相比，软判决解码可以基于随机信息确定非易失性存储器单元中存储的值。关于可以被认为是在存储器装置150中可以发生的错误的位翻转，软判决解码可以提供纠正错误和恢复数据的改进概率，以及提供纠正的数据的可靠性和稳定性。LDPC-GM码可以具有如下方案：内部LDGM码可以与高速LDPC码串联级联。

根据实施方式，ECC解码器可以使用例如低密度奇偶校验卷积码(LDPC-CC)用于软判决解码。LDPC-CC可以具有使用基于可变块长度和移位寄存器的线性时间编码和流水线解码的方案。

根据实施方式，ECC解码器可以使用例如对数似然比Turbo码(LLR-TC)用于软判决解码。对数似然比(LLR)可以被计算为采样值与理想值之间距离的非线性函数。另外，Turbo码(TC)可以包括二维或三维的简单码(例如，汉明码)，并且在行方向和列方向上重复解码以提高值的可靠性。

电源管理单元(PMU)140可以控制提供给控制器130的电源。PMU 140可以监测供应给存储器系统110的电源(例如，供应给控制器130的电压)并且向控制器130中包括的组件提供电源。PMU 140不仅可以检测通电或断电，而且可以生成触发信号以使存储器系统110能够在供应给存储器系统110的电源不稳定时紧急备份当前状态。根据实施方式，PMU 140可以包括能够累积可以在紧急情况下使用的电源的装置或组件。

根据实施方式，PMU 140可以从参照图1至图4B描述的半导体装置芯片中包括的电源电路210接收关于电源电压的下降的检测结果。PMU 140可以响应于检测结果而检查在存储器系统110中执行的操作的安全性。此外，根据实施方式，PMU 140可以响应于检测结果而暂时停止存储器系统110的操作，或者可以当操作的安全性或完整性被怀疑时使操作再次被执行。

存储器接口142可以用作用于处置在控制器130和存储器装置150之间传送的命令和数据的接口，以便允许控制器130响应于从主机102输入的命令或请求来控制存储器装置150。在存储器装置150是闪存的情况下，在处理器134的控制下，存储器接口142可以生成用于存储器装置150的控制信号并且可以处理输入到存储器装置150或从存储器装置150输出的数据。

例如，当存储器装置150包括NAND闪存时，存储器接口142包括NAND闪存控制器(NFC)。存储器接口142可以提供用于处置控制器130和存储器装置150之间的命令和数据的接口。根据实施方式，存储器接口142可以通过称为闪存接口层(FIL)的固件来实现或者由其驱动，以用于与存储器装置150交换数据。

根据实施方式，存储器接口142可以支持开放NAND闪存接口(ONFi)、切换模式(toggle mode)等，以用于与存储器装置150的数据输入/输出。例如，ONFi可以使用包括能够支持以8位或16位数据为单位的双向发送和接收的至少一条信号线的数据路径(例如，通道、通路等)。控制器130与存储器装置150之间的数据通信可以通过关于异步单倍数据速率(SDR)、同步双倍数据速率(DDR)、切换双倍数据速率(DDR)等的至少一个接口来实现。

存储器144可以用作存储器系统110或控制器130的工作存储器，同时临时存储在存储器系统110和控制器130中执行的操作的事务数据。例如，存储器144可以在向主机102输出读取数据之前临时存储响应于来自主机102的读取请求而从存储器装置150输出的读取数据。另外，控制器130可以在将写入数据编程到存储器装置150中之前将从主机102输入的写入数据临时存储在存储器144中。当控制器130控制存储器装置150的诸如数据读取操作、数据写入或编程操作、数据擦除操作等的操作时，在控制器130与存储器系统110的存储器装置150之间传输的数据可以临时存储在存储器144中。

除了读取数据或写入数据之外，存储器144可以存储用于在主机102和存储器装置150之间输入或输出数据的信息(例如，映射数据、读取请求、编程请求等)。根据实施方式，存储器144可以包括命令队列、编程存储器、数据存储器、写入缓冲器/缓存、读取缓冲器/缓存、数据缓冲器/缓存、映射缓冲器/缓存等中的一个或更多个。控制器130可以在存储器144中为被建立以施行数据输入/输出操作的组件分配一些存储空间。例如，在存储器144中建立的写入缓冲器可以用于临时存储经历编程操作的目标数据。

在实施方式中，可以用易失性存储器来实现存储器144。例如，可以用静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或两者来实现存储器144。尽管图2例示了例如设置在控制器130内的存储器144，但是实施方式不限于此。存储器144可以位于控制器130内部或外部。例如，存储器144可以由具有在存储器144和控制器130之间传送数据和/或信号的存储器接口的外部易失性存储器来体现。

处理器134可以控制存储器系统110的整体操作。例如，处理器134可以响应于从主机102进入的写入请求或读取请求而控制存储器装置150的编程操作或读取操作。根据实施方式，处理器134可以执行固件以控制存储器系统110中的编程操作或读取操作。在本文中，固件可以被称为闪存转换层(FTL)。将参照图3与图4A和图4B详细描述FTL的示例。根据实施方式，可以用微处理器、中央处理单元(CPU)等来实现处理器134。

根据实施方式，可以用至少一个多核处理器来实现存储器系统110。多核处理器是其中集成了两个或更多个被认为是区分的处理区域的核的一种电路或芯片。例如，当多核处理器中的多个核独立地驱动或执行多个闪存转换层(FTL)时，可以提高存储器系统110的数据输入/输出速度(或性能)。根据实施方式，存储器系统110中的数据输入/输出(I/O)操作可以通过多核处理器中的不同核独立地执行。

控制器130中的处理器134可以执行与从主机102输入的请求或命令相对应的操作。此外，存储器系统110可以独立于从主机102输入的命令或请求而执行操作。在一种情况下，由控制器130响应于从主机102输入的请求或命令而执行的操作可以被认为是前台操作，而由控制器130独立于从主机102输入的请求或命令而执行的操作可以被认为是后台操作。控制器130可以执行前台或后台操作，以用于读取、写入或擦除存储器装置150中的数据。另外，对应于作为从主机102发送的设置命令的设置参数命令或设置特征命令的参数设置操作可以被认为是前台操作。作为可以在没有从主机102发送的命令的情况下执行的后台操作，控制器130可以执行垃圾收集(GC)、损耗均衡(WL)、用于识别和处理坏块的坏块管理等。

根据实施方式，可以执行基本相似的操作作为前台操作和后台操作两者。例如，当存储器系统110响应于从主机102输入的请求或命令而执行垃圾收集(例如，手动GC)时，垃圾收集可以被认为是前台操作。当存储器系统110独立于主机102而执行垃圾收集(例如，自动GC)时，垃圾收集可以被认为是后台操作。

当存储器装置150包括多个管芯(或多个芯片)而每个管芯包括多个非易失性存储器单元时，控制器130可以执行关于从主机102输入的多个请求或命令的并行处理，以便提高存储器系统110的性能。例如，发送的请求或命令可以被分成包括存储器装置150中所包括的多个平面、多个管芯或多个芯片中的至少一些的多个组，并且在每个平面、每个管芯或每个芯片中单独或并行地处理多个组的请求或命令。

控制器130中的存储器接口142可以通过至少一个通道和至少一个通路连接至存储器装置150中的多个管芯或芯片。当控制器130响应于与包括非易失性存储器单元的多个页相关联的请求或命令而通过每个通道或每个通路将数据分发并存储在多个管芯中时，与请求或命令相对应的多个操作可以在多个管芯或平面中同时或并行地执行。这种处理方法或方案可以被认为是交织方法。因为通过以交织方法进行操作来增加存储器系统110的数据输入/输出速度，所以能够提高存储器系统110的数据I/O性能。

通过示例的方式而非限制，控制器130可以识别与存储器装置150中所包括的多个管芯相关联的多个通道(或通路)的状态。控制器130可以将每个通道或每个通路的状态确定为忙碌状态、就绪状态、活动状态、空闲状态、正常状态和异常状态之一。由控制器进行的通过哪个通道或通路递送指令(和/或数据)的确定可以与物理块地址相关联。控制器130可以参考从存储器装置150递送的描述符。描述符可以包括描述关于存储器装置150的某些事情的参数的块或页。描述符可以具有预定格式或结构。例如，描述符可以包括装置描述符、配置描述符、单元描述符等。控制器130可以参考或使用描述符来确定使用哪个通道或通路来交换指令或数据。

参照图2，存储器系统110中的存储器装置150可以包括多个存储块152、154、156。多个存储块152、154、156中的每一个包括多个非易失性存储器单元。根据实施方式，存储块152、154、156可以是一起被擦除的一组非易失性存储器单元。存储块152、154、156可以包括多个页，这些页是一起被读取或编程的一组非易失性存储器单元。

在一个实施方式中，每个存储块152、154或156可以具有高集成度的三维层叠结构。此外，存储器装置150可以包括多个管芯，每个管芯包括多个平面，每个平面包括多个存储块152、154、156。存储器装置150的构造可以依据存储器系统110的性能而改变。

图2例示了包括多个存储块152、154和156的存储器装置150。根据在一个存储器单元中可以存储的位数，多个存储块152、154和156可以是单级单元(SLC)存储块、多级单元(MLC)存储块等中的任何一个。SLC存储块包括由每个存储器单元存储一位数据的存储器单元实现的多个页。SLC存储块可以比MLC存储块具有更高的数据I/O操作性能和更高的耐用性。MLC存储块包括由每个存储器单元存储多位数据(例如，两个位或更多位的数据)的存储器单元实现的多个页。与SLC存储块相比，MLC存储块对于相同的空间可以具有更大的储存容量。从储存容量的角度来看，MLC存储块可以是高度集成的。

在实施方式中，存储器装置150可以用诸如双级单元(DLC)存储块、三级单元(TLC)存储块、四级单元(QLC)存储块或者它们的组合之类的MLC存储块来实现。DLC存储块可以包括由每个存储器单元能够存储2位数据的存储器单元实现的多个页。TLC存储块可以包括由每个存储器单元能够存储3位数据的存储器单元实现的多个页。QLC存储块可以包括由每个存储器单元能够存储4位数据的存储器单元实现的多个页。在另一实施方式中，存储器装置150可以用包括由每个存储器单元能够存储五位或更多位的数据的存储器单元实现的多个页的块来实现。

根据实施方式，控制器130可以使用存储器装置150中所包括的MLC存储块作为SLC存储块，该SLC存储块在一个存储器单元中存储一位数据。多级单元(MLC)存储块的数据输入/输出速度可以比SLC存储块的数据输入/输出速度慢。也就是说，当MLC存储块用作SLC存储块时，能够减少读取操作或编程操作的裕量。例如，当MLC存储块用作SLC存储块时，控制器130可以以更高的速度执行数据输入/输出操作。因此，控制器130可以使用MLC存储块作为SLC缓冲器来临时存储数据，这是因为缓冲器可以需要高数据输入/输出速度以提高存储器系统110的性能。

此外，根据实施方式，控制器130可以在不对存储器装置150中所包括的特定MLC存储块执行擦除操作的情况下，在MLC中多次编程数据。通常，非易失性存储器单元不支持数据覆写。然而，控制器130可以利用MLC能够存储多位数据的特征来在MLC中多次编程1位数据。对于MLC覆写操作，当在MLC中编程1位数据时，控制器130可以将编程次数存储为单独的操作信息。根据实施方式，可以在另一个1位数据被编程到各自已经存储了1位数据的相同MLC中之前执行用于均匀地拉平MLC的阈值电压的操作。

在实施方式中，存储器装置150被实施为诸如闪存(例如，NAND闪存、NOR闪存等)之类的非易失性存储器。在另一实施方式中，可以通过相变随机存取存储器(PCRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)和自旋转移力矩磁随机存取存储器(STT-MRAM)等中的至少一个来实现存储器装置150。

图3例示了电压生成装置。将描述图3所示的电压生成装置212A作为图1所示的电压调整器212的示例。电压生成装置212A可以包括低压差(LDO)线性调整器。

例如，低压差(LDO)线性调整器可以调整来自以各种方式输入的较高电压的电源电压以输出经调整的电源电压。低压差(LDO)线性调整器是输出电压比输入电压具有更低电平的线性调整器。低压差(LDO)线性调整器可以消除输入电压上的纹波的影响以输出准确的内部电源电压Vout。这里，内部电源电压Vout可以与参照图1描述的内部电源电压VCCI基本相同。

低压差(LDO)线性调整器可以包括带隙基准(BGR)电路312和电压生成电路314。例如，带隙基准(BGR)电路312可以生成独立于半导体装置芯片200内部的环境改变的恒定的基准电压Vref。环境改变可以包括半导体装置芯片220中的工艺、电压和温度的改变(工艺-电压-温度(PVT)变化)。例如，可以基于带隙基准(BGR)电路312的精度或性能而确定基准电压Vref根据工艺、电压和温度(工艺-电压-温度，PVT)的改变而改变的程度。例如，从带隙基准(BGR)电路312输出的基准电压Vref可以响应于工艺、电压和温度PVT的改变而具有3％至5％或更小的变化范围。

电压生成电路314可以包括误差放大器412和传输装置414。误差放大器412可以将从带隙基准(BGR)电路312输出的基准电压Vref与反馈电压Vfb进行比较，以输出比较结果Vreg。例如，误差放大器412可以包括高增益放大器。

传输装置414可以响应于误差放大器412的输出而将输入电压Vin传送至内部电源电压Vout。这里，输入电压Vin可以是参照图1描述的外部电源电压VCCE。例如，随着作为传输装置414的输出的内部电源电压Vout根据工艺、电压和温度(PVT)的改变而增加时，反馈电压Vfb可以增加。当反馈电压Vfb增加时，从误差放大器412输出的比较结果Vref也可以增加。在这种情况下，流经传输装置414的电流的电平可以减小，使得从传输装置414输出的内部电源电压Vout的电平可以减小。

此外，当作为传输装置414的输出的内部电源电压Vout根据工艺、电压和温度(PVT)的改变而减小时，反馈电压Vfb可以减小。当反馈电压Vfb减小时，从误差放大器412输出的比较结果Vref也可以减小。在这种情况下，流经传输装置414的电流的电平可以增加，并且从传输装置414输出的内部电源电压Vout的电平可以增加。

在基于外部电源电压VCCE生成内部电源电压Vout的过程中，可以通过电压生成电路314中包括的传输装置414而发生电压降。这个电压降可以被认为是低压差(LDO)。

电压生成电路314还可以包括反馈电路416，该反馈电路416被配置为将传输装置414的输出按预设比率进行分压以生成反馈电压Vfb。例如，包括多个电阻器的反馈电路416可以通过将作为传输装置414的输出的内部电源电压Vout按多个电阻器之间的电阻比进行分压来生成反馈电压Vfb。

图3所示的电压生成装置212A可以响应于工艺、电压或温度(PVT)的改变而调节内部电源电压Vout。然而，如参照图1所描述的，由于组件220的内部结构/设计或操作而可能发生过载或过流，使得内部接地电压VSSI的电平可能会改变或波动。即使通过电压生成装置212A适当地输出内部电源电压Vout，组件220中的内部电源电压Vout也是基于内部接地电压VSSI的改变电平来使用的。因此，当内部接地电压VSSI的电平波动时，被供应有作为电压生成装置212A的输出的内部电源电压Vout的组件220的内部操作可能变得不稳定。因此，电压生成装置212A可以响应于内部接地电压VSSI的电平而生成内部电源电压Vout。

图4A和图4B例示了根据本公开的实施方式的电压生成装置响应于内部电源电压的改变的操作。电压生成装置可以生成用于由半导体装置芯片200中包括的组件220或者存储器系统110执行的操作的、具有各种电平的内部电源电压或内部操作电压。例如，电压生成装置可以包括参照图3所示的带隙基准(BGR)电路312和电压生成电路314。具体地，图4A描述了当不存在内部接地电压VSSI的改变时从电压生成装置输出的内部电源电压。图4B描述了当存在内部接地电压VSSI的改变时从电压生成装置输出的内部电源电压。

参照图4A，当流经半导体装置中的负载的电流I_Load不偏离预设估计范围(“轻电流”)时，施加到电压生成装置的带隙基准(BGR)电路312和电压生成电路314的内部接地电压VSSI_REG、VSSI_BGR不会根据流经负载的电流I_Load而改变或波动。带隙基准(BGR)电路312可以生成独立于工艺、电压或温度(PVT)的改变的基准电压VBG0。然而，可以基于与内部接地电压VSSI_REG的电压电平差来确定从接收基准电压VBG0的电压生成电路314输出的通过电压VPASS。

例如，当带隙基准(BGR)电路312输出独立于工艺、电压或温度(PVT)的改变的0.5V的基准电压VBG0时，电压生成电路314可以生成作为0.5V的基准电压VBG0的14倍的7V的通过电压(VPASS)。当内部接地电压VSSI_REG没有改变或波动(即，具有0V的恒定电平)时，7V的通过电压VPASS可以被供应到半导体装置芯片200中所包括的组件220。半导体装置芯片200中所包括的组件220可以使用7V的通过电压VPASS来执行操作。

参照图4B，当流经半导体装置中的负载的电流I_Load偏离预设估计范围(“重电流”)时，施加到电压生成装置的带隙基准(BGR)电路312和电压生成电路314的内部接地电压VSSI_REG、VSSI_BGR可能根据流经负载的电流I_Load而改变或波动。例如，内部接地电压VSSI_REG的电平从0V改变为0.01V(10mV)。带隙基准(BGR)电路312可以生成独立于工艺、电压或温度(PVT)的改变的基准电压VBG0。然而，可以基于与内部接地电压VSSI_REG的电压电平差来确定从接收基准电压VBG0的电压生成电路314输出的通过电压VPASS。

尽管带隙基准(BGR)电路312输出独立于工艺、电压或温度(PVT)的改变的0.5V的基准电压VBG0，但电压生成电路314可以基于0.49V(而不是0.5V)的电压电平差来生成并输出通过电压VPASS，0.49V是0.5V的基准电压VBG0和0.01V的内部接地电压VSSI_REG之间的差。例如，可以基于0.01V的内部接地电压VSSI_REG来生成作为0.49V的14倍的6.86V的通过电压VPASS。电压生成装置可以输出6.87V(而不是7V)的通过电压VPASS。流经半导体装置芯片200的负载的电流I_Load偏离估计范围(重电流)的情况在半导体装置芯片200中经常局部地而不是整体地发生。当6.87V的通过电压VPASS被供应到半导体装置芯片200中包括的组件220中时，可以将6.87V的通过电压原样供应到布置于内部接地电压VSSI_REG为0V的特定位置的电路中。此外，6.87V的通过电压VPASS可能以0.01V的降低被供应到布置于内部接地电压VSSI_REG为0.01V的另一位置的电路中(即，可以供应6.86V的通过电压VPASS)。依据组件220在半导体装置芯片200中的位置，因为在不同位置出现的电负载不同，因此内部电源电压可以被不同地供应。

根据实施方式，参照图4A和图4B描述的电压生成装置可以包括于或适用于参照图2描述的存储器装置150中的电压供应电路170。例如，电压供应电路170生成具有6.86V或6.87V(而不是7V)的不同电平的读取电压Vrd并将读取电压Vrd施加到存储块152、154、156。因为低于预设电平的读取电压Vrd被施加到存储块152、154、156，因此存储块152、154、156中所包括的非易失性存储器单元的阈值电压可能被识别为高于实际阈值电压。在这种情况下，在由存储器装置150执行的读取操作期间从非易失性存储器单元读取的数据中的错误位的数量可以增加，使得存储器系统110的操作性能可能劣化。

图5A和图5B例示了根据本公开的实施方式的电压生成装置。

参照图5A和图5B，根据本发明的实施方式的电压生成装置可以基于基准电压和内部接地电压的总和来输出各种电平的内部电源电压。电压生成装置可以包括将基准电压和内部接地电压相加的加法器电路316。

电压生成装置可以被配置为生成在由存储器系统110或半导体装置芯片200中所包括的组件220执行的操作中所使用的、具有各种电平的内部电源电压或内部操作电压。电压生成装置可以包括带隙基准(BGR)电路312、加法器电路316和电压生成电路314。具体地，图5A描述了当不存在内部接地电压的改变时从电压生成装置输出的内部电源电压。图5B描述了当存在内部接地电压的改变时从电压生成装置输出的内部电源电压。

参照图5A，当流经半导体装置中的负载的电流I_Load没有偏离预设估计范围(“轻电流”)时，施加到电压生成装置的内部接地电压VSSI_REG、VSSI_BGR不会根据流经负载的电流I_Load而改变或波动。带隙基准(BGR)电路312可以生成独立于工艺、电压或温度(PVT)的改变的基准电压VBG0。加法器电路316可以输出基准电压VBG0和内部接地电压VSSI_REG的总和。电压生成电路314可以响应于基准电压VBG0与内部接地电压VSSI_REG的总和而输出通过电压VPASS。可以基于与内部接地电压VSSI_REG的相对电压电平差来确定通过电压VPASS。

带隙基准(BGR)电路312可以输出独立于工艺、电压或温度(PVT)的改变的0.5V的基准电压VBG0。因为内部接地电压VSSI_REG保持0V而没有波动，因此加法器电路316可以输出作为0.5V的基准电压与0V的内部接地电压VSSI_REG的总和的0.5V的总和。电压生成电路314可以输出作为0.5V的基准电压VBG0的14倍的7V的通过电压VPASS。当内部接地电压VSSI_REG没有从0V改变或波动时，可以生成7V的通过电压VPASS并将其供应到半导体装置芯片200中包括的组件220中。半导体装置芯片200中包括的组件220可以使用7V的通过电压VPASS来执行操作。

参照图5B，当流经半导体装置中的负载的电流I_Load偏离预设估计范围(“重电流”)时，施加于电压生成装置的内部接地电压VSSI_REG、VSSI_BGR可能根据流经负载的电流I_Load而改变。例如，内部接地电压VSSI_REG从0V改变为0.01V(10mV)。带隙基准(BGR)电路312可以输出独立于工艺、电压或温度(PVT)的改变的基准电压VBG0。可以基于与内部接地电压VSSI_REG的相对电压电平差来确定由接收基准电压VBG0的电压生成电路314输出的通过电压VPASS。

带隙基准(BGR)电路312可以输出独立于工艺、电压或温度(PVT)的改变的0.5V的基准电压VBG0。因为内部接地电压VSSI_REG改变为0.01V，所以加法器电路316可以输出作为0.5V的基准电压和0.01V的内部接地电压VSSI_REG的总和的0.51V的总和。

电压生成电路314可以基于作为基准电压VBG0和内部接地电压VSSI_REG的总和(即，0.51V)与0.01V的内部接地电压VSSI_REG的差的0.5V的电压差，生成通过电压VPASS。例如，可以基于0.01V的内部接地电压VSSI_REG生成作为0.5V的14倍的7V的通过电压VPASS，使得可以从电压生成装置输出7.01V的通过电压VPASS。流经半导体装置中的负载的电流I_Load偏离预设估计范围(“重电流”)的情况在半导体装置芯片200中经常会局部地而不是整体地发生。当7.01V的通过电压VPASS被供应到半导体装置芯片200中包括的组件220时，7.01V的通过电压可以原样供应到布置于内部接地电压VSSI_REG为0V的特定位置的电路中。此外，7.01V的通过电压可以以0.01V的降低被供应到布置于内部接地电压VSSI_REG为0.01V的另一位置的电路中(即，可以供应7V的通过电压VPASS)。即使可以依据组件220在半导体装置芯片200中的位置而不同地供应内部电源电压，在不同位置供应的内部电源电压(例如，7V、7.01V)之间的电平差可以减小。

根据实施方式，参照图5A和图5B描述的电压生成装置可以包括于参照图2描述的存储器装置150中的电压供应电路170中。由电压供应电路170生成的7V或7.01V的读取电压Vrd可以施加到存储块152、154、156。实际上，7.01V的读取电压Vrd可以与读取电压Vrd的预设电平7V没有显著差异。因为具有基本上等于预设电平的电平的读取电压Vrd被施加到存储块152、154、156，所以可以由存储器装置150正常地(例如，如预期那样地)执行读取操作。根据实施方式，参照图5A和图5B描述的电压生成装置可以生成选择性地被施加至存储块152、154、156的读取电压Vrd以及编程电压Vprog、通过电压Vpass和擦除电压Vers。

图6例示了根据本公开的实施方式的加法器电路的操作。

参照图6，加法器电路316可以接收基准电压V_REF、反馈电压V_FB、基准接地电压VSSI_BGR和内部接地电压VSSI_REG，并输出具有与基准电压V_REF和内部接地电压VSSI_REG的总和相对应的电平的结果电压V_BUF。加法器电路316可以追踪内部接地电压VSSI_REG的变化。可以基于针对内部接地电压VSSI_REG的变化补偿多少而不同地配置加法器电路316。例如，可以由参照图5A和图5B描述的电压生成电路314来识别结果电压V_BUF和内部接地电压VSSI_REG之间的电压电平差。

具体地，加法器电路316可以包括输入电路(“输入gm”)和输出电路(“输出Z”)。输入电路(“输入gm”)被配置为生成第一电流I_D1和第二电流I_D2，第一电流I_D1与将从带隙基准电路312输出的基准电压V_REF和反馈电压V_FB之间的第一差(V_REF-V_FB，VBG0-V_FB)乘以第一增益gn的值相对应，第二电流ID₂与将内部接地电压VSSI_REG和基准接地电压VSSI_BGR之间的第二差(VSSI_REG-VSSI_BGR)乘以第二增益gm的另一值相对应。输出电路(“输出Z”)可以被配置为响应于第一电流I_D1和第二电流I_D2而输出结果电压V_BUF作为加法器电路316的输出。

在输出电路(“输出Z”)中，流经两个电流路径的电流可以基本相同。这可以理解为下式1。

I₁＝I₂&I₃＝I₄ (式1)

基于式1，可以得到下式2，式2示出了第一电流I_D1和第二电流I_D2的量也相同。

I_D1＝I_D2&I_D1-I_D2＝0 (式2)

因此，第一电流I_D1和第二电流I_D2具体可以如下式3表示。

I_D1-I_D2＝g_n(V_REF-V_FB)+g_m(VSSI_REG-VSSI_BGR)＝0 (式3)

根据实施方式，第一增益gn和第二增益gm可以被设置为相同。基于式3，反馈电压V_FB可以定义为下式4和下式5。

V_REF-V_FB＝-(VSSI_REG-VSSI_BGR) (式4)

V_FB＝VSSI_REG+(VBG0-VSSI_BGR) (式5)

在式5中，从带隙基准电路312输出的基准电压V_REF、VBG0和基准接地电压VSSI_BGR具有独立于工艺、电压和温度的变化(PVT变化)的值(参见图4A至图5B)。因此，可以获得下式6。

V_FB＝VSSI_REG+500mV (式6)

这表明，通过加法器电路316，反馈电压V_FB可以响应内部接地电压VSSI_REG的改变而改变。因此，包括加法器电路316的电压生成装置能够追踪内部接地电压VSSI_REG的改变来生成内部电源电压VCCI。

根据实施方式，加法器电路316可以调节与内部接地电压VSSI_REG的改变相对应的补偿程度。这可以通过调节流经位于输入电路(“输入gm”)中的两个电流路径中的每个路径中的晶体管M_tail1和M_tail2的电流量之间的比率(“M∶N”)来实现。例如，第一增益gn和第二增益gm可以基本相同。在另一实施方式中，补偿程度可以根据比例(“M∶N”)而被调节为过补偿或欠补偿。例如，如果第二增益gm被调节为大于第一增益gn，则加法器电路316可以针对内部接地电压VSSI_REG的改变进行过补偿。相反，如果第一增益gn被调节为大于第二增益gm，则加法器电路316可以针对内部接地电压VSSI_REG的改变进行欠补偿。在本文中，可以基于存储器系统110或半导体装置芯片200的内部结构/设计和操作特性或者组件220来不同地设置补偿程度。

图7例示了根据本公开的另一实施方式的电源生成装置。

图7所示的电源生成装置320可以具有其中图3中描述的反馈电路416联接至图6中描述的加法器电路316的结构。根据实施方式，根据从电源生成装置320输出的内部电源电压的特性，在电源生成装置320中可以省略用于从输入电压生成升压电压的电压生成电路。在另一实施方式中，加法器电路316可以代替电压生成电路。此外，在另一实施方式中，图5A和图5B所示的加法器电路316和电压生成电路314可以被组合在电源生成装置320中。电源生成装置320的详细构造可以根据内部电源电压的特性而改变。

图8例示了基于内部接地电压的改变的电压生成装置的输出。图8是示出当内部接地电压VSSI以不同电平改变或波动时从参照图5A和图5B描述的电压生成装置输出的内部电源电压VCCI的电平是否可以被稳定的模拟测试。在图8中，水平轴可以指示时间，并且垂直轴可以指示电压电平。

参照图8，内部接地电压VSSI在特定时间增加了三个不同的电平(例如，1mV、15mV和100mV)。参考加法器电路316的与内部接地电压VSSI的改变相对应的输出，输出在非常短的时间内上升但立即被稳定。

例如，在模拟测试中，加法器电路316的输出稳定所需的时间可以为约30ns或更小，并且过冲幅度可以为约0.35mV或更小。此外，不管内部接地电压VSSI的不同的改变电平如何，加法器电路316的输出稳定所花费的时间基本上相同。该结果可以影响电压生成装置的操作性能。此外，该结果可以用于设置当内部电源电压被施加到组件220时的特定操作的窗口或裕度。

根据本发明的实施方式的半导体装置即使内部接地电压由于过大的负载或过流而改变或波动也能够响应于内部接地电压的改变而稳定地生成和提供内部电源电压，该过大的负载或过流可能是由于半导体芯片的设计、结构或操作而发生的。因此，可以提高半导体装置的操作安全性。

此外，根据本发明的实施方式的半导体装置可以追踪内部接地电压的改变并生成与内部接地电压和基准电压的总和相对应的内部电源电压，以补偿内部接地电压的改变。

虽然已经针对具体实施方式例示并描述了本教导，但是本领域技术人员根据本公开将显而易见的是，可以在不脱离如所附权利要求中限定的本公开的精神和范围的情况下做出各种改变和修改。此外，可以组合实施方式以形成附加的实施方式。

Claims

1.一种电源生成装置，该电源生成装置包括：

带隙基准电路，所述带隙基准电路生成独立于环境改变的基准电压；

电压生成电路，所述电压生成电路响应于加法器电路的输出而传送输入电源电压以生成内部电源电压；以及

所述加法器电路，所述加法器电路基于所述基准电压与和所述内部电源电压相对应的反馈电压之间的第一差以及内部接地电压与基准接地电压之间的第二差通过将所述基准电压与所述内部接地电压相加来输出输出电压。

2.根据权利要求1所述的电源生成装置，其中，所述电压生成电路包括：

传输电路或调整器中的至少一个，所述传输电路响应于所述加法器电路的所述输出而传送所述输入电源电压以输出所述内部电源电压，所述调整器响应于所述加法器电路的输出而改变所述输入电源电压的电平以输出所述内部电源电压。

3.根据权利要求2所述的电源生成装置，其中，所述电压生成电路还包括反馈电路，所述反馈电路将所述传输电路或所述调整器的输出按预设比率进行分压以生成所述反馈电压。

4.根据权利要求3所述的电源生成装置，其中，所述加法器电路包括：

输入电路，所述输入电路生成第一电流和第二电流，所述第一电流与将所述第一差乘以第一增益的值相对应，所述第二电流与将所述第二差乘以第二增益的另一值相对应；以及

输出电路，所述输出电路响应于所述第一电流和所述第二电流而输出所述输出电压。

5.根据权利要求4所述的电源生成装置，其中，所述加法器电路还基于所述第一增益和所述第二增益的比率来控制针对所述内部接地电压的改变的补偿程度。

6.根据权利要求1所述的电源生成装置，其中，所述电压生成电路包括：

反馈电路，所述反馈电路将所述加法器电路的输出按预设比率进行分压以生成所述反馈电压。

7.根据权利要求6所述的电源生成装置，其中，所述加法器电路包括：

8.根据权利要求7所述的电源生成装置，其中，所述加法器电路还基于所述第一增益和所述第二增益的比率来控制针对所述内部接地电压的改变的补偿程度。

9.一种电源电路，该电源电路包括：

电压传感器，所述电压传感器感测内部接地电压；

电源生成装置，所述电源生成装置响应于加法器电路的输出而传送输入电源电压，以生成内部电源电压；以及

所述加法器电路，所述加法器电路基于独立于环境改变的基准电压与和所述内部电源电压相对应的反馈电压之间的第一差以及内部接地电压与基准接地电压之间的第二差通过将所述基准电压与所述内部接地电压相加来输出输出电压。

10.根据权利要求9所述的电源电路，其中，所述电源生成装置包括：

带隙基准电路，所述带隙基准电路生成所述基准电压；以及

电压生成电路，所述电压生成电路基于所述基准电压和所述内部接地电压的总和来传送所述输入电源电压以生成所述内部电源电压。

11.根据权利要求10所述的电源电路，其中，所述电压生成电路包括：

12.根据权利要求11所述的电源电路，其中，所述电压生成电路还包括反馈电路，所述反馈电路将所述传输电路或所述调整器的输出按预设比率进行分压以生成所述反馈电压。

13.根据权利要求12所述的电源电路，其中，所述加法器电路包括：

14.根据权利要求13所述的电源电路，其中，所述加法器电路还基于所述第一增益和所述第二增益的比率来控制针对所述内部接地电压的改变的补偿程度。

15.根据权利要求10所述的电源电路，其中，所述电压生成电路包括：

16.根据权利要求15所述的电源电路，其中，所述加法器电路包括：

17.根据权利要求16所述的电源电路，其中，所述加法器电路还基于所述第一增益和所述第二增益的比率来控制针对所述内部接地电压的改变的补偿程度。

18.一种半导体装置，该半导体装置包括：

引脚或焊盘；

内部电路；

电压生成装置，所述电压生成装置联接至所述引脚或所述焊盘与所述内部电路并且响应于加法器电路的输出而传送输入电源电压以生成内部电源电压；以及

19.根据权利要求18所述的半导体装置，其中，所述电压生成装置包括：

带隙基准电路，所述带隙基准电路生成所述基准电压；以及

电压生成器，所述电压生成器基于所述基准电压和所述内部接地电压的总和来传送所述输入电源电压以生成所述内部电源电压。

20.根据权利要求19所述的半导体装置，其中，所述电压生成器包括：

传输电路或调整器中的至少一个，所述传输电路响应于所述加法器电路的所述输出而传送所述输入电源电压以输出所述内部电源电压，所述调整器响应于所述加法器电路的输出而改变所述输入电源电压的电平以输出所述内部电源电压；以及

反馈电路，所述反馈电路将所述传输电路或所述调整器的输出按预设比率进行分压以生成所述反馈电压。