KR102555006B1

KR102555006B1 - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Info

Publication number: KR102555006B1
Application number: KR1020190020933A
Authority: KR
Inventors: 나영호; 민영선; 변대석
Original assignee: 삼성전자주식회사
Priority date: 2019-02-22
Filing date: 2019-02-22
Publication date: 2023-07-14
Also published as: KR20200102671A; JP2020135916A; US20200273528A1; US10811107B2; JP7393913B2

Abstract

본 발명은 반도체 메모리 장치 및 이를 구비하는 메모리 시스템을 개시한다. 반도체 메모리 장치는 외부 전원전압이 인가되는 외부 전원전압 단자,외부 접지전압이 인가되는 외부 접지전압 단자, 외부 접지전압과 특정 내부 접지전압 노드의 내부 접지전압 사이의 차이를 검출하여 접지전압 노이즈 기준전압을 발생하는 접지전압 노이즈 검출기, 외부 전원전압 및 접지전압 노이즈 기준전압을 이용하여 내부 전원전압 기준전압을 발생하는 내부 전원전압 기준전압 발생기, 및 내부 전원전압 기준전압을 이용하여 내부 전원전압을 발생하는 내부 전원전압 드라이버를 포함할 수 있다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE, AND MEMORY SYSTEM HAVING THE SAME}

본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.

메모리 시스템은 반도체 메모리 장치와 메모리 제어부를 포함할 수 있다. 반도체 메모리 장치는 외부로부터 인가되는 외부 전원전압 및 접지전압을 이용하여 내부 전원전압을 발생하는 내부 전원전압 발생기를 포함할 수 있다. 반도체 메모리 장치의 동작 중에 많은 양의 전류가 사용되면 내부 전원전압 드라이버를 통하여 많은 양의 전류가 흐르게 되고, 이에 따라 내부 접지전압 노드의 레벨이 외부 접지전압 레벨로 떨어지지 못하고 상승하는 접지전압 노이즈가 발생할 수 있다. 내부 접지전압 노드의 레벨이 상승함에 따라 내부 전원전압과 내부 접지전압 사이의 마아진이 줄어들게 된다. 이는 반도체 메모리 장치의 동작에 좋지 않은 영향을 줄 수 있다.

본 개시에 따른 실시예들의 과제는 접지전압 노이즈로 인한 내부 전원전압과 내부 접지전압 사이의 마아진을 보상할 수 있는 반도체 메모리 장치 및 이를 구비하는 메모리 시스템을 제공하는데 있다.

본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 개시에 따른 실시예들의 반도체 메모리 장치는 외부 전원전압이 인가되는 외부 전원전압 단자; 외부 접지전압이 인가되는 외부 접지전압 단자; 상기 외부 접지전압과 특정 내부 접지전압 노드의 내부 접지전압 사이의 차이를 검출하여 접지전압 노이즈 기준전압을 발생하는 접지전압 노이즈 검출기; 상기 외부 전원전압 및 상기 접지전압 노이즈 기준전압을 이용하여 내부 전원전압 기준전압을 발생하는 내부 전원전압 기준전압 발생기; 및 상기 내부 전원전압 기준전압을 이용하여 내부 전원전압을 발생하는 내부 전원전압 드라이버를 포함할 수 있다.

본 개시에 따른 실시예들의 반도체 메모리 장치는 서로 동일하거나 다른 동작을 독립적으로 수행할 수 있는 소정 개수의 플레인들; 상기 플레인들 각각의 해당 주변회로 영역에 배치된 특정 내부 접지전압 노드; 상기 플레인들의 주변회로 영역들에 인접하게 배치된 글로벌 주변회로 영역에 배치되고 외부 전원전압이 인가되는 외부 전원전압 단자; 상기 글로벌 주변회로 영역에 배치되고 외부 접지전압이 인가되는 외부 접지전압 단자; 상기 글로벌 주변회로 영역의 상기 외부 접지전압 단자에 인접하게 배치되고 상기 외부 접지전압과 상기 플레인들 각각의 해당 특정 내부 접지전압 노드의 내부 접지전압 사이의 차이를 검출하여 해당 접지전압 노이즈 기준전압을 발생하는 접지전압 노이즈 검출기; 상기 글로벌 주변회로 영역의 상기 외부 전원전압 단자에 인접하게 배치되고 상기 외부 전원전압을 이용하여 글로벌 기준전압을 발생하는 글로벌 기준전압 발생기; 상기 플레인들 각각의 상기 해당 주변회로 영역에 배치되고 상기 글로벌 기준전압과 상기 해당 접지전압 노이즈 기준전압을 이용하여 로컬 기준전압을 발생하는 로컬 기준전압 발생기; 및 상기 플레인들 각각의 상기 해당 주변회로 영역에 배치되고 상기 해당 로컬 기준전압을 이용하여 해당 내부 전원전압을 발생하는 소정 개수의 내부 전원전압 드라이버들을 포함할 수 있다.

본 개시에 따른 실시예들의 메모리 시스템은 소정 개수의 플레인들을 포함하는 반도체 메모리 장치; 및 상기 소정 개수의 플레인들로 서로 동일하거나 다른 제어신호들을 각각 인가하고, 상기 제어신호들에 응답하여 상기 소정 개수의 플레인들로 어드레스 또는 명령어를 전송하거나, 상기 제어신호들에 응답하여 상기 소정 개수의 플레인들과 데이터를 입출력하는 메모리 제어부를 포함하고, 상기 반도체 메모리 장치는 상기 제어신호들에 응답하여 서로 동일하거나 다른 동작을 독립적으로 수행할 수 있는 소정 개수의 플레인들; 상기 플레인들 각각의 해당 주변회로 영역에 배치된 특정 내부 접지전압 노드; 상기 플레인들의 주변회로 영역들에 인접하게 배치된 글로벌 주변회로 영역에 배치되고 외부 전원전압이 인가되는 외부 전원전압 단자; 상기 글로벌 주변회로 영역에 배치되고 외부 접지전압이 인가되는 외부 접지전압 단자; 상기 글로벌 주변회로 영역의 상기 외부 접지전압 단자에 인접하게 배치되고 상기 외부 접지전압과 상기 플레인들 각각의 해당 특정 내부 접지전압 노드의 내부 접지전압 사이의 차이를 검출하여 해당 접지전압 노이즈 기준전압을 발생하는 접지전압 노이즈 검출기; 상기 글로벌 주변회로 영역의 상기 외부 전원전압 단자에 인접하게 배치되고 상기 외부 전원전압을 이용하여 글로벌 기준전압을 발생하는 글로벌 기준전압 발생기; 상기 플레인들 각각의 상기 해당 주변회로 영역에 배치되고 상기 글로벌 기준전압과 상기 해당 접지전압 노이즈 기준전압을 이용하여 로컬 기준전압을 발생하는 로컬 기준전압 발생기; 및 상기 플레인들 각각의 상기 해당 주변회로 영역에 배치되고 상기 해당 로컬 기준전압을 이용하여 해당 내부 전원전압을 발생하는 소정 개수의 내부 전원전압 드라이버들을 포함할 수 있다.

본 개시에 따른 실시예들에 따르면, 반도체 메모리 장치 및 이를 구비하는 메모리 시스템은 접지전압 노이즈로 인한 내부 전원전압과 내부 접지전압 사이의 마아진을 보상할 수 있다. 이에 따라, 반도체 메모리 장치 및 메모리 시스템의 동작의 신뢰성이 향상될 수 있다.

도 1은 본 개시에 따른 실시예의 반도체 메모리 장치의 수직 단면의 배치를 나타내는 도면이다.
도 2는 본 개시에 따른 실시예의 메모리 셀 어레이 영역들 각각에 배치되는 메모리 셀 어레이를 나타내는 블록도이다.
도 3은 본 개시에 따른 실시예의 블록들 각각의 구성을 나타내는 회로도이다.
도 4는 본 개시에 따른 실시예의 제1 반도체 층의 배치를 나타내는 도면이다.
도 5는 본 개시에 따른 실시예의 플레인들에서 서로 동일하거나 다른 동작이 수행되는 경우의 내부 접지전압들의 변화에 따른 로컬 기준전압들의 변화를 설명하기 위한 도면이다.
도 6은 본 개시에 따른 실시예의 글로벌 기준전압 발생기의 구성을 나타내는 도면이다.
도 7은 본 개시에 따른 실시예의 접지전압 노이즈 검출기의 구성을 나타내는 도면이다.
도 8은 본 개시에 따른 실시예의 로컬 기준전압 발생기들의 구성을 나타내는 도면이다.
도 9는 본 개시에 따른 실시예의 접지전압 노이즈 보상부의 구성을 나타내는 도면이다.
도 10은 본 개시에 따른 실시예의 접지전압 노이즈 보상부를 나타내는 상세 회로도이다.
도 11은 본 개시에 따른 실시예의 내부 전원전압 드라이버의 구성을 나타내는 도면이다.
도 12는 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도이다.

이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 반도체 메모리 장치 및 이를 구비하는 메모리 시스템을 설명하면 다음과 같다.

도 1은 본 개시에 따른 실시예의 반도체 메모리 장치의 수직 단면의 배치를 나타내는 도면으로, 반도체 메모리 장치(100)는 수평 방향으로 배치된 4개의 플레인(plane)들(10-2, 10-4, 10-6, 10-8)을 포함하고, 수직 방향으로 적층되어 배치된 제1 반도체 층(12) 및 제2 반도체 층(14)을 포함할 수 있다. 4개의 플레인들(10-2, 10-4, 10-6, 10-8) 각각은 제1 반도체 층(12)에 배치된 해당 주변회로 영역(PERIA, PERIB, PERIC 또는 PERID) 및 제2 반도체 층(14)에 배치된 해당 메모리 셀 어레이 영역(MCAA, MCAB, MCAC 또는 MCAD)을 포함할 수 있다. 4개의 플레인들(10-2, 10-4, 10-6, 10-8) 각각은 해당 주변회로 영역(PERIA, PERIB, PERIC 또는 PERID)의 상부에 배치된 해당 메모리 셀 어레이 영역(MCAA, MCAB, MCAC 또는 MCAD)을 포함할 수 있다. 해당 주변회로 영역(PERIA, PERIB, PERIC 또는 PERID)에 해당 플레인(10-2, 10-4, 10-6 또는 10-8)의 주변회로가 배치되고, 해당 메모리 셀 어레이 영역(MCAA, MCAB, MCAC 또는 MCAD)에 해당 플레인의 메모리 셀 어레이가 배치될 수 있다.

도 1에 나타낸 반도체 메모리 장치는 플래쉬 메모리의 수직 단면의 배치를 나타내는 것일 수 있다.

도 2는 본 개시에 따른 실시예의 메모리 셀 어레이 영역들(MCAA, MCAB, MCAC, MCAD) 각각에 배치되는 메모리 셀 어레이를 나타내는 블록도로서, 메모리 셀 어레이 영역들(MCAA, MCAB, MCAC, MCAD) 각각에 n개의 블록들(BLK1 ~ BLKn)을 포함하는 메모리 셀 어레이들이 배치될 수 있다.

도 2를 참조하면, n개의 블록들(BLK1 ~ BLKn) 각각은 x개의 페이지(page)들로 구성되고, 1개의 페이지는 y개의 워드(word)들로 구성될 수 있다. 예를 들면, n은 2048이고, x는 64이고, y는 1024일 수 있다.

도 3은 본 개시에 따른 실시예의 블록들(BLK1 ~ BLKn) 각각의 구성을 나타내는 회로도로서, n개의 블록들(BLK1 ~ BLKn) 각각은 y개의 비트라인들(BL1 ~ Bly) 각각과 공통 소스 라인(CSL) 사이에 병렬 연결된 m개의 스트링들(S1 ~ Sm)을 포함할 수 있다. m개의 스트링들(S1 ~ Sm) 각각은 직렬 연결된 스트링 선택 트랜지스터(SST), x개의 플로팅 게이트 트랜지스터들(FGT1 ~ FGTx), 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. m개의 스트링들(S1 ~ Sm)의 m개의 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인(SSL)에 공통으로 연결되고, m개의 스트링들(S1 ~ Sm)의 해당 m개의 플로팅 게이트 트랜지스터들(FGT1, FGT2, …, 또는 FGTx)의 게이트들은 해당 워드라인(WL1, WL2, …, 또는 WLx)에 연결되고, m개의 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.

도 3에 도시된 블록은 NAND 플래쉬 메모리의 메모리 셀 어레이의 블록의 구성일 수 있다.

도 1 내지 도 3에 도시된 플래쉬 메모리는 공지된 NAND 플래쉬 메모리의 동작에 기초하여 프로그램 동작, 리드 동작, 또는 소거 동작을 수행할 수 있다.

도 4는 본 개시에 따른 실시예의 제1 반도체 층(12)의 배치를 나타내는 도면으로, 제1 반도체 층(12)은 4개의 주변회로 영역들(PERIA, PERIB, PERIC, PERID) 및 글로벌 주변회로 영역(PERIE)를 포함할 수 있다. 글로벌 주변회로 영역(PERIE)은 4개의 주변회로 영역들(PERIA, PERIB, PERIC, PERID)의 아래에 인접하게 배치될 수 있다.

도 4를 참조하여 제1 반도체 층(12)의 배치를 설명하면 다음과 같다.

글로벌 주변회로 영역(PERIE)의 중앙에 외부 전원전압 패드(EVCCP), 외부 접지전압 패드(EVSSP), 글로벌 기준전압 발생기(GVREFG), 및 접지전압 노이즈 검출기(GNDND)가 배치될 수 있다. 외부 전원전압 패드(EVCCP)는 외부 전원전압 단자(예를 들면, 패드 또는 볼)에 인접하게 배치되고, 외부 접지전압 패드(EVSSP)는 외부 접지전압 단자에 인접하게 배치될 수 있다.

4개의 주변회로 영역들(PERIA, PERIB, PERIC, PERID) 각각의 상부와 하부에 로우 디코더가 배치되는 제1 및 제2 로우 디코더 영역들(RD1, RD2)이 배치될 수 있다. 제1 및 제2 로우 디코더 영역들(RD1, RD2) 사이에 페이지 버퍼 디코더가 배치되는 영역(PBD), 페이지 버퍼가 배치되는 영역(PB), 제어부가 배치되는 영역(CONG), 및 명령 및 어드레스 발생부가 배치되는 영역(CAG)이 배치될 수 있다. 페이지 버퍼 디코더가 배치되는 영역(PBD)은 좌측에 배치되고, 페이지 버퍼가 배치되는 영역(PB)은 중앙에 배치되고, 제어부가 배치되는 영역(CONG) 및 명령 및 어드레스 발생부가 배치되는 영역(CAG)은 우측에 상하로 배치될 수 있다. 페이지 버퍼 디코더가 배치되는 영역(PBD) 아래의 제2 로우 디코더가 배치되는 영역(RD2)(또는 도시된 것과 달리, 제2 로우 디코더가 배치되는 영역(RD2)에 인접한 영역)에 해당 로컬 기준전압 발생기(LVREFGA, LVREFGB, LVREFGC 또는 LVREFGD)가 배치되고, 페이지 버퍼 디코더가 배치되는 영역(PBD)에 일렬로 복수개의 해당 로컬 내부 전원전압 드라이버들(LIVCD)이 배치될 수 있다. 페이지 버퍼가 배치되는 영역(PB)의 특정 위치에 내부 접지전압 노드(IVSSN)가 배치될 수 있다. 내부 접지전압 노드(IVSSN)는 외부 접지전압 단자(EVSSP)로부터 먼 곳에 배치되거나 동작 시에 많은 양의 전류가 소모되는 적어도 하나의 위치에 배치될 수 있다.

도시하지는 않았지만, 플래쉬 메모리의 동작에 필요한 다양한 전압들을 발생하는 회로들이 주변회로 영역들에 추가적으로 배치될 수 있다.

도 4에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.

글로벌 기준전압 발생기(GVREFG)는 외부 전원전압(EVCC)의 레벨을 변환하여 글로벌 기준전압(GVREF)를 발생할 수 있다. 예를 들면, 글로벌 기준전압 발생기(GVREFG)는 외부 전원전압(EVCC)(예를 들면, 2.7V ~ 3.5V)를 하강하여 글로벌 기준전압(GVREF)(예를 들면, 2V)를 발생할 수 있다.

접지전압 노이즈 검출기(GNDND)는 외부 접지전압(EVSS)과 4개의 주변회로 영역들(PERIA, PERIB, PERIC, PERID)의 내부 접지전압 노드들(IVSSN)의 내부 접지전압들(IVSSA, IVSSB, IVSSC, IVSSD) 사이의 전압 차들을 검출하여 접지전압 노이즈 기준전압들(VNREFA, VNREFB, VNREFC, VNREFD)을 발생할 수 있다. 즉, 접지전압 노이즈 검출기(GNGND)는 해당 플레인(10-2, 10-4, 10-6 또는 10-8)의 프로그램 동작, 리드 동작, 또는 소거 동작 시에 유발되는 해당 플레인(10-2, 10-4, 10-6 또는 10-8)의 접지전압 노이즈를 검출하여 접지전압 노이즈 기준전압들(VNREFA, VNREFB, VNREFC, VNREFD)을 발생할 수 있다. 도 4에서, 내부 접지전압들(IVSSA, IVSSB, IVSSC, IVSSD)이 공통 노드에서 합쳐지는 것으로 도시되어 있으나, 내부 접지전압들(IVSSA, IVSSB, IVSSC, IVSSD)은 접지전압 노이즈 검출기(GNDND)로 별개로 인가될 수 있다. 그러나, 도시된 것과 달리, 내부 접지전압들(IVSSA, IVSSB, IVSSC, IVSSD)이 공통 노드에서 합쳐져서 하나의 내부 접지전압으로 발생되고, 접지전압 노이즈 검출기(12-4)는 외부 접지전압(EVSS)과 하나의 내부 접지전압 사이의 전압 차를 검출하여 하나의 접지전압 노이즈 기준전압을 발생할 수도 있다.

주변회로 영역(PERIA, PERIB, PERIC 또는 PERID)의 해당 로컬 기준전압 발생기(LVREFGA, LVREFGB, LVREFC 또는 LVREFD)는 글로벌 기준전압(GVREF)과 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)를 이용하여 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD)을 발생할 수 있다. 그러나, 도시된 것과 달리, 주변회로 영역들(PERIA, PERIB, PERIC, PERID)의 로컬 기준전압 발생기들((LVREFGA, LVREFGB, LVREFC, LVREFD)은 글로벌 기준전압(GVREF)과 서로 동일한 접지전압 노이즈 기준전압을 이용하여 로컬 기준전압(LVREF)을 발생할 수 있다.

주변회로 영역(PERIA, PERIB, PERIC 또는 PERID)의 복수개의 해당 내부 전원전압 드라이버들(LIVCD)은 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD)을 이용하여 해당 내부 전원전압들(IVCA, IVCB, IVCC 또는 IVCD)을 발생할 수 있다. 그러나, 도시된 것과 달리, 주변회로 영역들(PERIA, PERIB, PERIC, PERID)의 내부 전원전압 드라이버들(LIVCD)은 동일한 로컬 기준전압을 이용하여 동일한 내부 기준전압을 발생할 수도 있다.

주변회로 영역(PERIA, PERIB, PERIC 또는 PERID)의 해당 제1 및 제2 로우 디코더들이 배치되는 영역들(RD1, RD2)에 배치된 로우 디코더(미도시)는 로우 어드레스(미도시)를 디코딩하여 n개의 블럭들(BLK1 ~ BLKn) 중 하나의 블록을 선택하고, 선택된 블록 내의 x개의 워드라인들(WL1 ~ WLx) 중 하나의 워드라인을 선택할 수 있다. 즉, 제1 및 제2 로우 디코더들(RD1, RD2)은 하나의 페이지를 선택할 수 있다.

주변회로 영역(PERIA, PERIB, PERIC 또는 PERID)의 해당 페이지 버퍼 디코더가 배치되는 영역(PBD)에 배치되는 페이지 버퍼 디코더(미도시)는 컬럼 어드레스(미도시)를 디코딩하여 y개의 비트라인들(BL1 ~ Bly) 중 하나의 비트라인을 선택할 수 있다.

주변회로 영역(PERIA, PERIB, PERIC 또는 PERID)의 해당 페이지 버퍼가 배치되는 영역(PB)에 배치되는 페이지 버퍼(미도시)는 해당 메모리 셀 어레이 영역(MCAA, MCAB, MCAC 또는 MCAD)의 메모리 셀 어레이의 선택된 메모리 셀들로 저장하거나 선택된 메모리 셀들로부터 출력되는 데이터를 버퍼할 수 있다.

주변회로 영역(PERIA, PERIB, PERIC 또는 PERID)의 해당 명령 및 어드레스 발생부가 배치되는 영역(CAG)에 배치되는 명령 및 어드레스 발생부(미도시)는 외부로부터 인가되는 명령 및 어드레스를 수신하여 명령 신호(미도시), 로우 어드레스(미도시), 및 컬럼 어드레스(미도시)를 발생할 수 있다. 주변회로 영역들(PERIA, PERIB, PERIC, PERID)의 명령 및 어드레스 발생부들이 배치되는 영역들(CAG)에 배치되는 명령 및 어드레스 발생부들(미도시)은 외부로부터 독립적으로 인가되는 서로 동일하거나 다른 명령 및 어드레스를 수신할 수 있다.

주변회로 영역(PERIA, PERIB, PERIC 또는 PERID)의 해당 제어부가 배치되는 영역(CONG)에 배치되는 제어부는 명령 신호(미도시)에 응답하여 해당 명령을 수행하기 위하여 필요한 제어신호들을 발생할 수 있다. 주변회로 영역(PERIA, PERIB, PERIC, PERID)의 제어부들이 배치되는 영역들(CONG)은 서로 동일하거나 다른 명령 신호(미도시)에 응답하여 서로 동일하거나 다른 제어신호들을 발생할 수 있다.

도시하지는 않았지만, 외부 접지전압 단자(EVSSP)로부터 인가되는 외부 접지전압(EVSS)은 로컬 기준전압 발생기들(LVREFGA, LVREFGB, LVREFC, LVREFD) 및 내부 전원전압 드라이버들(LIVCD)로 인가될 수 있다. 예를 들면, 외부 접지전압(EVSS)은 외부 접지전압 단자(EVSSP)에 연결된 메탈 라인들을 통하여 로컬 기준전압 발생기들(LVREFGA, LVREFGB, LVREFC, LVREFD) 및 내부 전원전압 드라이버들(LIVCD)로 인가될 수 있다. 메탈 라인들은 도 1에 도시된 제1 반도체 층(12)의 사이, 제2 반도체 층(14)의 사이, 제1 반도체 층(12)와 제2 반도체 층(14)의 사이, 제1 반도체 층(12)의 하부, 또는 제2 반도체 층(14)의 상부에 메쉬 형태로 배치될 수 있다.

도 1 내지 도 4에 도시된 플래쉬 메모리는 플레인들(10-2, 10-4, 10-6, 10-8)이 독립적으로 서로 동일하거나 다른 동작을 수행할 수 있다. 이에 따라, 플레인들(10-2, 10-4, 10-6, 10-8)에서 유발되는 접지전압 노이즈가 다를 수 있다. 이 경우, 도 4에 도시된 접지전압 노이즈 검출기(GNDND) 및 해당 로컬 기준전압 발생기(LVREFGA, LVREFGA, LVREFGC, LVREFGD)가 플레인들(10-2, 10-4, 10-6, 10-8) 각각에서 유발되는 해당 접지전압 노이즈를 검출하여 해당 검출된 접지전압 노이즈를 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD)에 보상하여 해당 로컬 내부 전원전압(IVCA, IVCB, IVCC, IVCD)을 발생할 수 있다.

도 5는 본 개시에 따른 실시예의 플레인들(10-2, 10-4, 10-6, 10-8)에서 서로 동일하거나 다른 동작이 수행되는 경우의 내부 접지전압들(IVSSA, IVSSB, IVSSC, IVSSD)의 변화에 따른 로컬 기준전압들(LVREFA, LVREFB, LVREFC, LVREFD)의 변화를 설명하기 위한 도면으로, 플레인(10-2)에서 리드 명령에 응답하여 리드 동작이 수행되고, 플레인(10-4)에서 프로그램 명령에 응답하여 프로그램 명령이 수행되고, 플레인(10-6)에서 소거 명령에 응답하여 소거 동작이 수행되고, 플레인(10-8)에서 리드 명령에 응답하여 리드 동작이 수행되는 경우에, 플레인들(10-2, 10-4, 10-6, 10-8)의 내부 접지전압 노드들(IVSSN)로부터 발생되는 내부 접지전압들(IVSSA, IVSSB, IVSSC, IVSSD)의 변화에 따른 로컬 기준전압들(LVREFA, LVREFB, LVREFC, LVREFD)의 변화를 나타내는 도면이다.

도 5를 참조하면, 플레인들(10-2, 10-4, 10-6, 10-8) 각각의 내부 접지전압 노드들(IVSSN)로부터 서로 다른 내부 접지전압들(IVSSA, IVSSB, IVSSC, IVSSD)이 발생될 수 있다. 즉, 이상적으로는 내부 접지전압 노드들(IVSSN)로부터 외부 접지전압(EVSS)과 동일한 내부 접지전압(IVSS)이 발생되어야 하나, 실질적으로는 서로 다른 내부 접지전압들(IVSSA, IVSSB, IVSSC, IVSSD)이 발생될 수 있다. 글로벌 기준전압 발생기(GVREFG)는 일정한 글로벌 기준전압(GVREF)을 발생할 수 있다. 플레인들(10-2, 10-4, 10-6. 10-8)의 내부 전원전압 마아진들이 IVCA', IVCB', IVCC', IVCD'으로 감소될 수 있다. 이 경우, 도 4에 도시된 접지전압 노이즈 검출기(GNDND)가 플레인들(10-2, 10-4, 10-6, 10-8)에서 발생되는 접지전압 노이즈를 검출하여 접지전압 노이즈 기준전압들(VNREFA, VNREFB, VNREFC, VNREFD)을 발생할 수 있다. 또한, 도 4에 도시된 플레인들(10-2, 10-4, 10-6 또는 10-8)의 해당 로컬 기준전압 발생기(LVREFGA, LVREFGB, LVREFGC, LVREFGD)는 글로벌 기준전압(GVREF)에 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)을 더하여 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD)을 발생할 수 있다. 이에 따라, 플레인들(10-2, 10-4, 10-6. 10-8)의 내부 전원전압 마아진들이 IVCA, IVCB, IVCC, IVCD으로 보상될 수 있다. 즉, 목표로 하는 동일한 내부 전원전압 마아진을 가질 수 있다.

도 6은 본 개시에 따른 실시예의 글로벌 기준전압 발생기(GVREFG)의 구성을 나타내는 도면으로, 글로벌 기준전압 발생기(GVREFG)는 기준전압 발생기(12-2), 제1 차동 증폭기(OP1), 제1 NMOS트랜지스터(N1), 및 제1 저항(R1)을 포함할 수 있다.

도 6을 참조하면, 기준전압 발생기(12-2)는 외부 전원전압(EVCC)과 외부 접지전압(EVSS) 사이에 연결되어 외부 전원전압(EVCC)과 외부 접지전압(EVSS) 사이의 기준전압(Vref)을 발생할 수 있다. 기준전압 발생기(12-22)는 밴드 갭 레퍼런스(Band Gap Reference) 회로일 수 있다.

제1 차동 증폭기(OP1)는 기준전압(Vref)과 글로벌 기준전압(GVREF) 사이의 차이를 이용하여 제1 구동 전압(D1)을 발생할 수 있다. 예를 들면, 제1 차동 증폭기(OP1)는 글로벌 기준전압(GVREF)이 기준전압(Vref) 보다 낮으면 글로벌 기준전압(GVREF)과 기준전압(Vref) 사이의 차이에 비례적으로 제1 구동 전압(D1)을 상승하고, 글로벌 기준전압(GVREF)이 기준전압(Vref) 보다 높으면 글로벌 기준전압(GVREF)과 기준전압(Vref) 사이의 차이에 비례적으로 제1 구동 전압(D1)을 하강할 수 있다.

제1 NMOS트랜지스터(N1)는 제1 구동 전압(D1)에 응답하여 외부 전원전압(EVCC)을 구동하여 글로벌 기준전압(GVREF)을 발생할 수 있다. 제1 NMOS트랜지스터(N1)는 제1 구동 전압(D1)이 상승하면 글로벌 기준전압(GVREF)을 상승하고 제1 구동 전압(D1)이 하강하면 글로벌 기준전압(GVREF)을 하강할 수 있다.

도 6에 도시된 글로벌 기준전압 발생기(GVREFG)는 글로벌 기준전압(GVREF)이 기준전압(Vref)과 동일해지도록 동작할 수 있다.

도 7은 본 개시에 따른 실시예의 접지전압 노이즈 검출기(GNDND)의 구성을 나타내는 도면으로, 접지전압 노이즈 검출기(GNDND)는 프리차지 전압 발생기(12-4), 및 4개의 서브 접지전압 노이즈 검출기들(GNDNDA, GNDNDB, GNDNDC, GNDNDD)을 포함할 수 있다. 4개의 서브 접지전압 노이즈 검출기들(GNDNDA, GNDNDB, GNDNDC, GNDNDD) 각각은 스위치(SW), 제1 캐패시터(C1), 제2 차동 증폭기(OP2), 제2 NMOS트랜지스터(N2), 및 제2 저항(R2)을 포함할 수 있다.

도 7을 참조하면, 프리차지 전압 발생기(12-4)는 외부 전원전압(EVCC)과 외부 접지전압(EVSS) 사이에 연결되어 외부 전원전압(EVCC)과 외부 접지전압(EVSS) 사이의 프리차지 전압(Vpre)을 발생할 수 있다. 프리차지 전압(Vpre)은 기준전압(Vref) 보다 낮은 레벨일 수 있다. 예를 들면, 외부 전원전압(EVCC)이 2.7V ~ 3.5V일 때, 기준전압(Vref)은 2.0V이고, 프리차지 전압(Vpre)은 1.2V일 수 있다.

4개의 서브 접지전압 노이즈 검출기들(GNDNDA, GNDNDB, GNDNDC, GNDNDD) 각각의 스위치(SW)는 제1 제어신호(con1)에 응답하여 온되어 프리차지 전압(Vpre)을 제1 노드(n1)로 전송할 수 있다. 제1 제어신호(con1)는 도 4에 도시된 플레인들(10-2, 10-4, 10-6, 10-8) 각각의 제어부(CONG)에 의해서 발생될 수 있다. 즉, 제어부(CONG)는 명령 신호에 응답하여 제1 제어신호(con1)를 발생할 수 있다.

4개의 서브 접지전압 노이즈 검출기들(GNDNDA, GNDNDB, GNDNDC, GNDNDD) 각각의 제1 캐패시터(C1)는 프리차지 전압(Vpre)으로 충전될 수 있고, 해당 내부 접지전압(IVSSA, IVSSB, IVSSC 또는 IVSSD)의 레벨 변화에 따라 제1 노드(n1)의 레벨을 변화할 수 있다. 즉, 해당 내부 접지전압(IVSSA, IVSSB, IVSSC 또는 IVSSD)의 레벨이 증가하면, 제1 노드(n1)의 프리차지 전압(Vpre)으로부터 레벨이 증가되고, 해당 내부 접지전압(IVSSA, IVSSB, IVSSC 또는 IVSSD))의 레벨이 감소하면, 제1 노드(n1)의 프리차지 전압(Vpre)으로부터 레벨이 감소될 수 있다.

4개의 서브 접지전압 노이즈 검출기들(GNDNDA, GNDNDB, GNDNDC, GNDNDD) 각각의 제2 차동 증폭기(OP2)는 제1 노드(n1)의 전압과 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)의 차이를 이용하여 해당 제2 구동 전압(D2)을 발생할 수 있다. 예를 들면, 제2 차동 증폭기(OP2)는 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)이 제1 노드(n1)의 전압 보다 낮으면 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)과 제1 노드(n1)의 전압의 차이에 비례적으로 제2 구동 전압(D2)을 상승하고, 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)이 제1 노드(n1)의 전압 보다 높으면 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)과 제1 노드(n1)의 전압의 차이에 비례적으로 제2 구동 전압(D2)을 하강할 수 있다.

4개의 서브 접지전압 노이즈 검출기들(GNDNDA, GNDNDB, GNDNDC, GNDNDD) 각각의 제2 NMOS트랜지스터(N2)는 해당 제2 구동 전압(D2)에 응답하여 외부 전원전압(EVCC)을 구동하여 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)을 발생할 수 있다. 제2 NMOS트랜지스터(N2)는 해당 제2 구동 전압(D2)이 상승하면 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)을 상승하고 해당 제2 구동 전압(D2)이 하강하면 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)을 하강할 수 있다.

도 7에 도시된 접지전압 노이즈 검출기(GNDND)는 해당 내부 접지전압(IVSSA, IVSSB, IVSSC 또는 IVSSD)의 레벨이 증가하면 프리차지 전압(Vpre)에 해당 내부 접지전압(IVSSA, IVSSB, IVSSC 또는 IVSSD)의 증가된 레벨을 추가하여 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)을 발생할 수 있다.

도 8은 본 개시에 따른 실시예의 로컬 기준전압 발생기들(LVREFGA, LVREFGB, LVREFGC, LVREFGD)의 구성을 나타내는 도면으로, 로컬 기준전압 발생기들(LVREFGA, LVREFGB, LVREFGC, LVREFGD) 각각은 접지전압 노이즈 보상부(12-6), 제3 NMOS트랜지스터(N3), 및 제3 저항(R3)을 포함할 수 있다.

도 8을 참조하면, 로컬 기준전압 발생기들(LVREFGA, LVREFGB, LVREFGC, LVREFGD) 각각의 접지전압 노이즈 보상부(12-6)는 글로벌 기준전압(GVREF), 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD), 프리차지 전압(Vpre), 및 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)을 이용하여 제3 구동 전압(D3)을 발생할 수 있다. 즉, 접지전압 노이즈 보상부(12-6)는 글로벌 기준전압(GVREF)과 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD) 사이의 차이, 및 프리차지 전압(Vpre)과 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD) 사이의 차이를 이용하여 제3 구동 전압(D3)을 발생할 수 있다.

로컬 기준전압 발생기들(LVREFGA, LVREFGB, LVREFGC, LVREFGD) 각각의 제3 NMOS트랜지스터(N3)는 해당 제3 구동 전압(D3)에 응답하여 외부 전원전압(EVCC)을 구동하여 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD)을 발생할 수 있다. 제3 NMOS트랜지스터(N3)는 해당 제3 구동 전압(D3)이 상승하면 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD)을 상승하고 해당 제3 구동 전압(D3)이 하강하면 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD)을 하강할 수 있다.

도 8에 도시된 로컬 기준전압 발생기들(LVREFGA, LVREFGB, LVREFGC, LVREFGD) 각각은 글로벌 기준전압(GVREF)과 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD) 사이의 차이와 프리차지 전압(Vpre)과 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD) 사이의 차이를 이용하여 제3 구동 전압(D3)을 발생하고, 제3 구동 전압(D3)에 응답하여 해당 접지전압 노이즈 기준전압(VNREFA, VNREFB, VNREFC 또는 VNREFD)을 보상하여 해당 로컬 기준전압(LVREFA, LVREFB, LVREFC 또는 LVREFD)을 발생할 수 있다.

도 9는 본 개시에 따른 실시예의 접지전압 노이즈 보상부(12-6)의 구성을 나타내는 도면으로, 접지전압 노이즈 보상부(12-6)는 제3 및 제4 차동 증폭기들(OP3, OP4), 및 혼합기(M)를 포함할 수 있다.

도 9를 참조하면, 제3 차동 증폭기(OP3)는 글로벌 기준전압(GVREF)과 제2 노드(n2)의 로컬 기준전압(LVREFA) 사이의 차이를 이용하여 해당 제1 서브 구동 전압(d1)을 발생할 수 있다. 제3 차동 증폭기(OP3)는 로컬 기준전압(LVREFA)이 글로벌 기준전압(GVREF) 보다 낮으면 글로벌 기준전압(GVREF)과 로컬 기준전압(LVREFA)의 차이에 비례적으로 제1 서브 구동 전압(d1)을 상승하고, 로컬 기준전압(LVREFA)이 글로벌 기준전압(GVREF) 보다 높으면 글로벌 기준전압(GVREF)과 로컬 기준전압(LVREFA)의 차이에 비례적으로 제1 서브 구동 전압(d1)을 하강할 수 있다.

제4 차동 증폭기(OP4)는 접지전압 노이즈 기준전압(VNREFA)과 프리차지 전압(Vpre) 사이의 차이를 이용하여 제2 서브 구동 전압(d2)을 발생할 수 있다. 제4 차동 증폭기(OP4)는 접지전압 노이즈 기준전압(VNREFA)이 프리차지 전압(Vpre)이 보다 낮으면 접지전압 노이즈 기준전압(VNREFA)과 프리차지 전압(Vpre)의 차이에 비례적으로 제2 서브 구동 전압(d2)을 감소하고, 접지전압 노이즈 기준전압(VNREFA)이 프리차지 전압(Vpre) 보다 높으면 접지전압 노이즈 기준전압(VNREFA)과 프리차지 전압(Vpre)의 차이에 비례적으로 제2 서브 구동 전압(d2)을 상승할 수 있다.

혼합기(M)는 제1 서브 구동 전압(d1)과 제2 서브 구동 전압(d2)을 혼합하여(예를 들면, 더하여) 제3 구동 전압(D3)을 발생할 수 있다.

도 9는 로컬 기준전압 발생기(LVREFGA)의 접지전압 노이즈 보상부(12-6)를 나타내는 것이고, 도시하지 않은 로컬 기준전압 발생기들(LVREFGB, LVREFGC, LVREFGD) 각각의 접지전압 노이즈 보상부(12-6)는 도 9와 동일한 구성을 가질 수 있다.

도 10은 본 개시에 따른 실시예의 접지전압 노이즈 보상부(12-6)를 나타내는 상세 회로도로서, 접지전압 노이즈 보상부(12-6)는 바이어스 전압 발생기(BVG) 및 제3 및 제4 차동 증폭기들(OP3, OP4)을 포함할 수 있다.

도 10에 도시된 회로의 구성을 설명하면 다음과 같다.

바이어스 전압 발생기(BVG)는 외부 전원전압(EVCC)과 외부 접지전압(EVSS) 사이에 연결된 바이어스 전류원(Ibias) 및 제4 NMOS트랜지스터(N4)를 포함할 수 있다. 바이어스 전압 발생기(BVG)는 바이어스 전류(Ibias)에 따라 바이어스 전압(Vbias)을 발생할 수 있다.

제3 차동 증폭기(OP3)는 외부 전원전압(EVCC)과 외부 접지전압(EVSS) 사이에 직렬 연결된 제1 전류 미러(CM1), 제1 차동 감지부(AMP1), 및 제1 정전류원(Iref1)을 포함할 수 있다. 제1 전류 미러(CM1)는 외부 전원전압(EVCC)과 제4 및 제5 노드들(n4, n5) 사이에 병렬 연결된 제1 및 제2 PMOS트랜지스터들(P1, P2)을 포함할 수 있다. 제1 차동 감지부(AMP1)는 제4 및 제5 노드들(n4, n5)과 제6 노드(n6) 사이에 병렬 연결된 제5 및 제6 NMOS트랜지스터들(N5, N6)을 포함할 수 있다. 제5 및 제6 NMOS트랜지스터들(N5, N6)의 게이트들로 글로벌 기준전압(GVREF) 및 로컬 기준전압(LVREFA)이 각각 인가될 수 있다. 제1 정전류원(Iref1)은 제6 노드(n6)과 외부 접지전압(EVSS) 사이에 병렬 연결된 제7 NMOS트랜지스터들(N7-1 ~ N7-4)을 포함할 수 있다. 1 및 제2 PMOS트랜지스터들(P1, P2)은 제1 전류 미러(CM1)를 구성하고, 제4 NMOS트랜지스터(N4)와 제7 NMOS트랜지스터들(N7-1 ~ N7-4)은 제2 전류 미러(CM2)를 구성할 수 있다.

제4 차동 증폭기(OP4)는 외부 전원전압(EVCC)과 외부 접지전압(EVSS) 사이에 직렬 연결된 제1 전류 미러(CM1), 제2 차동 감지부(AMP2), 및 제2 정전류원(Iref2)을 포함할 수 있다. 제2 차동 감지부(AMP2)는 제4 및 제5 노드들(n4, n5)과 제7 노드 사이에 병렬 연결된 제8 및 제9 NMOS트랜지스터들(N8, N9)을 포함할 수 있다. 제8 및 제9 NMOS트랜지스터들(N8, N9)의 게이트들로 접지전압 노이지 기준전압(VNREFA) 및 프리차지 전압(Vpre)이 각각 인가될 수 있다. 제2 정전류원(Iref2)은 제7 노드(n7)와 외부 접지전압(EVSS) 사이에 병렬 연결된 2개의 직렬 연결된 제10 및 제11 NMOS트랜지스터들(N10-1과 N11-1 ~ N10-4와 N11-4)을 포함할 수 있다. NMOS트랜지스터(N4)와 제10 및 제11 NMOS트랜지스터들(N10-1과 N11-1 ~ N10-4와 N11-4)은 제3 전류 미러(CM3)를 구성할 수 있다.

도 10에 도시된 회로는 길버트 셀 믹서(Gilbert Cell Mixer)의 구성을 가질 수 있다.

도 10에 도시된 구성들 각각의 동작을 설명하면 다음과 같다.

제1 전류 미러(CM1)는 제1 전류(I1)을 미러하여 제2 전류(I2)를 발생할 수 있다.

제2 전류 미러(CM2)는 바이어스 전류(Ibias)를 미러하여 제1 정전류원(Iref1)의 제1 정전류를 발생할 수 있다.

제1 차동 감지부(AMP1)는 글로벌 기준전압(GVREF)과 로컬 기준전압(LVREFA) 사이의 차이를 감지하여 제1 전류(I1)와 제2 전류(I2)를 발생할 수 있다. 글로벌 기준전압(GVREF)과 로컬 기준전압(LVREFA) 사이의 차이가 크면, 즉, 글로벌 기준전압(GVREF) 보다 로컬 기준전압(LVREFA)이 많이 작으면, 제1 전류(I1)가 제2 전류(I2) 보다 많이 커질 수 있다. 즉, 제1 서브 구동 전압(d1)의 레벨이 많이 상승할 수 있다. 반면에, 글로벌 기준전압(GVREF)과 로컬 기준전압(LVREFA) 사이의 차이가 작으면, 즉, 글로벌 기준전압(GVREF) 보다 로컬 기준전압(LVREFA)이 조금 작으면, 제1 전류(I1)가 제2 전류(I2) 보다 조금 커질 수 있다. 즉, 제1 서브 구동 전압(d1)의 레벨이 조금 상승할 수 있다.

제3 전류 미러(CM3)는 바이어스 전류(Ibias)를 미러하여 제2 정전류원(Iref2)의 제2 정전류를 발생할 수 있다. 제3 전류 미러(CM3)는 제2 제어신호(con2)에 응답하여 온되는 제11 NMOS트랜지스터들(N11-1 ~ N11-4)의 개수를 조절함으로써 접지전압 노이즈의 보상량을 조절할 수 있다. 예를 들면, 제2 정전류원(Iref2)를 발생하는 제10 NMOS트랜지스터들(N10-1 ~ N10-4)의 개수 및 제11 NMOS트랜지스터들(N11-1 ~ N11-4)의 개수를 제1 정전류원(Iref1)을 발생하는 제7 NMOS트랜지스터들(N7-1 ~ N7-4)의 개수 보다 작게 구성할수록 접지전압 노이즈의 보상량이 감소되고, 크게 구성할수록 접지전압 노이즈의 보상량을 증가할 수 있다. 제2 제어신호(con2)는 도 4에 도시된 플레인들(10-2, 10-4, 10-6, 10-8) 각각의 제어부(CONG)에 의해서 발생될 수 있다. 즉, 제어부(CONG)는 명령 신호에 응답하여 4비트 디지털 데이터로 구성된 제2 제어신호(con2)를 발생할 수 있다.

제2 차동 감지부(AMP2)는 접지전압 노이즈 기준전압(VNREFA)과 프리차지 전압(Vpre) 사이의 차이를 감지하여 제3 전류(I3)와 제4 전류(I4)를 발생할 수 있다. 접지전압 노이즈 기준전압(VNREFA)과 프리차지 전압(Vpre) 사이의 차이가 크면, 즉, 프리차지 전압(Vpre) 보다 접지전압 노이즈 기준전압(VNREFA)이 많이 크면, 제3 전류(I3)가 제4 전류(I4) 보다 많이 커질 수 있다. 즉, 제2 서브 구동 전압(d2)의 레벨이 많이 상승할 수 있다. 반면에, 프리차지 전압(Vpre) 보다 접지전압 노이즈 기준전압(VNREFA)가 조금 크면, 제3 전류(I3)가 제4 전류(I4) 보다 조금 커질 수 있다. 즉, 제2 서브 구동 전압(d2)의 레벨이 조금 상승할 수 있다.

만일 제3 차동 증폭기(OP3)에 의해서 제4 노드(n4)로 제1 서브 구동 전압(d1)이 발생되고, 제4 차동 증폭기(OP4)에 의해서 제4 노드(n4)로 제2 서브 구동 전압(d2)이 발생되면, 제4 노드(n4)에서 제1 서브 구동 전압(d1)과 제2 서브 구동 전압(d2)이 더해져서 구동 전압(D3)이 발생될 수 있다.

도 10에 도시된 접지전압 노이즈 보상부(12-6)의 동작을 수식으로 설명하면 아래와 같다.

I2 = I1 + I3

I1 = gm1 × Vgs1

I2 = gm2 × Vgs2

I3 = gm3 × Vgs3

여기에서, gm1, gm2, gm3은 제5 NMOS트랜지스터(N5), 제6 NMOS트랜지스터(N6), 제8 NMOS트랜지스터(N8)의 상호 컨덕턴스를 각각 나타내고, Vgs1, Vgs2은 제5 NMOS트랜지스터(N5), 제6 NMOS트랜지스터(N6)의 게이트-소스 전압을 각각 나타내고, I1, I2는 제5 NMOS트랜지스터(N5), 제6 NMOS트랜지스터(N6) 각각을 통하여 흐르는 전류를 나타내고, Vgs3는 제8 NMOS 트랜지스터(N8)의 게이트-소스 전압의 변화량(즉. Vgs3 - Vgs4 (Vgs4는 제9 NMOS트랜지스터(N9)의 게이트-소스 전압), I3는 제8 NMOS트랜지스터(N8)를 통하여 흐르는 전류의 변화량(즉, I3 - I4 (I4는 제9 NMOS트랜지스터(N9)를 통하여 흐르는 전류)을 나타낼 수 있다.

gm2 × Vgs2 = (gm1 × Vgs1) + (gm3 ×Vgs3)

만일, gm1 = gm2라고 가정하면, 상기 식은 아래와 같이 표현될 수 있다.

Vgs2 = Vgs1 + gm3/gm2 × Vgs3

Vgs1 = Vref, Vgs2 = LIVC_Vref, Vgs3 = Vnoise

gm1 =

, gm2 =

, gm3 =

W1, W2, W3는 제5, 제6, 제8 NMOS트랜지스터들(N5, N6, N8) 각각의 채널 폭을 나타내고, L1, L2, L3는 제5, 제6, 제8 NMOS트랜지스터들(N5, N6, N8) 각각의 채널 길이를 나타낼 수 있다. μC는 제5, 제6, 제8 NMOS트랜지스터들(N5, N6, N8)의 트랜스컨덕턴스 파라메타를 나타내는 것으로, μ는 전자 이동도를, C는 게이트 옥사이드 캐패시턴스를 나타낼 수 있다.

LIVC_Vref = Vref +

× Vnoise

LIVC_Vref - Vref = LIVC_Vref =

× Vnoise

상기 식으로부터 알 수 있듯이, W2I12와 W3I3가 동일하다고 가정하면, LIVC_Vref는 Vnoise와 동일할 수 있다. 이는 접지전압 노이즈 기준전압(VNREFA)의 변화가 로컬 기준전압(LVREFA)의 변화에 그대로 반영되는 것을 의미할 수 있다. 만일, 제6 NMOS트랜지스터(N6)와 제8 NMOS트랜지스터(N7)의 채널 폭을 동일하게 하고 제2 전류(I2) 및 제3 전류(I3)에 관련되는 제1 정전류원(Iref1)과 제2 정전류원(Iref2)의 정전류량을 다르게 조절함에 의해서 접지전압 노이즈 기준전압(VNREFA)의 변화가 로컬 기준전압(LVREFA)의 변화에 반영되는 보상량을 조절할 수 있다. 이는 제2 제어신호(con2)의 코드 값을 달리하여 제11 NMOS트랜지스터들(N11-1 ~ N11-4)의 개수를 조절함으로써 가능할 수 있다.

예를 들면, 접지전압 노이즈의 보상량을 증가하여야 하는 동작 구간은 메모리 셀 어레이 영역들(MCAA, MCAB, MCAC, MCAD)에서 많은 양의 전류를 소모하는 동작 구간(예를 들면, 리드 동작 시에 비트라인 셋업 구간, 비트라인 프리차지 동작 구간 등), 및 페이지 버퍼 영역들(PB)에서 많은 양의 전류를 소모하는 동작 구간(예를 들면, 페이지 버퍼(미도시)의 래치들(미도시)을 초기화하는 동작 구간, 페이지 버퍼(미도시)의 특정 노드들(미도시)에서 메모리 셀들에 프로그램된 데이터를 검증하는 동작 등)이 있을 수 있다. 도 10에 도시된 접지전압 노이즈 보상부(12-6)는 이 동작 구간들에서 접지전압 노이즈의 보상량을 증가할 수 있다. 또한, 서로 동일하거나 다른 동작을 수행하는 플레인들(10-2, 10-4, 10-6, 10-8)의 동작(예를 들면, 리드 동작, 프로그램 동작, 또는 소거 동작) 또는 동작 시점에 따라서 소모되는 전류가 다를 수 있으므로, 도 10에 도시된 접지전압 노이즈 보상부(12-6)는 플레인들(10-2, 10-4, 10-6, 10-8)의 동작 또는 동작 시점에 따라 서로 동일하거나 다른 접지전압 노이즈의 보상량을 가지도록 동작할 수 있다.추가적으로, 도 10에 도시된 접지전압 노이즈 보상부(12-6)의 바이어스 전류(Ibias), 및 트랜지스터들의 크기를 증가시킴에 의해서 구동 전압(D3)이 좀 더 빠르게 발생될 수 있다. 예를 들면, 제1 정전류원(Iref1)에 포함되는 제7 NMOS트랜지스터들(N7-1 ~ N7-4)의 개수 또는 크기를 증가하고, 제2 정전류원(Iref2)에 포함되는 제10 NMOS트랜지스터들(N10-1 ~ N10-4)의 개수 또는 크기 및 제11 NMOS트랜지스터들(N11-1 ~ N11-4)의 개수 또는 크기를 증가함에 의해서 구동 전압(D3)이 좀 더 빠르게 발생될 수 있다.

도 10은 도 9에 도시된 로컬 기준전압 발생기(LVREFGA)의 상세 구성을 나타내는 것이며, 도시하지는 않았지만, 로컬 기준전압 발생기들(LVREFGB, LVREFGC, LVREFGD) 각각은 도 10과 동일한 상세 구성을 가질 수 있다. 이 경우, 로컬 기준전압 발생기들(LVREFGA, LVREFGB, LVREFGC, LVREFGD) 각각의 제2 제어신호(con2)의 코드 값을 달리하여 플레인들(10-2, 10-4, 10-6, 10-8)의 접지전압 노이즈의 보상량을 서로 다르게 조절할 수 있다. 예를 들면, 도 4에 도시된 제어부들(CONG)이 동작에 따라 서로 동일하거나 다른 제2 제어신호(con2)를 발생하도록 구성될 수 있다.

도 11은 본 개시에 따른 실시예의 내부 전원전압 드라이버(LIVCD)의 구성을 나타내는 도면으로, 내부 전원전압 드라이버(LIVCD)는 제5 차동 증폭기(OP5), 제12 NMOS트랜지스터(N12), 및 제4 저항(R4)을 포함할 수 있다.

도 11에 도시된 내부 전원전압 드라이버(LIVCD)의 동작을 설명하면 다음과 같다.

제5 차동 증폭기(OP5)는 로컬 기준전압(LVREFA)과 내부 전원전압(IVCA) 사이의 차이를 이용하여 제4 구동 전압(D4)을 발생할 수 있다.

제12 NMOS트랜지스터(N12)는 제4 구동 전압(D4)에 응답하여 온되어 외부 전원전압(EVCC)을 구동하여 내부 전원전압(IVCA)을 발생할 수 있다.

즉, 내부 전원전압 드라이버(LIVCD)는 로컬 기준전압(LVREFA)의 레벨의 변화를 따라 변화하는 내부 전원전압(IVCA)을 발생할 수 있다.

도 4 및 도 11을 참조하면, 만일 플레인(10-2) 내의 특정 내부 접지전압 노드(IVSSN)에서 많은 양의 전류가 소모되는 경우, 내부 전원전압(IVCA)의 레벨이 크게 하강하게 되고, 제4 구동 전압(D4)의 레벨 또한 크게 상승하여 제12 NMOS트랜지스터(N12)가 더 많은 전류를 구동하도록 동작하게 된다. 이 경우, 제4 저항(R4)을 통하여도 많은 전류가 흐를 수 있고, 이에 따라 특정 내부 접지전압 노드(IVSSN)의 레벨이 상승하는 접지전압 노이즈가 발생할 수 있다. 특정 내부 접지전압 노드(IVSSN)는 외부 접지전압(EVSS)이 인가되는 외부 접지전압 단자(EVSSP)로부터 비교적 멀고, 동작 시에 비교적 많은 양의 전류를 소모하는 위치에 배치될 수 있다. 예를 들면, 특정 내부 접지전압 노드(IVSSN)는 페이지 버퍼(PB)가 배치되는 영역 내의 외부 접지전압 단자(EVSSP)로부터 먼 곳에 배치될 수 있다. 또한, 특정 내부 접지전압 노드(IVSSN)는 외부 접지전압(EVSS)에 연결되는 노드일 수 있다.

도 11에 도시된 내부 전원전압 드라이버(LIVCD)는 플레인(10-2) 내에 배치된 복수개의 내부 전원전압 드라이버들(LIVCD) 중 하나의 구성일 수 있으며, 도시되지 않은 나머지 내부 전원전압 드라이버들(LIVCD)은 동일한 구성을 가질 수 있다. 마찬가지로, 도시되지 않은 플레인들(10-4, 10-6, 10-8)의 복수개의 내부 전원전압 드라이버들(LIVCD) 각각 또한 도 11과 동일한 구성을 가질 수 있다.

도 1 내지 도 11에 도시된 본 개시에 따른 실시예들에서, 플레인들(10-2, 10-4, 10-6, 10-8) 각각에 하나의 특정 내부 접지전압 노드(IVSSN)의 내부 접지전압을 검출하여 접지전압 노이즈를 보상하는 것을 설명하였으나, 도시하지는 않았지만, 플레인들(10-2, 10-4, 10-6, 10-8) 각각에 적어도 2개의 특정 내부 접지전압 노드들을 포함하고, 적어도 2개의 특정 내부 접지전압 노드들의 내부 접지전압들을 검출하여 접지전압 노이즈를 보상하도록 구성될 수도 있다.

도 12는 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도로서, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 제어부(200)를 포함할 수 있다. 반도체 메모리 장치(100)는 4개의 플레인들(10-2, 10-4, 10-6, 10-8)을 포함할 수 있다. 또한, 반도체 메모리 장치(1000는 도 1 내지 도 11을 참조하여 설명된 플래쉬 메모리일 수 있다.

도 12를 참조하면, 메모리 제어부(200)는 반도체 메모리 장치(100)의 플레인들(10-2, 10-4, 10-6, 10-8)로 제어신호들(CONA, CONB, CONC, COND)을 각각 인가할 수 있다. 제어신호들(CONA, CONB, CONC, COND) 각각은 어드레스 래치 인에이블 신호(ALE), 명령어 래치 인에이블 신호(CLE), 리드 인에이블 신호(RE), 라이트 인에이블 신호(WE) 등과 같은 제어신호들을 포함할 수 있다. 반도체 메모리 장치(100)의 플레인들(10-2, 10-4, 10-6, 10-8)은 메모리 제어부(200)와 입출력 데이터(IOA, IOB, IOC, IOD)를 각각 입출력할 수 있다. 입출력 데이터(IOA, IOB, IOC, IOD) 각각은 어드레스, 데이터, 및 명령어를 포함할 수 있다. 예를 들면, 메모리 제어부(200)는 어드레스 래치 인에이블 신호(ALE)에 응답하여 어드레스를 입출력 데이터(IOA, IOB, IOC, IOD)로 전송하고, 명령어 래치 인에이블 신호(CLE)에 응답하여 명령어를 해당 입출력 데이터(IOA, IOB, IOC, IOD)로 전송할 수 있다. 또한, 반도체 메모리 장치(100)는 메모리 제어부(200)로부터 인가되는 명령어가 리드 명령이면 리드 인에이블 신호(RE)에 응답하여 데이터를 입출력 데이터(IOA, IOB, IOC, IOD)로 출력하고, 메모리 제어부(200)로부터 인가되는 명령어가 프로그램 명령이면 입출력 데이터(IOA, IOB, IOC, IOD)를 데이터로 입력할 수 있다.

메모리 제어부(200)는 반도체 메모리 장치(100)의 플레인들(10-2, 10-4, 10-6,10-8) 각각을 독립적으로 제어할 수 있다. 이에 따라, 상술한 바와 같이, 반도체 메모리 장치(100)의 플레인들(10-2, 10-4, 10-6, 10-8)은 병렬로 서로 다른 동작을 수행할 수 있다. 이 경우, 본 개시에 따른 실시예의 반도체 메모리 장치(100)는 플레인들(10-2, 10-4, 10-6, 10-8) 각각의 내부에서 서로 다른 접지전압 노이즈가 유발되더라도 해당 플레인에서 유발된 접지전압 노이즈를 보상하여 내부 전원전압을 발생함으로써, 내부 전원전압 마아진이 확보될 수 있다. 이에 따라, 반도체 메모리 장치(100)의 동작의 신뢰성이 확보될 수 있다.

상술한 본 개시에 따른 실시예의 반도체 메모리 장치, 즉, 플래쉬 메모리는 4개의 플레인들을 포함하고, 4개의 플레인들 각각이 제어부를 구비하여 서로 독립적인 동작이 가능한 것을 예로 들어 설명하였으나, 4개의 플레인들의 2개씩의 플레인들에 대해서 하나의 제어부를 구비하도록 구성되어 하나의 제어부가 2개의 플레인들의 동작을 제어하도록 구성될 수도 있다.

또한, 상술한 본 개시에 따른 실시예의 반도체 메모리 장치, 즉, 플래쉬 메모리는 하나의 플레인으로 구성될 수도 있다. 이 경우, 하나의 플레인 내에 적어도 하나의 위치에 적어도 하나의 특정 내부 접지전압 노드로부터 접지전압 노이즈를 검출하여 내부 전원전압을 보상하도록 구성될 수도 있다.

추가적으로, 상술한 본 개시에 따른 실시예의 반도체 메모리 장치가 플래쉬 메모리, 특히 NAND 플래쉬 메모리인 경우를 예로 들어 설명하였으나, NOR 플래쉬 메모리를 포함한 다양한 종류의 플래쉬 메모리에 본 개념이 적용될 수 있다. 또한 동적 메모리(dynamic random access memory: DRAM), 저항 메모리(resistive random access memory: ReRAM), 강유전체 메모리(ferroelectric RAM: FeRAM), 강자성 메모리(magnetic RAM: MRAM), 상변화 메모리(phase change RAM: PRAM), 폴리머 메모리(polymer RAM: PoRAM) 등과 같은 메모리에도 본 개념이 적용될 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

100: 반도체 메모리 장치 10-2, 10-4, 10-6, 10-8: 플레인
12: 제1 반도체 층 14: 제2 반도체 층
PERIA, PERIB, PERIC, PERID: 주변회로 영역
GVREFG: 글로벌 기준전압 발생기 GNDND: 접지전압 노이즈 검출기
LVREFGA, LVREFGB, LVREFGC, LVREFGD: 로컬 기준전압 발생기
LIVCD: 내부 전원전압 드라이버 IVSSN: 내부 접지전압 노드
12-3: 기준전압 발생기 12-4: 프리차지 전압 발생기
12-6: 접지전압 노이즈 보상부 OP1 ~ OP5: 차동 증폭기
200: 메모리 제어부 1000: 메모리 시스템

Claims

외부 전원전압이 인가되는 외부 전원전압 단자;
외부 접지전압이 인가되는 외부 접지전압 단자;
상기 외부 접지전압과 특정 내부 접지전압 노드의 내부 접지전압 사이의 차이를 검출하여 접지전압 노이즈 기준전압을 발생하는 접지전압 노이즈 검출기;
상기 외부 전원전압 및 상기 접지전압 노이즈 기준전압을 이용하여 내부 전원전압 기준전압을 발생하는 내부 전원전압 기준전압 발생기; 및
상기 내부 전원전압 기준전압을 이용하여 내부 전원전압을 발생하는 내부 전원전압 드라이버를 포함하는 반도체 메모리 장치.
제1 항에 있어서, 상기 특정 내부 접지전압 노드는
상기 외부 접지전압 단자로부터 먼 곳에 배치되거나 내부 동작 시에 비교적 많은 양의 전류가 소모되는 곳에 인접하게 배치되는 반도체 메모리 장치.
제1 항에 있어서, 상기 접지전압 노이즈 검출기는
상기 외부 접지전압 단자에 인접하게 배치되는 반도체 메모리 장치.
제1 항에 있어서, 상기 반도체 메모리 장치는
서로 동일하거나 다른 동작을 독립적으로 수행할 수 있는 소정 개수의 플레인들을 포함하고,
상기 특정 내부 접지전압 노드는 상기 플레인들 각각의 해당 주변회로 영역에 배치되고,
상기 내부 전원전압 기준전압 발생기는
글로벌 주변회로 영역의 상기 외부 전원전압 단자에 인접하게 배치되어 상기 외부 전원전압을 이용하여 글로벌 기준전압을 발생하는 글로벌 기준전압 발생기; 및
상기 플레인들 각각의 해당 주변회로 영역에 배치되어 상기 글로벌 기준전압 및 해당 접지전압 노이즈 기준전압을 이용하여 해당 로컬 기준전압을 발생하는 로컬 기준전압 발생기; 및
상기 플레인들 각각의 해당 주변회로 영역에 배치되어 상기 해당 로컬 기준전압을 이용하여 해당 내부 전원전압을 발생하는 소정 개수의 내부 전원전압 드라이버들을 포함하는 반도체 메모리 장치.
제4 항에 있어서, 상기 글로벌 주변회로 영역은 상기 플레인들의 상기 주변회로 영역들에 인접하게 배치되고,
상기 특정 내부 접지전압 노드는 상기 외부 접지전압 단자로부터 먼 곳에 배치되거나 내부 동작 시에 비교적 많은 양의 전류가 소모되는 곳에 인접하게 배치되는 반도체 메모리 장치.
제4 항에 있어서, 상기 접지전압 노이즈 검출기는
상기 글로벌 주변회로 영역 내 상기 외부 접지전압 단자에 인접하게 배치되고, 상기 외부 접지전압과 상기 플레인들 각각의 해당 특정 내부 접지전압 노드의 해당 내부 접지전압 사이의 차이를 검출하여 해당 접지전압 노이즈 기준전압을 발생하는 반도체 메모리 장치.
제4 항에 있어서, 상기 접지전압 노이즈 검출기는
제1 제어신호에 응답하여 프리차지 노드로 프리차지 전압을 전송하는 스위치;
상기 프리차지 노드와 상기 해당 특정 내부 접지전압 노드 사이에 연결되어 상기 프리차지 전압에 상기 해당 특정 내부 전원전압의 변화를 반영하는 캐패시터; 및
상기 프리차지 노드의 전압과 상기 해당 접지전압 노이즈 기준전압을 이용하여 상기 프리차지 노드의 전압의 변화를 반영하는 상기 해당 접지전압 노이즈 기준전압을 발생하는 접지전압 노이즈 기준전압 발생기를 포함하는 반도체 메모리 장치.
제7 항에 있어서, 상기 로컬 기준전압 발생기는
상기 글로벌 기준전압과 상기 해당 로컬 기준전압 사이의 차이를 이용하여 제1 서브 구동 전압을 발생하는 제1 차동 증폭기;
상기 프리차지 전압과 상기 해당 접지전압 노이즈 기준전압 사이의 차이를 이용하여 제2 서브 구동 전압을 발생하는 제2 차동 증폭기; 및
제1 서브 구동 전압과 제2 서브 구동 전압을 이용하여 발생되는 구동 전압을 이용하여 상기 해당 로컬 기준전압을 발생하는 드라이버를 포함하는 반도체 메모리 장치.
제8 항에 있어서, 상기 제1 차동 증폭기는
상기 외부 전원전압 단자와 제1 및 제2 노드들 사이에 연결된 전류 미러;
제3 노드와 상기 외부 접지전압 단자 사이에 연결되고, 바이어스 전압에 응답하여 제1 정전류를 발생하는 제1 정전류원; 및
상기 제1 및 제2 노드들 각각과 제3 노드 사이에 연결되고, 상기 글로벌 기준전압과 상기 로컬 기준전압의 차이를 감지하여 상기 제1 서브 구동 전압을 발생하는 제1 차동 감지부를 포함하고,
상기 제2 차동 증폭기는
상기 전류 미러;
제4 노드와 상기 외부 접지전압 단자 사이에 연결되고, 상기 바이어스 전압에 응답하여 제2 정전류를 발생하는 제2 정전류원; 및
상기 제1 및 제2 노드들 각각과 상기 제4 노드 사이에 연결되고, 상기 접지전압 노이즈 기준전압과 상기 프리차지 전압의 차이를 감지하여 상기 제2 서브 구동 전압을 발생하는 제2 차동 감지부를 포함하는 반도체 메모리 장치.
제9 항에 있어서, 상기 제2 정전류원은
제2 제어신호에 응답하여 상기 제1 정전류 보다 상기 제2 정전류가 작도록 제어되는 반도체 메모리 장치.
서로 동일하거나 다른 동작을 독립적으로 수행할 수 있는 소정 개수의 플레인들;
상기 플레인들 각각의 해당 주변회로 영역에 배치된 특정 내부 접지전압 노드;
상기 플레인들의 주변회로 영역들에 인접하게 배치된 글로벌 주변회로 영역에 배치되고 외부 전원전압이 인가되는 외부 전원전압 단자;
상기 글로벌 주변회로 영역에 배치되고 외부 접지전압이 인가되는 외부 접지전압 단자;
상기 글로벌 주변회로 영역의 상기 외부 접지전압 단자에 인접하게 배치되고 상기 외부 접지전압과 상기 플레인들 각각의 해당 특정 내부 접지전압 노드의 내부 접지전압 사이의 차이를 검출하여 해당 접지전압 노이즈 기준전압을 발생하는 접지전압 노이즈 검출기;
상기 글로벌 주변회로 영역의 상기 외부 전원전압 단자에 인접하게 배치되고 상기 외부 전원전압을 이용하여 글로벌 기준전압을 발생하는 글로벌 기준전압 발생기;
상기 플레인들 각각의 상기 해당 주변회로 영역에 배치되고 상기 글로벌 기준전압과 상기 해당 접지전압 노이즈 기준전압을 이용하여 로컬 기준전압을 발생하는 로컬 기준전압 발생기; 및
상기 플레인들 각각의 상기 해당 주변회로 영역에 배치되고 상기 해당 로컬 기준전압을 이용하여 해당 내부 전원전압을 발생하는 소정 개수의 내부 전원전압 드라이버들을 포함하는 반도체 메모리 장치.
제11 항에 있어서, 상기 반도체 메모리 장치는
플래쉬 메모리이고,
상기 플레인들 각각은
메모리 셀 어레이 영역에 배치되고 복수개의 블록들을 포함하는 메모리 셀 어레이 - 상기 복수개의 블록들 각각은 복수개의 비트라인들 각각과 공통 소스 라인 사이에 직렬 연결된 스트링 선택 트랜지스터, 복수개의 플로팅 게이트 트랜지스터들, 및 접지 선택 트랜지스터를 포함하고, 상기 스트링 선택 트랜지스터의 게이트가 스트링 선택 라인에 연결되고, 상기 복수개의 플로팅 게이트 트랜지스터들의 게이트들이 복수개의 워드라인들 각각에 연결되고, 상기 접지 선택 트랜지스터의 게이트가 접지 선택 라인에 연결됨 -;
상기 해당 주변회로 영역에 배치되고 로우 어드레스를 디코딩하여 상기 복수개의 블록들 중 하나의 블록을 선택하고, 상기 선택된 블록 내의 복수개의 워드라인들 중 하나를 선택하는 로우 디코더;
상기 해당 주변회로 영역에 배치되고 컬럼 어드레스를 디코딩하여 상기 선택된 블록 내의 복수개의 비트라인들 중 하나를 선택하는 페이지 버퍼 디코더;
상기 해당 주변회로 영역에 배치되고 해당 메모리 셀 어레이의 선택된 메모리 셀들로 데이터를 버퍼하여 저장하거나 상기 선택된 메모리 셀들로부터 출력되는 데이터를 버퍼하는 페이지 버퍼;
상기 해당 주변회로 영역에 배치되고 외부로부터 인가되는 명령 및 어드레스를 수신하여 명령 신호, 상기 로우 어드레스, 및 상기 컬럼 어드레스를 발생하는 해당 명령 및 어드레스 발생부; 및
상기 해당 주변회로 영역에 배치되고, 상기 명령 신호에 응답하여 해당 명령을 수행하기 위하여 필요한 제어신호들을 발생하는 제어부를 포함하는 반도체 메모리 장치.
제12 항에 있어서, 상기 플레인들 각각의 상기 해당 특정 내부 접지전압 노드는
상기 페이지 버퍼가 배치되는 영역 내의 상기 외부 접지전압 단자로부터 먼 곳에 배치되는 반도체 메모리 장치.
제12 항에 있어서, 상기 플레인들 각각의 상기 해당 로컬 기준전압 발생기는
상기 로우 디코더가 배치되는 영역 또는 상기 로우 디코더가 배치되는 영역에 인접한 영역 내의 상기 페이지 버퍼 디코더가 배치되는 영역에 인접하게 배치되는 반도체 메모리 장치.
제14 항에 있어서, 상기 플레인들 각각의 상기 소정 개수의 내부 전원전압 드라이버들은
상기 페이지 버퍼 디코더가 배치되는 영역 내의 서로 다른 소정 개수의 위치들 각각에 배치되는 반도체 메모리 장치.
제12 항에 있어서, 상기 접지전압 노이즈 검출기는
제1 제어신호에 응답하여 프리차지 노드로 프리차지 전압을 전송하는 스위치;
상기 프리차지 노드와 상기 해당 특정 내부 접지전압 노드 사이에 연결되어 상기 프리차지 전압에 상기 해당 특정 내부 전원전압의 변화를 반영하는 캐패시터; 및
상기 프리차지 노드의 전압과 상기 해당 접지전압 노이즈 기준전압을 이용하여 상기 프리차지 노드의 전압의 변화를 반영하는 상기 해당 접지전압 노이즈 기준전압을 발생하는 접지전압 노이즈 기준전압 발생기를 포함하고,
상기 제어부는 상기 제1 제어신호를 발생하는 반도체 메모리 장치.
제16 항에 있어서, 상기 로컬 기준전압 발생기는
상기 글로벌 기준전압과 상기 해당 로컬 기준전압 사이의 차이를 이용하여 제1 서브 구동 전압을 발생하는 제1 차동 증폭기;
상기 프리차지 전압과 상기 해당 접지전압 노이즈 기준전압 사이의 차이를 이용하여 제2 서브 구동 전압을 발생하는 제2 차동 증폭기; 및
제1 서브 구동 전압과 제2 서브 구동 전압을 이용하여 발생되는 구동 전압을 이용하여 상기 해당 로컬 기준전압을 발생하는 드라이버를 포함하는 반도체 메모리 장치.
제17 항에 있어서, 상기 제1 차동 증폭기는
상기 외부 전원전압 단자와 제1 및 제2 노드들 사이에 연결된 전류 미러;
제3 노드와 상기 외부 접지전압 단자 사이에 연결되고, 바이어스 전압에 응답하여 제1 정전류를 발생하는 제1 정전류원; 및
상기 제1 및 제2 노드들 각각과 제3 노드 사이에 연결되고, 상기 글로벌 기준전압과 상기 로컬 기준전압의 차이를 감지하여 상기 제1 서브 구동 전압을 발생하는 제1 차동 감지부를 포함하고,
상기 제2 차동 증폭기는
상기 전류 미러;
제4 노드와 상기 외부 접지전압 단자 사이에 연결되고, 상기 바이어스 전압에 응답하여 제2 정전류를 발생하는 제2 정전류원; 및
상기 제1 및 제2 노드들 각각과 상기 제4 노드 사이에 연결되고, 상기 접지전압 노이즈 기준전압과 상기 프리차지 전압의 차이를 감지하여 상기 제2 서브 구동 전압을 발생하는 제2 차동 감지부를 포함하는 반도체 메모리 장치.
제18 항에 있어서, 상기 제2 정전류원은
제2 제어신호에 응답하여 상기 제1 정전류 보다 상기 제2 정전류가 작도록 제어되고,
상기 제어부는 상기 제2 제어신호를 발생하는 반도체 메모리 장치.
소정 개수의 플레인들을 포함하는 반도체 메모리 장치; 및
상기 소정 개수의 플레인들로 서로 동일하거나 다른 제어신호들을 각각 인가하고, 상기 제어신호들에 응답하여 상기 소정 개수의 플레인들로 어드레스 또는 명령어를 전송하거나, 상기 제어신호들에 응답하여 상기 소정 개수의 플레인들과 데이터를 입출력하는 메모리 제어부를 포함하고,
상기 반도체 메모리 장치는
상기 제어신호들에 응답하여 서로 동일하거나 다른 동작을 독립적으로 수행할 수 있는 소정 개수의 플레인들;
상기 플레인들 각각의 해당 주변회로 영역에 배치된 특정 내부 접지전압 노드;
상기 플레인들의 주변회로 영역들에 인접하게 배치된 글로벌 주변회로 영역에 배치되고 외부 전원전압이 인가되는 외부 전원전압 단자;
상기 글로벌 주변회로 영역에 배치되고 외부 접지전압이 인가되는 외부 접지전압 단자;
상기 글로벌 주변회로 영역의 상기 외부 접지전압 단자에 인접하게 배치되고 상기 외부 접지전압과 상기 플레인들 각각의 해당 특정 내부 접지전압 노드의 내부 접지전압 사이의 차이를 검출하여 해당 접지전압 노이즈 기준전압을 발생하는 접지전압 노이즈 검출기;
상기 글로벌 주변회로 영역의 상기 외부 전원전압 단자에 인접하게 배치되고 상기 외부 전원전압을 이용하여 글로벌 기준전압을 발생하는 글로벌 기준전압 발생기;
상기 플레인들 각각의 상기 해당 주변회로 영역에 배치되고 상기 글로벌 기준전압과 상기 해당 접지전압 노이즈 기준전압을 이용하여 로컬 기준전압을 발생하는 로컬 기준전압 발생기; 및
상기 플레인들 각각의 상기 해당 주변회로 영역에 배치되고 상기 해당 로컬 기준전압을 이용하여 해당 내부 전원전압을 발생하는 소정 개수의 내부 전원전압 드라이버들을 포함하는 메모리 시스템.