JP2014134862A - 半導体装置 - Google Patents

Abstract

【課題】負荷回路の消費電流増加によって負荷回路の接地ノードの電位が上昇した場合でも、負荷回路の動作電圧をできるだけ所望の値に保つようにする。
【解決手段】半導体装置１は、接地線Ｌ２上の第１のノードＮ１と、第１のノードＮ１よりも負荷回路２０に近接した接地線Ｌ２上の第２のノードＮ２との間の電位差ΔＶ１の増加に伴って、負荷回路２０の電源ノード２１に供給される電位を増加させるように構成されている。
【選択図】図１

Description

この発明は、半導体装置に関し、たとえば、外部電源電位を降圧することにより内部電源電位を生成する降圧電源回路（レギュレータ）を備えた半導体集積回路に好適に用いられるものである。

半導体集積回路では、急激な消費電流の増加によって生じる電源配線の電圧降下（ＩＲドロップ）がしばしば問題となる。電源配線の電圧降下を抑制して負荷回路に一定の動作電圧を与えるようにするための技術が種々提案されている。

たとえば、国際公開第２０１２／０２９１６１号（特許文献１）に開示された半導体装置では、レギュレータの出力ノードから接地電位まで負荷回路と並列に電流を流す補助経路が設けられる。制御部は、負荷回路において消費する電流量が相対的に大きく変化する動作状態の変化に先行して、補助経路を流れる電流の大きさを増加させる。

国際公開第２０１２／０２９１６１号

近年、チップサイズを縮小するために、電源ピン（電源端子）および接地ピン（接地端子）の数をできるだけ減らすような設計が行なわれる。このため、電源配線および接地配線の配線抵抗は従来よりも増加している。さらには、消費電力の削減のために、半導体集積回路の動作電圧が低電圧化している。これらの理由から、ＩＲドロップの影響が従来よりも問題になっている。特に、ＩＲドロップによる接地電位の上昇の問題についてはこれまであまり検討されてこなかった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、接地線上の第１のノードと、第１のノードよりも負荷回路に近接した接地線上の第２のノードとの間の電位差の増加に伴って、負荷回路の電源ノードに供給される電位を増加させるように構成されている。

上記の一実施の形態によれば、負荷回路の消費電流増加によって負荷回路の接地ノードの電位が上昇した場合でも、負荷回路の動作電圧をできるだけ所望の値に保つようにすることができる。

実施の形態１による半導体装置の構成を示すブロック図である。 実施の形態２による半導体装置の構成を示す回路図である。 ＣＰＵの動作モードに応じた各ノードの電位変化を示すタイミング図である。 実施の形態２の変形例１による半導体装置の構成を示す回路図である。 実施の形態２の変形例２による半導体装置の構成を示す回路図である。 実施の形態３による半導体装置の構成を概略的に示す図である。 図６の電位調整回路の具体的な構成の一例を示す回路図である。 実施の形態３の変形例による半導体装置の構成を示す回路図である。 実施の形態４による半導体装置の構成を示す回路図である。

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

＜実施の形態１＞
［半導体装置の構成］
図１は、実施の形態１による半導体装置の構成を示すブロック図である。図１を参照して、半導体装置１は、外部から電源電位ＶＣＣを受ける電源端子Ｔ１と、外部から接地電位ＶＳＳを受ける接地端子Ｔ２と、降圧電源回路１０と、負荷回路２０と、電位調整回路３０と、電源線Ｌ１と、接地線Ｌ２と、内部電源線Ｌ３とを含む。

１．降圧電源回路
降圧電源回路１０は、電源線Ｌ１を介して電源端子Ｔ１に接続される。降圧電源回路１０は、電源線Ｌ１を介して受けた電源電位ＶＣＣを降圧することにより内部電源電位ＶＤＤを生成する。より詳細には、降圧電源回路１０は、出力ノード１１の電位をフィードバックすることにより、出力ノード１１の電位（内部電源電位ＶＤＤ）が基準電位に等しくなるように制御している。

２．負荷回路
負荷回路２０は、電源ノード２１と接地ノード２２とを含み、電源ノード２１および接地ノード２２間の電圧によって動作する。電源ノード２１は、内部電源線Ｌ３を介して降圧電源回路１０の出力ノード１１に接続される。接地ノード２２は、接地線Ｌ２を介して接地端子Ｔ２に接続される。図１に示すように、一般に接地線Ｌ２は、配線抵抗Ｒと寄生容量Ｃとを有する。

負荷回路２０は、その消費電流ＩＬが急激に変化する場合がある。そのような一例として、負荷回路２０が中央処理装置（ＣＰＵ：Central Processing Unit）を含み、ＣＰＵが動作モードとしてスリープモード（「低消費電力モード」とも称する）と実行モードとを有する場合が挙げられる。スリープモードでは、クロックゲーティングおよび／またはパワーゲーティングによって実行モードに比べて消費電流が小さくなっている。動作モードがスリープモードから実行モードに移行したとき、ＣＰＵの消費電流が増加する。この結果、ＩＲドロップによって負荷回路２０の接地ノード２２の電位が上昇する。

他の例として負荷回路２０がフラッシュメモリを含む場合が挙げられる。フラッシュメモリが停止状態から動作状態に移行するとき、フラッシュメモリの昇圧回路において消費電流が増加する。この結果、負荷回路２０を流れる電流ＩＬが増加するとともに接地端子Ｔ２までの配線経路の配線抵抗によって負荷回路２０の接地ノード２２の電位が上昇する。

さらに他の例として、半導体装置（半導体集積回路）が多数の小規模な電源領域に区分されている場合（図１の負荷回路２０が多数設けられた場合）が挙げられる。低消費電力化のために各電源領域は、未使用時に電源が遮断され、使用時に電源が供給される。このため、各電源領域が電源遮断状態から電源供給状態に移行するときに消費電流が急激に増加する。小規模な電源領域の場合には、接地線Ｌ２の寄生容量Ｃが比較的小さくなるので、接地ノード２２の電位の上昇がより大きくなる。

上記の各例のように負荷回路２０の消費電流ＩＬが増加した場合には、接地ノード２２の電位上昇ばかりでなく内部電源電位ＶＤＤの低下も生じ得る。しかしながら、内部電源電位ＶＤＤを生成する際の基準電圧は、接地端子Ｔ２に近接したノードでのＶＳＳ電位を基準として生成され、内部電源電位ＶＤＤは降圧電源回路１０のフィードバック制御によって一定に保たれるので、内部電源電位ＶＤＤの低下は比較的早期に解消される。これに対して、接地電位ＶＳＳは外部から接地線Ｌ２を介して負荷回路２０の接地ノード２２に直接供給されるのでＩＲドロップの影響を受けやすい。フィードバック制御による接地ノード２２の電位の調整は、電荷の放出先がない、言い換えるならば、降圧電源回路１０が内部電源電位ＶＤＤを生成するための基準電位を取る図示しないノードと、負荷回路２０が接地線Ｌ２に接続されるノード２２との間の接地線Ｌ２の配線抵抗のために困難である。

特に、近年、チップサイズを縮小するために、電源ピン（電源端子）および接地ピン（接地端子）の数を減らすような設計が行なわれる。このため、電源配線および接地配線の配線抵抗は従来よりも増加している。さらには、低消費電力化のために、半導体集積回路の動作電圧が従来よりも低電圧化している。これらの理由から、負荷回路２０の電流消費が増大したときの接地ノード２２の電位の浮き上がりの問題が従来よりも深刻になっている。

３．電位調整回路
電位調整回路３０は、上述した負荷回路２０の接地ノード２２の電位の浮き上がりに対処するために設けられている。電位調整回路３０は、接地線Ｌ２上の検出ノードＮ１と、検出ノードＮ１よりも負荷回路２０の接地ノード２２に近接した検出ノードＮ２との間の電位差ΔＶ１を検出し、検出した電位差ΔＶ１の増加に伴って、負荷回路２０の電源ノード２１に供給される内部電源電位をＶＤＤからＶＤＤ＋ΔＶ２に上昇させる。

ここで、検出ノードＮ１はできるだけ接地端子Ｔ２に近接した位置に設けられるのが望ましく、検出ノードＮ２はできるだけ負荷回路２０の接地ノード２２に近接した位置に設けられるのが望ましい。これによって、検出ノードＮ１，Ｎ２間の電位差ΔＶ１が負荷回路２０の接地ノード２２の電位上昇に等しくなる。さらに、電位調整回路３０によって内部電源電位の増加量ΔＶ２が検出ノードＮ１，Ｎ２間の電位差ΔＶ１に等しくなるように調整する。この結果、ＩＲドロップによって接地ノード２２の電位に浮き上がりが生じたときに、負荷回路２０の動作電圧（電源ノード２１と接地ノード２２との間の電位差）をほぼ一定（ＶＤＤ−ＶＳＳ）に保つことができる。

後続する実施の形態では、内部電源電位を上昇させる具体的方法について説明する。第１の方法（実施の形態２）は、内部電源線Ｌ３の電位を直接増加させるものである（図１の制御信号ＳＡ）。第２の方法（実施の形態３，４）は、降圧電源回路１０を制御することによって、降圧電源回路１０の出力ノード１１から出力される電位を変更するものである（図１の制御信号ＳＢ）。

［実施の形態１の効果］
上記のとおり、実施の形態１による半導体装置１によれば、負荷回路２０の消費電流ＩＬの増加によって負荷回路２０の接地ノード２２の電位が上昇した場合でも、負荷回路２０の動作電圧をできるだけ所望の値に保つようにすることができる。

＜実施の形態２＞
［半導体装置の構成］
図２は、実施の形態２による半導体装置の構成を示す回路図である。実施の形態２では、図１で説明した降圧電源回路１０および電位調整回路３０の具体的構成例が示される。

図２を参照して、半導体装置２は、電源端子Ｔ１と、接地端子Ｔ２と、降圧電源回路１０と、負荷回路２０と、電位調整回路３０Ａと、電源線Ｌ１と、接地線Ｌ２と、内部電源線Ｌ３と、バイパス経路Ｌ４とを含む。バイパス経路Ｌ４は、電源線Ｌ１上のノードＮ３と内部電源線Ｌ３上のノードＮ４とを接続する電流経路であり、降圧電源回路１０を介さずに電源端子Ｔ１から負荷回路２０の電源ノード２１に電流を供給することを可能にする。

［降圧電源回路の詳細な構成］
降圧電源回路１０は、出力ノード１１と、出力トランジスタとしてのＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタ１２と、差動増幅器１３と、基準電位生成回路１４とを含む。ＰＭＯＳトランジスタ１２は、電源線Ｌ１と出力ノード１１との間に設けられる。

差動増幅器１３は、基準電位生成回路１４によって生成された基準電位Ｖｒｅｆと、出力ノード１１の電位との電位差を増幅する。より詳細には、差動増幅器１３の反転入力端子（−端子）には基準電位Ｖｒｅｆが入力され、非反転入力端子（＋端子）は出力ノード１１に接続される。差動増幅器１３の出力電位はＰＭＯＳトランジスタ１２のゲート（制御電極）に入力される。ここで、差動増幅器１３は、電源電位ＶＣＣと接地電位ＶＳＳとを受けて動作する。差動増幅器１３の接地ノードは、できるだけ接地端子Ｔ２に近接した位置の接地線Ｌ２に接続されるのが望ましい。

基準電位生成回路１４は、たとえば、バンドギャップリファレンス（ＢＧＲ：Band Gap Reference）回路を含み、電源電位ＶＣＣに基づいて、電源電位ＶＣＣの変動および温度の変動の影響が抑制された一定の基準電位Ｖｒｅｆを生成する。基準電位生成回路１４の接地ノードは、できるだけ接地端子Ｔ２に近接した位置の接地線Ｌ２に接続されるのが望ましい。

上記の降圧電源回路１０の構成によれば、フィードバック制御によって出力ノード１１の電位（内部電源電位ＶＤＤ）が基準電位Ｖｒｅｆに等しくなるように制御される。

［電位調整回路の詳細な構成］
電位調整回路３０Ａは、バイパス経路Ｌ４に設けられたＰＭＯＳトランジスタ３１と、ＰＭＯＳトランジスタのゲートに接続されたゲート駆動回路３２とを含む。ゲート駆動回路３２は、検出ノードＮ１，Ｎ２間の電位差ΔＶ１に応じてＰＭＯＳトランジスタ３１のゲート電圧を変更し、これによってＰＭＯＳトランジスタ３１を流れる電流が電位差ΔＶ１に応じて変化する。電源端子Ｔ１（電源電位ＶＣＣ）から降圧電源回路１０を介さずに負荷回路２０の電源ノード２１に至る電流経路（バイパス経路Ｌ４）が生じることによって、電源ノード２１の電位が上昇し、この結果として負荷回路２０の動作電圧が補完される。

より詳細には、ゲート駆動回路３２は、ＰＭＯＳトランジスタ３３およびＮＭＯＳ（Negative-channel MOS）トランジスタ３４を含む。ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４はこの順で、電源端子Ｔ１と検出ノードＮ１との間に（より詳しくは、ＰＭＯＳトランジスタ３１のソースと検出ノードＮ１との間に）直列に接続される。ＰＭＯＳトランジスタ３３のゲートおよびドレインは、ＰＭＯＳトランジスタ３１のゲートと接続される。すなわち、ＰＭＯＳトランジスタ３１，３３はカレントミラーを構成する。ＮＭＯＳトランジスタ３４のゲートは、検出ノードＮ２に接続されている。

上記のゲート駆動回路３２の構成によれば、接地線Ｌ２のＩＲドロップによって検出ノードＮ２の電位が上昇すると、ＮＭＯＳトランジスタ３４のゲート・ソース間の電位差ΔＶ１が増加するので、ＮＭＯＳトランジスタ３４およびＰＭＯＳトランジスタ３３に電流が流れ始める。これによってＰＭＯＳトランジスタ３１を介してバイパス経路Ｌ４にも電流が流れる。この結果、負荷回路２０の電源ノード２１の電位がＶＤＤからＶＤＤ＋ΔＶ２に増加する。ここで、負荷回路２０の電源ノード２１における内部電源電位の増加量ΔＶ２が検出ノードＮ１，Ｎ２間の電位差の増加分ΔＶ１にほぼ等しくなるように、ＰＭＯＳトランジスタ３１，３３のチャネル幅を決めるのが望ましい。

なお、基準電位生成回路１４の接地ノードは、接地端子Ｔ２に近接した位置の接地線に接続されているので、接地線Ｌ２のＩＲドロップが生じても基準電位Ｖｒｅｆの値は一定に保たれる。したがって、電位調整回路３０の動作によって内部電源電位が増加したときには、差動増幅器１３の出力電位が増加するので、ＰＭＯＳトランジスタ１２はほぼオフ状態になっている。

［半導体装置の動作例］
図３は、ＣＰＵの動作モードに応じた各ノードの電位変化を示すタイミング図である。具体的に図３では、負荷回路２０に含まれるＣＰＵの動作モードがスリープモードから実行モードに移行する場合において、負荷回路２０の電源ノード２１の電位変化と検出ノードＮ２の電位変化とが示されている。

図２、図３を参照して、時刻ｔ１より前のスリープモードでは、負荷回路２０の消費電流ＩＬはほぼ０であり、検出ノードＮ２の電位は接地電位ＶＳＳにほぼ等しい。

時刻ｔ１において、ＣＰＵの動作モードがスリープモードから実行モードに移行する。これによって負荷回路２０の消費電流ＩＬが増加するので、検出ノードＮ２の電位が上昇し始める（時刻ｔ１〜ｔ２）。

次の時刻ｔ２において、検出ノードＮ１，Ｎ２間の電位差、すなわちＮＭＯＳトランジスタ３４のゲート・ソース間電圧がΔＶ１に達する。電位調整回路３０Ａは、ゲート・ソース間電圧ΔＶ１に応じた電流をバイパス経路Ｌ４に流す。電位調整回路３０Ａの応答時間（時刻ｔ１〜ｔ３）は、およそ１０μｓ（マイクロ秒）のオーダ（order）である。

バイパス経路Ｌ４を介して電流が流れることにより、時刻ｔ３において、負荷回路２０の電源ノード２１の電位（内部電源電位）がＶＤＤ＋ΔＶ２まで増加する。ここで、内部電源電圧の増加量ΔＶ２が検出ノードＮ１，Ｎ２間の電位差ΔＶ１に等しくなるように電位調整回路３０Ａを構成するＰＭＯＳトランジスタ３１，３３のチャネル幅を決めることによって、負荷回路２０の動作電圧を所望の値（ＶＤＤ−ＶＳＳ）に維持することができる。

次の時刻ｔ４において、実行モードにあるＣＰＵおよびその他の回路を含む負荷回路２０を流れる消費電流ＩＬが一定化する。負荷回路２０の接地ノード２２の電位は、接地線Ｌ２の配線抵抗Ｒと寄生容量Ｃとによって決まる時定数に応じて徐々に低下する。負荷回路２０の接地ノード２２の電位が接地電位ＶＳＳに戻るまでの時間（時刻ｔ４〜ｔ５）は、およそ１００μｓのオーダである。

接地ノード２２の電位の低下に伴って電位調整回路３０Ａを構成するＰＭＯＳトランジスタ３４のゲート・ソース間電圧ΔＶ１が減少するので、バイパス経路Ｌ４を流れる電流も次第に０になる。この結果、降圧電源回路１０のフィードバック制御によって、負荷回路２０の電源ノード２１の電位が元の内部電源電位ＶＤＤになる。

［実施の形態２の効果］
上記のとおり、実施の形態２による半導体装置２によれば、負荷回路２０の消費電流ＩＬの増加によって負荷回路２０の接地ノード２２の電位が上昇した場合に、バイパス経路Ｌ４を介して電圧を補完することによって、負荷回路２０の動作電圧をできるだけ所望の値（ＶＤＤ−ＶＳＳ）に保つことができる。

［実施の形態２の変形例１］
図４は、実施の形態２の変形例１による半導体装置の構成を示す回路図である。図４を参照して、半導体装置２Ａの電位調整回路３０Ｂは、各々が、ＰＭＯＳトランジスタ３１と並列に設けられた１または複数のＰＭＯＳトランジスタ３１Ａをさらに含む点で図２の電位調整回路３０と異なる。さらに、半導体装置２Ａの電位調整回路３０Ｂは、これらの１または複数のＰＭＯＳトランジスタ３１Ａにそれぞれ対応し、各々が、対応するＰＭＯＳトランジスタ３１Ａを駆動する１または複数のゲート駆動回路３２Ａを含む。さらに、図４の半導体装置２Ａは、各ゲート駆動回路３２，３２Ａの動作状態を制御する制御論理回路４０を含む。

図４の半導体装置２Ａの場合、ゲート駆動回路３２，３２Ａの各々は、制御論理回路４０からの制御信号に応じて通常状態と停止状態に切替え可能に構成されている。ゲート駆動回路３２は、通常状態のとき検出ノードＮ１，Ｎ２間の電位差に応じて対応のＰＭＯＳトランジスタ３１を流れる電流量を調整し、停止状態のとき対応のＰＭＯＳトランジスタ３１をオフ状態にする。同様に、各ゲート駆動回路３２Ａは、通常状態のとき検出ノードＮ１，Ｎ２間の電位差に応じて対応のＰＭＯＳトランジスタ３１Ａを流れる電流量を調整し、停止状態のとき対応のＰＭＯＳトランジスタ３１をオフ状態にする。

より詳細には、図４のゲート駆動回路３２は、ＰＭＯＳトランジスタ３５をさらに含む点で図２のゲート駆動回路３２と異なる。ＰＭＯＳトランジスタ３５は、ＰＭＯＳトランジスタ３３のソース・ゲート間に並列に接続される。ＰＭＯＳトランジスタ３５のゲートには、制御論理回路４０から制御信号が入力される。制御論理回路４０からの制御信号がＨレベル（High Level）のときＰＭＯＳトランジスタ３５がオフ状態になる（すなわち、ゲート駆動回路３２Ａは通常状態である）。制御論理回路４０からの制御信号がＬレベル（Low Level）のときＰＭＯＳトランジスタ３５がオン状態になり、この結果、ＰＭＯＳトランジスタ３１，３３がオフ状態になる（すなわち、ゲート駆動回路３２は停止状態である）。

各ゲート駆動回路３２Ａは、図５のゲート駆動回路３２と同様の構成を有する。すなわち、各ゲート駆動回路３２Ａは、ＰＭＯＳトランジスタ３３Ａ，３５ＡおよびＮＭＯＳトランジスタ３４Ａを含む。ＰＭＯＳトランジスタ３３ＡおよびＮＭＯＳトランジスタ３４Ａは、対応のＰＭＯＳトランジスタ３１Ａのソースと検出ノードＮ１との間にこの順で直列に接続される。ＰＭＯＳトランジスタ３３Ａのゲートおよびドレインが対応のＰＭＯＳトランジスタ３１Ａのゲートに接続されることによって、ＰＭＯＳトランジスタ３３Ａと対応のＰＭＯＳトランジスタ３１Ａはカレントミラーを構成する。ＰＭＯＳトランジスタ３４Ａのゲートは、検出ノードＮ２に接続される。

各ゲート駆動回路３２Ａにおいて、ＰＭＯＳトランジスタ３５Ａは、ＰＭＯＳトランジスタ３３Ａのソース・ゲート間に並列に接続される。ＰＭＯＳトランジスタ３５Ａのゲートには、制御論理回路４０から制御信号が入力される。制御論理回路４０からの制御信号がＨレベルのときＰＭＯＳトランジスタ３５Ａがオフ状態になる（すなわち、ゲート駆動回路３２Ａは通常状態である）。制御論理回路４０からの制御信号がＬレベルのときＰＭＯＳトランジスタ３５Ａがオン状態になり、この結果、ＰＭＯＳトランジスタ３３Ａおよび対応のＰＭＯＳトランジスタ３１Ａがオフ状態になる（すなわち、ゲート駆動回路３２は停止状態である）。

上記の構成によれば、負荷回路２０の動作モード（動作モードごとに消費電流が異なるとする）に応じて各ゲート駆動回路３２，３２Ａの動作状態を通常状態または停止状態に切替えることによって動作状態の駆動回路数を変更し、これによりバイパス経路Ｌ４を流れる電流量を調整することができる。その結果、負荷回路２０の消費電流ＩＬの大きさ（その結果としてのＩＲドロップの程度）に応じて負荷回路２０の電源ノード２１に供給される内部電源電位の値を調整することができる。さらに、ＰＭＯＳトランジスタ３１，３１Ａのチャネル幅を互いに異ならせることによって、電流量を調整することも可能である。

図４のその他の点は図２の場合と同じであるので同一または相当する部分には、同一の参照符号を付して説明を繰り返さない。

［実施の形態２の変形例２］
図５は、実施の形態２の変形例２による半導体装置の構成を示す回路図である。図５の半導体装置２Ｂは、負荷回路２０の電源ノード２１の電位の上限値を定めるリミット回路５０をさらに含む点で、図２の半導体装置２と異なる。リミット回路５０を設けることによって、バイパス経路Ｌ４を介して電流が供給されて負荷回路２０の電源ノード２１の電位が増加したとき、負荷回路２０にかかる電圧が負荷回路２０の耐圧を超えないようにすることができる。

具体的な一例として、リミット回路５０は、上限電位ＶＵＬを与える電源ノード５１と、ダイオード５２とを含む。ダイオード５２のカソードは電源ノード５１に接続され、アノードは内部電源線Ｌ３上のノードＮ５に接続される。上限電位ＶＵＬは、内部電源電位ＶＤＤよりも高く、電源電位ＶＣＣよりも低い値で、上限電位ＶＵＬと接地電位ＶＳＳとの電位差が負荷回路２０の耐圧を超えないような値に設定される。

図５のその他の点は図２の場合と同じであるので同一または相当する部分には、同一の参照符号を付して説明を繰り返さない。

＜実施の形態３＞
［半導体装置の概略構成］
図６は、実施の形態３による半導体装置の構成を概略的に示す図である。

図６を参照して、半導体装置３は、電源端子Ｔ１と、接地端子Ｔ２と、降圧電源回路１０と、負荷回路２０と、電位調整回路３０Ｃと、電源線Ｌ１と、接地線Ｌ２と、内部電源線Ｌ３とを含む。これらのうち電位調整回路３０Ｃ以外の半導体装置３の構成要素は、実施の形態１，２（図２、図４）で説明したものと同じであるので説明を繰り返さない。

電位調整回路３０Ｃは、接地線Ｌ２上の検出ノードＮ１，Ｎ２間の電位差ΔＶ１に応じて、降圧電源回路１０の差動増幅器１３に入力される基準電位をＶｒｅｆからＶｒｅｆ＋ΔＶ３に増加させる。基準電位の増加に応じて、内部電源電圧がＶＤＤからＶＤＤ＋ΔＶ２に増加する。

上記において、検出ノードＮ１はできるだけ接地端子Ｔ２に近接した位置に設けられるのが望ましく、検出ノードＮ２はできるだけ負荷回路２０の接地ノード２２に近接した位置に設けられるのが望ましい。これによって、検出ノードＮ１，Ｎ２間の電位差ΔＶ１が負荷回路２０の接地ノード２２の電位上昇に等しくなる。さらに、電位調整回路３０Ｃによって基準電位の増加量ΔＶ３が検出ノードＮ１，Ｎ２間の電位差ΔＶ１に等しくなるように調整する。この結果、内部電源電位の増加量ΔＶ２が検出ノードＮ１，Ｎ２間の電位差ΔＶ１に等しくなるので、負荷回路２０の動作電圧をほぼ一定（ＶＤＤ−ＶＳＳ）に保つことができる。

［電位調整回路の詳細な構成］
図７は、図６の電位調整回路の具体的な構成の一例を示す回路図である。

図７を参照して、電位調整回路３０Ｃは一例として、ＰＭＯＳトランジスタ３１と、コンデンサ３６と、抵抗素子３８と、ＰＭＯＳトランジスタ３１のゲートに接続されたゲート駆動回路３２とを含む。コンデンサ３６および抵抗素子３８はこの順で、基準電位生成回路１４と差動増幅器１３との接続ノードＮ６（差動増幅器１３の入力ノードとしても同じ）と、接地端子Ｔ２（接地電位ＶＳＳ）との間に直列に接続される。ＰＭＯＳトランジスタ３１は、電源線Ｌ１上のノードＮ３と、コンデンサ３６および抵抗素子３８の接続ノード３９との間に接続される。ＰＭＯＳトランジスタ３１のドレインと接続ノード３９との間に抵抗素子３７を挿入してもよい。

ゲート駆動回路３２は、検出ノードＮ１，Ｎ２間の電位差ΔＶ１に応じてＰＭＯＳトランジスタ３１のゲート電圧を調整し、これによってＰＭＯＳトランジスタ３１を流れる電流が電位差ΔＶ１に応じて変化する。より詳細には、ゲート駆動回路３２は、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４を含む。ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４は、ＰＭＯＳトランジスタ３１のソースと検出ノードＮ１との間にこの順で直列に接続される。ＰＭＯＳトランジスタ３３のゲートおよびドレインがＰＭＯＳトランジスタ３１のゲートに接続されることによって、ＰＭＯＳトランジスタ３１，３３はカレントミラーを構成する。ＰＭＯＳトランジスタ３４のゲートは、検出ノードＮ２に接続されている。

上記の電位調整回路３０Ｃの構成によれば、接地線Ｌ２のＩＲドロップによって検出ノードＮ２の電位が上昇すると、ＮＭＯＳトランジスタ３４のゲート・ソース間の電位差ΔＶ１が増加するので、ＮＭＯＳトランジスタ３４およびＰＭＯＳトランジスタ３３に電流が流れ始める。これによって、ＰＭＯＳトランジスタ３１を介して抵抗素子３７および３８に電流が流れる。この結果、接続ノード３９の電位が上昇するので、コンデンサ３６によって接続ノード３９と容量結合されているノードＮ６の電位（基準電位）が、ＶｒｅｆからＶｒｅｆ＋ΔＶ３に上昇する。

その後、検出ノードＮ２の電位が低下すると、ＮＭＯＳトランジスタ３４のゲート・ソース間の電位差ΔＶ１が減少するので、ＮＭＯＳトランジスタ３４がオフ状態になる。これによって、ＰＭＯＳトランジスタ３１，３３もオフ状態になるので、接続ノード３９の電位が接地電位ＶＳＳまで低下する。この結果、コンデンサ３６によって接続ノード３９と容量結合されているノードＮ６の電位（基準電位）がＶｒｅｆ＋ΔＶ３からＶｒｅｆに戻る。

［実施の形態３の効果］
上記のとおり、実施の形態３による半導体装置３によれば、負荷回路２０の消費電流ＩＬの増加によって負荷回路２０の接地ノード２２の電位が上昇した場合に、降圧電源回路１０の内部の基準電位Ｖｒｅｆの大きさを調整することによって、負荷回路２０の動作電圧をできるだけ所望の値（ＶＤＤ−ＶＳＳ）に保つことができる。

［実施の形態３の変形例］
図８は、実施の形態３の変形例による半導体装置の構成を示す回路図である。図８の半導体装置３Ａにおいて、降圧電源回路１０Ａは、接続ノードＮ６の電位（すなわち、基準電位）の上限値を定めるリミット回路５０をさらに含む点で、図７の半導体装置３の降圧電源回路１０と異なる。

リミット回路５０によって基準電位の上限値を定めることにより、負荷回路２０に供給される内部電源電位が制限される。この結果、負荷回路２０の電源ノード２１と接地ノード２２との間にかかる電圧が負荷回路２０の耐圧を超えないようにすることができる。

半導体装置が多数の小規模な電源領域に区分される場合（負荷回路２０が並列に多数設けられた場合）において、図５に示す半導体装置２Ｂでは、電源領域ごとにリミット回路５０を設ける必要がある。これに対して、図８に示す半導体装置３Ａでは、降圧電源回路１０の内部に１つのリミット回路５０を設ければ十分である。

なお、図８に示すリミット回路５０の具体的な構成例は図５の場合と同じであるので説明を繰り返さない。図８のその他の点は図７の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

＜実施の形態４＞
［半導体装置の構成］
図９は、実施の形態４による半導体装置の構成を示す回路図である。

図９を参照して、半導体装置４は、外部から電源電位ＶＣＣを受ける電源端子Ｔ１と、外部から接地電位ＶＳＳを受ける接地端子Ｔ２と、内部電源端子Ｔ３と、信号端子Ｔ４と、降圧電源回路１０Ｂと、負荷回路２０と、電位調整回路３０Ｃと、接地線Ｌ２と、内部電源線Ｌ３とを含む。上記の半導体装置４の各構成要素は、降圧電源回路１０Ｂの一部を除いて共通の半導体基板６０に設けられる。

負荷回路２０は、電源ノード２１および接地ノード２２間の電圧によって動作する。負荷回路２０の電源ノード２１は、内部電源線Ｌ３によって内部電源端子Ｔ３に接続される。内部電源端子Ｔ３は、図７の出力ノード１１に対応する。負荷回路２０の接地ノード２２は、接地線Ｌ２によって接地端子Ｔ２に接続される。

降圧電源回路１０Ｂは、出力トランジスタとしてのＮＰＮ型バイポーラトランジスタ１２Ａと、差動増幅器１３Ａと、基準電位Ｖｒｅｆを生成する基準電位生成回路１４とを含む。差動増幅器１３Ａおよび基準電位生成回路１４は、共通の半導体基板６０に設けられ、電源端子Ｔ１を介して電源電位ＶＣＣを受けて動作する。バイポーラトランジスタ１２Ａは、図７のＰＭＯＳトランジスタ１２に対応するものであり、半導体基板６０の外部に設けられた個別半導体素子として構成される。バイポーラトランジスタ１２Ａのコレクタは電源端子Ｔ１に接続され、エミッタは内部電源端子Ｔ３に接続される。

差動増幅器１３Ａは、非反転入力端子（＋端子）に入力される基準電位Ｖｒｅｆと、反転入力端子（−端子）に入力される内部電源電位ＶＤＤ（内部電源線Ｌ３上のノードＮ７の電位）とを受け、これらの電位差に比例した電流を、信号端子Ｔ４を介してバイポーラトランジスタ１２Ａのベースに供給する。これによって内部電源電位ＶＤＤが基準電位Ｖｒｅｆに等しくなるようにフィードバック制御される。

電位調整回路３０Ｃは、図７の場合と同様に、ＰＭＯＳトランジスタ３１と、コンデンサ３６と、抵抗素子３８と、ゲート駆動回路３２とを含む。コンデンサ３６および抵抗素子３８はこの順で、基準電位生成回路１４と差動増幅器１３Ａとの接続ノードＮ６（差動増幅器１３Ａの入力ノード）と、接地端子Ｔ２との間に直列に接続される。ＰＭＯＳトランジスタ３１は、電源端子Ｔ１と、コンデンサ３６および抵抗素子３８の接続ノード３９との間に接続される。ＰＭＯＳトランジスタ３１のドレインと接続ノード３９との間に抵抗素子３７を挿入してもよい。

ゲート駆動回路３２は、検出ノードＮ１，Ｎ２間の電位差ΔＶ１に応じてＰＭＯＳトランジスタ３１のゲート電圧を調整し、これによってＰＭＯＳトランジスタ３１を流れる電流が位差ΔＶ１に応じて変化する。より詳細なゲート駆動回路３２の構成は、図７の場合と同じであるので説明を繰り返さない。

［実施の形態４の効果］
実施の形態４による半導体装置４によれば、負荷回路２０の消費電流ＩＬの増加によって負荷回路２０の接地ノード２２の電位が上昇した場合に、降圧電源回路１０Ｂの内部の基準電位Ｖｒｅｆの大きさを調整することによって、負荷回路２０の動作電圧をできるだけ所望の値（ＶＤＤ−ＶＳＳ）に保つことができる。

特に実施の形態４の場合には、降圧電源回路１０Ｂの出力トランジスタとして、個別半導体素子として形成されたバイポーラトランジスタ１２Ａを用いることによって、負荷回路２０に流れる電流ＩＬを実施の形態３の場合よりも増加させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１，２，２Ａ，２Ｂ，３，３Ａ，４ 半導体装置、１０，１０Ａ，１０Ｂ 降圧電源回路、１１ 出力ノード、１２ 出力トランジスタ（ＰＭＯＳトランジスタ）、１２Ａ 出力トランジスタ（バイポーラトランジスタ）、１３，１３Ａ 差動増幅器、１４ 基準電位生成回路、２０ 負荷回路、２１ 電源ノード、２２ 接地ノード、３０，３０Ａ，３０Ｂ，３０Ｃ 電位調整回路、３２，３２Ａ ゲート駆動回路、３１，３１Ａ，３３，３３Ａ，３５，３５Ａ ＰＭＯＳトランジスタ、３４，３４Ａ ＮＭＯＳトランジスタ、３６ コンデンサ、３７，３８ 抵抗素子、３９ 接続ノード、４０ 制御論理回路、５０ リミット回路、５２ ダイオード、６０ 半導体基板、ＩＬ 消費電流、Ｌ１ 電源線、Ｌ２ 接地線、Ｌ３ 内部電源線、Ｌ４ バイパス経路、Ｎ１，Ｎ２ 検出ノード、Ｔ１ 電源端子、Ｔ２ 接地端子、Ｔ３ 内部電源端子、Ｔ４ 信号端子、ＶＣＣ 電源電位、ＶＤＤ 内部電源電位、ＶＳＳ 接地電位、Ｖｒｅｆ 基準電位。

Claims (11)

1. 外部から電源電位を受ける電源端子と、
   外部から接地電位を受ける接地端子と、
   電源ノードおよび接地ノードを有し、前記電源ノードおよび接地ノード間の電圧によって動作する負荷回路と、
   前記電源電位を降圧した電位を生成して出力ノードから前記負荷回路の電源ノードに供給する降圧電源回路と、
   前記負荷回路の接地ノードと前記接地端子とを接続する接地線と、
   前記接地線上の第１のノードと、前記第１のノードよりも前記負荷回路の接地ノードに近接した前記接地線上の第２のノードとの間の電位差の増加に伴って、前記負荷回路の電源ノードに供給される電位を増加させる電位調整回路とを備えた半導体装置。
2. 前記半導体装置は、前記降圧電源回路を介さずに前記電源端子から前記負荷回路の電源ノードに電流を供給することが可能なバイパス経路をさらに備え、
   前記電位調整回路は、前記第１および第２のノード間の電位差に応じて前記バイパス経路を流れる電流量を変更することによって前記負荷回路の電源ノードの電位を調整する、請求項１に記載の半導体装置。
3. 前記電位調整回路は、
   前記バイパス経路に設けられた第１のトランジスタと、
   前記第１のトランジスタの制御電極に接続された第１の駆動回路とを含み、
   前記第１の駆動回路は、前記第１および第２のノード間の電位差に応じて前記第１のトランジスタを流れる電流量を調整する、請求項２に記載の半導体装置。
4. 前記第１の駆動回路は、前記電源端子と前記第１のノードとの間に順に直列に接続された第２のトランジスタおよび第３のトランジスタを含み、
   前記第２のトランジスタは、前記第１のトランジスタとカレントミラーを構成し、
   前記第３のトランジスタの制御電極は前記第２のノードに接続され、前記第３のトランジスタを流れる電流は前記第２のノードの電位の上昇に伴って増加する、請求項３に記載の半導体装置。
5. 前記電位調整回路は、さらに、
   前記第１のトランジスタと並列に接続された１または複数の第４のトランジスタと、
   前記１または複数の第４のトランジスタにそれぞれ対応して設けられ、各々が対応の第４のトランジスタの制御電極に接続された１または複数の第２の駆動回路とを含み、
   前記第１の駆動回路ならびに前記１または複数の第２の駆動回路の各々は、通常状態と停止状態とに切替え可能であり、
   前記第１の駆動回路は、前記通常状態のときに前記第１および第２のノード間の電位差に応じて前記第１のトランジスタの電流量を調整し、前記停止状態のときに前記第１のトランジスタをオフ状態にし、
   前記１または複数の第２の駆動回路の各々は、前記通常状態のときに前記第１および第２のノード間の電位差に応じて対応の第４のトランジスタの電流量を調整し、前記停止状態のときに対応の第４のトランジスタをオフ状態にする、請求項３に記載の半導体装置。
6. 前記負荷回路の電源ノードの電位の上限値を定めるリミット回路をさらに備えた請求項２に記載の半導体装置。
7. 前記降圧電源回路は、
   基準電位と前記出力ノードとの電位差を増幅する差動増幅回路と、
   前記出力ノードと前記電源端子との間に設けられ、前記差動増幅回路の出力を制御電極に受ける出力トランジスタとを含み、
   前記電位調整回路は、前記第１および第２のノード間の電位差に応じて前記基準電位を変更することによって前記負荷回路の電源ノードの電位を調整する、請求項１に記載の半導体装置。
8. 前記電位調整回路は、
   前記電源端子と、前記基準電位を受ける前記差動増幅回路の入力ノードとの間に順に直列に接続された第１のトランジスタおよびコンデンサと、
   前記第１のトランジスタの制御電極と接続された第１の駆動回路とを含み、
   前記第１の駆動回路は、前記第１および第２のノード間の電位差に応じて前記第１のトランジスタを流れる電流量を調整する、請求項７に記載の半導体装置。
9. 前記第１の駆動回路は、前記電源端子と前記第１のノードとの間に順に直列に接続された第２のトランジスタおよび第３のトランジスタを含み、
   前記第２のトランジスタは、前記第１のトランジスタとカレントミラーを構成し、
   前記第３のトランジスタの制御電極は前記第２のノードに接続され、前記第３のトランジスタを流れる電流は前記第２のノードの電位の上昇に伴って増加する、請求項８に記載の半導体装置。
10. 前記基準電位を受ける前記差動増幅回路の入力ノードの電位の上限値を定めるリミット回路をさらに備えた請求項７に記載の半導体装置。
11. 前記電源端子、前記接地端子、前記負荷回路、前記接地線、前記電位調整回路、および前記差動増幅回路は、共通の半導体基板上に設けられ、
    前記出力トランジスタは、前記半導体基板の外部に設けられる、請求項７に記載の半導体装置。

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