JP4731532B2 - 半導体集積回路 - Google Patents

Description

本発明は、一般に半導体集積回路に関し、詳しくは昇圧電源回路や降圧電源回路等の内部電源回路を備えた半導体集積回路に関する。

一般に半導体集積回路では、外部電源電圧Ｖｄｄから昇圧電圧Ｖｐｐや降圧電圧Ｖｉｉ等を生成し内部回路に供給する。例えば半導体記憶装置においては、昇圧電圧Ｖｐｐはワード線を駆動するため等に用いられ、降圧電圧Ｖｉｉはメモリコア回路及びその周辺回路で電源電圧として用いられる。昇圧電圧や降圧電圧を生成するためには、昇圧電圧生成回路や降圧電圧生成回路等の電源回路が使用される。

昇圧電圧生成回路は検出回路とポンプ回路とを含み、検出回路が昇圧電圧の下降を検出すると、これに応答してポンプ回路が駆動して昇圧電圧を昇圧する。図１は、検出回路の構成の一例を示す回路図である。

図１の検出回路は、ＮＭＯＳトランジスタ１１乃至１３、ＰＭＯＳトランジスタ１４及び１５、抵抗１６及び１７、及びインバータ１８を含む。抵抗１６及び１７は分圧器を構成し、昇圧電圧Ｖｐｐを電圧分割する。ＮＭＯＳトランジスタ１１乃至１３とＰＭＯＳトランジスタ１４及び１５は差動増幅器を構成し、昇圧電圧Ｖｐｐを分圧した電圧値と基準電圧Ｖｒｅｆとの差に応じた電圧をインバータ１８に供給する。インバータ１８の出力ｐｕｍｐ＿ｏｎはポンプ回路に供給される。昇圧電圧Ｖｐｐが下降すると、昇圧電圧Ｖｐｐを分圧した電圧値が基準電圧Ｖｒｅｆよりも小さくなり、インバータ１８の入力がＬＯＷになる。これにより出力ｐｕｍｐ＿ｏｎがＨＩＧＨとなり、これに応答してポンプ回路が駆動し、昇圧電圧Ｖｐｐを昇圧する。

図２は、昇圧電圧Ｖｐｐの変化を示す図である。図２に示すように半導体集積回路のスタンバイ時には、昇圧電圧Ｖｐｐは内部回路におけるリーク電流により徐々に下降する（図２に示すポンプ・オフの期間）。昇圧電圧Ｖｐｐが所定値まで下降すると、ポンプ回路が駆動され昇圧電圧Ｖｐｐが上昇する。昇圧電圧Ｖｐｐが所定値まで上昇すると、ポンプ回路の動作が停止される。図２において、ポンプ回路の動作期間はポンプ・オンとして示される。以上の動作によって、昇圧電圧Ｖｐｐが一定の電位に保たれる。

図１において、ＮＭＯＳトランジスタ１１を流れるバイアス電流Ｉｂ１は、ポンプ回路が駆動している状態（図２のポンプ・オンの期間）に要求される動作速度に応じた電流値に設定される。バイアス電流Ｉｂ１が大きければ図１の差動増幅器の動作速度は速く、急峻な昇圧電圧Ｖｐｐの変化に応答して電位検出することができる。バイアス電流Ｉｂ１の量が不足すると、図２のポンプ・オンの期間での動作速度が不十分となり、電圧検出が遅れ、急激に上昇している昇圧電圧Ｖｐｐが所定値を超えた過剰電圧値となってしまう。従って、バイアス電流Ｉｂ１はポンプ回路駆動時に要求される動作速度に応じた電流値に設定される必要がある。

しかしバイアス電流Ｉｂ１をポンプ回路駆動時に合わせて設定すると、ポンプ・オフ時におけるバイアス電流Ｉｂ１による電流消費が無駄になる。即ち、ポンプ・オフ時には昇圧電圧Ｖｐｐの変化は緩やかであり速い応答速度は要求されないにも関わらず、大きなバイアス電流Ｉｂ１を流しているからである。

以上を鑑みると、スタンバイ時における昇圧電圧生成回路における電流消費を削減する構成を提供することが必要である。

また降圧電圧生成回路においても無駄な電流が消費されている。図３は、降圧電圧生成回路周辺を示す図である。図３は、パワーダウン制御回路２１、ＶＧＩ生成回路２２、ＮＭＯＳトランジスタ２３及び２４、及びパワーダウン制御パッド２５を示す。ここで降圧電圧を生成する回路部分はＮＭＯＳトランジスタ２４である。ＮＭＯＳトランジスタ２４のゲートに所定のゲート電圧Ｖｇｉが印加されており、ドレイン端は電源電圧Ｖｄｄに接続され、ソース端が内部降圧電位Ｖｉｉを供給する。内部回路での電流消費により降圧電位Ｖｉｉが下降すると、ゲート電位Ｖｇｉとソース電位（降圧電位Ｖｉｉ）との差が大きくなり、ＮＭＯＳトランジスタ２４に流れる電流が増大する。これにより降圧電位Ｖｉｉが上昇する。このようにして、降圧電位Ｖｉｉはゲート電位Ｖｇｉにより定まる一定電位になるように制御される。

図３の構成において、パワーダウン時にはパワーダウン制御パッド２５に外部からの信号がアサートされ、パワーダウン制御回路２１の出力信号ＰＤがＨＩＧＨになる。これによりＮＭＯＳトランジスタ２３が導通し、ＶＧＩ生成回路２２の出力がＬＯＷ（グラウンド電位ＶＳＳ）となり、ＮＭＯＳトランジスタ２４が非導通となる。このようにしてパワーダウン時には、内部回路に対する内部降圧電圧Ｖｉｉの供給が停止される(例えば特許文献１)。

半導体集積回路のタイプによっては、内部降圧電圧Ｖｉｉの電位を、通常よりも多少高い電圧に設定したい場合がある。そのような場合には、ゲート電位Ｖｇｉを上げることには限界があるので、ＮＭＯＳトランジスタ２４として閾値電圧の小さいものを使用することが一般に行われる。しかしＮＭＯＳトランジスタ２４として閾値電圧の小さいものを使用すると、パワーダウンモードになりゲート電位ＶｇｉがＬＯＷとなっても、ＮＭＯＳトランジスタ２４が完全にはＯＦＦされずに多少の電流が流れつづけることになる。これにより、パワーダウン時の消費電流が大きくなってしまう。

以上を鑑みると、降圧電圧生成回路におけるパワーダウン時における電流消費を削減する構成を提供する必要がある。
特開２００２−３７３０２６

本発明は、上記関連技術の一つ又は複数の問題点を解決することを一般的な目的とする。

また本発明は、降圧電圧生成回路におけるパワーダウン時における電流消費を削減することを具体的な目的とする。

上記目的を解決するために、本発明による半導体集積回路は、所定の電圧を生成する電圧生成回路と、該電圧生成回路が出力する該所定の電圧をゲート端に受け取り、外部電源電圧をドレイン端に受け取り、該外部電源電圧を該所定の電圧に応じて降圧してソース端に降圧電圧を生成するＮＭＯＳトランジスタと、該ＮＭＯＳトランジスタの該ドレイン端と該外部電源電圧との間に設けられパワーダウンモードを指示するパワーダウン信号をゲート端に受け取るＰＭＯＳトランジスタを含み、前記パワーダウンモードは前記降圧電圧の供給を停止するモードであることを特徴とする。

上記半導体集積回路によれば、パワーダウン時には、ＰＭＯＳトランジスタを非導通状態として、内部降圧電位に対して流れる電流を減らすことができる。これにより、ＮＭＯＳトランジスタがパワーダウン時において完全に非導通にならなくとも、パワーダウン時において降圧電位生成回路から流れ出す消費電流を削減することが可能となる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図４は、本発明を適用する半導体集積回路の一例として半導体記憶装置の一般的構成を示すブロック図である。

図４の半導体記憶装置は、電源回路３１、周辺回路３２、メモリコア回路３３、及び内部電源線３４を含む。電源回路３１は、昇圧電位を生成するＶｐｐ生成回路３５、及び降圧電位を生成するＶｉｉ生成回路３６を含む。Ｖｐｐ生成回路３５が生成する昇圧電位Ｖｐｐと、Ｖｉｉ生成回路３６が生成する降圧電位Ｖｉｉは、それぞれの内部電源線３４を介して周辺回路３２及びメモリコア回路３３に供給される。半導体記憶装置には、データ入出力するアクティブモード、データ入出力はないがデータを保持している状態のスタンバイモード、及びデータを保持していない状態のパワーダウンモードがある。

図５は、Ｖｐｐ生成回路３５の構成を示すブロック図である。

図５のＶｐｐ生成回路３５は、検出回路４１及びポンプ回路４２を含む。検出回路４１が昇圧電圧Ｖｐｐの下降を検出すると、これに応答してポンプ回路４２が駆動して昇圧電圧Ｖｐｐを昇圧する。

図６は、本発明による検出回路の構成の一例を示す回路図である。

図６の検出回路４１は、ＮＭＯＳトランジスタ５１乃至５３、ＰＭＯＳトランジスタ５４及び５５、抵抗５６及び５７、インバータ５８、及びＮＭＯＳトランジスタ６１及び６２を含む。抵抗５６及び５７は分圧器を構成し、昇圧電圧Ｖｐｐを電圧分割する。ＮＭＯＳトランジスタ５１乃至５３とＰＭＯＳトランジスタ５４及び５５は差動増幅器を構成し、昇圧電圧Ｖｐｐを分圧した電圧値と基準電圧Ｖｒｅｆとの差に応じた電圧をインバータ５８に供給する。インバータ５８の出力ｐｕｍｐ＿ｏｎはポンプ回路４２に供給される。昇圧電圧Ｖｐｐが下降すると、昇圧電圧Ｖｐｐを分圧した電圧値が基準電圧Ｖｒｅｆよりも小さくなり、インバータ５８の入力がＬＯＷになる。これにより出力ｐｕｍｐ＿ｏｎがＨＩＧＨとなり、これに応答してポンプ回路４２が駆動し、昇圧電圧Ｖｐｐを昇圧する。

本発明による検出回路４１においては、ＮＭＯＳトランジスタ６１及び６２が設けられている。ＮＭＯＳトランジスタ６２のゲート端には、インバータ５８の出力ｐｕｍｐ＿ｏｎが印加される。従って、ＮＭＯＳトランジスタ６２は、ポンプ回路４２が駆動する期間において導通状態となる。

ＮＭＯＳトランジスタ５１を流れる電流Ｉｂ１とＮＭＯＳトランジスタ６２を流れる電流Ｉｂ２との合計が大きければ、図６の差動増幅器の応答速度は速く、急峻な昇圧電圧Ｖｐｐの変化に応答して電位検出することができる。本発明においては、合計のバイアス電流Ｉｂ１＋Ｉｂ２の量を、ポンプ回路４２が駆動する期間（図２のポンプ・オンの期間）において大きくして十分な応答速度を確保し、またポンプ回路４２が非駆動の期間（図２のポンプ・オフの期間）には小さくして無駄な電流消費を削減する。これにより、半導体記憶装置のスタンバイ時の消費電流を削減することができる。

なおＮＭＯＳトランジスタ６１は、ＮＭＯＳトランジスタ５１に印加されるゲート電圧Ｖｂｉａｓで駆動され、ＮＭＯＳトランジスタ５１と同様に電流源として機能する。ＮＭＯＳトランジスタ６２は、単にオン・オフするスイッチとして機能するだけであるので、ＮＭＯＳトランジスタ６２だけでは差動増幅器に過大な電流が流れてしまう。従って、電流源として機能するＮＭＯＳトランジスタ６１により、電流Ｉｂ２の電流量を調整している。

図７は、検出回路の別の実施例の構成を示す回路図である。図７において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。

図７の検出回路４１Ａにおいては、ＮＭＯＳトランジスタ５１のゲート電位とＮＭＯＳトランジスタ６１のゲート電位とが、それぞれ独立した電位Ｖｂｉａｓ１及びＶｂｉａｓ２に設定されている。その他の構成は、図６の検出回路４１と同様である。図６の構成では、ＮＭＯＳトランジスタ５１及び６１が同じ特性とすれば、電流Ｉｂ１と電流Ｉｂ２とはそれぞれ同じ電流量となる。それに対して図７のように構成すれば、電流Ｉｂ１と電流Ｉｂ２とをそれぞれ異なる電流量に設定することが可能となる。

図８は、検出回路の更に別の実施例の構成を示す回路図である。図８において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。

図８の検出回路４１Ｂにおいては、図６のＮＭＯＳトランジスタ６１が取り除かれている。その他の構成は、図６の検出回路４１と同様である。前述の説明のように、図６の構成ではＮＭＯＳトランジスタ６２は単にオン・オフするスイッチとして機能するだけであるので、電流源として機能するＮＭＯＳトランジスタ６１を設け、電流Ｉｂ２の電流量を調整している。図８の構成では、電流源として機能するＮＭＯＳトランジスタ６１を取り除き、ＮＭＯＳトランジスタ６２のみで電流量の調整をしている。即ち、ＮＭＯＳトランジスタ６２がオン状態においてＮＭＯＳトランジスタ６２を流れる電流量は、ＮＭＯＳトランジスタ６２のゲート・ソース間電圧により定められている。この場合の電流量を適切な値に調整するのは、例えば、ＮＭＯＳトランジスタのチャネルサイズを調整することにより行うことができる。図６、７、８で用いた検出回路の電流量の調整方法は、負電位電源の電圧検出にも用いることができる。

図９は、ポンプ回路４２の回路構成の一例を示す回路図である。

図９のポンプ回路４２は、ＮＡＮＤ回路７１、インバータ７２及び７３、コンデンサ７４、ＮＭＯＳトランジスタ７５及び７６を含む。検出回路４１からの信号ｐｕｍｐ＿ｏｎがＨＩＧＨになると、ＮＡＮＤ回路７１及びインバータ７２ 及び７３からなるリングオシレータが発振する。リングオシレータ発振の各サイクルの電圧変動が、コンデンサ７４による容量結合を介して、ＮＭＯＳトランジスタ７５及び７６側に伝播される。この発振の各サイクルの電圧変動により、電源電圧Ｖｄｄから供給される電荷が累積的に蓄積されていき、電源電圧Ｖｄｄよりも高い昇圧電位Ｖｐｐが生成される。

図１０は、本発明によるＶｉｉ生成回路３６の回路構成の一例を示す回路図である。

図１０のＶｉｉ生成回路３６は、パワーダウン制御回路８１、ＶＧＩ生成回路８２、ＮＭＯＳトランジスタ８３及び８４、パワーダウン制御パッド２５、及びＮＭＯＳトランジスタ８６を含む。ここで降圧電圧を生成する回路部分はＮＭＯＳトランジスタ８４である。ＮＭＯＳトランジスタ８４のゲートには所定のゲート電圧Ｖｇｉが印加されており、ドレイン端はＰＭＯＳトランジスタ８６を介して電源電圧Ｖｄｄに接続され、ソース端が内部降圧電位Ｖｉｉを供給する。内部回路での電流消費により降圧電位Ｖｉｉが下降すると、ゲート電位Ｖｇｉとソース電位（降圧電位Ｖｉｉ）との差が大きくなり、ＮＭＯＳトランジスタ８４に流れる電流が増大する。これにより降圧電位Ｖｉｉが上昇する。このようにして、降圧電位Ｖｉｉはゲート電位Ｖｇｉにより定まる一定電位になるように制御される。

パワーダウン時には、パワーダウン制御パッド８５に外部からの信号がアサートされ、パワーダウン制御回路８１の出力信号ＰＤがＨＩＧＨになる。これによりＮＭＯＳトランジスタ８３が導通し、ＶＧＩ生成回路８２の出力がＬＯＷ（グラウンド電位ＶＳＳ）となり、ＮＭＯＳトランジスタ８４が非導通となる。このようにしてパワーダウン時には、内部回路に対する内部降圧電圧Ｖｉｉの供給が停止される。

図１０の構成では、内部降圧電圧Ｖｉｉの電位を通常よりも多少高い電圧に設定するために、低閾値電圧のＮＭＯＳトランジスタを用いソース電位を基板電位に接続して、バックバイアス効果をなくすことによりＮＭＯＳトランジスタ８４の閾値電圧を小さくしている。

本発明においては、更にＰＭＯＳトランジスタ８６を設け、そのゲート端にパワーダウン時にＨＩＧＨになるパワーダウン制御回路８１の出力信号ＰＤを印加している。従って、パワーダウン時には、ＰＭＯＳトランジスタ８６が非導通状態となり、内部降圧電位Ｖｉｉに対して流れる電流は減少する。これにより、ＮＭＯＳトランジスタ８４がパワーダウンモードにおいて完全に非導通にならなくとも、パワーダウン時においてＶｉｉ生成回路３６から流れ出す消費電流を削減することが可能となる。

図１１は、本発明によるＶｉｉ生成回路の回路構成の別の一例を示す回路図である。図１１において、図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１１のＶｉｉ生成回路３６Ａにおいては、図１０の低閾値電圧のＮＭＯＳトランジスタ８４の代わりに、通常の閾値電圧のＮＭＯＳトランジスタ８４Ａを設けている。その他の構成は、図１０の構成と同一である。図１１の構成においても、パワーダウン時においてＶｉｉ生成回路３６Ａから流れ出す消費電流を減らすことが可能となる。

図１２は、本発明によるＶｉｉ生成回路の回路構成の別の一例を示す回路図である。図１２において、図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１２のＶｉｉ生成回路３６Ｂにおいては、図１０のＮＭＯＳトランジスタ８４の代わりに複数のＮＭＯＳトランジスタ８４−１、８４−２、・・・が設けられ、また図１０のＰＭＯＳトランジスタ８６の代わりに複数のＰＭＯＳトランジスタ８６−１、８６−２、・・・が設けられる。これら複数のＮＭＯＳトランジスタ８４−１、８４−２、・・・及び複数のＰＭＯＳトランジスタ８６−１、８６−２、・・・は、半導体記憶装置内の異なった位置に離散して配置され、半導体記憶装置内のそれぞれが配置される部位において内部降圧電圧Ｖｉｉを供給する。その他の動作については図１０の構成と同様である。

図１３は、ＶＧＩ生成回路８２の回路構成を示す回路図である。

ＶＧＩ生成回路８２は、ＮＭＯＳトランジスタ１０１乃至１０４、ＰＭＯＳトランジスタ１０５乃至１０８、抵抗１０９及び１１０、及びインバータ１１１を含む。ＮＭＯＳトランジスタ１０１乃至１０４とＰＭＯＳトランジスタ１０６及び１０７とで差動増幅器を構成し、抵抗１０９及び１１０で電圧分割器を構成する。電圧分割器で出力信号Ｖｇｉを分圧し、分圧後の電圧を差動増幅器により基準電位Ｖｒｅｆと比較する。分圧後の電圧と基準電位Ｖｒｅｆの差に応じた電圧によりＰＭＯＳトランジスタ１０８を駆動することで、出力信号Ｖｇｉを生成する。このようにしてＶＧＩ生成回路８２は、フィードバック制御により、出力信号Ｖｇｉを所望の電圧値に調整する。

パワーダウン時には、パワーダウン信号ＰＤがＨＩＧＨになり、インバータ１１１の出力がＬＯＷになる。これによりＮＭＯＳトランジスタ１０２が非導通となり、差動増幅器の動作が停止される。このとき、ＶＧＩ生成回路８２の出力信号Ｖｇｉは、クランプ用のＮＭＯＳトランジスタ８３によりグランド電位にクランプされる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

検出回路の構成の一例を示す回路図である。 昇圧電圧の変化を示す図である。 降圧電圧生成回路周辺を示す図である。 本発明を適用する半導体集積回路の一例として半導体記憶装置の一般的構成を示すブロック図である。 Ｖｐｐ生成回路の構成を示すブロック図である。 本発明による検出回路の構成の一例を示す回路図である。 検出回路の別の実施例の構成を示す回路図である。 検出回路の更に別の実施例の構成を示す回路図である。 ポンプ回路の回路構成の一例を示す回路図である。 本発明によるＶｉｉ生成回路の回路構成の一例を示す回路図である。 本発明によるＶｉｉ生成回路の回路構成の別の一例を示す回路図である。 本発明によるＶｉｉ生成回路の回路構成の更に別の一例を示す回路図である。 ＶＧＩ生成回路の回路構成を示す回路図である。

符号の説明

２５ パワーダウン制御パッド
３１ 電源回路
３２ 周辺回路
３３ メモリコア回路
３４ 内部電源線
３５ Ｖｐｐ生成回路
３６ Ｖｉｉ生成回路
８１ パワーダウン制御回路
８２ ＶＧＩ生成回路
８３，８４ ＮＭＯＳトランジスタ
８６ ＮＭＯＳトランジスタ

Claims (5)

1. 所定の電圧を生成する電圧生成回路と、
   該電圧生成回路が出力する該所定の電圧をゲート端に受け取り、外部電源電圧をドレイン端に受け取り、該外部電源電圧を該所定の電圧に応じて降圧してソース端に降圧電圧を生成するＮＭＯＳトランジスタと、
   該ＮＭＯＳトランジスタの該ドレイン端と該外部電源電圧との間に設けられパワーダウンモードを指示するパワーダウン信号をゲート端に受け取るＰＭＯＳトランジスタ
   を含み、前記パワーダウンモードは前記降圧電圧の供給を停止するモードであることを特徴とする半導体集積回路。
2. 該ＮＭＯＳトランジスタの該ソース端は基板電位に接続されていることを特徴とする請求項１記載の半導体集積回路。
3. 該パワーダウン信号による該パワーダウンモードの指示に応じて該ＮＭＯＳトランジスタの該ゲート端をグラウンド電圧にクランプする回路を更に含むことを特徴とする請求項１記載の半導体集積回路。
4. 外部からの信号に応じて該パワーダウンモードを指示する該パワーダウン信号を生成するパワーダウン制御回路を更に含むことを特徴とする請求項１記載の半導体集積回路。
5. 該ＮＭＯＳトランジスタと該ＰＭＯＳトランジスタとの対を複数含み、該複数の対がチップ内で離散した場所に配置されていることを特徴とする請求項１記載の半導体集積回路。

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