KR100689744B1 - 반도체 집적 회로 - Google Patents

반도체 집적 회로 Download PDF

Info

Publication number
KR100689744B1
KR100689744B1 KR1020057008300A KR20057008300A KR100689744B1 KR 100689744 B1 KR100689744 B1 KR 100689744B1 KR 1020057008300 A KR1020057008300 A KR 1020057008300A KR 20057008300 A KR20057008300 A KR 20057008300A KR 100689744 B1 KR100689744 B1 KR 100689744B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit
transistor
current
semiconductor integrated
Prior art date
Application number
KR1020057008300A
Other languages
English (en)
Other versions
KR20050086483A (ko
Inventor
아쯔시 다케우치
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Priority to KR1020057008300A priority Critical patent/KR100689744B1/ko
Publication of KR20050086483A publication Critical patent/KR20050086483A/ko
Application granted granted Critical
Publication of KR100689744B1 publication Critical patent/KR100689744B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 집적 회로에 있어서, 스탠바이 시에서의 승압 전압 생성 회로에서의 전류 소비를 삭감하는 것을 목적으로 한다. 본 발명에 의한 반도체 집적 회로는, 외부 전원 전압을 승압하여 승압 전압을 생성하는 펌프 회로와, 펌프 회로가 생성하는 승압 전압을 검출하여 펌프 회로의 구동/비구동을 제어하는 검출 회로를 포함하고, 검출 회로는, 승압 전압과 기준 전압를 비교하는 차동 증폭기와, 차동 증폭기에 흐르는 바이어스 전류의 양을 펌프 회로의 구동/비구동에 따라서 제어하는 전류 제어 회로를 포함하는 것을 특징으로 한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 일반적으로 반도체 집적 회로에 관한 것으로서, 구체적으로는 승압 전원 회로나 강압 전원 회로 등의 내부 전원 회로를 구비한 반도체 집적 회로에 관한 것이다.
일반적으로 반도체 집적 회로에서는 외부 전원 전압(Vdd)으로부터 승압 전압(Vpp)이나 강압 전압(Vii) 등을 생성하여 내부 회로에 공급한다. 예컨대, 반도체 기억 장치에 있어서는 승압 전압(Vpp)은 워드선을 구동하는 등에 이용되고, 강압 전압(Vii)은 메모리 코어 회로 및 그의 주변 회로에서 전원 전압으로서 이용된다. 승압 전압이나 강압 전압을 생성하기 위해서는 승압 전압 생성 회로나 강압 전압 생성 회로 등의 전원 회로가 사용된다.
승압 전압 생성 회로는 검출 회로와 펌프 회로를 포함하고, 검출 회로가 승압 전압의 하강을 검출하면, 이것에 응답하여 펌프 회로가 구동하여 승압 전압을 승압한다. 도 1은 검출 회로의 구성의 일례를 나타내는 회로도이다.
도 1의 검출 회로는 NMOS 트랜지스터(11 내지 13), PMOS 트랜지스터(14 및 15), 저항(16 및 17), 및 인버터(18)를 포함한다. 저항(16 및 17)은 분압기를 구성하고, 승압 전압(Vpp)을 전압 분할한다. NMOS 트랜지스터(11 내지 13)와 PMOS 트랜 지스터(14 및 15)는 차동 증폭기를 구성하고, 승압 전압(Vpp)을 분압한 전압값과 기준 전압(Vref)과의 차에 따른 전압을 인버터(18)에 공급한다. 인버터(18)의 출력(pump_on)은 펌프 회로에 공급된다. 승압 전압(Vpp)이 하강하면, 승압 전압(Vpp)을 분압한 전압값이 기준 전압(Vref)보다 작게 되어, 인버터(18)의 입력이 LOW로 된다. 이것에 의해서 출력(pump_on)이 HIGH로 되고, 이것에 응답하여 펌프 회로가 구동하여 승압 전압(Vpp)을 승압한다.
도 2는 승압 전압(Vpp)의 변화를 나타내는 도면이다. 도 2에 나타내는 바와 같이 반도체 집적 회로의 스탠바이 시에는 승압 전압(Vpp)은 내부 회로에서의 리크 전류에 의해서 서서히 하강한다(도 2에 나타내는 펌프 오프 기간). 승압 전압(Vpp)이 소정값까지 하강하면, 펌프 회로가 구동되어 승압 전압(Vpp)이 상승한다. 승압 전압(Vpp)이 소정값까지 상승하면, 펌프 회로의 동작이 정지된다. 도 2에 있어서, 펌프 회로의 동작 기간은 펌프 온으로서 나타낸다. 이상의 동작에 의해서 승압 전압(Vpp)이 일정 전압으로 유지된다.
도 1에 있어서, NMOS 트랜지스터(11)를 흐르는 바이어스 전류(Ib1)는 펌프 회로가 구동하고 있는 상태(도 2의 펌프 온 기간)에 요구되는 동작 속도에 따른 전류값으로 설정된다. 바이어스 전류(Ib1)가 커지면 도 1의 차동 증폭기의 동작 속도는 빠르고, 급격한 승압 전압(Vpp)의 변화에 응답하여 전압 검출할 수 있다. 바이어스 전류(Ib1)의 양이 부족하면, 도 2의 펌프 온 기간에서의 동작 속도가 불충분해져, 전압 검출이 늦고, 급격하게 상승하고 있는 승압 전압(Vpp)이 소정값을 넘은 과잉 전압값으로 되어 버린다. 따라서, 바이어스 전류(Ib1)는 펌프 회로 구동 시에 요구되는 동작 속도에 따른 전류값으로 설정될 필요가 있다.
그러나, 바이어스 전류(Ib1)를 펌프 회로 구동 시에 맞추도록 설정하면, 펌프 오프 시에서의 바이어스 전류(Ib1)에 의한 전류 소비가 쓸모없어진다. 즉, 펌프 오프 시에는 승압 전압(Vpp)의 변화는 완만하고 빠른 응답 속도는 요구되지 않음에도 불구하고, 큰 바이어스 전류(Ib1)가 흐르고 있기 때문이다.
이상을 감안하면, 스탠바이 시에서의 승압 전압 생성 회로에서의 전류 소비를 삭감하는 구성을 제공하는 것이 필요하다.
또한, 강압 전압 생성 회로에서도 쓸데없는 전류가 소비되고 있다. 도 3은 강압 전압 생성 회로 주변을 나타내는 도면이다. 도 3은 파워다운 제어 회로(21), VGI 생성 회로(22), NMOS 트랜지스터(23 및 24), 및 파워다운 제어 패드(25)를 나타낸다. 여기서, 강압 전압을 생성하는 회로 부분은 NMOS 트랜지스터(24)이다. NMOS 트랜지스터(24)의 게이트에 소정의 게이트 전압(Vgi)이 인가되고 있고, 드레인단은 전원 전압(Vdd)에 접속되어, 소스단이 내부 강압 전압(Vii)을 공급한다. 내부 회로에서의 전류 소비에 의해서 강압 전압(Vii)이 하강하면, 게이트 전압(Vgi)과 소스 전압[강압 전압(Vii)]과의 차가 커져, NMOS 트랜지스터(24)에 흐르는 전류가 증대한다. 이것에 의해서 강압 전압(Vii)가 상승한다. 이와 같이 하여 강압 전압(Vii)은 게이트 전압(Vgi)에 의해 정해지는 일정 전압으로 되도록 제어된다.
도 3의 구성에 있어서, 파워다운 시에는 파워다운 제어 패드(25)에 외부로부터의 신호가 어써트(assert)되어, 파워다운 제어 회로(21)의 출력 신호(PD)가 HIGH로 된다. 이것에 의해서, NMOS 트랜지스터(23)가 도통하여, VGI 생성 회로(22)의 출력이 LOW[그라운드 전압(VSS)]로 되고, NMOS 트랜지스터(24)가 비도통으로 된다. 이와 같이 하여 파워다운 시에는 내부 회로에 대한 내부 강압 전압(Vii)의 공급이 정지된다(예컨대, 특허 문헌 1).
반도체 집적 회로의 타입에 따라서는, 내부 강압 전압(Vii)의 전압을 통상보다도 다소 높은 전압으로 설정하고 싶은 경우가 있다. 이러한 경우에는 게이트 전압(Vgi)을 올리는 것에는 한계가 있으므로, NMOS 트랜지스터(24)로서 임계값 전압이 작은 것을 사용하는 것이 일반적으로 행해지고 있다. 그러나, NMOS 트랜지스터(24)로서 임계값 전압이 작은 것을 사용하면, 파워다운 모드로 되어 게이트 전압(Vgi)이 LOW로 되어도 NMOS 트랜지스터(24)가 완전하게는 OFF되지 않고 다소의 전류가 계속 흐르게 된다. 이것에 의해서, 파워다운 시의 소비 전류가 커져 버린다.
이상을 감안하면, 강압 전압 생성 회로에서의 파워다운 시에서의 전류 소비를 삭감하는 구성을 제공할 필요가 있다.
특허 문헌 1) 일본 특허 공개 2002-373026
본 발명은 상기 관련 기술의 하나 또는 복수의 문제점을 해결하는 것을 일반적인 목적으로 한다.
또한, 본 발명은 스탠바이 시에서의 승압 전압 생성 회로에서의 전류 소비를 삭감하는 것을 제1의 구체적인 목적으로 한다.
상기 목적을 해결하기 위해서 본 발명에 의한 반도체 집적 회로는, 외부 전원 전압을 승압하여 승압 전압을 생성하는 펌프 회로와, 상기 펌프 회로가 생성하는 상기 승압 전압을 검출하여 상기 펌프 회로의 구동/비구동을 제어하는 검출 회로를 포함하고, 상기 검출 회로는, 상기 승압 전압과 기준 전압을 비교하는 차동 증폭기와, 상기 차동 증폭기에 흐르는 바이어스 전류의 양을 상기 펌프 회로의 구동/비구동에 따라서 제어하는 전류 제어 회로를 포함하는 것을 특징으로 한다.
상기 반도체 집적 회로에 의하면, 펌프 회로가 구동하는 기간에 있어서 바이어스 전류를 크게 하여 충분한 응답 속도를 확보하고, 또 펌프 회로가 비구동인 기간에는 바이어스 전류를 작게 하여 쓸데없는 전류 소비를 삭감할 수 있다. 따라서, 스탠바이 시에서의 승압 전압 생성 회로에서의 전류 소비를 삭감할 수 있다.
또한 본 발명은 강압 전압 생성 회로에서의 파워다운 시에서의 전류 소비를 삭감하는 것을 제2의 구체적인 목적으로 한다.
상기 목적을 해결하기 위해서, 본 발명에 의한 반도체 집적 회로는, 소정의 전압을 생성하는 전압 생성 회로와, 상기 전압 생성 회로가 출력하는 상기 소정의 전압을 게이트단에서 받아들이고, 외부 전원 전압을 드레인단에서 받아들이며, 상기 외부 전원 전압을 상기 소정의 전압에 따라서 강압하여 소스단에 강압 전압을 생성하는 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 상기 드레인단과 상기 외부 전원 전압 사이에 설치되어 파워다운 모드를 지시하는 파워다운 신호를 게이트단에서 받아들이는 PMOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 반도체 집적 회로에 의하면, 파워다운 시에는 PMOS 트랜지스터를 비도통 상태로 하여 내부 강압 전압에 대하여 흐르는 전류를 감소시킬 수 있다. 이것에 의해서, NMOS 트랜지스터가 파워다운 시에 있어서 완전히 비도통으로 되지 않더라도, 파워다운 시에 있어서 강압 전압 생성 회로로부터 흘러 나오는 소비 전류를 삭감하는 것이 가능해진다.
도 1은 검출 회로의 구성의 일례를 나타내는 회로도이다.
도 2는 승압 전압의 변화를 나타내는 도면이다.
도 3은 강압 전압 생성 회로 주변을 나타내는 도면이다.
도 4는 본 발명을 적용하는 반도체 집적 회로의 일례로서 반도체 기억 장치의 일반적 구성을 나타내는 블록도이다.
도 5는 Vpp 생성 회로의 구성을 나타내는 블록도이다.
도 6은 본 발명에 의한 검출 회로의 구성의 일례를 나타내는 회로도이다.
도 7은 검출 회로의 다른 실시예의 구성을 나타내는 회로도이다.
도 8은 검출 회로의 또 다른 실시예의 구성을 나타내는 회로도이다.
도 9는 펌프 회로의 회로 구성의 일례를 나타내는 회로도이다.
도 10은 본 발명에 의한 Vii 생성 회로의 회로 구성의 일례를 나타내는 회로도이다.
도 11은 본 발명에 의한 Vii 생성 회로의 회로 구성의 다른 일례를 나타내는 회로도이다.
도 12는 본 발명에 의한 Vii 생성 회로의 회로 구성의 또 다른 일례를 나타내는 회로도이다.
도 13은 VGI 생성 회로의 회로 구성을 나타내는 회로도이다.
이하에, 본 발명의 실시에를 첨부 도면을 이용하여 상세히 설명한다.
도 4는 본 발명을 적용하는 반도체 집적 회로의 일례로서 반도체 기억 장치의 일반적 구성을 나타내는 블록도이다.
도 4의 반도체 기억 장치는 전원 회로(31), 주변 회로(32), 메모리 코어 회로(33) 및 내부 전원선(34)을 포함한다. 전원 회로(31)는 승압 전압을 생성하는 Vpp 생성 회로(35), 및 강압 전압을 생성하는 Vii 생성 회로(36)를 포함한다. Vpp 생성 회로(35)가 생성하는 승압 전압(Vpp)과, Vii 생성 회로(36)가 생성하는 강압 전압(Vii)은 각각의 내부 전원선(34)을 거쳐서 주변 회로(32) 및 메모리 코어 회로(33)에 공급된다. 반도체 기억 장치에는 데이터 입출력하는 액티브 모드, 데이터 입출력은 없지만 데이터를 유지하고 있는 상태의 스탠바이 모드, 및 데이터를 유지하고 있지 않는 상태의 파워다운 모드가 있다.
도 5는 Vpp 생성 회로(35)의 구성을 나타내는 블록도이다.
도 5의 Vpp 생성 회로(35)는 검출 회로(41) 및 펌프 회로(42)를 포함한다. 검출 회로(41)가 승압 전압(Vpp)의 하강을 검출하면, 이것에 응답하여 펌프 회로(42)가 구동하여 승압 전압(Vpp)을 승압한다.
도 6은 본 발명에 의한 검출 회로의 구성의 일례를 나타내는 회로도이다.
도 6의 검출 회로(41)는 NMOS 트랜지스터(51 내지 53), PMOS 트랜지스터(54 및 55), 저항(56 및 57), 인버터(58), 및 NMOS 트랜지스터(61 및 62)를 포함한다. 저항(56 및 57)은 분압기를 구성하고, 승압 전압(Vpp)을 전압 분할한다. NMOS 트랜 지스터(51 내지 53)와 PMOS 트랜지스터(54 및 55)는 차동 증폭기를 구성하고, 승압 전압(Vpp)을 분압한 전압값과 기준 전압(Vref)의 차에 따른 전압을 인버터(58)에 공급한다. 인버터(58)의 출력(pump_on)은 펌프 회로(42)에 공급된다. 승압 전압(Vpp)이 하강하면, 승압 전압(Vpp)을 분압한 전압값이 기준 전압(Vref)보다도 작게 되어, 인버터(58)의 입력이 LOW로 된다. 이것에 의해서 출력(pump_on)이 HIGH로 되고, 이것에 응답하여 펌프 회로(42)가 구동하여 승압 전압(Vpp)을 승압한다.
본 발명에 의한 검출 회로(41)에 있어서는 NMOS 트랜지스터(61 및 62)가 설치되어 있다. NMOS 트랜지스터(62)의 게이트단에는 인버터(58)의 출력(pump_on)이 인가된다. 따라서, NMOS 트랜지스터(62)는 펌프 회로(42)가 구동하는 기간에 있어서 도통 상태가 된다.
NMOS 트랜지스터(51)를 흐르는 전류(Ib1)와 NMOS 트랜지스터(62)를 흐르는 전류(Ib2)의 합계가 크면, 도 6의 차동 증폭기의 응답 속도는 빠르고, 급격한 승압 전압(Vpp)의 변화에 응답하여 전압 검출할 수 있다. 본 발명에서는, 합계된 바이어스 전류(Ib1+Ib2)의 양을 펌프 회로(42)가 구동하는 기간(도 2의 펌프 온 기간)에 있어서 크게 하여 충분한 응답 속도를 확보하고, 또 펌프 회로(42)가 비구동인 기간(도 2의 펌프 오프 기간)에는 작게 하여 쓸데없는 전류 소비를 삭감한다. 이것에 의해서, 반도체 기억 장치의 스탠바이 시의 소비 전류를 삭감할 수 있다.
또, NMOS 트랜지스터(61)는 NMOS 트랜지스터(51)에 인가되는 게이트 전압(Vbias)으로 구동되어, NMOS 트랜지스터(51)와 마찬가지로 전류원으로서 기능한다. NMOS 트랜지스터(62)는 단순히 온 오프하는 스위치로서 기능할 뿐이므로, NMOS 트랜지스터(62)만으로는 차동 증폭기에 과대한 전류가 흘러 버린다. 따라서, 전류원으로서 기능하는 NMOS 트랜지스터(61)에 의해서 전류(Ib2)의 전류량을 조정하고 있다.
도 7은 검출 회로의 다른 실시예의 구성을 나타내는 회로도이다. 도 7에 있어서, 도 6과 동일한 구성 요소는 동일한 번호로 참조하고, 그의 설명은 생략한다.
도 7의 검출 회로(41A)에 있어서는 NMOS 트랜지스터(51)의 게이트 전압과 NMOS 트랜지스터(61)의 게이트 전압이 각각 독립된 전압(Vbias1 및 Vbias2)으로 설정되어 있다. 기타의 구성은 도 6의 검출 회로(41)와 마찬가지이다. 도 6의 구성에서는 NMOS 트랜지스터(51 및 61)가 동일한 특성으로 되면, 전류(Ib1)와 전류(Ib2)는 각각 동일한 전류량이 된다. 이것에 대하여 도 7과 같이 구성하면, 전류(Ib1)와 전류(Ib2)를 각각 다른 전류량으로 설정하는 것이 가능해진다.
도 8은 검출 회로의 또 다른 실시예의 구성을 나타내는 회로도이다. 도 8에 있어서, 도 6과 동일한 구성 요소는 동일한 번호로 참조하고, 그의 설명은 생략한다.
도 8의 검출 회로(41B)에 있어서는 도 6의 NMOS 트랜지스터(61)가 제거되어 있다. 기타의 구성은 도 6의 검출 회로(41)와 마찬가지이다. 전술한 설명과 같이, 도 6의 구성에서는 NMOS 트랜지스터(62)는 단순히 온 오프하는 스위치로서 기능할 뿐이므로, 전류원으로서 기능하는 NMOS 트랜지스터(61)를 설치하여, 전류(Ib2)의 전류량을 조정하고 있다. 도 8의 구성에서는 전류원으로서 기능하는 NMOS 트랜지스터(61)를 제거하여, NMOS 트랜지스터(62)만으로 전류량의 조정을 하고 있다. 즉, NMOS 트랜지스터(62)가 온 상태에 있어서 NMOS 트랜지스터(62)를 흐르는 전류량은 NMOS 트랜지스터(62)의 게이트 소스간 전압에 의해서 정해지고 있다. 이 경우의 전류량을 적절한 값으로 조정하는 것은 예컨대 NMOS 트랜지스터의 채널 사이즈를 조정함으로써 행할 수 있다. 도 6, 도 7, 도 8에서 이용한 검출 회로의 전류량의 조정 방법은 부전위 전원의 전압 검출에도 이용할 수 있다.
도 9는 펌프 회로(42)의 회로 구성의 일례를 나타내는 회로도이다.
도 9의 펌프 회로(42)는 NAND 회로(71), 인버터(72 및 73), 콘덴서(74), NMOS 트랜지스터(75 및 76)를 포함한다. 검출 회로(41)로부터의 신호(pump_on)가 HIGH로 되면, NAND 회로(71) 및 인버터(72 및 73)를 구비하는 링 오실레이터가 발진한다. 링 오실레이터 발진의 각 사이클의 전압 변동이 콘덴서(74)에 의한 용량 결합을 거쳐서 NMOS 트랜지스터(75 및 76)측에 전파된다. 이 발진의 각 사이클의 전압 변동에 의해서, 전원 전압(Vdd)으로부터 공급되는 전하가 누적적으로 축적되어 가고, 전원 전압(Vdd)보다도 높은 승압 전압(Vpp)이 생성된다.
도 10은 본 발명에 의한 Vii 생성 회로(36)의 회로 구성의 일례를 나타내는 회로도이다.
도 10의 Vii 생성 회로(36)는 파워다운 제어 회로(81), VGI 생성 회로(82), NMOS 트랜지스터(83 및 84), 파워다운 제어 패드(25), 및 PMOS 트랜지스터(86)를 포함한다. 여기서 강압 전압을 생성하는 회로 부분은 NMOS 트랜지스터(84)이다. NMOS 트랜지스터(84)의 게이트에는 소정의 게이트 전압(Vgi)이 인가되고 있고, 드레인단은 PMOS 트랜지스터(86)를 거쳐서 전원 전압(Vdd)에 접속되어, 소스단이 내부 강압 전압(Vii)을 공급한다. 내부 회로에서의 전류 소비에 의해서 강압 전압(Vii)이 하강하면, 게이트 전압(Vgi)와 소스 전압[강압 전압(Vii)]과의 차가 커져, NMOS 트랜지스터(84)에 흐르는 전류가 증대한다. 이것에 의해서 강압 전압(Vii)이 상승한다. 이와 같이 하여 강압 전압(Vii)은 게이트 전압(Vgi)에 의해서 정해지는 일정 전압으로 되도록 제어된다.
파워다운 시에는 파워다운 제어 패드(85)에 외부로부터의 신호가 어써트되어, 파워다운 제어 회로(81)의 출력 신호(PD)가 HIGH로 된다. 이것에 의해서 NMOS 트랜지스터(83)가 도통하고, VGI 생성 회로(82)의 출력이 LOW[그라운드 전압(VSS)]로 되어, NMOS 트랜지스터(84)가 비도통으로 된다. 이와 같이 하여 파워다운 시에는 내부 회로에 대한 내부 강압 전압(Vii)의 공급이 정지된다.
도 10의 구성에서는 내부 강압 전압(Vii)의 전압를 통상보다도 다소 높은 전압으로 설정하기 위해서, 저임계값 전압의 NMOS 트랜지스터를 이용하여 소스 전압을 기판 전압에 접속하여, 백바이어스 효과를 없앰으로써 NMOS 트랜지스터(84)의 임계값 전압을 작게 하고 있다.
본 발명에 있어서는 PMOS 트랜지스터(86)를 더 설치하여, 그의 게이트단에 파워다운 시에 HIGH로 되는 파워다운 제어 회로(81)의 출력 신호(PD)를 인가하고 있다. 따라서, 파워다운 시에는 PMOS 트랜지스터(86)가 비도통 상태로 되어, 내부 강압 전압(Vii)에 대하여 흐르는 전류는 감소한다. 이것에 의해서, NMOS 트랜지스터(84)가 파워다운 모드에 있어서 완전히 비도통으로 되어, 파워다운 시에 있어서 Vii 생성 회로(36)로부터 흘러 나오는 소비 전류를 삭감하는 것이 가능해진다.
도 11은 본 발명에 의한 Vii 생성 회로의 회로 구성의 다른 일례를 나타내는 회로도이다. 도 11에 있어서, 도 10과 동일한 구성 요소는 동일한 번호로 참조하고, 그의 설명은 생략한다.
도 11의 Vii 생성 회로(36A)에 있어서는 도 10의 저임계값 전압의 NMOS 트랜지스터(84) 대신에, 통상의 임계값 전압의 NMOS 트랜지스터(84A)를 설치하고 있다. 기타의 구성은 도 10의 구성과 동일하다. 도 11의 구성에 있어서도, 파워다운 시에 있어서 Vii 생성 회로(36A)로부터 흘러 나오는 소비 전류를 삭감하는 것이 가능해진다.
도 12는 본 발명에 의한 Vii 생성 회로의 회로 구성의 다른 일례를 나타내는 회로도이다. 도 12에 있어서, 도 10과 동일한 구성 요소는 동일한 번호로 참조하고, 그의 설명은 생략한다.
도 12의 Vii 생성 회로(36B)에 있어서는 도 10의 NMOS 트랜지스터(84) 대신에 복수의 NMOS 트랜지스터(84-1, 84-2, …)가 설치되고, 또한 도 10의 PMOS 트랜지스터(86) 대신에 복수의 PMOS 트랜지스터(86-1, 86-2, …)가 설치된다. 이들 복수의 NMOS 트랜지스터(84-1, 84-2, …) 및 복수의 PMOS 트랜지스터(86-1, 86-2, …)는 반도체 기억 장치 내의 다른 위치에 이산하도록 배치되고, 반도체 기억 장치 내의 각각이 배치되는 부위에 있어서 내부 강압 전압(Vii)을 공급한다. 기타의 동작에 관해서는 도 10의 구성과 마찬가지이다.
도 13은 VGI 생성 회로(82)의 회로 구성을 나타내는 회로도이다.
VGI 생성 회로(82)는 NMOS 트랜지스터(101 내지 104), PMOS 트랜지스터(105 내지 108), 저항(109 및 110), 및 인버터(111)를 포함한다. NMOS 트랜지스터(101 내지 104)와 PMOS 트랜지스터(106 및 107)로 차동 증폭기를 구성하고, 저항(109 및 110)으로 전압 분할기를 구성한다. 전압 분할기에서 출력 신호(Vgi)를 분압하고, 분압 후의 전압을 차동 증폭기에 의해서 기준 전압(Vref)와 비교한다. 분압 후의 전압과 기준 전압(Vref)의 차에 따른 전압에 의해서 PMOS 트랜지스터(108)를 구동함으로써 출력 신호(Vgi)를 생성한다.
이와 같이 하여 VGI 생성 회로(82)는 피드백 제어에 의해서 출력 신호(Vgi)를 소망의 전압값으로 조정한다.
파워다운 시에는 파워다운 신호(PD)가 HIGH로 되어, 인버터(111)의 출력이 LOW로 된다. 이것에 의해서 NMOS 트랜지스터(102)가 비도통으로 되어, 차동 증폭기의 동작이 정지된다. 이 때, VGI 생성 회로(82)의 출력 신호(Vgi)는 클램프용 NMOS 트랜지스터(83)에 의해서 그라운드 전압에 클램프된다.
이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 특허 청구의 범위에 기재된 범위 내에서 다양한 변형이 가능하다.

Claims (10)

  1. 외부 전원 전압을 승압하여 승압 전압을 생성하는 펌프 회로와,
    상기 펌프 회로가 생성하는 상기 승압 전압을 검출하여 상기 펌프 회로의 구동/비구동을 제어하는 검출 회로
    를 포함하고,
    상기 검출 회로는,
    상기 승압 전압과 기준 전압을 비교하는 차동 증폭기와,
    상기 차동 증폭기에 흐르는 바이어스 전류의 양을 상기 펌프 회로의 구동/비구동에 따라서 제어하는 전류 제어 회로
    를 포함하고,
    상기 전류 제어 회로는, 상기 펌프 회로가 구동하는 기간에서 상기 바이어스 전류를 제1 전류량으로 하고, 상기 펌프 회로가 비구동인 기간에서 상기 바이어스 전류를 상기 제1 전류량보다 작은 제2 전류량으로 하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 전류 제어 회로는,
    항상 도통 상태에 있는 제1 트랜지스터와,
    상기 펌프 회로의 구동/비구동을 제어하는 신호에 따라서 도통/비도통이 제어되는 제2 트랜지스터
    를 포함하고, 상기 제1 트랜지스터에 흐르는 전류와 상기 제2 트랜지스터에 흐르는 전류의 합계를 상기 바이어스 전류로 하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 전류 제어 회로는 상기 제2 트랜지스터에 직렬로 접속 되는 제3 트랜지스터를 더 포함하고, 상기 제1 트랜지스터와 상기 제3 트랜지스터에는 동일한 게이트 전압이 공급되는 것을 특징으로 하는 반도체 집적 회로.
  4. 제2항에 있어서, 상기 전류 제어 회로는 상기 제2 트랜지스터에 직렬로 접속되는 제3 트랜지스터를 더 포함하고, 상기 제1 트랜지스터와 상기 제3 트랜지스터에는 각각 다른 게이트 전압이 공급되는 것을 특징으로 하는 반도체 집적 회로.
  5. 제2항에 있어서, 상기 전류 제어 회로의 상기 제2 트랜지스터가 온 상태에서 상기 제2 트랜지스터에 흐르는 전류량은 상기 제2 트랜지스터의 게이트 소스간의 전압에 의해서 정해지는 것을 특징으로 하는 반도체 집적 회로.
  6. 소정의 전압을 생성하는 전압 생성 회로와,
    상기 전압 생성 회로가 출력하는 상기 소정의 전압을 게이트단에서 받아들이고, 외부 전원 전압을 드레인단에서 받아들이며, 상기 외부 전원 전압을 상기 소정의 전압에 따라서 강압하여 소스단에 강압 전압을 생성하는 NMOS 트랜지스터와,
    상기 NMOS 트랜지스터의 상기 드레인단과 상기 외부 전원 전압 사이에 설치되어 파워다운 모드를 지시하는 파워다운 신호를 게이트단에서 받아들이는 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 NMOS 트랜지스터의 상기 소스단은 기판 전압에 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
  8. 제6항에 있어서, 상기 파워다운 신호에 의한 상기 파워다운 모드의 지시에 따라서 상기 NMOS 트랜지스터의 상기 게이트단을 그라운드 전압에 클램프하는 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제6항에 있어서, 외부로부터의 신호에 따라서 상기 파워다운 모드를 지시하는 상기 파워다운 신호를 생성하는 파워다운 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  10. 제6항에 있어서, 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터의 쌍을 복수 포함하고, 상기 복수의 쌍이 칩 내에서 이산한 장소에 배치되어 있는 것을 특징으로 하는 반도체 집적 회로.
KR1020057008300A 2005-05-10 2003-06-27 반도체 집적 회로 KR100689744B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020057008300A KR100689744B1 (ko) 2005-05-10 2003-06-27 반도체 집적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020057008300A KR100689744B1 (ko) 2005-05-10 2003-06-27 반도체 집적 회로

Publications (2)

Publication Number Publication Date
KR20050086483A KR20050086483A (ko) 2005-08-30
KR100689744B1 true KR100689744B1 (ko) 2007-03-12

Family

ID=37270291

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057008300A KR100689744B1 (ko) 2005-05-10 2003-06-27 반도체 집적 회로

Country Status (1)

Country Link
KR (1) KR100689744B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990006330A (ko) * 1997-06-10 1999-01-25 세키자와 다다시 전위 검출 회로에서의 전력 소비를 감소시키는 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990006330A (ko) * 1997-06-10 1999-01-25 세키자와 다다시 전위 검출 회로에서의 전력 소비를 감소시키는 반도체 장치

Also Published As

Publication number Publication date
KR20050086483A (ko) 2005-08-30

Similar Documents

Publication Publication Date Title
US7538602B2 (en) Semiconductor integrated circuit with stepped-down voltage generating circuit
JP3732884B2 (ja) 内部電源電圧発生回路、内部電圧発生回路および半導体装置
US6194887B1 (en) Internal voltage generator
US7598807B2 (en) Differential amplifier circuit, voltage regulator using the differential amplifier circuit, and method for controlling the differential amplifier circuit
JP2012003678A (ja) レギュレータ回路
JP2004280923A (ja) 内部電源回路
US20070262810A1 (en) Power managing apparatus
US8975776B2 (en) Fast start-up voltage regulator
JP2006146421A (ja) レギュレータ回路
KR100818105B1 (ko) 내부 전압 발생 회로
US7479767B2 (en) Power supply step-down circuit and semiconductor device
JP4731532B2 (ja) 半導体集積回路
JP5045294B2 (ja) カスコードカレントミラー回路を有する内部電源回路
KR100689744B1 (ko) 반도체 집적 회로
US20220069706A1 (en) Semiconductor integrated circuit for regulator
US7852140B2 (en) Internal voltage generation circuit and method thereof
US8125266B2 (en) Power supply circuit for charge pump circuit
US6459329B1 (en) Power supply auxiliary circuit
JP2005092401A (ja) 電源回路
JP6530226B2 (ja) 電圧レギュレータ、半導体装置、及び電圧レギュレータの電圧生成方法
JP2014134862A (ja) 半導体装置
JP2005018677A (ja) 電源回路
JP2006155357A (ja) 降圧回路
JP3673190B2 (ja) 電圧発生回路、半導体装置及び電圧発生回路の制御方法
US7772719B2 (en) Threshold voltage control circuit and internal voltage generation circuit having the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130201

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160127

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180201

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190214

Year of fee payment: 13