KR19990006330A - 전위 검출 회로에서의 전력 소비를 감소시키는 반도체 장치 - Google Patents

전위 검출 회로에서의 전력 소비를 감소시키는 반도체 장치 Download PDF

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Abstract

본 발명에 따른, 제1 전압을 소비하는 반도체 장치는 제1 전압의 전위를 검출하는 전위 검출 회로와, 이 제1 전압의 소비가 개시되는 타이밍에 따라 소정의 시간 주기 동안 동작하도록 이 전위 검출 회로를 제어하는 제어 회로를 포함한다.

Description

전위 검출 회로에서의 전력 소비를 감소시키는 반도체 장치
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 내부 전압의 전위를 검출하는 전위 검출 회로를 구비한 반도체 장치에 관한 것이다.
반도체 장치는 일반적으로 장치의 내부에서 사용되는 전압의 전위를 검출하는 메카니즘을 갖추고 있다. 예컨대, 반도체 장치에서 전압이 그 내부적 사용을 위해 발생되면, 외부로부터 공급되는 전원 전압 VDD 및 접지 전압 VSS와 다른 이 내부적으로 발생된 전압이 소정의 전위에서 유지되는지를 체크할 필요가 있다. 이 체크 결과에 기초하여, 내부적으로 발생된 전압의 전위가 제어된다.
예컨대, DRAM 등의 반도체 메모리 장치에서, 전위 VDD가 메모리 셀로서 기능하는 커패시터에 기억되는 경우, 이 메모리 셀에 접속된 셀 트랜지스터는 비트 라인에서 메모리 셀로 전하를 공급하도록 도통된다. 이 경우, 셀 트랜지스터는 그 게이트 입력으로서, 목표 전위 VDD보다도 트랜지스터의 임계 전압분만큼 높은 전압을 수신한다. 게다가 이 게이트 전압은 메모리 셀을 고속으로 충전하기 위해 오버드라이빙 전압만큼 더 높을 필요가 있다. 외부에서 공급되는 전원 전압보다 높은 이러한 전압이 필요한 경우에는, 승압 회로가 사용된다. 그러나, 승압된 전압의 공급에 대해 장치 내부에서의 전류 소비가 불균형적으로 증가하여 승압된 전압이 감소하는 경우, 반도체 메모리 장치는 오동작할 수 있다. 이를 방지하기 위해, 이 승압 전위를 검출하고, 검출된 전위에 기초하여 전위 제어를 행할 필요가 있다.
동일한 전위 검출 및 전위 제어가 또한 반도체 장치에서 접지 전위보다 낮은 전위로 설정된 기판 전압에 관해서 수행되어야 한다.
상기 설명된 전위 검출에 사용되는 전위 검출 회로는 일련의 저항을 이용하여 대상 전압을 분압하고 이 분압 전위를 기준 전위와 비교함으로써 전위를 검출한다. 이러한 전위 검출 회로는 항상 동작 상태에 있어서, 일련의 저항은 계속적으로 전력을 소비한다.
이 전력 소비는 매우 작다. 그러나, 최근의 반도체 장치의 저전력 소비화의 관점에서, 이 작은 전력 소비도 무시할 수 없다.
따라서, 반도체 장치의 전위 검출 회로에서의 전력 소비를 감소시킬 필요가 있다.
그러므로, 본 발명은 상기 설명한 요구를 만족시킬 수 있는 전위 검출 회로 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 더 특정한 다른 목적은 전위 검출 회로에서의 전력 소비를 감소시킬 수 있는 전위 검출 회로 및 반도체 장치를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 전위 검출 회로가 채용된 반도체 장치의 회로도.
도 2는 도 1의 반도체 장치의 전위 검출 동작을 설명하는 타이밍도.
도 3은 펄스 발생 회로의 회로도.
도 4는 본 발명의 제2 실시예에 따른 전위 검출 회로가 채용된 반도체 장치의 회로도.
도 5의 (a)∼(e)는 도 4의 반도체 장치의 전위 검출 동작을 설명하기 위한 타이밍도.
도 6은 펄스 발생 회로의 회로도.
도 7은 본 발명의 제3 실시예에 따른 전위 검출 회로의 회로도.
도 8의 (a)∼(e)는 도 7의 전위 검출 회로의 동작을 설명하기 위한 타이밍도.
도 9는 본 발명의 제4 실시예에 따른 전위 검출 회로의 회로도.
도 10의 (a)∼(e)는 도 9의 전위 검출 회로의 동작을 설명하기 위한 타이밍도.
도 11은 트리거 회로의 회로도.
도 12는 부하 회로의 회로 구조를 나타낸 회로도.
도 13은 승압 회로가 내부 전압 발생 회로로서 사용되는 경우의 내부 전압 발생 회로의 회로 구조를 나타낸 회로도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 장치
11 : 전위 검출 회로
12 : 트리거 회로
13 : 부하 회로
14 : 내부 전압 발생 회로
본 발명의 상기한 목적을 달성하기 위해, 제1 전압을 소비하는 반도체 장치는 제1 전압의 전위를 검출하는 전위 검출 회로와, 이 제1 전압이 소비되기 시작하는 타이밍에 따라 이 전위 검출 회로를 소정의 시간 주기 동안 동작하도록 제어하는 제어 회로를 포함한다.
상술한 반도체 장치에서, 전위 검출 회로는 제1 전압이 소비되기 시작하는 타이밍에 따라 소정의 시간 주기 동안 동작되어, 전압 소비의 개시 이전 또는 전위 검출의 완료 후의 불필요한 전위 검출 동작이 방지됨으로써 전위 검출 회로에서의 전력 소비를 감소시킬 수 있다.
본 발명에 따라, 전위 검출 회로는 전압 소비의 개시에서 시작하여 소정의 시간 주기 동안 동작함으로써, 전압 소비의 개시 이전 또는 전위 검출의 완료 후의 불필요한 전위 검출 동작이 방지되고, 이에 의해 전위 검출 회로에서의 전력 소비를 감소시킬 수 있다.
본 발명에 따라, 제어 회로는, 부하 회로의 동작 개시를 트리거하는 트리거 회로로부터의, 전력 소비의 개시를 지시하는 검출 개시 신호의 타이밍에 따라 동작한다.
본 발명에 따라, 제1 전압은 전력 소비에 의해 소정의 전위에서 벗어나면 전위 검출 회로에 의해 획득된 검출 결과에 따라서 조정되어 소정의 전위로 복귀될 수 있다.
본 발명에 따라, 전위 검출은 분압 회로와 비교 회로를 이용하여 수행될 수 있다.
본 발명에 따라, 전위 검출 회로에 의해 검출된 전위가 소정의 전위와 다르다고 판명되면, 전위 검출 회로의 동작은, 전위 검출 회로의 역할이 완료된 것에 기초하여 중지된다. 불필요한 전위 검출 동작이 검출된 전위가 소정의 전위와 다르다는 것이 검출된 후에 방지되기 때문에, 전위 검출 회로에서의 전력 소비는 감소될 수 있다.
본 발명에 따라, 실제 전력 소비가 검출 개시 신호의 타이밍보다 지연되면 전위 검출 동작은 전력 소비가 실제로 개시하거나 개시할려는 시점까지 실행되지 않기 때문에, 전위 검출 회로에서의 전력 소비를 추가로 감소된다.
또한, 본 발명에 따라, 로우-액세스(row-access) 동작 및 프리차지 동작을 수행할때 승압된 전압을 소비하는 반도체 메모리 장치는, 승압된 전압의 전위를 검출하는 전위 검출 회로와, 로우-액세스 동작 또는 프리차지 동작이 개시되는 타이밍에 따라 소정의 시간 주기 동안 전위 검출 회로가 동작하도록 제어하는 제어 회로를 포함한다.
상술한 반도체 메모리 장치에 있어서, 전위 검출 회로는 로우-액세스 동작 또는 프리차지 동작이 개시되는 타이밍에 따라 소정의 시간 주기 동안 동작한다. 이로 인해, 승압된 전압의 소비 개시 이전 또는 전위 검출 후의 불필요한 전위 검출 동작이 방지되어, 전위 검출 회로에서의 전력 소비가 감소한다.
본 발명의 다른 목적 및 특징은 첨부된 도면을 참조하여 차후의 상세한 설명에 나타난다.
이하, 본 발명의 실시예가 첨부된 도면을 참조하여 설명된다.
도 1은 본 발명의 제1 실시예에 따른 전위 검출 회로가 채용된 반도체 장치의 회로도이다.
도 1의 반도체 장치(10)는 전위 검출 회로(11), 트리거 회로(12), 부하 회로(13), 및 내부 전압 발생 회로(14)를 포함한다. 전위 검출 회로(11)는 본 발명에 따른 구성요소이며 트리거 회로(12), 부하 회로(13) 및 내부 전압 발생 회로(14)는 종래의 반도체 장치에 일반적으로 이용되는 구성요소이다.
내부 전압 발생 회로(14)는 반도체 장치(10)의 내부에서 사용되는 내부 전압을 생성한다. 예컨대, DRAM 등의 반도체 장치의 경우에, 내부 전압 발생 회로(14)는, 승압 전압을 생성하는 승압 회로 및/또는 기판 전압을 생성하는 기판 전압 생성 회로일 수 있다. 내부 전압 발생 회로(14)에 의해 생성된 전압 V는 부하 회로(13)에 공급되어, 전압 V는 부하 회로(13)에서 소비된다. 부하 회로(13)는 반도체 장치(10)에서 데이타의 처리, 데이타의 기억, 동작의 제어 등을 행하는 회로이다. 예컨대, DRAM 등의 반도체 장치의 경우에, 부하 회로(13)는 메모리 코어 회로, 디코더 회로 및/또는 제어 회로를 포함한다.
트리거 회로(12)는 외부에서 공급되는 입력 신호에 따라, 부하 회로(13)에 동작의 개시를 지시하는 회로이다. 예컨대, 도 1의 반도체 장치가 DRAM 등의 반도체 장치이면, 부하 회로(13)는 메모리 코어 회로 및, 로우 디코더 등의 로우-액세스 제어 회로를 포함한다. 이 경우, 트리거 회로(12)는 RAS 코멘드를 수신하고 RAS 신호를 생성하는, 코멘드 디코더 및 RAS 신호 생성 회로에 해당한다. RAS 신호가 부하 회로(13)에 공급되면, 부하 회로(13)는 로우-어드레스-액세스 동작을 행한다.
전위 검출 회로(11)는 부하 회로(13)에서 소비되는 전압 V를 수신하고, 전압 V를 분압하여 획득한 전압과 기준 전위 VREF를 비교하여, 전압 V의 전위를 검출한다. 종래의 전위 검출 회로는 전압 V의 전위를 검출할 수 있는 상태를 계속 유지한다. 반면에, 본 발명의 전위 검출 회로(11)는, 트리거 회로(12)가 부하 회로(13)를 트리거하는 신호를 발송하면, 그 신호를 수신한다. 트리거로서의 이 신호에 의해, 전위 검출 회로(11)는 전위 검출 동작을 개시한다. 전위 검출 회로(11)는 전위 검출 동작의 개시로부터 소정의 시간 주기가 경과하면, 전위를 검출하는 것을 중지한다.
이와같이, 전위 검출 회로(11)는 부하 회로(13)가 동작을 개시하는 것과 동시에 전위 검출 동작을 개시하므로, 전위 검출 회로(11)는 부하 회로(13)가 전력을 소비할때, 전압 V에 있어서의 강하를 용이하게 검출할 수 있다. 추가로, 전위 검출 회로(11)는 소정의 시간 주기 동안만 전위 검출 동작을 수행한다. 이 소정의 시간 주기의 기간은, 부하 회로(13)의 동작 주기가 실질상 일정하거나 또는 미리 공진된 경우에 부하 회로(13)의 동작 주기와 실질적으로 동일한 주기로 설정될 수 있다. 부하 회로(13)의 동작 주기가 공지되지 않았어도, 전위 검출 동작은 부하 회로(13)에서의 전력 소비가 낭비가 아닌한, 어떤 문제점도 발생시키지 않고 소정의 시간 주기가 경과한 후에 중지될 수 있다. 이는 전압 V가 소정의 시간 주기 동안 감소되지 않으면, 전압 강하가 거의 발생하지 않기 때문이다.
이와같이, 본 발명의 전위 검출 회로(11)는 부하 회로(13)에 의해 발생되는 전압 강하를 용이하게 검출한다. 동작의 개시 이전에 전압 강하가 발생할 수 없기 때문에 전위 검출 회로(11)는 부하 회로(13)가 동작을 개시하기 전에 전위 검출 동작을 수행하지 않는다. 전위 검출 회로(11)는 또한, 전위 검출 동작의 개시로부터 소정의 시간 주기가 경과한 후 전위 검출 동작을 중지한다. 이들 동작의 타이밍에 의해, 전위 검출 회로(11)에서의 전력 소비는 최소 레벨로 감소될 수 있다.
도 1에서, 전위 검출 회로(11)는 펄스 발생 회로(20), 부하(21,22), NMOS 트랜지스터(23∼26), 인버터(27) 및 저항(R1,R2)을 포함한다. 부하(21,22)와 NMOS 트랜지스터(23∼26)는 함께 차동 증폭기를 구성한다. 저항(R1,R2)은 함께 전압 V를 분압하는 분압 회로를 구성한다. 차동 증폭기와 분압 회로는 전위 V를 실질적으로 검출하는 전위 검출 회로의 핵심부를 구성한다. NMOS 트랜지스터(25,26)는 분압 회로 및 차동 증폭기가 동작할 것인지를 제어하는 스위치로서 기능한다. NMOS 트랜지스터(25,26)는 펄스 발생 회로(20)의 출력을 그 게이트 입력에서 수신한다.
펄스 발생 회로(20)는 트리거 회로(12)로부터의 신호를 수신하고, 트리거 회로(12)로부터의 신호를 수신할 때 소정 기간 동안 HIGH 레벨을 유지하는 펄스 신호 P를 생성한다. 펄스 신호 P는 NMOS 트랜지스터(25,26)를 도통시켜 분압 회로 및 차동 증폭기가 상기 소정의 기간동안 동작한다. 이 차동 증폭기는 분압 회로에 의해 생성된 분압 전압 VDIV와 기준 전압 VREF를 비교한다. 분압 전압 VDIV가 더 낮으면, LOW-레벨 신호가 인버터(27)의 입력에 공급된다. 이 경우, 전위 검출 회로(11)는 HIGH 레벨을 가진 신호 OUT를 출력한다.
전위 검출 회로(11)는 HIGH 레벨을 가진 신호 OUT를 내부 전압 발생 회로(14)에 공급하여, 내부 전압 발생 회로(14)가 출력 전압 V를 조정하도록 한다. 승압 회로 또는 기판 전압 생성 회로일 수 있는 내부 전압 발생 회로(14)의 동작은 종래 기술의 범위이므로 그 설명을 생략한다.
도 2의 (a)∼(e)는 도 1의 반도체 장치(10)의 전위 검출 동작을 설명하기 위한 타이밍도이다.
도면에 도시된 바와 같이, 펄스 발생 회로(20)에 입력되는 검출 개시 신호가 HIGH가 되면, 펄스 발생 회로(20)에서 출력된 펄스 신호 P는 트리거되며, 소정의 주기 동안 HIGH 레벨을 유지한다. 검출 개시 신호는 또한 트리거 회로(12)로부터 부하 회로(13)에 공급된 트리거 신호이기 때문에, 검출 개시 신호의 HIGH 레벨은 부하 회로(13)의 동작의 개시를 시그널링한다. 부하 회로(13)의 이 동작은 전압 V에서의 전압 강하를 초래한다. 전압 V에서와 동일한 방식으로, 전압 V를 분압하여 획득된 분압 전압 VDIV도 강하한다. 도 2의 (c)에서, 기준 전위 VREF는 분압 전압 VDIV과 함께 도시되어 있다. 분압 전압 VDIV가 펄스 신호 P의 HIGH 주기동안 기준 전압 VREF보다 낮으면, 전위 검출 회로(11)의 신호 OUT는 HIGH가 된다. 신호 OUT가 HIGH가 되기 때문에, 내부 전압 발생 회로(14)는 출력 전압 V의 조정을 개시한다. 이 조정에 의해, 전압 V 및 분압 전압 VDIV는 각각 그 최초의 레벨로 복귀한다.
도 3은 펄스 발생 회로(20)의 회로도를 도시한다.
도 3의 펄스 발생 회로(20)는 NAND 회로(31,32), 인버터(33), 및 역상(reversed-phase) 지연 회로(34)를 포함한다. 역상 지연 회로(34)는 다수의 인버터(35-1∼35-n)(n:홀수)를 포함한다. NAND 회로(31,32)는 래치를 구성한다. 이 래치는 초기 상태에서 HIGH 레벨을 가진 2개의 입력을 갖는다. 이 초기 상태에서, 래치는 NAND 회로(31)가 LOW인 상태를 유지한다. 펄스 발생 회로(20)로부터 출력된 펄스 신호 P는 초기 상태에서 LOW이다.
검출 개시 신호가 HIGH가 되면, 인버터(33)의 출력은 LOW로 전환되어 래치의 상태는 반전되고 NAND 회로(31)의 출력은 HIGH가 된다. 이는, 펄스 발생 회로(20)로부터의 출력 신호 P가 HIGH로 전환됨을 의미한다. NAND 회로(31)의 출력에 있어서의 HIGH로의 변화는 역상 지연 회로(34) 내를 지연하면서 전송되어, 래치를 구성하는 NAND 회로(32)에 LOW로의 변화로서 입력된다. 이는 소정의 시간 주기후에 발생한다. 이 시점에서, 검출 개시 신호가 LOW 레벨로 다시 복귀한다. 따라서, 역상 지연 회로(34)에서 NAND 회로(12)로의 입력에 있어서의 LOW로의 변화는 래치의 상티를 초기 상태로 복귀시킨다. 즉, 펄스 발생 회로(20)의 출력 신호 P는 LOW로 되돌아온다.
이와같이, 펄스 발생 회로(20)는 펄스 신호 P를 발생시키고, 펄스 신호 P의 HIGH 주기는 역상 지연 회로(34)의 지연량에 의해 결정된다. 역상 지연 회로(34)를 구성하는 지연 소자(인버터 35-1∼35-n)의 수를 조절함으로써, 소정의 펄스폭을 갖는 펄스 신호 P를 발생시키는 것이 가능하다.
도 4는 본 발명의 제2 실시예에 따른 전위 검출 회로를 채용한 반도체 장치의 회로도를 도시한다. 도 4에서, 도 1에서와 동일한 구성요소에는 동일한 참조부호를 병기하며, 그 설명은 생략한다.
도 4의 반도체 장치(10A)는 전위 검출 회로(11A), 트리거 회로(12), NMOS 트랜지스터(23∼26) 및, 내부 전압 발생 회로(14)를 포함한다. 이들 회로 구성요소중 전위 검출 회로(11A)만이 도 1과 다르다. 전위 검출 회로(11A)에서, 전위 검출 회로(11A)로부터 출력된 신호 OUT(인버터(27)로부터 출력)은 펄스 발생 회로(20A)로 피드백된다.
트리거 회로(12)로부터의 검출 개시 신호를 수신하면, 펄스 발생 회로(12A)는 소정의 시간 주기 동안 HIGH 레벨을 유지하는 펄스 신호 P를 생성한다. 그러나, 펄스 발생 회로(20A)는 소정의 시간 주기 동안 피드백 신호 OTU가 HIGH가 되더라도 펄스 신호 P를 리셋한다. 즉, 전압 강하의 검출에 근거하여 전압 V를 조정하도록 신호 OUT이 내부 전압 발생 회로(14)를 지시하면, 펄스 신호 P는 LOW로 리셋된다. 이 리셋 동작은 전위 검출 회로(11A)의 전위 검출 동작을 중지시킨다.
도 5의 (a)∼(e)는 도 4에 도시된 반도체 장치(10A)의 전위 검출 동작을 설명하기 위한 타이밍도를 나타낸다.
도면에 도시된 바와 같이, 검출 개시 신호가 HIGH가 되면 펄스 신호 P는 HIGH로 전환된다. 리셋 동작이 실행되지 않는한, 펄스 신호 P는 점선에 의해 나타나 것과 같이 소정의 시간 주기 동안 그 HIGH 레벨을 유지한다. 도 5의 (d)에서, 전압 V와 분압 전압 VDIV는 펄스 신호 P의 HIGH 주기 동안 강하되어, 신호 OUT는 HIGH로 전환되고, 이에 의해 펄스 신호 P가 리셋된다. 즉, 펄스 신호 P는 미리 예정되어 있는 소정의 시간 주기의 종료에 앞서 LOW로 복귀한다. 신호 OUT가 HIGH로 전환되기 때문에, 내부 전압 발생 회로(14)는 출력 전압 V를 조정한다. 그 결과, 전압 V 및 분압 전압 VDIV는 도 5의 (c)에 도시된 바와 같이, 그 각각의 최초 레벨로 복귀한다.
이와같이, 도 4 및 도 5의 (a)∼(e)에 도시된 본 발명의 제2 실시예는 전압 강하가 검출되면, 미리 예정되어 있는 소정의 시간 주기의 종료에 앞서 전위 검출 동작을 중지한다. 전압 강하의 검출은 전위 검출 회로(11A)가 그 역할을 완료했음을 나타낸다. 쓸데 없는 전위 검출 동작을 방지함으로써, 전력 소비가 추가로 감소될 수 있다. 전압 강하가 검출되지 않는한, 전압은 미리 예정되어 있는 소정의 시간 주기 동안만 전위 검출 상태에 있다.
도 6은 펄스 발생 회로(20A)의 회로도를 도시한다. 도 6에서, 도 3에서와 동일한 구성요소는 동일한 참조부호를 병기하며, 그 설명은 생략한다.
도 6의 펄스 발생 회로(20A)는 지연 회로(34A)및 NOR 회로(37)가 제공되는 점에서 도 3의 펄스 발생 회로(20)와 다르다. 여기에서, 지연 회로(34A)는 리셋될 수 있다. 지연 회로(34A)는 인버터(35-1∼35-m)(m:짝수) 및 NOR 회로(36-1∼36-m)을 포함한다. NOR 회로(36-1∼36-m)의 일측 입력은 상술된 바와 같이 피드백되는 신호 OUT를 수신한다. 신호 OUT가 LOW이면, NOR 회로(36-1∼36-m)는 그 다른측 입력에 대해 인버터로서 기능한다. NOR 회로(37)는 또한 다른측 입력에 공급되는 신호 OUT이 LOW이면 그 일측 입력에 대해 인버터로서 기능한다. 그러므로, 신호 OUT이 LOW이면, 지연 회로(34A) 및 NOR 회로(37)는 신호는 역상 지연 회로(34)에서와 동일한 방식으로 신호가 지연하면서 전파되도록 한다. 즉, 도 6의 펄스 발생 회로(20A)는 신호 OUT가 LOW인 한, 도 3의 펄스 발생 회로(20)와 동일한 기능을 수행한다.
입력 및 출력 신호의 HIGH/LOW 레벨은, NAND 회로(31,32)에 의해 구성되는 래치와 관련하여 도 6에 도시되어 있다. 이들 HIGH/LOW 레벨은 펄스 신호 P의 HIGH 주기 동안, 즉 NAND 회로(31)의 출력에서의 HIGH로의 변화가 지연 회로(34A)을 통해 전송되는 주기 동안 래치의 상태를 나타낸다. 신호 OUT이 이 주기 동안 HIGH로 전화되면, NOR 회로(37)의 출력은 LOW가 되며, 래치의 상태는 반전된다. 그 결과로, 펄스 신호 P는 LOW로 복귀한다. 지연 회로(34A)의 NOR 회로(36-1∼36-m)의 모든 출력이 LOW로 전환되기 때문에, NAND 회로(31)의 출력에 있어서의 HIGH로의 변화는 이 변화가 지연 회로(34A)를 통해 전달되는 동안 소거된다.
따라서, 신호 OUT이 펄스 신호 P의 HIGH 주기 동안 HIGH로 변화하면, 펄스 신호 P는 LOW로 복귀하며, 동시에 펄스 발생 회로(20A)의 내부 상태가 초기 상태로 복귀된다.
도 7은 본 발명의 제3 실시예에 따른 전위 검출 회로의 회로도를 도시한다. 도 7에서, 도 1에서와 동일한 구성요소에는 동일한 참조부호를 병기하며, 그 설명을 생략한다.
도 1의 부하 회로(13)는 트리거 회로(12)로부터의 동작 개시의 지시를 수신하는 것에 기초하여 동작이 개시되면, 동작의 개시 순간으로부터 전압 V의 소비에 있어서 약간의 지연이 있을 수 있다. 또한, 부하 회로(13)가 전압 V의 소비를 개시하더라도, 그 즉시 전압 V가 강하되는 일은 발생하지 않는다.
여기에서, 도 7의 전위 검출 회로(11B)는 도 1의 전위 검출 회로(11A)에 지연 회로(28)가 추가로 제공된 것이다. 지연 회로(28)는 검출 개시 신호가 펄스 발생 회로(20)에 공급되기 전에 이 신호를 지연시켜, 검출 개시 신호 발생의 순간으로부터 전압 강하의 가능한 지연을 극복한다. 이와 같이, 전위 검출 회로(11B)는 전압 V가 실제로 강하하거나, 또는 강하될려고 하는 시점까지 전위 검출 동작의 개시를 지연한다.
도 8의 (a)∼(e)는 도 7의 전위 검출 회로(11B)의 동작을 설명하기 위한 타이밍도를 나타낸다.
도면에 도시된 바와 같이, 검출 개시 신호가 HIGH가 되면, 펄스 신호 P는 지연 회로(28)에 의해 유도된 지연 T1 이후에 HIGH로 전환된다. 전압 V는 검출 개시 신호에 있어서의 HIGH로 변화하는 순간으로부터 시간 T2가 경과하면, 강하하기 시작한다. 전압 V를 따라, 전압 V를 분압하여 얻은 분압 전압 VDIV는 시간 T2의 경과 후에 강하하기 시작한다. 지연 회로의 지연 T1은 전압 강하의 지연 시간 T2와 대략 일치하도록 설정된다. 분압 전압 VIDV가 펄스 신호 P의 HIGH 주기 동안 기준 전위 VREF보다 낮아지면, 전위 검출 회로(11B)로부터 출력된 신호 OUT은 HIGH가 된다. 신호 OUT이 HIGH가 되면 전압 V가 조정된다. 이 조정에 의해, 전압 V 및 분압 전압 VDIV는 그 각각의 초기 레벨로 복귀한다.
이와 같이, 본 발명의 제3 실시예는 검출 개시 신호의 타이밍보다 소정의 지연분만큼 지연된 타이밍에서 전위 검출 동작을 개시하여, 전위 검출은 전압 강하가 실제로 발생되는 타이밍과 동일한 타이밍에서 개시될 수 있다. 전위 검출 동작은 전압에서의 실제 강하에 근접한 시간까지 수행되지 않기 때문에, 쓸데 없는 전력이 소비되지 않는다. 또한 전위 검출 동작은, 동작이 개시되는 순간부터 소정의 시간 주기가 경과하면 중지되어, 전위 검출 회로(11B)에 있어서의 전력 소비가 최소 레벨로 감소될 수 있다.
도 9는 본 발명의 제4 실시예에 따른 전위 검출 회로의 회로도를 나타낸다. 도 9에서, 도 4 및 도 7에서와 동일한 구성요소에는 동일한 참조부호를 병기하며, 그 설명은 생략한다.
도 9의 전위 검출 회로(11C)에 있어서, 전위 검출 회로(11C)로부터 출력된 신호 OUT(인버터(27)로부터의 출력)는 펄스 발생 회로(20A)에 피드백된다. 다른 구성은 도 7에 도시된 제3 실시예의 전위 검출 회로(11B)와 동일하다.
도 4의 제2 실시예에서와 동일한 방식으로, 검출 개시 신호의 수신에 기초하여, 펄스 발생 회로(20A)는 소정의 시간 주기 동안 HIGH 레벨을 유지하는 펄스 신호 P를 생성한다. 그러나, 피드백 신호 OUT이 HIGH가 되면 펄스 신호 P는 상술한 소정의 시간 주기 동안이라도 LOW로 리셋된다. 즉, 전압 V에 있어서의 강하가 검출되면, 전위 검출 회로(11C)의 역할이 완료된 것으로 간주하여 펄스 신호 P는 LOW로 리셋되고, 그에 의해 전위 검출 회로(11C)의 전위 검출 동작은 중지된다.
도 10의 (a)∼(e)는 도 9의 전위 검출 회로(11C)의 동작을 설명하기 위한 타이밍도를 나타낸다.
도면에 도시된 바와 같이, 검출 개시 신호가 HIGH가 되면 펄스 신호 P는 지연 회로(28)에 의해 유도된 지연 시간 T1 후에 HIGH로 전환된다. 검출 개시 신호가 HIGH로 되는 타이밍에서 시간 T2만큼 경과하면, 전압 V는 강하를 개시한다. 전압 V와 함께, 전압 V를 분압하여 얻어진 분압 전압 VDIV는 시간 T2가 경과한 후에 강하를 개시한다. 지연 회로(28)의 지연 T1은 전압 강하의 지연 시간 T2와 대략 일치하도록 설정된다. 리셋 동작이 실행되지 않는한, 펄스 신호 P는 점선과 같은 소정의 시간 주기 동안 그 HIGH 레벨을 유지한다. 도 10의 (b)∼(c)에서, 전압 V 및 분압 전압 VDIV는 펄스 신호 P의 HIGH 주기 동안 강하하여, 신호 OUT는 HIGH로 변화되고, 그에 의해 펄스 신호 P가 리셋된다. 즉, 펄스 신호 P는 미리 예정되어 있는 소정의 시간 주기의 종료에 앞서 LOW로 전환된다. 신호 OUT가 HIGH로 변화하기 때문에, 전압 V가 조정된다. 그 결과, 전압 V 및 분압 전압 VDIV는 도 10의 (b 및 (c)에 도시된 바와 같이 그 초기 레벨로 복귀한다.
이와 같이, 본 발명의 제4 실시예는 검출 개시 신호의 타이밍 후의 소정의 지연만큼 지연된 타이밍에서 전위 검출 동작을 개시하여, 전위 검출은 전압 강하가 실제로 발생하는 것과 동일한 타이밍에 근접하여 개시될 수 있다. 또한, 제4 실시예는 전압 강하가 검출되면 미리 예정되어 있는 소정의 시간 주기의 종료에 앞서 전위 검출 회로(11C)의 전위 검출 동작을 중지한다. 즉, 제4 실시예는, 전위 검출 동작이 전압에서의 실제 강하가 발생하기 전에 개시되지 않고, 또한 불필요한 전위 검출 동작이 전압 강하의 검출 후에 수행되지 않기 때문에 쓸데 없는 전력 소비를 방지할 수 있다. 이와같이, 전위 검출 회로(11C)에서의 전력 소비는 필요한 최소 레벨로 감소될 수 있다.
이하에서, 상기 실시예의 반도체 장치가 DRAM인 경우의 상세한 회로 구성에 대해 설명된다.
도 11은 트리거 회로(12)의 회로도를 나타낸다.
도 11의 트리거 회로(12)는 코멘드 디코더(100), NAND 회로(101,102), 인버터(103,104), 및 NAND 회로(105∼107)를 포함한다.
코멘드 디코더(100)는 통상적인 DRAM에 탑재될 수 있는 통상의 코멘드 디코더이며, 예컨대, /RAS, /CAS, /WE, /CS 등의 코멘드 신호를 수신한다. 디코딩의 결과로서, 코멘드 디코더(100)는 로우 액세스 동작을 지시하는 신호 ACTV와, 프리차지 동작을 지시하는 신호 PRE를 생성한다. NAND 회로(101,102)를 함께 래치를 구성하여, 래치의 입력으로서 신호 ACTV, 신호 PRE, 및 파워-온 리셋 신호를 수신한다.
이 래치는 파워-온 리셋 신호가 LOW로 되면 리셋되어, NAND 회로(101,102)는 LOW 신호 및 HIGH 신호를 각각 출력한다. 신호 ACTV가 코멘드 디코더(100)로부터 래치에 LOW 펄스로서 공급되면, 래치는 그 상태를 변경시킨다. 상태 변화 후에, NAND 회로(101,102)의 출력은 HIGH 및 LOW가 된다. NAND 회로(101)의 출력의 상승 엣지에 응답하여, NAND 회로(105)는 RAS 제어 신호로서 LOW 펄스를 출력한다. 그런 다음, 코멘드 디코더(100)로부터의 신호 PRE가 LOW 펄스로서 래치에 공급되면 래치의 상태는 다시 반전되어, NAND 회로(101,102)의 출력은 각각 LOW 및 HIGH가 된다. NAND 회로(102)의 출력의 상승 엣지에 응답하여, NAND 회로(106)는 프리차지 제어 신호로서 LOW 펄스를 출력한다.
RAS 제어 신호 및 프리차지 제어 신호는 도 1 및 도 4의 부하 회로(13)에 공급된다. 부하 회로(13)의 상세는 차후 설명된다. 또한, RAS 제어 신호 및 프리차지 제어 신호는 NAND 회로(107)에 공급되며, 이 NAND 회로(107)는 응답으로 검출 개시 신호를 출력한다. 검출 개시 신호는 RAS 제어 신호의 LOW 펄스 또는 프리차지 신호의 LOW 펄스의 타이밍에서 HIGH(액티브)로 변화한다. 즉, 반도체 장치가 로우 액세스 동작에 대한 액티브 상태가 되면, 또는 반도체 장치가 프리차지 동작을 개시하면 검출 개시 신호는 전위 검출 동작의 개시를 지시한다.
도 12는 부하 회로(13)의 회로 구조를 나타내는 회로도이다.
도 12의 부하 회로(13)는 워드 디코더(110), 전압 레벨 변환 회로(111), 감지 증폭기(112), NMOS 트랜지스터(113∼115) 및 메모리 셀(116)을 포함한다. 도 11의 트리거 회로(12)로부터의 RAS 제어 신호의 LOW 펄스가 수신되면, 워드 디코더(110)는 로우 어드레스를 디코드하여 전압 레벨 변환 회로(111)를 통해 선택된 로우 어드레스의 워드 라인 WL을 활성화한다. 도 12에는, 하나의 워드 라인 WL만이 도시되어 있다.
선택적으로 활성화된 워드 라인 WL은 NMOS 트랜지스터(115)를 도통시켜, 메모리 셀(116)의 데이타는 비트 라인 BL에 독출된다.
동시에, 워드 디코더(110)는 전압 레벨 변환 회로(111)를 통해 NMOS 트랜지스터(113,114)를 도통시킨다. 이것에 의해, 비트 라인 BL 상의 데이타는 감지 증폭기(112)에 의해 증폭된다.
전압 레벨 변환 회로(111)는 PMOS 트랜지스터(121∼124) 및 NMOS 트랜지스터(125∼130)를 포함한다. 워드 라인 WL를 할성화시키는 전압 레벨 변환 회로(111)가 그 동작 설명을 위해 예로서 선택된다. 워드 디코더(110)로부터의 신호가 HIGH로 전환되면, NMOS 트랜지스터(127)는 도통되고 그에 의해 또한 PMOS 트랜지스터(122)가 도통된다. 따라서, 노드 N의 전위가 HIGH가 되고 워드 라인 WL에 승압 전압 VPP가 인가된다. 마찬가지로, NMOS 트랜지스터(113,114)가 도통되면 전압 레벨 변환 회로(111)는 NMOS 트랜지스터(113,114)의 게이트에 승압 전압 VPP를 공급한다.
이와같이, 반도체 메모리 장치가 로우 액세스 동작에 대해 액티브 상태에 있으면 승압 전압 VPP가 소비된다.
프리차지 동작시에, 전압 레벨 변환 회로(111)에 공급된 프리차지 제어 신호가 액티브로 되며, 그에 의해 NMOS 트랜지스터(113∼115)가 오프된다. 그러므로, 프리차지 동작동안 전압 레벨 변환 회로(111)가 또한 승압 전압 VPP를 소비한다.
이와같이, DRAM은 액티브 상태에 있는 경우와, 프리차지 동작을 실행하는 경우에 승압 전압 VPP를 소비한다. 따라서, 도 11의 트리거 회로(12)는 DRAM이 액티브 상태에 있거나 또는 DRAM이 프리차지 동작을 개시하는 타이밍에서 전위 검출 동작의 개시를 지시하도록 설계된다.
도 13은 내부 전압 발생 회로(14)로서 승압 회로를 사용한 경우의 내부 전압 발생 회로(14)의 회로 구조를 나타내는 회로도이다.
도 13의 승압 회로는 버퍼(140) 및 NMOS 트랜지스터(141∼143)를 포함한다. NMOS 트랜지스터(143)는 반도체 메모리 장치 외부에서 공급되는 전원 전압 VCC에 의해 도통된다. 다이오드로서 기능하는 NMOS 트랜지스터(143)에 전류를 통과시키면, 노드 A에서의 전위는 NMOS 트랜지스터(143)의 임계치 전압 Vth만큼 전원 전압 VCC보다 더 낮은 전압(VCC-Vth)이 된다.
전위 검출 회로(11)로부터의 HIGH 레벨 신호를 수신하면, 버퍼(140)는 HIGH 신호(전위 VCC를 갖는다)를 출력한다. 버퍼(140)의 출력은 커패시터 C를 통해 노드 A에 저복되어, 노드 A에서의 전위는 (2VCC-Vth)가 된다. 이는, NMOS 트랜지스터(141)를 도통시켜, 축적된 전하를 노드 A로부터 NMOS 트랜지스터(141)의 타단에 공급하며, 이에 의해 승압 전압 VPP가 상승한다. 이와 같이, 전원 전압 VCC보다 높은 승압 전압 VPP가 생성되어 도 12의 부하 회로(13)에 공급된다.
추가로, 본 발명은 상술한 실시예에 한정되지 않으며, 다양한 변형 및 수정이 본 발명의 범위를 벗어나지 않고 만들어질 수 있다.
본 발명에 의하면, 반도체 장치의 전위 검출 회로에서의 전력 소비를 감소시킬 수 있다.

Claims (14)

  1. 제1 전압을 소비하는 반도체 장치에 있어서,
    상기 제1 전압의 전위를 검출하는 전위 검출 회로와,
    상기 제1 전압의 소비가 개시되는 타이밍에 따라서 상기 전위 검출 회로를 소정의 시간 주기 동안 동작하도록 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제어 회로는 상기 타이밍을 지시하는 검출 개시 신호를 수신하면 상기 전위 검출 회로를 상기 소정의 시간 주기 동안 동작하도록 제어하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 전압을 소비하여 동작하는 부하 회로와,
    상기 부하 회로의 동작의 개시를 트리거하고, 상기 제어 회로에 검출 개시 신호를 공급하는 트리거 회로를 추가로 포함하고,
    상기 제어 회로는 상기 검출 개시 신호를 수신하면 상기 전위 검출 회로를 소정의 시간 주기 동안 동작하도록 제어하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제1 전압을 생성하며, 상기 전위 검출 회로가 상기 제1 전압이 소망의 전압과 다른 것을 검출하면, 상기 제1 전압을 상기 소망의 전압으로 조정하는 내부 전압 발생 회로를 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 전위 검출 회로는, 상기 제1 전압을 분압하여 제2 전압을 생성하는 분압 회로와,
    상기 제2 전압을 기준 전압과 비교하는 비교 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제어 회로는 상기 전위 검출 회로가 상기 제1 전압이 소망의 전압과 다른 것을 검출하면 상기 전위 검출 회로의 동작을 중지하도록 제어하는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 제어 회로는 상기 검출 개시 신호를 수신하는 순간으로부터 소정 시간 후에 동작을 개시하도록 상기 전위 검출 회로를 제어하고, 상기 전위 검출 회로는 상기 소정의 시간 주기 동안 동작하는 것을 특징으로 하는 반도체 장치.
  8. 전원 전압으로서 소정의 전압을 사용하여 동작하는 내부 회로와,
    상기 내부 회로가 동작을 개시하는 타이밍에 따라서 소정의 시간 주기 동안 동작하여 상기 소정의 전압의 전위를 검출하는 전위 검출 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 전위 검출 회로는 상기 타이밍에서 개시하여 상기 소정의 시간 주기 동안 동작함으로써 상기 소정의 전압의 전위를 검출하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 전위 검출 회로는 상기 소정의 전압이 소망의 전압과 다른 것이 검출되면 동작을 중지하는 것을 특징으로 하는 반도체 장치.
  11. 소정의 전압을 공급하는 전원선과,
    상기 소정의 전압의 소비가 개시되는 타이밍에 따라서 소정의 시간 주기 동안 동작하여 상기 소정의 전압의 전위를 검출하는 회로를 포함하는 것을 특징으로 하는 전위 검출 회로.
  12. 제11항에 있어서, 상기 회로는 상기 타이밍에서 개시하여 상기 소정의 시간 주기 동안 동작함으로써 상기 소정의 전압의 전위를 검출하는 것을 특징으로 하는 전위 검출 회로.
  13. 제11항에 있어서, 상기 회로는 상기 소정의 전압이 소망의 전압과 다른 것이 검출되면 동작을 중지하는 것을 특징으로 하는 전위 검출 회로.
  14. 로우 액세스 동작 및 프리차지 동작이 실행될 때 승압 전압을 소비하는 반도체 메모리 장치에 있어서,
    상기 승압 전압의 전위를 검출하는 전위 검출 회로와,
    상기 로우 액세스 동작 및 프리차지 동작이 개시되는 타이밍에 따라서 상기 전위 검출 회로를 소정의 시간 주기 동안 동작하도록 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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