JP2007243178A - 調整可能なトランジスタボディバイアス回路網 - Google Patents

調整可能なトランジスタボディバイアス回路網 Download PDF

Info

Publication number
JP2007243178A
JP2007243178A JP2007042839A JP2007042839A JP2007243178A JP 2007243178 A JP2007243178 A JP 2007243178A JP 2007042839 A JP2007042839 A JP 2007042839A JP 2007042839 A JP2007042839 A JP 2007042839A JP 2007243178 A JP2007243178 A JP 2007243178A
Authority
JP
Japan
Prior art keywords
charge pump
voltage
adjustable
integrated circuit
voltage regulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007042839A
Other languages
English (en)
Other versions
JP2007243178A5 (ja
JP4648346B2 (ja
Inventor
Perisetty Srinivas
ぺリセティ スリニバス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of JP2007243178A publication Critical patent/JP2007243178A/ja
Publication of JP2007243178A5 publication Critical patent/JP2007243178A5/ja
Application granted granted Critical
Publication of JP4648346B2 publication Critical patent/JP4648346B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/1778—Structural details for adapting physical parameters
    • H03K19/17784—Structural details for adapting physical parameters for supply voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/078—Charge pumps of the Schenkel-type with means for reducing the back bias effect, i.e. the effect which causes the threshold voltage of transistors to increase as more stages are added to the converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Dc-Dc Converters (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】ｎチャネル金属酸化物半導体トランジスタと、ボディバイアス回路網と集積回路とを備える集積回路を提供すること。
【解決手段】集積回路であって、ボディ端子を有するｎチャネル金属酸化物半導体トランジスタと、マイナスボディバイアス電圧を該ボディ端子へ印加する調整可能なチャージポンプベースのボディバイアス回路網とを備える、集積回路。上記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントをさらに備える。
【選択図】図１

Description

（背景）
本発明は、トランジスタボディバイアス回路に関するもので、より特定的には、プログラマブルロジックデバイスなどの集積回路のための調整可能なトランジスタボディバイアス回路に関する。
現代の集積回路の性能は、消費電力考察によってしばしば制限される。電力効率の劣る回路は、システム設計者にとって望ましくない要求である。電源容量は、増加される必要があり得、熱管理問題は、対処される必要があり、回路設計は、非効率的な回路網に適応するため変更される必要があり得る。
集積回路は、しばしば、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ技術を使用する。ＣＭＯＳ集積回路は、ｎチャネル金属酸化物半導体（ＮＭＯＳ）およびｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを有する。
ＮＭＯＳおよびＰＭＯＳ集積回路は、４つの端子、すなわち、ドレイン、ソース、ゲート、およびボディを有する。ウェル端子またはバルク端子と時々呼ばれるボディ端子は、トランジスタ性能を改善するためにバイアスされ得る。たとえば、プラスバイアス電圧は、ＰＭＯＳトランジスタのボディに印加され得、マイナスバイアス電圧は、ＮＭＯＳトランジスタのボディに印加され得る。これらのバイアス電圧は、トランジスタの有効閾電圧を増加させ、それによってリーク電流を減少させる。リーク電流の減少は消費電力を減少させる。
適切なバイアス電圧は、小さい電圧である傾向がある。たとえば、ＮＭＯＳボディバイアス電圧は、数百ミリボルト未満であり得る。より大きいボディバイアス電圧はリーク流をさらに減少させるために使用され得るが、デバイス性能に対してかなりの逆効果を有し得る。減少したリーク電流と犠牲となる性能との間の最適なバランスは、一般に、小さなボディアイアス電圧を使用して得られる。
ボディバイアス電圧は、オフチップで生成され得るが、この種のアプローチは、入出力ピンをほとんど消費しない。さらに、調整可能でないボディバイアス電圧ソースは、プログラマブルロジックデバイスにおいて問題を起こし得、この場合、使用されるバイアスの量を変動させることが、しばしば望ましい。
従って、プログラマブルロジックデバイス集積回路などの集積回路の消費電力を減少させるための調整可能なオンチップトランジスタボディバイアス電圧回路網を提供することが望ましい。
（概要）
本発明に従って、調整可能なボディバイアス回路網を含むプログラマブルロジックデバイス集積回路などの集積回路が提供される。調整可能なボディバイアス回路網は制御信号によって制御される。制御信号は、構成データがロードされたプログラマブルエレメントから供給され得、集積回路上のプログラマブルロジックによって供給され得、または、外部ソースから得られ得る。デコーダは、デコードされない制御信号をデコードするために使用され得る。
調整可能なボディバイアス回路網は、マイナス電圧を生成するチャージポンプ回路、マイナス電圧を使用して調整可能なマイナスボディバイアス電圧を生成する調整可能な電圧レギュレータ、および調整可能なレギュレータおよびチャージポンプ回路のために基準信号を供給するバンドギャップ基準回路を含み得る。
調整可能な電圧レギュレータは、調整可能な分圧器、チャージポンプ回路と調整可能な分圧器との間を接続するトランジスタ、および演算増幅器を含み得る。調整可能な分圧器は、一連の直列接続された抵抗器、および直列接続された抵抗器のそれぞれのペア間に接続された多数のトランジスタを含み得る。調整可能なボディバイアス回路のための制御信号は、所望の分圧器電圧タップ位置を規定するためにトランジスタのゲートに印加され得る。演算増幅器は、基準電圧を一つの入力におけるバンドギャプ基準回路から受信し、別の入力における分圧器タップポイントからフィードバックされる信号を受信する。演算増幅器は、チャージポンプ回路に接続されたトランジスタのゲートに印加される出力を有する。調整可能な電圧レギュレータによって生成されるマイナスボディバイアス電圧の大きさは、分圧器を調整することによって、制御される。
本発明のさらなる特徴、性質および種々の利点は、添付の図面および以下の詳細な説明からより明らかとなる。
本発明は、さらに以下の手段を提供する。
（項目１）
集積回路であって、
ボディ端子を有するｎチャネル金属酸化物半導体トランジスタと、
マイナスボディバイアス電圧を該ボディ端子へ印加する調整可能なチャージポンプベースのボディバイアス回路網と
を備える、集積回路。
（項目２）
上記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、
構成データがロードされるプログラマブルエレメント
をさらに備える、請求項１に記載の集積回路。
（項目３）
上記調整可能なチャージポンプベースのボディバイアス回路網は、調整可能な電圧レギュレータを備える、請求項１に記載の集積回路。
（項目４）
上記集積回路は、プログラマブルロジックデバイス集積回路を備え、上記調整可能なチャージポンプベースのボディバイアス回路網は、調整可能な電圧レギュレータを備え、該集積回路は、
構成データがロードされるプログラマブルエレメント
をさらに備える、請求項１に記載の集積回路。
（項目５）
上記集積回路は、プログラマブルロジックデバイス集積回路を備え、上記調整可能なチャージポンプベースのボディバイアス回路網は、調整可能な電圧レギュレータを備え、該集積回路は、
構成データがロードされるプログラマブルエレメント
をさらに備え、該プログラマブルエレメントのいくつかは、該調整可能な電圧レギュレータを制御する出力信号を生成する、請求項１に記載の集積回路。
（上記６）
上記集積回路は、プログラマブルロジックデバイス集積回路を備え、上記調整可能なチャージポンプベースのボディバイアス回路網は、調整可能な電圧レギュレータを備え、該集積回路は、
構成データがロードされるプログラマブルエレメントであって、該プログラマブルエレメントのいくつかは、デコードされない制御信号を生成する、プログラマブルエレメントと、
デコーダであって、該デコードされない制御信号を受信し、対応するデコードされた制御信号を該調整可能な電圧レギュレータに印加する、デコーダと
をさらに備える、請求項１に記載の集積回路。
（項目７）
上記調整可能なチャージポンプベースのボディバイアス回路網は、
マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
該マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成する調整可能な電圧レギュレータと
を備える、請求項１に記載の集積回路。
（項目８）
上記調整可能なチャージポンプベースのボディバイアス回路網は、
マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
該マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成する調整可能な電圧レギュレータと、
少なくとも一つの基準信号を該調整可能な電圧レギュレータに印加するバンドギャップ基準回路と
を備える、請求項１に記載の集積回路。
（項目９）
上記調整可能なチャージポンプベースのボディバイアス回路網は、
マイナスチャージポンプ出力電圧を生成するチャージポンプ回路であって、該チャージポンプ回路は、分圧器、比較器、発振器、およびチャージポンプを含む、チャージポンプ回路と、
該マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成する調整可能な電圧レギュレータと、
少なくとも一つの基準信号を該調整可能な電圧レギュレータに印加するバンドギャップ基準回路であって、該チャージポンプ回路における該分圧器は、フィードバック線を介して該チャージポンプから該マイナスチャージポンプ出力電圧を受信し、対応する信号を該比較器の第１入力に供給し、該比較器は、第２入力において該バンドギャップ基準回路から電圧基準信号を受信し、該比較器は、該第１入力と該第２入力を比較し、該発振器を制御する対応する出力を生成し、該発振器は、該チャージポンプのためにクロック信号を生成する、バンドギャップ基準回路と
を備える、請求項１に記載の集積回路。
（項目１０）
上記調整可能なチャージポンプベースのボディバイアス回路網は、
マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
を備える、請求項１に記載の集積回路。
（項目１１）
上記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントをさらに備え、上記調整可能なチャージポンプベースのボディバイアス回路網は、
マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために、該プログラマブルエレメントの少なくともいくつかの出力から該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
を備える、請求項１に記載の集積回路。
（項目１２）
上記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントをさらに備え、上記調整可能なチャージポンプベースのボディバイアス回路網は、
マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
出力を有するデコーダと、
調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために、該デコーダの出力から該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
を備える、請求項１に記載の集積回路。
（項目１３）
上記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントをさらに備え、上記調整可能なチャージポンプベースのボディバイアス回路網は、
マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
出力および入力を有するデコーダであって、該入力は該プログラマブルエレメントの少なくともいくつかから制御信号を受信する、デコーダと、
調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために、該デコーダの出力から該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
を備える、請求項１に記載の集積回路。
（項目１４）
上記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントおよび入出力ピンをさらに備え、上記調整可能なチャージポンプベースのボディバイアス回路網は、
マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
出力および入力を有するデコーダであって、該入力は該入出力ピンを介して制御信号を受信する、デコーダと、
調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために、該デコーダの出力から該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
を備える、請求項１に記載の集積回路。
（項目１５）
上記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントおよび信号を生成するプログラマブルロジックをさらに備え、上記調整可能なチャージポンプベースのボディバイアス回路網は、
マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
出力および入力を有するデコーダであって、該入力は該プログラマブルロジックからの信号の少なくともいくつかを受信する、デコーダと、
調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために、該デコーダの出力から該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
を備える、請求項１に記載の集積回路。
（項目１６）
上記調整可能なチャージポンプベースのボディバイアス回路網は、
マイナスチャージポンプ出力電圧を生成する複数の金属酸化物半導体コンデンサを含むチャージポンプ回路と、
少なくとも一つの基準信号を供給するバンドギャップ基準回路と、
調整可能な電圧レギュレータと、
を備え、
該調整可能な電圧レギュレータは、上記直列接続の抵抗器の連鎖と、関係したタップ電圧を規定する選択可能な分圧器タップポイントを確立するために直列接続の抵抗器のそれぞれのペア間に接続された複数のトランジスタと、演算増幅器であって、該バンドギャップ基準回路から該基準信号を受信する第１入力を有し、第２入力を有し、および出力を有する演算増幅器と、該タップ電圧を該第２入力に供給するフィードバックパスと、該チャージポンプと該直列接続の抵抗器の連鎖との間に接続されたトランジスタであって、該トランジスタは、該演算増幅器の出力に接続されたゲートを有する、トランジスタと
を備える、請求項１に記載の集積回路。
（項目１７）
集積回路上にあるトランジスタボディバイアス回路であって、
マイナス電圧を生成するチャージポンプと、
該チャージポンプからの該マイナス電圧を使用してマイナストランジスタボディバイアス電圧を生成する調整可能な電圧レギュレータと
を備える、トランジスタボディバイアス回路。
（項目１８）
対応する出力信号を生成する構成データがロードされる複数のプログラマブルエレメント
をさらに備え、上記調整可能電圧レギュレータは、複数のトランジスタを有する分圧器を有し、該分圧器の各々は、該複数のプログラマブルエレメントのそれぞれの一つから該出力信号の一つを受信するゲートを有する、請求項１７に記載のトランジスタボディバイアス回路。
（項目１９）
対応する出力信号を生成する構成データがロードされる複数のプログラマブルエレメントと、
少なくとも一つの基準信号を上記調整可能な電圧レギュレータに供給するバンドギャップ基準回路と
をさらに備え、該調整可能な電圧レギュレータは、調整可能な分圧器を含み、該調整可能な電圧レギュレータは、上記チャージポンプによって生成される上記マイナス電圧を使用して上記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の抵抗器および複数のトランジスタを含み、該トランジスタは、該抵抗器のそれぞれのペア間に接続され、該トランジスタはゲートを有し、そのゲートの各々は、該プログラマブルエレメントの対応する一つからそれぞれの出力信号を受信する、請求項１７に記載のトランジスタボディバイアス回路。
（項目２０）
上記チャージポンプは、金属酸化物半導体コンデンサとして構成される金属酸化物半導体トランジスタ構造を備え、該ボディバイアス回路は、
対応する出力信号を生成する構成データがロードされる複数のプログラマブルエレメントと、
少なくとも一つの基準信号を上記調整可能な電圧レギュレータに供給するバンドギャップ基準回路と
をさらに備え、該調整可能な電圧レギュレータは、調整可能な分圧器を含み、該調整可能な電圧レギュレータは、演算増幅器を備え、上記チャージポンプによって生成される上記マイナス電圧を使用して上記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の抵抗器および複数のトランジスタを含み、該トランジスタは、該抵抗器のそれぞれのペア間に接続され、該トランジスタは、ゲートを有し、そのゲートの各々は該プログラマブルエレメントの対応する一つからそれぞれの出力信号を受信し、該構成データは、該マイナスボディバイス電圧を決定する該演算増幅器への該分圧器からのフィードバックパスを規定するために、該トランジスタの所定の一つをオンにする、請求項１７に記載のトランジスタボディバイアス回路。
（項目２１）
プログラマブルロジックデバイス集積回路であって、
マイナスボディバイアス電圧が印加されるボディ端子を有するｎチャネル金属酸化物半導体トランジスタを含むプログラマブルロジックと、
基準電圧を供給するバンドギャップ基準回路と、
端子を有する調整可能な電圧レギュレータであって、該端子は、マイナスチャージポンプ出力電圧を受信し、該バンドギャップ基準回路からの該基準電圧を受信し、該マイナスボディバイアス電圧を該プログラマブルロジックにおける該ｎチャネル金属酸化物半導体の該ボディ端子に供給する、調整可能な電圧レギュレータと
を備える、プログラマブルロジックデバイス集積回路。
（項目２２）
構成データがロードされるプログラマブルエレメント
をさらに備え、
該プログラマブルエレメントのいくつかは、上記調整可能な電圧レギュレータを制御する出力信号を生成する、請求項２１に記載のプログラマブルロジックデバイス集積回路。
（項目２３）
上記調整可能な電圧レギュレータによって受信される上記マイナスチャージポンプ出力電圧を生成するチャージポンプ回路
をさらに備え、該調整可能電圧レギュレータは該マイナスポンプ出力電圧を使用して該マイナスボディバイス電圧を生成する、請求項２１に記載のプログラマブルロジックデバイス集積回路。
（項目２４）
上記調整可能な電圧レギュレータは、調整可能な分圧器を備え、上記プログラマブルロジックデバイスは、
該調整可能な分圧器によって受信される上記マイナスチャージポンプ出力電圧を生成するチャージポンプ回路
をさらに備える、請求項２１に記載のプログラマブルロジックデバイス集積回路。
（項目２５）
発振器と、
比較器と、
上記マイナスチャージポンプ出力電圧を生成するチャージポンプと、
フィードバック線を介して、該チャージポンプから該マイナスチャージポンプ出力電圧を受信し、対応する信号を該比較器の第１入力に供給する分圧器と
をさらに備え、該比較器は、該基準電圧を第２入力における上記バンドギャップ基準回路から受信し、該比較器は、該第１入力および第２入力と比較し、該発振器を制御する対応する出力を生成し、該発振器は該チャージポンプのためにクロック信号を生成する、請求項２１に記載のプログラマブルロジックデバイス集積回路。
（項目２６）
上記プログラマブルロジックは、構成データがロードされるプログラマブルエレメントを備え、上記調整可能な電圧レギュレータは、
複数の直列接続された抵抗器および複数のトランジスタを含む調整可能な分圧器
を備え、該調整可能な電圧レギュレータは、上記マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成し、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、直列接続された抵抗器における電圧タップポイント位置を規定するために、該プログラマブルエレメントの少なくともいくつかの出力から該トランジスタのゲートに印加される制御信号によって制御される、請求項２１に記載のプログラマブルロジックデバイス集積回路。
（項目２７）
上記プログラマブルロジックデバイス集積回路は、
上記マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
出力および入力を有するデコーダと
を備え、該入力は制御信号を受信し、上記調整可能な電圧レギュレータは、上記マイナスチャージポンプ出力電圧を使用して上記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、直列接続された抵抗器における電圧タップポイント位置を規定するために、該デコーダの出力から該トランジスタのゲートに印加される制御信号によって制御される、請求項２１に記載のプログラマブルロジックデバイス集積回路。
（項目２８）
上記調整可能な電圧レギュレータは、
上記基準電圧を受信し、出力信号を供給する演算増幅器と、
該演算増幅器からの出力信号を受信するゲートを有するトランジスタと、
該トランジスタに接続された抵抗器の連鎖と
をさらに備える、請求項２１に記載のプログラマブルロジックデバイス集積回路。
（項目２９）
上記調整可能な電圧レギュレータは、
上記調整可能な分圧器における直列接続された抵抗器の連鎖と、
関係したタップ電圧を規定する選択可能な分圧器タップポイントを確立するために、該直列接続された抵抗器のそれぞれのペア間に接続される複数のトランジスタと
をさらに備える、請求項２１に記載のプログラマブルロジックデバイス集積回路。
（項目３０）
上記プログラマブルロジックデバイス集積回路は、
上記マイナスチャージポンプ出力電圧を供給するチャージポンプ
をさらに備え、上記調整可能電圧レギュレータは、
抵抗器と、
関係したタップ電圧を規定する選択可能な分圧器タップポイントを確立するために、該抵抗器のそれぞれのペア間に接続される複数のトランジスタと、
演算増幅器であって、上記バンドギャップ基準回路からの上記基準信号を受信する第１入力を有し、第２入力を有し、出力を有する、演算増幅器と、
該タップ電圧を該第２入力に供給するフィードバックパスと、
上記チャ-ジポンプと該抵抗器との間に接続されたトランジスタであって、該演算増幅器の出力に接続されたゲートを有する、トランジスタと
をさらに備える、請求項２１に記載のプログラマブルロジックデバイス集積回路。
(摘要)
ボディ端子を有するｎチャネルおよびｐチャネル金属酸化物半導体トランジスタを含む集積回路が提供される。調整可能なトランジスタボディバイス回路網は、電力消費を最小にするために、ボディバイス電圧をボディ端子に供給する集積回路上に提供される。調整可能なボディバイアス回路網は、構成データがロードされる集積回路上のプログラマブルエレメントを使用して制御され得る。集積回路は、プログラマブルロジックを含むプログラマブルロジクデバイス集積回路であり得る。調整可能なボディバイス回路網は、ｎチャネル金属酸化物半導体トランジスタをバイアスするための調整可能なマイナスボディバイアス電圧を生成し得る。調整可能なボディバイアス回路網は、バンドギャップ基準回路、チャージポンプ回路、および調整可能な電圧レギュレータを含む。
（詳細な説明）
本発明は、調整可能なボディバイアス電圧ソースに関する。ボディバイアス電圧ソースは、任意の適切な集積回路において使用され得る。一つの特に適切な配置と共に、本発明に従う調整可能なボディバイアス回路網は、プログラマブルロジックデバイス集積回路において使用される。ボディバイアス回路網はまた、プログラマブルロジックデバイスとは従来呼ばれないプログラマブル回路網を有する集積回路上でも使用される。そのプログラマブル回路網は、プログラマブル回路網を含むマイクロプロセッサ、プログラマブル回路網を含むディジタル信号プロセッサ、プログラマブル回路を有するカスタム集積回路などである。本発明は、例としてプログラマブルロジックデバイス集積回路に関連して一般的に記述される。
プログラマブルロジックデバイス集積回路は、構成データを使用してカスタマイズされ得る。典型的な筋書において、ロジック設計者は、所望のロジック回路を設計するときに、計算機支援設計（ＣＡＤ）を使用する。計算機支援設計システムは、構成データを生成するために、プログラマブルロジックデバイスのハードウェア機能に関する情報を使用する。
プログラマブルロジックデバイスはプログラマブルエレメントを含む。プログラマブルエレメントは、任意の適切なプログラマブル技術に基づき得る。そのエレメントは、ヒューズ、アンチヒューズ、レーザプログラムされたエレメント、電気的にプログラムされたエレメント、不揮発性メモリエレメント、揮発性メモリエレメント、マスクプログラムされたエレメント、などである。本明細書に例として記述される典型的な筋書において、プログラマブルエレメントは、ランダムアクセスメモリ（ＲＡＭ）セルに基づく。
所望のロジック回路をインプリメントするためにプログラマブルロジックデバイスをカスタマイズするために、計算機支援設計システムによって生成される構成データは、プログラマブルメモリエレメントにロードされる。プログラマブルロジクデバイスの動作中に、各メモリエレメントは、メモリエレメントにロードされた構成データに基づき静的出力信号を供給する。メモリエレメントからの出力信号は、プログラマブルロジックデバイス上のプログラマブルロジックの領域において、ｎチャネルおよびｐチャネル金属酸化物半導体トランジスタに印加される。このことは、プログラマブルロジックデバイスが所望のロジック回路をインプリメントするように、デバイスのプログラマブルロジックを構成する。
本発明に従って、プログラマブルロジックデバイスには、調整可能なボディバイアス回路が提供される。ｐチャネルボディバイアス回路は、プログラマブルロジックデバイス上のｐチャネル金属酸化物半導体トランジスタのためにボディバイアス電圧を生成する。ｎチャネルボディバイアス回路は、プログラマブルロジックデバイス上のｎチャネル金属酸化物半導体トランジスタのためにボディバイアス電圧を生成する。ボディバイアス電圧は、トランジスタリークを減少させ、それによって、デバイス性能を向上させる。
本発明に従う例示的プログラマブルロジックデバイス１０は、図１に示される。プログラマブルロジックデバイス１０は、デバイス１０のドライビング信号をオフにするための、および、入出力ピン１４を介して、その他のデバイスから信号を受けとるための入出力回路網１２を有する。全体および局所的な垂直および水平の導線およびバスなどの相互接続リソース１６は、デバイス１０上の信号を伝送するために使用される。相互接続リソース１６は、固定相互接続（導線）およびプログラマブル相互接続（すなわち、それぞれの固定相互接続間のプログラマブル接続）を含む。プログラマブルロジック１８は、組み合わせおよび順序ロジック回路網を含み得る。プログラマブルロジック１８は、カスタムロジック機能を実行するために構成され得る。相互接続リソース１６に関係したプログラマブル相互接続は、プログラマブルロジック１８の一部として考えられ得る。
プログラマブルロジックデバイス１０は、ピン１４および入出力回路網１２を使用して、構成データ（プログラミングデータとも呼ばれる）がロードされ得るランダムアクセスメモリセルなどのプログラマブルエレメント２０を含む。一旦ロードされると、プログラマブルエレメントの各々は、プログラマブルロジック１８における関係するロジックコンポーネントの状態を制御する対応する静的制御出力信号を供給する。プログラマブル出力信号は、金属酸化物半導体（ＭＯＳ）トランジスタのゲートを制御するために使用される。これらのトランジスタのほとんどは、一般に、プログラマブルコンポ−ネントにおけるｎチャネル金属酸化物半導体（ＮＭＯＳ）パストランジスタであり、そのプログラマブルコンポーネントは、マルチプレクサ、ルックアップテーブル、ロジックアレイ、ＡＮＤ、ＯＲ、ＮＡＮＤ、およびＮＯＲロジックゲートなどである。プログラマブルエレメント出力がハイのとき、そのプログラマブルエレメントによって制御されるパストランジスタは、オンにされ、ロジック信号を入力から出力へ伝える。プログラマブルエレメント出力がローのとき、パストランジスタはオフにされ、ロジック信号を伝えない。
プログラマブルエレメントは、任意の適切なソースからロードされ得る。典型的な配置において、プログラマブルエレメントは、ピン１４および入出力回路網１２を介して、外部消去可能プログラマブル読み出し専用メモリおよび構成デバイスと呼ばれる制御チップからロードされる。
デバイス１０の回路網は、任意の適切なアーキテクチャを使用して組織化され得る。一例として、プログラマブルロジックデバイス１０は、より大きなロジック領域の一連の行と列において組織され、そのロジック領域の各々は、複数のより小さいロジック領域を含む。デバイス１０のロジックリソースは、関係する垂直および水平の導体などの相互接続リソース１６によって相互接続され得る。これらの導体は以下のものを含み得る。デバイス１０の実質的にすべてに及ぶ全体の導線、デバイス１０の部分に及ぶ２分の１線または４分の１線などの部分線、特定の長さ（たとえば、いくつかのロジック領域を相互接続するに十分な）のスタッガード線、より小さい局所の線、または、任意のその他の適切な相互接続リソース配置。所望の場合は、デバイス１０のロジックは、ロジックのさらに大きな部分を形成するために複数の大きな領域が相互接続される、より多くのレベルまたは層において配置され得る。さらにその他のデバイス配置は、行と列に配列されないロジックを使用し得る。
デバイス１０上のトランジスタは、４つの端子、すなわち、ソース、ドレイン、ゲート、およびボディを有する。ウェル端子またはバルク端子とも時々呼ばれるボディ端子は、消費電力を減らすためにバイアスされ得る。ｐチャネル金属酸化物半導体トランジスタにおいて、端子電圧は、プラス電源電圧（時々、Ｖｃｃと呼ばれる）に対してわずかに上昇され得る。ｎチャネル金属酸化物半導体トランジスタにおいて、ボディ端子電圧は、接地に対していくらか下降され得る（時々、Ｖｓｓと呼ばれる）。たとえば、Ｖｓｓが０ボルトの場合、ｎチャネル金属酸化物半導体トランジスタのボディ端子は、約０〜５００ｍＶまたは０〜１０００ｍＶ（たとえば、１００ｍＶ、２００ｍＶ、３００ｍＶ、など）の範囲における大きさを有するマイナス電圧でバイアスされ得る。
例示的ｎチャネル金属酸化物半導体トランジスタ２２の該略図は、図２に示される。トランジスタ２２のソースは、Ｓのラベル付けされ、ドレインはＤのラベル付けされ、ゲートはＧのラベル付けされ、およびボディは、Ｂのラベル付けされる。図２に示されるように、ボディバイス電圧Ｖｂｉａｓはボディ端子Ｂに印加される。図２のｎチャネルトランジスタ２２の断面図は、図３に示される。ソースＳおよびドレインＤは、インプラント領域２４を使用して、形成される。ゲート構造２６は、酸化ケイ素などの絶縁体の薄い層およびシリサイド化ポリシリコンなどのゲート導体から形成される。ボディ端子Ｂは、ｐ型ボディ領域３０とのオーム接触を形成するために、インプラント領域２８を使用する。
本発明の調整可能なボディバイアス回路網は、数１０または数１００ミリボルト（またはそれ以上）の大きさを有する安定した正確なマイナスバイアス電圧を生成し得る。これらのマイナスバイアス電圧は、消費電力を減らすために、図２および図３のトランジスタ２２などのｎチャネルトランジスタをバイアスするために使用される。一般に、任意の適切な数のトランジスタは、ボディバイアスが提供され得る。たとえば、デバイス１０上のｎチャネルトランジスタのいくつかまたはすべては、ボディバイアスが提供され得、ｐチャネルトランジスタのいくつかまたはすべては、ボディバイアスが提供され得る。広範囲にボディバイアスを提供することの利点は、デバイス１０の消費電力が最小限にされ得ることである。ボディバイアスを選択的に使用することの利点は、性能が最適化されることである。たとえば、ボディバイアスは、最大限の性能が所望されるクリティカル信号パスにおいて、回避（または減少）され得る。
デバイス１０上のどの回路がボディバイアスを備えられるべきこと、および使用すべきバイアス量に関する決定は、設計工程時にロジック設計者またはＣＡＤツールによって行われ得る。これらの決定に基づき、ＣＡＤツールは、調整可能なボディバイアス回路網を調整するための構成データを生成し得る。一旦プログラマブルロジックデバイスにロードされると、構成データは、バイアスをデバイス１０の種々の部分のために選択的にオンおよびオフするために、およびデバイス１０の種々の部分のために使用されるバイアス量を調整するために（たとえば、デバイス１０のある部分における性能を最大限にし、デバイス１０のその他の部分における消費電力の節約を最大限にするために）、使用され得る。一般に、任意の適切な数の異なるボディバイアス電圧は、所定のプログラマブルロジックデバイスにおいて生成され得る。ｎチャネル金属酸化物半導体トランジスタのための単一のボディバイアス電圧の生成が、一例として記述される。
マイナスボディバイアス電圧Ｖｂｉａｓは、ｎチャネル金属酸化物半導体トランジスタをバイアスするために使用される。典型的な筋書において、デバイス１０の接地電圧Ｖｓｓは、０ボルトである。図４に示されるタイプのチャージポンプ３２は、Ｖｓｓに対してマイナス（すなわち、０ボルトより低い電圧）である電圧Ｖｏｕｔを生成するために、使用され得る。図４の例において示されるチャージポンプ３２は、二段ポンプである。これは単に例示である。チャージポンプ３２は、任意の数の段（たとえば、三段またはそれ以上の段）を有し得る。
図４に示されるように、クロック信号ＣＬＫおよびその逆のＮＣＬＫは、端子３４および３６にそれぞれ印加される。コンデンサ３８および４０は、ＭＯＳトランジスタ構造から形成される金属酸化物半導体トランジスタコンデンサ（ＭＯＳコンデンサと時々呼ばれる）である。コンデンサ３８および４０におけるコンデンサ誘電体は、ＭＯＳトランジスタ構造におけるゲート絶縁体から形成される。各コンデンサの一つの電極は、トランジスタゲート端子から形成される。各コンデンサのもう一方の電極は、ドレイン、ソース、およびボディ端子から形成され、図４に示されるように、それらは電気的に接続される。チャージポンプ３２においてＭＯＳコンデンサを使用することは、有利である。理由は、ＭＯＳコンデンサは、デバイス１０上で直ちに使用可能であり、半導体製造工程時に特別な工程段階を必要としないからである。
チャージポンプ３２は、ダイオード４２、４４、および４６を形成するために接続される端子を有する３つのトランジスタを有する。その他のダイオード構造は、所望に応じ、ダイオード４２、４４、および４６を形成するために使用され得る。ダイオード４２、４４、および４６がダイオード記号を使用して表され、ＭＯＳトランジスタコンデンサ３８および４０がコンデンサ記号を使用して表される、図４のチャージポンプ３２の回路図は、図５に示される。
チャージポンプ３２の動作は、図６のタイミング線図において示される。クロック信号ＣＬＫおよびＮＣＬＫは、図６の第１および第２トレースにおいて示される。ノードＮ１およびＮ２における電圧は、図６の第３および第４トレースにおいて示される。図６の第５トレースは、チャージポンプ出力における電圧Ｖｏｕｔを示す。
最初に、時間ｔ１において、チャージポンプ３２のノードＮ１における電圧は、図６の第３トレースによって示されるように、０ボルトである。時間ｔ２において、クロック信号ＣＬＫは上昇し、その逆のＮＣＬＫは降下する。時間ｔ２おける信号ＣＬＫの上昇時に、コンデンサ３８全体の電圧は変化しない。その結果、ノードＮ１における電圧は、時間ｔ２において上昇する。ノードＮ１における電圧の上昇は、ダイオード４２をオンにする。ノードＮ１における電圧の最大上昇は、ダイオード４２のオンとなった電圧でキャップされ（約０．６ボルトかまたは一つのトランジスタ閾電圧Ｖｔ）、それはＣＬＫの大きさより少ない。
時間ｔ３において、信号ＣＬＫは降下し、信号ＮＣＬＫは上昇する。コンデンサ３８全体の電圧は、時間ｔ３における信号遷移時に変化しないので、図６の第３トレースに示されるように、信号ＣＬＫにおける降下はノードＮ１における電圧の降下の原因となる。ノードＮ２における電圧は、ダイオード４４がオンになっているので、ノードＮ１における電圧より１ダイオードオン電圧（約０．６ボルトまたは１トランジスタ閾電圧Ｖｔ）高い。
時間ｔ４において、信号ＣＬＫは上昇し、信号ＮＣＬＫは降下する。コンデンサ４０の全体の電圧は、時間ｔ４おける遷移時に変化しないので、ノードＮ２における電圧は、時間ｔ４において降下し、端子３６のＮＣＬＫ信号における降下に続く。このことは図６の第５のトレースに示されるように、チャージポンプ３２の出力端子における電圧Ｖｏｕｔを低くする。電圧Ｖｏｕｔは、ダイオード４６がオンになっているので、Ｎ２における電圧より１ダイオードオン電圧高い。
この議論が示すように、図４および図５のチャージポンプ３２は、その出力においてマイナス電圧Ｖｏｕｔを生成する。
チャージポンプにおける段の数およびクロック信号のサイズは、マイナス電圧Ｖｏｕｔのサイズに影響する。さらに、クロック信号ＣＬＫおよびＮＣＬＫは、出力電圧Ｖｏｕｔを調整するために、選択的に可能および不能にされ得る。しかしながら、バイアス電圧Ｖｂｉａｓを生成するためにチャージポンプのみを使用（すなわち、ＶｏｕｔをＶｂｉａｓとして使用）することは、チャージポンプＭＯＳコンデンサ３８および４０の電圧依存特性のために、一般に好適ではない。
ＭＯＳコンデンサ３８、４０のようなＭＯＳコンデンサは、典型的には、図７に示されるタイプの電圧依存性を有するキャパシタンスＣを示す。Ｖｓｔより大きいまたは−Ｖｓｔより小さい電圧で、キャパシタンスＣは、比較的一定である。この形態において、チャージポンプは予測可能に挙動し、適切な調整によって、安定して、正確な出力電圧Ｖｏｕｔを生成することが可能である。−ＶｓｔとＶｓｔとの間のコンデンサ電圧においてキャパシタンスＣは、印加された電圧の関数として大幅に変化する。この形態において、チャージポンプ３２の動作は、不安定である傾向がある。従って、コンデンサ３８および４０全体の電圧が−ＶｓｔとＶｓｔとの間の条件の下でチャージポンプ３２を動作することを避けることが望ましい。
所定のプログラマブルロジックデバイスにおいて、Ｖｓｔの値は、形成されるＭＯＳ構造のタイプに依存する。一般に、Ｖｓｔの値は、一つか二つのトランジスタ閾電圧Ｖｔにほぼ等しい（すなわち、Ｖｓｔは、約０．６ボルトのＶｔ値を有する集積回路において約１ボルトである）。Ｖｂｉａｓに必要な電圧レベルは、約０ボルトと−１ボルトとの間にある傾向があり、一方、図４および図５のチャージポンプは、この電圧範囲において安定した電圧を生成することにあまり適していない。その結果、電圧Ｖｂｉａｓを直接に生成するために、図４および図５のチャージポンプを使用することは、一般に望ましくない。
本発明に従う図４および図５に示されるタイプのチャージポンプは、分圧器および
フィードバック回路網が提供され、これにより、デバイス１０のｎチャネル金属酸化物半導体トランジスタをバイアスするための安定した正確な電圧Ｖｂｉａｓを生成することが可能となる。チャージポンプは、約−１Ｖ（例として）の安定した電圧Ｖｏｕｔ（Ｖｎｅｇと呼ばれる）を生成する。分圧器は、数１０または数１００ｍＶのＶｂｉａｓ値を生成するために、Ｖｎｅｇのサイズを減少させる。これらのＶｂｉａｓ値は、トランジスタ性能を不利益に影響することなく消費電力を減らすために、ｎチャネルトランジスタをバイアスするに典型的に必要とされる範囲内に入る。
本発明に従う調整可能なボディバイアス回路配置は、図８に示される。図８に示されるように、プログラマブルロジックデバイス集積回路１０は、オンチップの調整可能なボディバイアス回路網４８を含む。ボディバイアス回路網４８は、その出力において調整可能なボディバイアス出力電圧Ｖｂｉａｓを生成する。パス５２などの導体パス５２は、Ｖｂｉａｓを適切なｎチャネルトランジスタのボディ端子に分配するために使用される（図８において回路網５０として概略的に示される）。プログラマブルロジックデバイス１０における任意の適切な数の調整可能なボディバイスジェネレータがあり得、それらの各々は、Ｖｂｉａｓの異なる対応する値を生成し得る。
調整可能なボディバイス回路網４８は、図９に示されるタイプのチャージポンプベースの回路を使用してインプリメントされ得る。図９の例において、調整可能なボディバイアス回路網４８は、チャージポンプ回路５６、バンドキャップ基準回路５４、および調整可能電圧レギュレータ６０を有する。回路網４８は、その出力６６において、調整可能なマイナス出力電圧Ｖｂｉａｓを生成する。出力６６において生成される電圧Ｖｂｉａｓは、パス５２などのパスを介して、ｎチャネル金属酸化物半導体トランジスタのボディ端子に印加される（図８）。
バンドギャップ基準回路５４は基準信号を生成し、その信号はパス６２を介して調整可能なレギュレータ６０に供給され、パス６３を介してチャージポンプ回路５６に供給される。調整可能なレギュレータ６０およびチャージポンプ回路５６は、安定した出力信号を生成するときに基準信号を使用する。
チャージポンプ回路５６は、マイナスチャージポンプ出力電圧Ｖｎｅｇを生成し、その電圧は、パス５８を介して調整可能なレギュレータ６０に供給される。Ｖｎｅｇの大きさは、好適には、Ｖｂｉａｓに所望される最大の大きさより大きい。たとえば、必要とされるＶｂｉａｓの最強値（ｓｔｒｏｎｇｅｓｔ ｖａｌｕｅ）は、−０．９ボルトであり、Ｖｎｅｇは、好適には、約−０．９ボルト以下（たとえば、−１．０ボルト、−１．２ボルト、など）である。
調整可能な電圧レギュレータ６０は、制御信号によって制御される（制御入力６４において受信される制御信号ＣＯＮＴＲＯＬとして図９に概略的に示される）。制御信号は、出力６６において生成されるバイアス電圧Ｖｂｉａｓの大きさを決定するために使用される。制御信号は、バイアス電圧Ｖｂｉａｓを、たとえば、−１００ｍＶ、−２００ｍＶ、またはその他の任意の適切なバイアスレベルに設定するために使用され得る。
調整可能な電圧レギュレータ６０およびチャージポンプ回路５６は、任意の適切な回路網を使用してインプリメントされ得る。一つの適切な配置は、図１０に示される。図１０の例示的配置において、バンドギャップ基準回路５４は、プラス電源電圧Ｖｃｃｐｄおよび接地電圧Ｖｓｓによって電力供給される。電源電圧Ｖｃｃｐｄは、たとえば、約２．５ボルトであり得る。電源電圧Ｖｃｃｐｄは、プログラマブルロジックデバイス１０の複雑性を不必要に増加させることを避けるために、先在する電源線から好適に得られる。電源電圧Ｖｃｃｐｄは、例として、図１の入出力回路１２におけるドライバ回路網に電力供給するために使用される電源電圧と同じであり得る。
バンドギャップ基準回路５４は、基準電圧Ｖｒｅｆ１およびＶｒｅｆ２を対応する出力線７０および７２に供給する。Ｖｒｅｆ１およびＶｒｅｆ２のために選ばれた特定の値は、クリティカルではない。適切なＶｒｅｆ１値の例は、０．５ボルトである。適切なＶｒｅｆ２値の例は、１ボルトである（Ｖｒｅｆ１の２倍）。バンドギャップ基準回路５４もまた、基準電流Ｉｒｅｆを供給する。Ｉｒｅｆは、たとえば、１０μＡであり得る。
チャージポンプ回路５６は、チャージポンプ３２、分圧器７４、比較器７６、および発振器７８を含む。発振器７８は、パス８０を介してポンプ３２をチャージするために、クロック信号ＣＬＫおよびＮＣＬＫを供給する。線８２上の比較器７６によって生成される出力は、発振器７８を制御する。チャージポンプ３２の出力は、電圧Ｖｎｅｇであり、パス９０を介して電圧レギュレータ６０に供給される。電圧Ｖｎｅｇもまた、フィードバックパス８８を介して分圧器７４にフィードバックされる。分圧器７４は、線８４上に出力信号を生成するために、ＶｎｅｇおよびＶｒｅｆ２（入力７３において受信される）を使用し、その出力信号は、線８８を介してフィードバックされた電圧Ｖｒｅｆ１に比例する。基準電圧Ｖｒｅｆ１はパス８６を介して比較器７６に供給される。
比較器７６は、線８４および８６上の信号を比較し、対応する出力をパス８２に生成する。線８４上の信号が線８６上の信号より大きいとき、線８２上の比較器７６の出力はハイである。このことは、発振器７８をオンにし、チャージポンプ３２がＶｎｅｇを低下させる原因となる。線８４上の信号が線８６上の信号より小さいとき、線８２上の比較器７６の出力はローである。このことは、発振器７８をオフにし、Ｖｎｅｇは所望の値に到達したことを合図する。このフィードバック配置を使用して、Ｖｎｅｇの値は、その所望の値（たとえば、−１ボルト）で一定に保持される。
電圧Ｖｎｅｇは、パス９０を介して、調整可能なレギュレータ６０に供給され、パス
のマイナス電源を形成する。電圧Ｖｒｅｆ２は、調整可能な電圧レギュレータ６０のためのプラスの電源として働く。調整可能な電圧レギュレータ６０は、多数の直列接続の抵抗器９８から形成される調整可能な分圧器を有する。典型的な抵抗値は、約１０ｋＯ〜５０ｋＯである。電圧レギュレータ６０における抵抗器連鎖の一端は、電圧Ｖｂｉａｓに維持される。抵抗器チェーンのもう一方の端は、プラス電源Ｖｒｅｆ２に接続される。
電圧Ｖｔａｐは、分圧器における抵抗器チェーンからタップオフされる。レギュレータ６０は、電圧Ｖｔａｐを演算増幅器９４の入力の一つに供給するフィードバックパス９２を有する。電圧Ｖｔａｐの大きさは、調整可能な分圧器の状態によって決定される。電圧Ｖｔａｐが直列接続された抵抗器９８からタップされるポイントを調整することによって、分圧器ための電圧設定ポイントは調整され得る。
図１０の例示的配置において、分圧器の直列接続された抵抗器における電圧タップポイント位置は、プログラマブルエレメント２０の状態を設定することによって確立される。各プログラマブルエレメント２０は対応するトランジスタ１０２を制御する。各プログラマブルエレメントはエレメントの内容によって決定される。デバイスプログラミング時、構成データは、プログラマブルエレメント２０にロードされる。ロジック０がロードされたプログラマブルエレメントは低い出力信号を生成し、その信号に関係したトランジスタ１０２をオフにする。プログラマブルエレメントの一つはロジック１がロードされる。プログラマブルエレメントにおけるロジック１はそのプログラマブルエレメントの出力をハイにする。ハイ出力信号は、対応するトランジスタ１０２をオンにする。トランジスタ１０２がオンにされた位置は、分圧器６８のための設定ポイントを決定する。
分圧器６８からの電圧Ｖｔａｐは、フィードバックパス９２を介して演算増幅器にフィードバックされる。演算増幅器９４は適切な電源電圧（たとえば、図１０の例における電圧ＶｃｃｐｄおよびＶｎｅｇ）を使用して、電力供給される。演算増幅器９４は、バンドギャップ基準回路５４から、電流基準Ｉｒｅｆおよび電圧基準Ｖｒｅｆ１などの基準信号を好適に受信する。電流基準Ｉｒｅｆは入力線９６を介して演算増幅器９４に供給される。電圧基準信号Ｖｒｅｆ１は演算増幅器９４の入力端子に印加される。
演算増幅器９４は、分圧器６８からのタップされた電圧Ｖｔａｐを基準電圧Ｖｒｅｆ１と比較し、対応する出力制御信号Ｖｘを生成する。信号Ｖｘはトランジスタ１０４のゲートＧに印加される。トランジスタ１０４は通常オンであり、飽和状態において動作する。電流は、Ｖｒｅｆ２ノード６９から（１Ｖで）Ｖｎｅｇノード９１へ（−１Ｖで）、分圧器６８の抵抗器およびトランジスタ１０４のソースおよびドレインを介して流れる。Ｖｘが上昇すると、トランジスタ１０４がそのソースとドレインとの間で伝導する電流の量もまた上昇する。このことは、出力端子６６における電圧Ｖｂｉａｓにおける降下の原因となる。Ｖｘが降下すると、トランジスタ１０４を通過する電流の量は低下し、Ｖｂｉａｓを上昇させる。
演算増幅器９４を介した分圧器６８からのフィードバックループは、電圧Ｖｂｉａｓをその電圧の所望のレベルで正確に維持する。Ｖｂｉａｓがその電圧の設定ポイントよりわずか上に上昇し始める場合（たとえば、−１００ｍＶから−９９ｍＶに上昇することによって）、Ｖｔａｐはわずかに上昇する（たとえば、５００ｍＶから５０１ｍＶへ）。パス９２によって供給されるフィードバックは演算増幅器９４の出力を増加させるので、演算増幅器９４の出力における電圧Ｖｘは上昇する。Ｖｘの上昇した値に応答し、トランジスタ１０４を介した電流は増加する。トランジスタ１０４を介した電流を増加させることは、Ｖｂｉａｓをその電圧の所望の設定ポイント値（この例では−１００ｍＶ）に向けて降下させ（たとえば、−９９ｍＶから−１００ｍＶへ）戻す。Ｖｂｉａｓがその電圧の設定ポイントよりわずか下に降下し始める場合、パス９２を介したフィードバックは、Ｖｂｉａｓを上昇させる（たとえば、−１０１ｍＶから−１００ｍＶへ）。
分圧器６８において使用される抵抗器９８の数は、調整可能な電圧レギュレータ６０のための電圧ステップの所望の数によって決定される。多数の抵抗器９８が使用される場合、比較的多数の電圧ステップがあり、電圧レギュレータ６０は、所望のＶｂｉａｓレベルを正確度の高いレベルで生成し得る。より少ない抵抗器９８が使用される場合、各電圧ステップはより大きくなり、より低い正確度が使用可能であるが、回路の複雑性は減少される。一般に、抵抗器９８および関係するタップトランジスタ１０２の任意の適切な数が、分圧器６８において使用され得る。
図１０の演算増幅器９４のために使用し得る例示的回路網は、図１１に示される。図１１に示されるように、演算増幅器９４はプラス電源電圧Ｖｃｃｐｄおよびマイナス電圧供給Ｖｎｅｇを使用して電力供給される。演算増幅器９４の出力１２６は、トランジスタ１０４のゲートに印加される電圧Ｖｘを生成する（図１０）。
基準電流Ｉｒｅｆは、線９６から入力１０６に印加される。トランジスタ１０８および１０９は、電流ミラーを形成するので、大きさＩｒｅｆの電流はパス１１０を介して流れる。トランジスタ１１２および１１４もまた、電流ミラーを形成するので、電流Ｉｒｅｆはパス１１６を介して流れる。図１１の電流ミラーは、それらのトランジスタが等しい強さを有するので、ミラー比１を有する。所望に応じ、他のミラー比を有する電流ミラーが使用され得る。
マイナス入力１２８およびプラス入力１３０は、それぞれ、電圧Ｖｒｅｆおよび電圧Ｖｔａｐを受信する。基準Ｖｒｅｆ１は、バンドギャップ基準回路５４によって生成され（図１０）、一定である。Ｖｂｉａｓはその所望の設定ポイント値あたりでわずかに変動するので、Ｖｔａｐの値は、Ｖｒｅｆ１よりわずかに上および下に変動する。基準値Ｖｒｅｆ１に対するＶｔａｐの値は、電流がパス１１８かまたはパス１３２を介して進むかどうかを決定する。
ＶｔａｐがＶｒｅｆ１より大きいとき、ｐチャネル金属酸化物半導体トランジスタ１３４は、ｐチャネル金属酸化物半導体トランジスタ１３６より強くオンにされる。このことは、パス１１６における電流Ｉｒｅｆをパス１３２よりパス１１８の方に比較的多く進ませる。トランジスタ１２０および１２２は電流ミラーを形成するので、パス１１８に進んだ追加の電流は、追加の電流をパス１２４に進ませるようにする。
ＶｔａｐがＶｒｅｆ１より小さいとき、電流はパス１３２に進められる。トタンジスタ１３８および１４０は電流ミラーを形成するので、パス１３２に進められた追加の電流は、より多くの電流をパス１４２に進ませるようにする。安定した状態において、Ｖｔａｐの値は、Ｖｒｅｆ１に落ち着き、電流の等しい量は演算増幅器９４の左手および右手の支線を介して流れる。
トランジスタ１４６および１４４は、それぞれ、パス１２４および１４２を介して流れる電流をノ−ド１５０および１４８における電圧に変換するロードトランジスタである。パス１４２を介する電流が端子１３０におけるＶｔａｐの減少のため増加するとき、電圧Ｖｘは降下する。パス１４２を介する電流が、端子１３０におけるＶｔａｐの値の増加のために減少するとき、電圧Ｖｘは上昇する。
図１０の例において、分圧器回路６８の設定は、プログラマブルエレメント２０へロードされる構成データを使用して調整される。この種の状況において、プログラマブルエレメント２０は、調整可能なレギュレータ６０ための制御信号として働く（図９のパス６４の制御（ＣＯＮＴＲＯＬ）信号として示される）。このタイプの配置は、単に例示的である。分圧器６８および電圧レギュレータ６０を制御するための任意の適切な技術は、所望に応じ使用され得る。たとえば、制御信号を電圧タップトランジスタ１０２に供給するために、その他の技術が使用され得る。
トランジスタ１０２を制御するための例示的配置は、図１２、１３、１４、および１５に示される。
図１２の配置において、単一のプログラマブルエレメント２０は各トランジスタ１０２と関係している。プログラマブルエレメント２０の出力は、それぞれの制御線１５２を使用してトランジスタ１０２のゲートに供給される。
図１３は、デコーダ１５６を使用する制御配置を示す。プログラマブルエレメント２０は、制御信号を入力線１５８上のデコーダ１５６に供給されるために使用される。デコーダ１５６は、入力線１５８上のデコードされない制御信号を線１６０上の対応するデコードされる制御信号へ変換するロジックを含む。線１６０はこれらの制御信号をそれぞれのトランジスタ１０２のゲートへ伝送するために使用される。
図１３のデコータ１５６などのデコーダの使用は、デバイス１０の複雑性を増加させる。さらに、回路物体は、デコーダ１５６のロジックおよび伝送線１５８および１６０を必要とする。それにもかかわらず、デコーダ１５６などのデコーダの使用は、プログラマブルエレメント２０の必要性を減らす。たとえば、Ｎプログラマブルエレメントを使用して２Ｎ線１６０を制御することは可能である。比較的に多数のトランジスタ１０２がある状況において、各トランジスタ１０２を制御するために、デコーダ１５６を使用することは、別のプログラマブルエレメント使用することより効率的である。
所望に応じ、外部制御信号は、トランジスタ１０２のゲートを制御するために使用される。図１４に示されるように、各トランジスタ１０２は、関係するパス１６２を介して、対応する入出力ピン１４から制御信号を受信し得る。図１５の配置において、デコーダ１６６は、入出力ピンとトランジスタ１０２との間に置かれる。パス１６４は、デコードされない制御信号を入出力ピン１４からデコーダ１６６に伝える。パス１６８は、デコードされた制御信号をトランジスタ１０２に伝える。
図１４の線１６２および図１５の線１６４のための制御信号は、内部ソースから供給され得る（たとえば、図１のプログラマブルロジック１８におけるロジックまたはデバイス１０のハードワイヤーのロジック）。これらの制御信号は、デバイス１０の動作時に動的に生成され得る。
これらのアプローチの組み合わせもまた、使用され得る。たとえば、トランジスタ１０２のいくつかは、図１２に示されるように専用のプログラマブルエレメント２０からの信号によって、および／または内部供給の信号、および／または図１４の線１６２上の外部供給の信号によって制御され得、一方その他のトランジスタ１０２はデコーダを使用して制御され得る。デコーダは、デコードされない制御信号がプログラマブルエレメント２０、プログラマブルロジック１８、または外部ソースから供給され得る。
上記は、本発明の原理の単なる例示であり、本発明の範囲と精神から逸脱することなく、当業者によって、種々の改変がなされ得る。
図１は、本発明に従う、例示的プログラマブルロジックデバイス集積回路の線図である。 図２は、本発明に従う、ボディバイアスされたｎチャネル金属酸化物半導体トランジスタの該略図である。 図３は、本発明に従う、ボディバイアスされたｎチャネル金属酸化物半導体トランジスタの横断面図である。 図４は、本発明に従う、例示的チャージポンプの該略図である。 図５は、図４のチャージポンプの簡略化された該略図である。 図６は、本発明に従う、図４および図５に示されるタイプのチャージポンプが、トランジスタボディバイアスにおいて使用するためのマイナス出力電圧を生成する方法を示すタイミング線図である。 図７は、本発明に従う、印加された電圧の関数として金属酸化物半導体トランジスタコンデンサのキャパシタンスが変動する方法を示す線図である。 図８は、本発明に従う、プログラマブルロジックデバイス集積回路などの集積回路においてトランジスタをバイアスするために使用され得る例示的な調整可能なボディバイアス回路配置の回路図である。 図９は、本発明に従う、チャージポンプ、バンドギャップ基準回路、および調整可能なレギュレータを有する例示的な調整可能なボディバイアス回路網の回路図である。 図１０は、本発明に従う、プログラマブル分圧器に基づくレギュレータを有する例示的な調整可能なボディバイアス回路網の回路図である。 図１１は、本発明に従う、図１０に示されるタイプのレギュレータにおいて使用するための例示的演算増幅器の回路図である。 図１２は、本発明に従う、図１０のプログラマブル分圧器における各トランジスタがそれぞれのプログラマブルエレメントによって制御され得る方法を示す線図である。 図１３は、本発明に従う、プログラマブルエレメントによって供給され、デコーダによってデコードされる制御信号によって、図１０のプログラマブル分圧器におけるトランジスタが制御され得る方法を示す線図である。 図１４は、本発明に従う、それぞれの入出力ピンを介して供給される外部制御信号によって、図１０のプログラマブル分圧器における各トランジスタが制御され得る方法を示す線図である。 図１５は、本発明に従う、入出力ピンを介して外部ソースから供給され、デコーダによってデコードされる制御信号によって、図１０のプログラマブル分圧器における各トランジスタが制御され得る方法を示す線図である。
符号の説明
１０ プログラマブルロジックデバイス
１２ 入出力回路網
１４ 入出力ピン
１６ 相互接続リソース
１８ プログラマブルロジック
２０ プログラマブルエレメント
２２ トランジスタ
２４、２８ インプラント領域
２６ ゲート構造
３０ ｐ型ボディ領域
３２ チャージポンプ
３４、３６ 端子
３８、４０ コンデンサ
４２、４４、４６ ダイオード
４８ ボディバイアス回路網
５０ 回路網
５２、５８ パス
５４ バンドギャプ基準回路
５６ チャージポンプ回路
６０ 電圧レギュレータ

Claims (30)

  1. 集積回路であって、
    ボディ端子を有するｎチャネル金属酸化物半導体トランジスタと、
    マイナスボディバイアス電圧を該ボディ端子へ印加する調整可能なチャージポンプベースのボディバイアス回路網と
    を備える、集積回路。
  2. 前記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、
    構成データがロードされるプログラマブルエレメント
    をさらに備える、請求項１に記載の集積回路。
  3. 前記調整可能なチャージポンプベースのボディバイアス回路網は、調整可能な電圧レギュレータを備える、請求項１に記載の集積回路。
  4. 前記集積回路は、プログラマブルロジックデバイス集積回路を備え、前記調整可能なチャージポンプベースのボディバイアス回路網は、調整可能な電圧レギュレータを備え、該集積回路は、
    構成データがロードされるプログラマブルエレメント
    をさらに備える、請求項１に記載の集積回路。
  5. 前記集積回路は、プログラマブルロジックデバイス集積回路を備え、前記調整可能なチャージポンプベースのボディバイアス回路網は、調整可能な電圧レギュレータを備え、該集積回路は、
    構成データがロードされるプログラマブルエレメント
    をさらに備え、該プログラマブルエレメントのいくつかは、該調整可能な電圧レギュレータを制御する出力信号を生成する、請求項１に記載の集積回路。
  6. 前記集積回路は、プログラマブルロジックデバイス集積回路を備え、前記調整可能なチャージポンプベースのボディバイアス回路網は、調整可能な電圧レギュレータを備え、該集積回路は、
    構成データがロードされるプログラマブルエレメントであって、該プログラマブルエレメントのいくつかは、デコードされない制御信号を生成する、プログラマブルエレメントと、
    デコーダであって、該デコードされない制御信号を受信し、対応するデコードされた制御信号を該調整可能な電圧レギュレータに印加する、デコーダと
    をさらに備える、請求項１に記載の集積回路。
  7. 前記調整可能なチャージポンプベースのボディバイアス回路網は、
    マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
    該マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成する調整可能な電圧レギュレータと
    を備える、請求項１に記載の集積回路。
  8. 前記調整可能なチャージポンプベースのボディバイアス回路網は、
    マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
    該マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成する調整可能な電圧レギュレータと、
    少なくとも一つの基準信号を該調整可能な電圧レギュレータに印加するバンドギャップ基準回路と
    を備える、請求項１に記載の集積回路。
  9. 前記調整可能なチャージポンプベースのボディバイアス回路網は、
    マイナスチャージポンプ出力電圧を生成するチャージポンプ回路であって、該チャージポンプ回路は、分圧器、比較器、発振器、およびチャージポンプを含む、チャージポンプ回路と、
    該マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成する調整可能な電圧レギュレータと、
    少なくとも一つの基準信号を該調整可能な電圧レギュレータに印加するバンドギャップ基準回路であって、該チャージポンプ回路における該分圧器は、フィードバック線を介して該チャージポンプから該マイナスチャージポンプ出力電圧を受信し、対応する信号を該比較器の第１入力に供給し、該比較器は、第２入力において該バンドギャップ基準回路から電圧基準信号を受信し、該比較器は、該第１入力と該第２入力を比較し、該発振器を制御する対応する出力を生成し、該発振器は、該チャージポンプのためにクロック信号を生成する、バンドギャップ基準回路と
    を備える、請求項１に記載の集積回路。
  10. 前記調整可能なチャージポンプベースのボディバイアス回路網は、
    マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
    調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
    を備える、請求項１に記載の集積回路。
  11. 前記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントをさらに備え、前記調整可能なチャージポンプベースのボディバイアス回路網は、
    マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
    調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために、該プログラマブルエレメントの少なくともいくつかの出力から該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
    を備える、請求項１に記載の集積回路。
  12. 前記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントをさらに備え、前記調整可能なチャージポンプベースのボディバイアス回路網は、
    マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
    出力を有するデコーダと、
    調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために、該デコーダの出力から該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
    を備える、請求項１に記載の集積回路。
  13. 前記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントをさらに備え、前記調整可能なチャージポンプベースのボディバイアス回路網は、
    マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
    出力および入力を有するデコーダであって、該入力は該プログラマブルエレメントの少なくともいくつかから制御信号を受信する、デコーダと、
    調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために、該デコーダの出力から該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
    を備える、請求項１に記載の集積回路。
  14. 前記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントおよび入出力ピンをさらに備え、前記調整可能なチャージポンプベースのボディバイアス回路網は、
    マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
    出力および入力を有するデコーダであって、該入力は該入出力ピンを介して制御信号を受信する、デコーダと、
    調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために、該デコーダの出力から該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
    を備える、請求項１に記載の集積回路。
  15. 前記集積回路は、プログラマブルロジックデバイス集積回路を備え、該集積回路は、構成データがロードされるプログラマブルエレメントおよび信号を生成するプログラマブルロジックをさらに備え、前記調整可能なチャージポンプベースのボディバイアス回路網は、
    マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
    出力および入力を有するデコーダであって、該入力は該プログラマブルロジックからの信号の少なくともいくつかを受信する、デコーダと、
    調整可能な分圧器を含む調整可能な電圧レギュレータであって、該調整可能な電圧レギュレータは、該マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、該直列接続された抵抗器における電圧タップポイント位置を規定するために、該デコーダの出力から該トランジスタのゲートに印加された制御信号によって制御される、調整可能な電圧レギュレータと
    を備える、請求項１に記載の集積回路。
  16. 前記調整可能なチャージポンプベースのボディバイアス回路網は、
    マイナスチャージポンプ出力電圧を生成する複数の金属酸化物半導体コンデンサを含むチャージポンプ回路と、
    少なくとも一つの基準信号を供給するバンドギャップ基準回路と、
    調整可能な電圧レギュレータと、
    を備え、
    該調整可能な電圧レギュレータは、前記直列接続の抵抗器の連鎖と、関係したタップ電圧を規定する選択可能な分圧器タップポイントを確立するために直列接続の抵抗器のそれぞれのペア間に接続された複数のトランジスタと、演算増幅器であって、該バンドギャップ基準回路から該基準信号を受信する第１入力を有し、第２入力を有し、および出力を有する演算増幅器と、該タップ電圧を該第２入力に供給するフィードバックパスと、該チャージポンプと該直列接続の抵抗器の連鎖との間に接続されたトランジスタであって、該トランジスタは、該演算増幅器の出力に接続されたゲートを有する、トランジスタと
    を備える、請求項１に記載の集積回路。
  17. 集積回路上にあるトランジスタボディバイアス回路であって、
    マイナス電圧を生成するチャージポンプと、
    該チャージポンプからの該マイナス電圧を使用してマイナストランジスタボディバイアス電圧を生成する調整可能な電圧レギュレータと
    を備える、トランジスタボディバイアス回路。
  18. 対応する出力信号を生成する構成データがロードされる複数のプログラマブルエレメント
    をさらに備え、前記調整可能電圧レギュレータは、複数のトランジスタを有する分圧器を有し、該分圧器の各々は、該複数のプログラマブルエレメントのそれぞれの一つから該出力信号の一つを受信するゲートを有する、請求項１７に記載のトランジスタボディバイアス回路。
  19. 対応する出力信号を生成する構成データがロードされる複数のプログラマブルエレメントと、
    少なくとも一つの基準信号を前記調整可能な電圧レギュレータに供給するバンドギャップ基準回路と
    をさらに備え、該調整可能な電圧レギュレータは、調整可能な分圧器を含み、該調整可能な電圧レギュレータは、前記チャージポンプによって生成される前記マイナス電圧を使用して前記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の抵抗器および複数のトランジスタを含み、該トランジスタは、該抵抗器のそれぞれのペア間に接続され、該トランジスタはゲートを有し、そのゲートの各々は、該プログラマブルエレメントの対応する一つからそれぞれの出力信号を受信する、請求項１７に記載のトランジスタボディバイアス回路。
  20. 前記チャージポンプは、金属酸化物半導体コンデンサとして構成される金属酸化物半導体トランジスタ構造を備え、該ボディバイアス回路は、
    対応する出力信号を生成する構成データがロードされる複数のプログラマブルエレメントと、
    少なくとも一つの基準信号を前記調整可能な電圧レギュレータに供給するバンドギャップ基準回路と
    をさらに備え、該調整可能な電圧レギュレータは、調整可能な分圧器を含み、該調整可能な電圧レギュレータは、演算増幅器を備え、前記チャージポンプによって生成される前記マイナス電圧を使用して前記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の抵抗器および複数のトランジスタを含み、該トランジスタは、該抵抗器のそれぞれのペア間に接続され、該トランジスタは、ゲートを有し、そのゲートの各々は該プログラマブルエレメントの対応する一つからそれぞれの出力信号を受信し、該構成データは、該マイナスボディバイス電圧を決定する該演算増幅器への該分圧器からのフィードバックパスを規定するために、該トランジスタの所定の一つをオンにする、請求項１７に記載のトランジスタボディバイアス回路。
  21. プログラマブルロジックデバイス集積回路であって、
    マイナスボディバイアス電圧が印加されるボディ端子を有するｎチャネル金属酸化物半導体トランジスタを含むプログラマブルロジックと、
    基準電圧を供給するバンドギャップ基準回路と、
    端子を有する調整可能な電圧レギュレータであって、該端子は、マイナスチャージポンプ出力電圧を受信し、該バンドギャップ基準回路からの該基準電圧を受信し、該マイナスボディバイアス電圧を該プログラマブルロジックにおける該ｎチャネル金属酸化物半導体の該ボディ端子に供給する、調整可能な電圧レギュレータと
    を備える、プログラマブルロジックデバイス集積回路。
  22. 構成データがロードされるプログラマブルエレメント
    をさらに備え、
    該プログラマブルエレメントのいくつかは、前記調整可能な電圧レギュレータを制御する出力信号を生成する、請求項２１に記載のプログラマブルロジックデバイス集積回路。
  23. 前記調整可能な電圧レギュレータによって受信される前記マイナスチャージポンプ出力電圧を生成するチャージポンプ回路
    をさらに備え、該調整可能電圧レギュレータは該マイナスポンプ出力電圧を使用して該マイナスボディバイス電圧を生成する、請求項２１に記載のプログラマブルロジックデバイス集積回路。
  24. 前記調整可能な電圧レギュレータは、調整可能な分圧器を備え、前記プログラマブルロジックデバイスは、
    該調整可能な分圧器によって受信される前記マイナスチャージポンプ出力電圧を生成するチャージポンプ回路
    をさらに備える、請求項２１に記載のプログラマブルロジックデバイス集積回路。
  25. 発振器と、
    比較器と、
    前記マイナスチャージポンプ出力電圧を生成するチャージポンプと、
    フィードバック線を介して、該チャージポンプから該マイナスチャージポンプ出力電圧を受信し、対応する信号を該比較器の第１入力に供給する分圧器と
    をさらに備え、該比較器は、該基準電圧を第２入力における前記バンドギャップ基準回路から受信し、該比較器は、該第１入力および第２入力と比較し、該発振器を制御する対応する出力を生成し、該発振器は該チャージポンプのためにクロック信号を生成する、請求項２１に記載のプログラマブルロジックデバイス集積回路。
  26. 前記プログラマブルロジックは、構成データがロードされるプログラマブルエレメントを備え、前記調整可能な電圧レギュレータは、
    複数の直列接続された抵抗器および複数のトランジスタを含む調整可能な分圧器
    を備え、該調整可能な電圧レギュレータは、前記マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成し、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、直列接続された抵抗器における電圧タップポイント位置を規定するために、該プログラマブルエレメントの少なくともいくつかの出力から該トランジスタのゲートに印加される制御信号によって制御される、請求項２１に記載のプログラマブルロジックデバイス集積回路。
  27. 前記プログラマブルロジックデバイス集積回路は、
    前記マイナスチャージポンプ出力電圧を生成するチャージポンプ回路と、
    出力および入力を有するデコーダと
    を備え、該入力は制御信号を受信し、前記調整可能な電圧レギュレータは、前記マイナスチャージポンプ出力電圧を使用して前記マイナスボディバイアス電圧を生成し、該調整可能な電圧レギュレータは、複数の直列接続された抵抗器および複数のトランジスタを含み、該トランジスタは、ゲートを有し、該直列接続された抵抗器のそれぞれのペア間に接続され、該トランジスタは、直列接続された抵抗器における電圧タップポイント位置を規定するために、該デコーダの出力から該トランジスタのゲートに印加される制御信号によって制御される、請求項２１に記載のプログラマブルロジックデバイス集積回路。
  28. 前記調整可能な電圧レギュレータは、
    前記基準電圧を受信し、出力信号を供給する演算増幅器と、
    該演算増幅器からの出力信号を受信するゲートを有するトランジスタと、
    該トランジスタに接続された抵抗器の連鎖と
    をさらに備える、請求項２１に記載のプログラマブルロジックデバイス集積回路。
  29. 前記調整可能な電圧レギュレータは、
    前記調整可能な分圧器における直列接続された抵抗器の連鎖と、
    関係したタップ電圧を規定する選択可能な分圧器タップポイントを確立するために、該直列接続された抵抗器のそれぞれのペア間に接続される複数のトランジスタと
    をさらに備える、請求項２１に記載のプログラマブルロジックデバイス集積回路。
  30. 前記プログラマブルロジックデバイス集積回路は、
    前記マイナスチャージポンプ出力電圧を供給するチャージポンプ
    をさらに備え、前記調整可能電圧レギュレータは、
    抵抗器と、
    関係したタップ電圧を規定する選択可能な分圧器タップポイントを確立するために、該抵抗器のそれぞれのペア間に接続される複数のトランジスタと、
    演算増幅器であって、前記バンドギャップ基準回路からの前記基準信号を受信する第１入力を有し、第２入力を有し、出力を有する、演算増幅器と、
    該タップ電圧を該第２入力に供給するフィードバックパスと、
    前記チャ-ジポンプと該抵抗器との間に接続されたトランジスタであって、該演算増幅器の出力に接続されたゲートを有する、トランジスタと
    をさらに備える、請求項２１に記載のプログラマブルロジックデバイス集積回路。
JP2007042839A 2006-03-06 2007-02-22 調整可能なトランジスタボディバイアス回路網 Expired - Fee Related JP4648346B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/369,664 US7495471B2 (en) 2006-03-06 2006-03-06 Adjustable transistor body bias circuitry

Publications (3)

Publication Number Publication Date
JP2007243178A true JP2007243178A (ja) 2007-09-20
JP2007243178A5 JP2007243178A5 (ja) 2010-03-11
JP4648346B2 JP4648346B2 (ja) 2011-03-09

Family

ID=38110608

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007042839A Expired - Fee Related JP4648346B2 (ja) 2006-03-06 2007-02-22 調整可能なトランジスタボディバイアス回路網

Country Status (4)

Country Link
US (2) US7495471B2 (ja)
EP (1) EP1833152A1 (ja)
JP (1) JP4648346B2 (ja)
CN (1) CN101257300A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016529573A (ja) * 2013-05-17 2016-09-23 インテル コーポレイション 動的な回路基準値を使用するオンチップ電源発生器
JP2017054502A (ja) * 2015-08-31 2017-03-16 株式会社半導体エネルギー研究所 半導体装置、又は該半導体装置を有する電子機器

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251351A (ja) * 2006-03-14 2007-09-27 Renesas Technology Corp 半導体装置
US7642754B2 (en) * 2006-06-08 2010-01-05 Semiconductor Components Industries, L.L.C. Method of forming a voltage regulator and structure therefor
KR100817058B1 (ko) * 2006-09-05 2008-03-27 삼성전자주식회사 룩업 테이블을 이용한 바디 바이어싱 제어회로 및 이의바디 바이어싱 제어방법
JP2008136047A (ja) * 2006-11-29 2008-06-12 Sony Corp 固体撮像装置及び撮像装置
US8183843B2 (en) * 2007-01-26 2012-05-22 Infineon Technologies Ag Voltage regulator and associated methods
US8115462B2 (en) * 2007-06-20 2012-02-14 Atmel Corporation Voltage regulator for an integrated circuit
US7800402B1 (en) * 2007-11-05 2010-09-21 Altera Corporation Look-up table overdrive circuits
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
KR100961210B1 (ko) * 2008-11-04 2010-06-09 주식회사 하이닉스반도체 제어신호생성회로 및 이를 이용하는 센스앰프회로
US8081502B1 (en) 2008-12-29 2011-12-20 Altera Corporation Memory elements with body bias control
US8742831B2 (en) * 2009-02-23 2014-06-03 Honeywell International Inc. Method for digital programmable optimization of mixed-signal circuits
CN101867015A (zh) * 2009-04-16 2010-10-20 台湾积体电路制造股份有限公司 通过施加p-衬底偏压和调节阈值电压提高磁性隧道结的编程电流
CN101814829B (zh) * 2010-04-22 2015-09-16 上海华虹宏力半导体制造有限公司 电荷泵电路的参考电压产生电路及电荷泵电路
KR101143470B1 (ko) 2010-07-02 2012-05-08 에스케이하이닉스 주식회사 전압 정류 회로
US8416011B2 (en) 2010-11-08 2013-04-09 Lsi Corporation Circuit and method for generating body bias voltage for an integrated circuit
CN103534950B (zh) * 2011-05-16 2017-07-04 株式会社半导体能源研究所 可编程逻辑装置
US8416009B2 (en) 2011-07-13 2013-04-09 International Business Machines Corporation Solutions for controlling bulk bias voltage in an extremely thin silicon-on-insulator (ETSOI) integrated circuit chip
US9024679B2 (en) * 2011-07-25 2015-05-05 Macronix International Co., Ltd. Standby charge pump system
DE102013022449B3 (de) 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
US9348959B1 (en) * 2012-06-29 2016-05-24 Xilinx, Inc. Optimizing supply voltage and threshold voltage
US8847565B2 (en) * 2012-09-14 2014-09-30 Nxp B.V. Shunt regulator for adverse voltage/circuit conditions
US9112495B1 (en) * 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
JP6406926B2 (ja) 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
US9088280B2 (en) * 2013-10-30 2015-07-21 Freescale Semiconductor, Inc. Body bias control circuit
US9577626B2 (en) 2014-08-07 2017-02-21 Skyworks Solutions, Inc. Apparatus and methods for controlling radio frequency switches
KR102211167B1 (ko) 2014-08-14 2021-02-02 삼성전자주식회사 바디 바이어스 전압 생성기 및 이를 포함하는 시스템-온-칩
US9467124B2 (en) * 2014-09-30 2016-10-11 Skyworks Solutions, Inc. Voltage generator with charge pump and related methods and apparatus
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
CN106253665B (zh) * 2016-08-29 2019-06-25 深圳市华星光电技术有限公司 增加升降压幅度的电荷泵
CN108205349A (zh) * 2016-12-19 2018-06-26 北京兆易创新科技股份有限公司 一种带隙基准电路
US10483985B2 (en) * 2017-01-23 2019-11-19 Samsung Electronics Co., Ltd. Oscillator using supply regulation loop and operating method thereof
KR102426729B1 (ko) 2017-08-11 2022-07-29 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
CN107357351B (zh) * 2017-08-15 2018-10-26 电子科技大学 一种基于自供电电荷泵架构的nmos ldo
US10552563B2 (en) * 2018-01-10 2020-02-04 Qualcomm Incorporated Digital design with bundled data asynchronous logic and body-biasing tuning
US10469097B1 (en) 2018-12-06 2019-11-05 Nxp Usa, Inc. Body bias circuit for current steering DAC switches
US11271566B2 (en) * 2018-12-14 2022-03-08 Integrated Device Technology, Inc. Digital logic compatible inputs in compound semiconductor circuits
KR102071354B1 (ko) * 2019-11-13 2020-01-30 주식회사 스카이칩스 벅-부스트 직류-직류 변환 장치
KR20210084955A (ko) * 2019-12-30 2021-07-08 에스케이하이닉스 주식회사 데이터 입출력 회로를 포함하는 메모리 장치
JPWO2021220629A1 (ja) * 2020-04-27 2021-11-04

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102492A (ja) * 1991-04-25 1993-04-23 Hughes Aircraft Co トンネル酸化物基準装置を備えたシヤントレギユレータ
JP2000066744A (ja) * 1998-08-17 2000-03-03 Nec Corp レギュレータ内蔵半導体装置
JP2003330551A (ja) * 2002-05-09 2003-11-21 Fuji Electric Co Ltd 電圧可変レギュレータ
JP2004241122A (ja) * 2004-05-06 2004-08-26 Matsushita Electric Ind Co Ltd レギュレータ
JP2004273103A (ja) * 2003-03-06 2004-09-30 Samsung Electronics Co Ltd 電圧レギュレータ回路及び半導体メモリ装置
JP2005503668A (ja) * 2001-09-18 2005-02-03 ザイリンクス　インコーポレイテッド プログラマブルデバイスの一部にウェルバイアスを選択的にかけるための構造および方法
JP2005136322A (ja) * 2003-10-31 2005-05-26 Toshiba Corp 半導体集積回路および電源電圧・基板バイアス制御回路
JP2005157620A (ja) * 2003-11-25 2005-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2006510121A (ja) * 2002-12-23 2006-03-23 インテル・コーポレーション 供給電圧及びボディバイアスのダイナミック制御を通して電力消費を削減するための一つの方法及び装置
JP2007538474A (ja) * 2004-05-19 2007-12-27 アルテラ コーポレイション 集積回路の性能を調整するための装置および方法

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4221575C2 (de) 1992-07-01 1995-02-09 Ibm Integrierter CMOS-Halbleiterschaltkreis und Datenverarbeitungssystem mit integriertem CMOS-Halbleiterschaltkreis
US5341034A (en) 1993-02-11 1994-08-23 Benchmarq Microelectronics, Inc. Backup battery power controller having channel regions of transistors being biased by power supply or battery
KR0169157B1 (ko) 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
US5422591A (en) 1994-01-03 1995-06-06 Sgs-Thomson Microelectronics, Inc. Output driver circuit with body bias control for multiple power supply operation
US5689209A (en) 1994-12-30 1997-11-18 Siliconix Incorporated Low-side bidirectional battery disconnect switch
US5670907A (en) 1995-03-14 1997-09-23 Lattice Semiconductor Corporation VBB reference for pumped substrates
JP2931776B2 (ja) 1995-08-21 1999-08-09 三菱電機株式会社 半導体集積回路
US5661685A (en) 1995-09-25 1997-08-26 Xilinx, Inc. Programmable logic device with configurable power supply
US5600264A (en) 1995-10-16 1997-02-04 Xilinx, Inc. Programmable single buffered six pass transistor configuration
US5689144A (en) 1996-05-15 1997-11-18 Siliconix Incorporated Four-terminal power MOSFET switch having reduced threshold voltage and on-resistance
KR100189752B1 (ko) 1996-06-01 1999-06-01 구본준 독립적인 웰 바이어스 전압을 가진 전압 펌프회로
KR100203136B1 (ko) 1996-06-27 1999-06-15 김영환 래치-업을 방지하는 상승전압발생기
JP3264622B2 (ja) 1996-07-16 2002-03-11 株式会社東芝 半導体装置
US6593799B2 (en) 1997-06-20 2003-07-15 Intel Corporation Circuit including forward body bias from supply voltage and ground nodes
US6411156B1 (en) 1997-06-20 2002-06-25 Intel Corporation Employing transistor body bias in controlling chip parameters
US6535034B1 (en) 1997-07-30 2003-03-18 Programmable Silicon Solutions High performance integrated circuit devices adaptable to use lower supply voltages with smaller device geometries
US5841694A (en) 1997-07-30 1998-11-24 Programmable Silicon Solutions High performance programmable interconnect
US6346415B1 (en) * 1997-10-21 2002-02-12 Targeted Genetics Corporation Transcriptionally-activated AAV inverted terminal repeats (ITRS) for use with recombinant AAV vectors
US6097242A (en) 1998-02-26 2000-08-01 Micron Technology, Inc. Threshold voltage compensation circuits for low voltage and low power CMOS integrated circuits
US6157691A (en) 1998-04-14 2000-12-05 Lsi Logic Corporation Fully integrated phase-locked loop with resistor-less loop filer
US6242728B1 (en) 1998-08-20 2001-06-05 Foveon, Inc. CMOS active pixel sensor using native transistors
JP4384759B2 (ja) 1998-09-14 2009-12-16 テキサス インスツルメンツ インコーポレイテツド Ｍｏｓ集積回路の特性を改良するためのボディ電圧のパルス動作
US6484265B2 (en) 1998-12-30 2002-11-19 Intel Corporation Software control of transistor body bias in controlling chip parameters
JP4390305B2 (ja) 1999-01-04 2009-12-24 株式会社ルネサステクノロジ 半導体装置
US6271713B1 (en) 1999-05-14 2001-08-07 Intel Corporation Dynamic threshold source follower voltage driver circuit
JP2001034040A (ja) 1999-07-21 2001-02-09 Sharp Corp 接触帯電装置ならびにそれを備えたプロセスカートリッジおよび画像形成装置
WO2001041159A1 (en) * 1999-11-30 2001-06-07 Pirelli Kabel & Systeme Gmbh & Co. Kg Electrical cable having a hardgrade-epr insulation
US6448840B2 (en) 1999-11-30 2002-09-10 Intel Corporation Adaptive body biasing circuit and method
KR100347140B1 (ko) 1999-12-31 2002-08-03 주식회사 하이닉스반도체 전압 변환 회로
KR20010077099A (ko) 2000-01-31 2001-08-17 윤종용 자기 정렬된 웰 바이어스 영역을 갖는 모스 트랜지스터 및그 제조방법
JP2001230664A (ja) 2000-02-15 2001-08-24 Mitsubishi Electric Corp 半導体集積回路
US20020140496A1 (en) 2000-02-16 2002-10-03 Ali Keshavarzi Forward body biased transistors with reduced temperature
JP2001339045A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体集積回路装置
US6549032B1 (en) 2000-08-22 2003-04-15 Altera Corporation Integrated circuit devices with power supply detection circuitry
TW463466B (en) 2000-08-30 2001-11-11 Silicon Integrated Sys Corp Current A/D converter and the unit cell thereof
TW448617B (en) 2000-09-15 2001-08-01 Silicon Integrated Sys Corp N-well bias preset circuit for CMOS and the method thereof
US6343044B1 (en) 2000-10-04 2002-01-29 International Business Machines Corporation Super low-power generator system for embedded applications
US6744301B1 (en) 2000-11-07 2004-06-01 Intel Corporation System using body-biased sleep transistors to reduce leakage power while minimizing performance penalties and noise
JP2002191169A (ja) * 2000-12-20 2002-07-05 Mitsubishi Electric Corp 半導体集積回路
KR100385230B1 (ko) 2000-12-28 2003-05-27 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법
US6373281B1 (en) 2001-01-22 2002-04-16 International Business Machines Corporation Tri-state dynamic body charge modulation for sensing devices in SOI RAM applications
US6597203B2 (en) 2001-03-14 2003-07-22 Micron Technology, Inc. CMOS gate array with vertical transistors
US6757196B1 (en) 2001-03-22 2004-06-29 Aplus Flash Technology, Inc. Two transistor flash memory cell for use in EEPROM arrays with a programmable logic device
US6429726B1 (en) 2001-03-27 2002-08-06 Intel Corporation Robust forward body bias generation circuit with digital trimming for DC power supply variation
US6469572B1 (en) 2001-03-28 2002-10-22 Intel Corporation Forward body bias generation circuits based on diode clamps
US6670655B2 (en) 2001-04-18 2003-12-30 International Business Machines Corporation SOI CMOS device with body to gate connection
US6605981B2 (en) 2001-04-26 2003-08-12 International Business Machines Corporation Apparatus for biasing ultra-low voltage logic circuits
GB0111300D0 (en) 2001-05-09 2001-06-27 Mitel Knowledge Corp Method and apparatus for synchronizing slave network node to master network node
JP2002343083A (ja) 2001-05-18 2002-11-29 Mitsubishi Electric Corp 半導体装置
US6554249B2 (en) 2001-05-30 2003-04-29 Fmc Technologies, Inc. Plug valve having seal segments with booster springs
US6763484B2 (en) 2001-06-28 2004-07-13 Intel Corporation Body bias using scan chains
US6518826B2 (en) 2001-06-28 2003-02-11 Intel Corporation Method and apparatus for dynamic leakage control
US6483375B1 (en) 2001-06-28 2002-11-19 Intel Corporation Low power operation mechanism and method
US6559702B2 (en) 2001-07-19 2003-05-06 Texas Instruments Incorporated Bias generator and method for improving output skew voltage
US6529421B1 (en) * 2001-08-28 2003-03-04 Micron Technology, Inc. SRAM array with temperature-compensated threshold voltage
US6630700B2 (en) 2001-10-05 2003-10-07 Motorola, Inc. NMOS circuit in isolated wells that are connected by a bias stack having pluralirty of diode elements
JP4090231B2 (ja) 2001-11-01 2008-05-28 株式会社ルネサステクノロジ 半導体集積回路装置
US6650141B2 (en) 2001-12-14 2003-11-18 Lattice Semiconductor Corporation High speed interface for a programmable interconnect circuit
US6614301B2 (en) 2002-01-31 2003-09-02 Intel Corporation Differential amplifier offset adjustment
US20030151428A1 (en) 2002-02-12 2003-08-14 Ouyang Paul H. 5 Volt tolerant input/output buffer
US6525559B1 (en) 2002-04-22 2003-02-25 Pericom Semiconductor Corp. Fail-safe circuit with low input impedance using active-transistor differential-line terminators
US7254603B2 (en) 2002-05-03 2007-08-07 Sonics, Inc. On-chip inter-network performance optimization using configurable performance parameters
JP4401621B2 (ja) 2002-05-07 2010-01-20 株式会社日立製作所 半導体集積回路装置
US6870213B2 (en) 2002-05-10 2005-03-22 International Business Machines Corporation EEPROM device with substrate hot-electron injector for low-power
US20030218478A1 (en) 2002-05-24 2003-11-27 Sani Mehdi Hamidi Regulation of crowbar current in circuits employing footswitches/headswitches
US6731158B1 (en) 2002-06-13 2004-05-04 University Of New Mexico Self regulating body bias generator
WO2004015867A1 (en) 2002-08-08 2004-02-19 Koninklijke Philips Electronics N.V. Circuit and method for controlling the threshold voltage of transistors
US6972599B2 (en) 2002-08-27 2005-12-06 Micron Technology Inc. Pseudo CMOS dynamic logic with delayed clocks
US6972593B1 (en) 2003-08-05 2005-12-06 Altera Corp. Method and apparatus for protecting a circuit during a hot socket condition
US6975535B2 (en) 2003-08-14 2005-12-13 Mosel Vitelic, Inc. Electronic memory, such as flash EPROM, with bitwise-adjusted writing current or/and voltage
US7098689B1 (en) 2003-09-19 2006-08-29 Xilinx, Inc. Disabling unused/inactive resources in programmable logic devices for static power reduction
US6972616B2 (en) 2004-04-14 2005-12-06 Broadcom Corporation Low-noise, fast-settling bias circuit and method
US7348827B2 (en) 2004-05-19 2008-03-25 Altera Corporation Apparatus and methods for adjusting performance of programmable logic devices
US7112997B1 (en) 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
US7119604B2 (en) * 2004-06-17 2006-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Back-bias voltage regulator having temperature and process variation compensation and related method of regulating a back-bias voltage
US20060119382A1 (en) 2004-12-07 2006-06-08 Shumarayev Sergey Y Apparatus and methods for adjusting performance characteristics of programmable logic devices
US7330049B2 (en) 2006-03-06 2008-02-12 Altera Corporation Adjustable transistor body bias generation circuitry with latch-up prevention

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102492A (ja) * 1991-04-25 1993-04-23 Hughes Aircraft Co トンネル酸化物基準装置を備えたシヤントレギユレータ
JP2000066744A (ja) * 1998-08-17 2000-03-03 Nec Corp レギュレータ内蔵半導体装置
JP2005503668A (ja) * 2001-09-18 2005-02-03 ザイリンクス　インコーポレイテッド プログラマブルデバイスの一部にウェルバイアスを選択的にかけるための構造および方法
JP2003330551A (ja) * 2002-05-09 2003-11-21 Fuji Electric Co Ltd 電圧可変レギュレータ
JP2006510121A (ja) * 2002-12-23 2006-03-23 インテル・コーポレーション 供給電圧及びボディバイアスのダイナミック制御を通して電力消費を削減するための一つの方法及び装置
JP2004273103A (ja) * 2003-03-06 2004-09-30 Samsung Electronics Co Ltd 電圧レギュレータ回路及び半導体メモリ装置
JP2005136322A (ja) * 2003-10-31 2005-05-26 Toshiba Corp 半導体集積回路および電源電圧・基板バイアス制御回路
JP2005157620A (ja) * 2003-11-25 2005-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2004241122A (ja) * 2004-05-06 2004-08-26 Matsushita Electric Ind Co Ltd レギュレータ
JP2007538474A (ja) * 2004-05-19 2007-12-27 アルテラ コーポレイション 集積回路の性能を調整するための装置および方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016529573A (ja) * 2013-05-17 2016-09-23 インテル コーポレイション 動的な回路基準値を使用するオンチップ電源発生器
US9857814B2 (en) 2013-05-17 2018-01-02 Intel Corporation On-chip supply generator using dynamic circuit reference
JP2017054502A (ja) * 2015-08-31 2017-03-16 株式会社半導体エネルギー研究所 半導体装置、又は該半導体装置を有する電子機器

Also Published As

Publication number Publication date
EP1833152A1 (en) 2007-09-12
US20070205824A1 (en) 2007-09-06
US7495471B2 (en) 2009-02-24
US20080258802A1 (en) 2008-10-23
US7592832B2 (en) 2009-09-22
JP4648346B2 (ja) 2011-03-09
CN101257300A (zh) 2008-09-03

Similar Documents

Publication Publication Date Title
JP4648346B2 (ja) 調整可能なトランジスタボディバイアス回路網
US7639067B1 (en) Integrated circuit voltage regulator
US6498469B2 (en) Internal supply voltage generating circuit and method of generating internal supply voltage using an internal reference voltage generating circuit and voltage-drop regulator
US8085085B1 (en) Substrate bias feedback scheme to reduce chip leakage power
US7514953B2 (en) Adjustable transistor body bias generation circuitry with latch-up prevention
US6194887B1 (en) Internal voltage generator
US20100264899A1 (en) Semiconductor device generating voltage for temperature compensation
US7859301B2 (en) Power regulator circuitry for programmable logic device memory elements
US6429705B1 (en) Resetting circuit independent of a transistor's threshold
US9081402B2 (en) Semiconductor device having a complementary field effect transistor
US6424134B2 (en) Semiconductor integrated circuit device capable of stably generating internal voltage independent of an external power supply voltage
US7816976B2 (en) Power supply circuit using insulated-gate field-effect transistors
US7626448B2 (en) Internal voltage generator
US20050093581A1 (en) Apparatus for generating internal voltage capable of compensating temperature variation
US6297688B1 (en) Current generating circuit
US8970257B2 (en) Semiconductor device for offset compensation of reference current
US8222952B2 (en) Semiconductor device having a complementary field effect transistor
US7576575B2 (en) Reset signal generator in semiconductor device
KR100607164B1 (ko) 기준 전압 발생 회로
KR100656426B1 (ko) 반도체 메모리 장치의 내부 전원 생성 회로
KR20090047700A (ko) 기준전압 발생회로
US20050104571A1 (en) Power-up signal generating circuit
US6548995B1 (en) High speed bias voltage generating circuit
KR20040024789A (ko) 안정된 내부 전압을 발생하는 내부전압 발생기
KR20080030357A (ko) 내부전압 생성장치

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100121

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100121

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20100121

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20100212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100308

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100713

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101012

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101209

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4648346

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees