KR20080030357A - 내부전압 생성장치 - Google Patents

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KR20080030357A
KR20080030357A KR1020060096495A KR20060096495A KR20080030357A KR 20080030357 A KR20080030357 A KR 20080030357A KR 1020060096495 A KR1020060096495 A KR 1020060096495A KR 20060096495 A KR20060096495 A KR 20060096495A KR 20080030357 A KR20080030357 A KR 20080030357A
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Abstract

본 발명은 활성화신호에 의해 구동되고, 기준전압과 피드백전압을 비교하는 전압비교수단과, 캐스코드 커런트 미러 구조를 갖고 상기 비교결과에 따라 드라이버제어신호를 출력하는 드라이버 제어수단과, 상기 드라이버제어신호에 응답하여 내부전압을 출력하는 출력드라이버, 및 상기 내부전압을 분배하여 상기 피드백전압를 생성하는 전압분배수단을 구비하고, 상기 드라이버 제어수단은 채널 랭스 모듈레이션(channel length modulation)에 의해 드라이버제어신호의 전압레벨이 낮아지는 것을 억제하는 것을 특징으로 하는 내부전압 생성장치를 제공한다.
Figure P1020060096495
캐스코드 커런트 미러, 내부전압, 반도체 장치

Description

내부전압 생성장치{INTERNAL VOLTAGE GENERATOR}
도 1은 일반적인 내부전압 생성장치를 설명하기 위한 회로도.
도 2는 도 1의 드라이버 제어부의 일부구성인 커런트 미러 회로를 설명하기 위한 도면.
도 3은 본 발명에 따른 내부전압 생성장치를 설명하기 위한 회로.
도 4는 도 3의 드라이버 제어부의 일부 구성을 설명하기 위한 회로도.
도 5는 종래와 본 발명의 제4 및 제5 NMOS 트랜지스터에 흐르는 전류를 비교한 시뮬레이션.
도 6은 종래와 본 발명의 외부전원전압에 따른 내부전압을 설명하기 위한 시뮬레이션.
* 도면의 주요 부분에 대한 부호의 설명
100 : 전압비교부 200 : 드라이버 제어부
300 : 출력드라이버 400 : 전압분배부
500 : 프리차지부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 내부전압 생성장치에 흐르는 전류를 제어하여 안정적으로 내부전압을 생성하는 내부전압 생성장치에 관한 것이다.
일반적으로, 반도체 칩(chip)이 고 집적화되면서 칩 내의 셀 사이즈(cell size)는 점점 더 작아지고 있으며, 이렇게 작아진 셀 사이즈로 인해 동작전압(operating voltage) 또한 더욱 낮아지고 있다. 디램(DRAM : Dynamic Random Access Memory)의 경우 외부전원전압(VDD)을 공급받아 내부전압(이하, "VINT"라 칭함.)을 생성하는데, 외부에서 공급되는 외부전원전압(VDD)은 잡음(noise) 및 여러 환경에 의해 전압레벨의 변화를 갖을 수 있기 때문이다. 그래서, 외부전원전압(VDD)의 열화에도 안정적인 내부전압(VINT)을 발생시키도록 내부전압 생성장치는 디자인되어야 한다.
한편, 이러한 내부전압(VINT)은 외부전원전압(VDD)을 다운 컨버팅(down converting) 하거나 차지 펌핑(charge pumping)하여 생성된다. 일반적으로, 외부전원전압(VDD)을 다운 컨버팅하여 생성되는 내부전압(VINT)에는 코아전압(VCORE), 비트라인 프리차지 전압(VBLP), 및 셀 플레이트전압(VCP) 등이 있다.
도 1은 일반적인 내부전압 생성장치를 설명하기 위한 회로도이다.
도 1을 참조하면, 종래의 내부전압 생성장치는 기준전압(이하, "VREF"라 칭 함.)과 피드백전압(이하, "VFDB"라 칭함.)을 비교하는 전압비교부(10)와, 그 비교결과에 따라 드라이버제어신호(D_CTR)를 출력하는 드라이버 제어부(20)와, 드라이버제어신호(D_CTR)에 따라 내부전압(VINT)을 출력하는 출력드라이버(30)와, 내부전원(VINT)을 분배하여 피드백전압(VFDB)을 생성하는 전압분배부(40), 및 내부전압 생성장치가 비활성화(disable)될 경우 각 노드를 안정화시키기 위한 프리차지부(50)로 구성된다.
전압비교부(10)는 외부전원전압단(VDD)과 제1 노드(NOD1) 사이에 소스-드레인 접속되고 제1 노드(NOD1)가 게이트 연결된 제1 PMOS 트랜지스터(P1)와, 제1 PMOS 트랜지스터(P1)와 제3 NMOS 트랜지스터(N3) 사이에 소스-드레인 접속되고 기준전압(VREF)을 게이트 입력받는 제1 NMOS 트랜지스터(N1)와, 제1 NMOS 트랜지스터(N1)와 접지전압단(VSS) 사이에 소스-드레인 접속되고 활성화신호(이하, "ENB"라 칭함.)의 반전된 신호 - 인버터(INV1)의 출력신호 - 를 게이트 입력받는 제3 NMOS 트랜지스터(N3)와, 제2 노드(NOD2)와 제3 NMOS 트랜지스터(N3) 사이에 소스-드레인 접속되고 피드백전압(VFDB)을 게이트 입력받는 제2 NMOS 트랜지스터(N2), 및 제2 노드(NOD2)와 외부전원전압단(VDD) 사이에 소스-드레인 접속되고 제2 노드(NOD2)에 게이트 연결된 제2 PMOS 트랜지스터(P2)로 구성된다.
드라이버 제어부(20)는 외부전원전압단(VDD)과 제3 노드(NOD3) 사이에 소스-드레인 접속되고 제1 노드(NOD1)에 게이트 연결된 제5 PMOS 트랜지스터(P5)와, 제3 노드(NOD3)와 접지전압단(VSS) 사이에 소스-드레인 접속되고 제3 노드(NOD3)에 게이트 연결된 제4 NMOS 트랜지스터(N4)와, 드라이버제어신호(D_CTR)가 출력되는 출 력단과 접지전압단(VSS) 사이에 소스-드레인 접속되고 제3 노드(NOD3)에 게이트 연결된 제5 NMOS 트랜지스터(N5), 및 외부전원전압단(VDD)과 제5 NMOS 트랜지스터(N5) 사이에 소스-드레인 접속되고 제2 노드(NOD2)에 게이트 연결된 제6 PMOS 트랜지스터(P6)로 구성된다.
출력드라이버(30)는 외부전원전압단(VDD)과 내부전압(VINT)이 출력되는 출력단 사이에 소스-드레인 접속되고 드라이버제어신호(D_CTR)가 게이트 입력되는 복수의 PMOS 트랜지스터(P8, P9, P10), 및 내부전압(VINT) 출력단과 접지전압단(VSS) 사이에 직렬연결된 복수의 NMOS 트랜지스터로 구성된다. 그 중, 제7 NMOS 트랜지스터(N7)는 인버터(INV1)의 출력신호를 게이트 입력받아 출력드라이버(30)를 활성화(enable) 시킨다.
전압분배부(40)는 복수의 다이오드 접속된 NMOS 트랜지스터로 구성되어 피드백전압(VFDB)을 생성한다. 일반적으로 피드백전압(VFDB)은 기준전압(VREF)의 비교대상이 되는 전압으로 내부전압(VINT)의 절반값에 해당한다.
프리차지부(50)는 외부전원전압단(VDD)과 제1 노드(NOD1) 사이에 소스-드레인 접속되고 인버터(INV1)의 출력신호를 게이트 입력받는 제3 PMOS 트랜지스터(P3)와, 외부전원전압단(VDD)과 제2 노드(NOD2) 사이에 소스-드레인 접속되고 인버터(INV1)의 출력신호를 게이트 입력받는 제4 PMOS 트랜지스터(P4)와, 외부전원전압단(VDD)과 드라이버 제어부(20)의 출력단(D_CTR) 사이에 소스-드레인 접속되고 인버터(INV1)의 출력신호를 게이트 입력받는 제7 PMOS 트랜지스터(P7), 및 제3 노드(NOD3)와 접지전압단(VSS) 사이에 소스-드레인 접속되고 활성화신호(ENB)를 게이 트 입력받는 제6 NMOS 트랜지스터(N6)로 구성된다.
여기서, 전압비교부(10)와 출력드라이버(30)와 전압분배부(40), 및 프리차지부(50)에 대한 구체적인 회로동작은 이미 널리 공지된 것이기 때문에, 구체적으로 설명하지 않기로 한다. 다만, 종래에 문제가 되는 드라이버 제어부(20)에 대해서 구체적으로 살펴보도록 한다.
도 2는 도 1의 드라이버 제어부(20)의 일부구성인 커런트 미러(current mirror)회로를 설명하기 위한 도면이다.
도 2를 참조하면, 제4 NMOS 트랜지스터(N4)에 흐르는 전류(ID1)와 제5 NMOS 트랜지스터(N5)에 흐르는 전류(ID2)는 하기 수학식 1 및 2와 같은 관계를 갖는다.
Figure 112006071821278-PAT00001
Figure 112006071821278-PAT00002
이때, 'VGS1'와 'VGS2'가 같게 되면, 제5 NMOS 트랜지스터(N5)에 흐르는 전류(Id2)는 하기 수학식 3과 같은 나타낼 수 있다.
Figure 112006071821278-PAT00003
여기서, 제4 NMOS 트랜지스터(N4)와 제5 NMOS 트랜지스터(N5)가 동일한 공정을 통해 동일한 형태를 같는다면, 즉, 제4 NMOS 트랜지스터(N4)의 'W'와 'L'이 제5 NMOS 트랜지스터(N5)의 'W'와 'L'과 같다면, 두 트랜지스터(N4, N5)에 각각 흐르는 두 전류(ID1 , ID2)는 동일할 것이다. 하지만, 실질적으로 제4 NMOS 트랜지스터(N4)에 흐르는 전류(ID1)와 제5 NMOS 트랜지스터(N5)에 흐르는 전류(ID2)는 "channel length modulation"의 영향을 받아 하기 수학식 4와 같은 관계를 갖는다.
Figure 112006071821278-PAT00004
수학식 4에서 알 수 있듯이, 제4 NMOS 트랜지스터(N4)의 드레인인 'X'노드와 제5 NMOS 트랜지스터(N5)의 드레인인 'Y'노드의 전압이 같지 않게 되면, "channel length modulation"의 영향을 받아, 제4 NMOS 트랜지스터(N4)와 제5 NMOS 트랜지스터(N5)를 동일하게 제작하여도, 'VDS1'과 'VDS2'가 서로 다른 전압을 갖게 된다. 결국, 제4 NMOS 트랜지스터(N4)에 흐르는 전류(ID1)와 제5 NMOS 트랜지스터(N5)에 흐르는 전류(ID2)는 달라지게 된다.
다시 도 1을 참조하여 동작을 살펴보면, 기준전압(VREF)이 피드백전압(VFDB)보다 높을 경우, 제1 노드(NOD1)의 전압레벨이 제2 노드(NOD2)의 전압레벨보다 더 떨어지게 된다. 이렇게 되면, 제5 PMOS 트랜지스터(P5)를 통해 흐르는 전류가 제6 PMOS 트랜지스터(P6)에 흐르는 전류보다 상대적으로 많아지게 되고, 이 전류는 제4 NMOS 트랜지스터(N4)에 흐르게 된다. 그리고, 제4 NMOS 트랜지스터(N4)에 흐르는 전류는 제5 NMOS 트랜지스터(N5)에 복사되기 때문에, 드라이버제어신호(D_CTR)의 전압레벨이 떨어진다. 즉, 출력드라이버(30)의 PMOS 트랜지스터들(P8, P9, P10)의 게이트 전압이 떨어지고, 외부전원전압(VDD)이 공급되어 내부전압(VINT)이 상승하게 된다.
반대로, 피드백전압(VFDB)이 기준전압(VREF)보다 높을 경우, 제2 노드(NOD2)의 전압레벨이 제1 노드(NOD1)의 전압레벨보다 떨어지게 된다. 이렇게 되면, 제6 PMOS 트랜지스터(P6)의 게이트 전압이 낮아지게 되고, 드라이버제어신호(D_CTR)의 전압레벨은 높아지게 된다. 즉, 출력드라이버(30)의 PMOS 트랜지스터들(P8, P9, P10)의 게이트 전압이 높아지고, 외부전원전압(VDD)이 내부전압(VINT)에 공급되는 것이 멈추게 된다.
하지만, 후자의 경우 - 피드백전압(VFDB)이 기준전압(VREF)보다 높은 경우 - 실제로 "channel length modulation"으로 인해 제5 NMOS 트랜지스터(N5)는 제4 NMOS 트랜지스터(N4)보다 많은 양의 전류가 흐르게 된다. 때문에, 드라이버제어신호(D_CTR)는 의도했던 전압레벨보다 더 낮아지게 되고, 그만큼 출력드라이버(30)의 PMOS 트랜지스터들(P8, P9, P10)가 더 턴 온(turn on)되어 내부전압(VINT) 역시 의 도했던 전압레벨보다 높아지게 된다. 이러한 현상은 외부전원전압(VDD)이 높아질수록 더욱 크게 영향을 미치게 된다.
상술한 바와 같이, 종래의 드라이버 제어부(20)는 제4 NMOS 트랜지스터(N4)와 제5 NMOS 트랜지스터(N5)에 동일한 양의 전류가 흐르지 않게 되기 때문에, 원하는 내부전압(VINT)을 생성하지 못하는 문제점이 발생하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 내부전압 생성장치의 드라이버 제어부에 흐르는 전류를 제어하여, 외부전원전압(VDD)이 증가하여도 일정하게 유지되는 내부전압(VINT)을 생성하는 내부전압 생성장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따르면, 활성화신호에 의해 구동되고, 기준전압과 피드백전압을 비교하는 전압비교수단; 캐스코드 커런트 미러(cascode current mirror) 구조를 갖고, 상기 비교결과에 따라 드라이버제어신호를 출력하는 드라이버 제어수단; 상기 드라이버제어신호에 응답하여 내부전압을 출력하는 출력드라이버; 및 상기 내부전압을 분배하여 상기 피드백전압를 생성하는 전압분배수단을 구비하고, 상기 드라이버 제어수단은 채널 랭스 모듈레이션(channel length modulation)에 의해 드라이버제어신호의 전압레벨이 낮아지는 것을 억제하는 것을 특징으로 하는 내부전압 생성장치를 제공한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3는 본 발명에 따른 내부전압 생성장치를 설명하기 위한 회로도로써, 상기 도 1과 동일한 엘리먼트에 대해서는 동일한 도면 부호를 부여하였다.
도 3을 참조하면, 본 발명에 따른 내부전압 생성장치는 활성화신호(ENB)의 반전신호 - 인버터(INV1)의 출력신호 - 에 구동되고 기준전압(VREF)과 피드백전압(VFDB)을 비교하는 전압비교부(100)와, 그 비교결과에 따라 드라이버제어신호(D_CTR)를 출력하는 드라이버 제어부(200)와, 드라이버제어신호(D_CTR)에 따라 내부전압(VINT)을 출력하는 출력드라이버(300)와, 내부전원(VINT)을 분배하여 피드백전압(VFDB)을 생성하는 전압분배부(400), 및 내부전압 생성장치가 비활성화(disable)될 경우 각 노드를 안정화시키기 위한 프리차지부(500)로 구성된다.
여기서, 전압비교부(100), 출력드라이버(300), 전압분배부(400), 및 프리차지부(500)의 기술적 구현은 종래기술과 실질적으로 동일하여 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다. 이하, 본 발명과 밀접한 관련이 있는 드라이버 제어부(200)를 설명하도록 한다.
드라이버 제어부(200)는 외부전원전압단(VDD)과 제3 노드(NOD3) 사이에 소스-드레인 접속되고 제1 노드(NOD1)에 게이트 연결된 제5 PMOS 트랜지스터(P5)와, 제 3 노드(NOD3)와 제4 NMOS 트랜지스터(N4) 사이에 소스-드레인 접속되고 바이어스전압(VBIAS)을 게이트 입력받는 제8 NMOS 트랜지스터(N8)와, 제8 NMOS 트랜지스터(N8)와 접지전압단(VSS) 사이에 소스-드레인 접속되고 제3 노드(NOD3)에 게이트 연결된 제4 NMOS 트랜지스터(N4)와, 외부전원전압단(VDD)과 드라이버제어신호(D_CTR)가 출력되는 출력단 사이에 소스-드레인 접속되고 제2 노드(NOD2)에 게이트 연결된 제6 PMOS 트랜지스터(P6)와, 드라이버제어신호(D_CTR)가 출력되는 출력단과 제5 NMOS 트랜지스터(N5) 사이에 소스-드레인 접속되고 바이어스전압(VBIAS)을 게이트 입력받는 제9 NMOS 트랜지스터(N9), 및 제9 NMOS 트랜지스터(N9)와 접지전압단(VSS) 사이에 소스-드레인 접속되고 제3 노드(NOD3)에 게이트 연결된 제5 NMOS 트랜지스터(N5)를 구비하는 캐스코드 커런트 미러(cascode current mirror) 구조를 갖고 있다.
도 4는 도 3의 드라이버 제어부(200)의 일부 구성을 설명하기 위한 회로도이다.
도 4의 (b)는 도 4의 (a)의 등가회로이다. 도 4의 (b)를 참조하면, 'P'노드와 'O'노드의 전압(ΔP, ΔO)은 [수학식 5]와 같은 관계를 갖는다.
Figure 112006071821278-PAT00005
Figure 112006071821278-PAT00006
수학식 5에서 알 수 있듯이, 'O'노드는 'P'노드의 전압 변동에 대한 영향을 덜 받는다. 다시, 도 4의 (b)를 참조하면, 제5 NMOS 트랜지스터(N5)의 드레인 전압(ΔO)은 제9 NMOS 트랜지스터(N9)의 드레인 전압(ΔP)의 변동에 대한 영향을 덜 받게 된다. 때문에, 제4 NMOS 트랜지스터(N4)의 드레인 전압과 제5 NMOS 트랜지스터(N5)의 드레인 전압은 거의 같은 전위를 갖게되고, "channel length modulation"의 영향은 줄어들게 된다. 결국, 제5 NMOS 트랜지스터(N5)는 제4 NMOS 트랜지스터(N4)와 비슷한 양의 전류가 흐르게 된다
도 5는 종래와 본 발명의 제4 및 제5 NMOS 트랜지스터(N4, N5)에 흐르는 전류를 비교한 시뮬레이션(simulation)이다.
도 5를 참조하면, 종래의 내부전압 생성장치는 외부전원전압(VDD)이 증가함에 따라 제4 및 제5 NMOS 트랜지스터(도 1의 N4, N5)에 흐르는 전류의 차이가 점점 커지는 것을 볼 수 있다. 이에 반해, 본 발명에 따른 내부전압 생성장치는 외부전원전압(VDD)이 증가함에도 제4 및 제5 NMOS 트랜지스터(도 3의 N4, N5)에 흐르는 전류의 차이가 훨씬 작게 나타나는 것을 알 수 있다.
결국, 종래에 문제가 되었던 피드백전압(VFDB)이 기준전압(VREF)보다 높은 경우를 도 3을 통해 살펴보면, 실제로 제5 NMOS 트랜지스터(N5)와 제4 NMOS 트랜지 스터(N4)는 도 5와 같이 비슷한 전류가 흐르게 된다. 때문에, 원하는 전압레벨의 드라이버제어신호(D_CTR)를 생성하여 출력드라이버(300)를 제어하고, 내부전압(VINT) 역시 원하는 전압레벨까지만 상승하게 된다.
도 6은 종래와 본 발명의 외부전원전압(VDD)에 따른 내부전압(VINT)을 설명하기 위한 시뮬레이션이다.
도 6을 참조하면, 종래에 외부전원전압(VDD)이 증가함에 따라 발생하던 내부전압(VINT)의 슬롭(slope)이 본 발명에서는 더 작아진 것을 볼 수 있다.
전술한 바와 같이, 본 발명에 따른 내부전압 생성장치는 드라이버 제어부(200)에 캐스코드 커런트 미러 구조를 구비하여 안정적인 전류를 흐르게 함으로써, 외부전원전압(VDD)이 증가함에 따른 채널 랭스 모듈레이션(channel length modulation)에 의해 드라이버제어신호(D_CTR)의 전압레벨이 낮아지는 것을 억제하였다. 이 드라이버제어신호(D_CTR)는 정상적으로 출력드라이버(300)를 제어하여, 외부전원전압(VDD)의 변화에도 일정한 내부전압(VINT)을 출력할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 불필요한 전력소모 없이 일정한 내부전압(VINT)을 생성하여, 그 내부전압(VINT)을 이용하는 회로에 보다 안정적인 회로동작을 확보해 주는 효과를 얻을 수 있다.

Claims (4)

  1. 활성화신호에 의해 구동되고, 기준전압과 피드백전압을 비교하는 전압비교수단;
    캐스코드 커런트 미러(cascode current mirror) 구조를 갖고, 상기 비교결과에 따라 드라이버제어신호를 출력하는 드라이버 제어수단;
    상기 드라이버제어신호에 응답하여 내부전압을 출력하는 출력드라이버; 및
    상기 내부전압을 분배하여 상기 피드백전압를 생성하는 전압분배수단을 구비하고,
    상기 드라이버 제어수단은 채널 랭스 모듈레이션(channel length modulation)에 의해 드라이버제어신호의 전압레벨이 낮아지는 것을 억제하는 것을 특징으로 하는 내부전압 생성장치.
  2. 제1 항에 있어서,
    상기 전압비교수단은 상기 피드백전압이 기준전압보다 낮은 경우 제1 출력노드의 전압레벨을 낮추고, 상기 피드백전압이 기준전압보다 높은 경우 제2 출력노드의 전압레벨을 낮추는 것을 특징으로 하는 내부전압 생성장치.
  3. 제2 항에 있어서,
    상기 드라이버 제어수단은,
    전원전압단에 일측단이 연결되고, 상기 제1 출력노드에 게이트 연결된 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 타측단에 연결되고, 바이어스전압을 게이트 입력받는 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 타측단과 접지전압단 사이에 연결되고, 제3 노드에 게이트 연결된 제2 NMOS 트랜지스터;
    상기 전원전압단과 드라이버 제어수단의 출력단 사이에 연결되고, 상기 제2 출력노드에 게이트 연결된 제2 PMOS 트랜지스터;
    상기 드라이버 제어수단의 출력단에 일측단이 연결되고, 상기 바이어스전압을 게이트 입력받는 제3 NMOS 트랜지스터; 및
    상기 제3 NMOS 트랜지스터의 타측단과 접지전압단 사이에 연결되고, 상기 제3 노드에 게이트 연결된 제4 NMOS 트랜지스터
    를 구비하는 것을 특징으로 하는 내부전압 생성장치.
  4. 제3 항에 있어서,
    상기 활성화신호에 응답하여, 상기 제1 출력노드와 제2 출력노드와 제3 노드 및 드라이버 제어수단의 출력단을 프리차지(precharge)시키기 위한 프리차지수단을 더 구비하는 것을 특징으로 하는 내부전압 생성장치.
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* Cited by examiner, † Cited by third party
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