JP2000066744A - レギュレータ内蔵半導体装置 - Google Patents
レギュレータ内蔵半導体装置Info
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- JP2000066744A JP2000066744A JP10230939A JP23093998A JP2000066744A JP 2000066744 A JP2000066744 A JP 2000066744A JP 10230939 A JP10230939 A JP 10230939A JP 23093998 A JP23093998 A JP 23093998A JP 2000066744 A JP2000066744 A JP 2000066744A
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Abstract
(57)【要約】
【課題】 レギュレータ内臓半導体装置において基準電
圧を可変にし、又その基準電圧の急激な変化を防止す
る。 【解決手段】 一定電圧Ｖｓを一つの入力端子に入力す
る演算増幅器１と演算増幅器１の出力を入力するトラン
ジスタ２と、直列接続した２以上の抵抗Ｒ１、Ｒ１、Ｒ
ｎと、各抵抗に並列に接続した２以上のスイッチＳＷ
１、ＳＷ２、ＳＷｎと、各スイッチを開閉するコントロ
ール回路３と、コントロール回路３に設定抵抗値を入力
する抵抗値設定レジスタ４とを備えたレギュレータ内臓
半導体装置において、前記直列接続抵抗の一端をトラン
ジスタ２のソースに接続し、他端は他の抵抗Ｒを介して
接地し、他の抵抗Ｒの非接地端を演算増幅器１の他の入
力端子に接続し、トランジスタ２のドレインに他の一定
電圧Ｖｄを印加し、コントロール回路３は、抵抗値設定
レジスタ４の各桁の出力にそれぞれ異なる遅延を与えた
信号で各スイッチを開閉する。
圧を可変にし、又その基準電圧の急激な変化を防止す
る。 【解決手段】 一定電圧Ｖｓを一つの入力端子に入力す
る演算増幅器１と演算増幅器１の出力を入力するトラン
ジスタ２と、直列接続した２以上の抵抗Ｒ１、Ｒ１、Ｒ
ｎと、各抵抗に並列に接続した２以上のスイッチＳＷ
１、ＳＷ２、ＳＷｎと、各スイッチを開閉するコントロ
ール回路３と、コントロール回路３に設定抵抗値を入力
する抵抗値設定レジスタ４とを備えたレギュレータ内臓
半導体装置において、前記直列接続抵抗の一端をトラン
ジスタ２のソースに接続し、他端は他の抵抗Ｒを介して
接地し、他の抵抗Ｒの非接地端を演算増幅器１の他の入
力端子に接続し、トランジスタ２のドレインに他の一定
電圧Ｖｄを印加し、コントロール回路３は、抵抗値設定
レジスタ４の各桁の出力にそれぞれ異なる遅延を与えた
信号で各スイッチを開閉する。
Description
【０００１】
【発明の属する技術分野】本発明は、レギュレータ内臓
半導体装置に関し、特に、基準電圧を可変とするレギュ
レータ内臓半導体装置に関する。
半導体装置に関し、特に、基準電圧を可変とするレギュ
レータ内臓半導体装置に関する。
【０００２】
【従来の技術】従来、基準電圧を発生させる集積回路に
は、分圧抵抗回路を利用するものがあった。図８は、そ
のような集積回路の一例であり、特開平９−３３０１３
５号公報（「電子回路の動作特性補正装置」）に開示さ
れている。
は、分圧抵抗回路を利用するものがあった。図８は、そ
のような集積回路の一例であり、特開平９−３３０１３
５号公報（「電子回路の動作特性補正装置」）に開示さ
れている。
【０００３】図８を参照すると、上記公報に開示された
電源回路は、演算増幅器３２と、抵抗Ｒ１からＲ６とを
直列に接続するとともに抵抗Ｒ６側の一端を接地した抵
抗分圧回路３４と、この抵抗分圧回路３４と外部電源Ｖ
ＤＤ１に接続したＰチャンネルＭＯＳＦＥＴ３６と、各
抵抗の接続点と演算増幅器３２の非反転入力端子との間
に設けられアナログスイッチＳＷ１からＳＷ５とを備え
ている。そして、アナログスイッチの切り替えは、駆動
データ２８に基づいて、制御レジスタ３８、デコーダ４
０を介して、駆動回路４２が行う。この回路は、Ｐチャ
ンネルＭＯＳＦＥＴ３６の閾値がばらついても、又周囲
温度が変化しても、駆動データ２８に基づいて、常に一
定の基準電圧ＶＤＤ２を出力する。又、特に、電源投入
時においては、基準電圧ＶＤＤ２が所定範囲に入ったこ
とを図示しない検知回路で検知して駆動データ２８を送
出するようにしている。
電源回路は、演算増幅器３２と、抵抗Ｒ１からＲ６とを
直列に接続するとともに抵抗Ｒ６側の一端を接地した抵
抗分圧回路３４と、この抵抗分圧回路３４と外部電源Ｖ
ＤＤ１に接続したＰチャンネルＭＯＳＦＥＴ３６と、各
抵抗の接続点と演算増幅器３２の非反転入力端子との間
に設けられアナログスイッチＳＷ１からＳＷ５とを備え
ている。そして、アナログスイッチの切り替えは、駆動
データ２８に基づいて、制御レジスタ３８、デコーダ４
０を介して、駆動回路４２が行う。この回路は、Ｐチャ
ンネルＭＯＳＦＥＴ３６の閾値がばらついても、又周囲
温度が変化しても、駆動データ２８に基づいて、常に一
定の基準電圧ＶＤＤ２を出力する。又、特に、電源投入
時においては、基準電圧ＶＤＤ２が所定範囲に入ったこ
とを図示しない検知回路で検知して駆動データ２８を送
出するようにしている。
【０００４】
【発明が解決しようとする課題】しかし、近年、モバイ
ル製品の需要の増加等に伴い、半導体装置において低消
費電力化は必要不可欠なものになっている。特にマイク
ロコントローラ等ではレギュレータを内蔵して内部回路
を基準電圧を用いて低消費電力化を行う場合がある。こ
のような場合、従来の技術では、基準電圧は固定値であ
るためさらなる低消費電力化が図れなかった。
ル製品の需要の増加等に伴い、半導体装置において低消
費電力化は必要不可欠なものになっている。特にマイク
ロコントローラ等ではレギュレータを内蔵して内部回路
を基準電圧を用いて低消費電力化を行う場合がある。こ
のような場合、従来の技術では、基準電圧は固定値であ
るためさらなる低消費電力化が図れなかった。
【０００５】又、基準電圧が急激に変化するとその電圧
変動に内部回路が追随できず、不正電圧として誤動作の
原因となる。
変動に内部回路が追随できず、不正電圧として誤動作の
原因となる。
【０００６】そこで、本発明はレギュレータ内臓半導体
装置において基準電圧を可変にすることを課題としてい
る。
装置において基準電圧を可変にすることを課題としてい
る。
【０００７】又、本発明は、半導体装置の誤動作を防止
するために、基準電圧を緩やかに変化させることも課題
としている。
するために、基準電圧を緩やかに変化させることも課題
としている。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、一定電圧Ｖｓを一つの入力端子に入力す
る演算増幅器と演算増幅器の出力を入力するトランジス
タと、直列接続した２以上の抵抗と、前記抵抗の各々に
並列に接続した２以上のスイッチと、前記スイッチを開
閉するコントロール回路と、コントロール回路に設定抵
抗値を入力する抵抗値設定レジスタとを備えたレギュレ
ータ内臓半導体装置であって、前記直列接続抵抗の一端
をトランジスタのソースに接続し、他端は他の抵抗を介
して接地し、前記他の抵抗の非接地端を前記演算増幅器
の他の入力端子に接続し、前記トランジスタのドレイン
に他の一定電圧を印加し、前記コントロール回路は、前
記抵抗値設定レジスタの各々の桁の出力にそれぞれ異な
る遅延を与えた信号で各々のスイッチを開閉するように
している。
めの本発明は、一定電圧Ｖｓを一つの入力端子に入力す
る演算増幅器と演算増幅器の出力を入力するトランジス
タと、直列接続した２以上の抵抗と、前記抵抗の各々に
並列に接続した２以上のスイッチと、前記スイッチを開
閉するコントロール回路と、コントロール回路に設定抵
抗値を入力する抵抗値設定レジスタとを備えたレギュレ
ータ内臓半導体装置であって、前記直列接続抵抗の一端
をトランジスタのソースに接続し、他端は他の抵抗を介
して接地し、前記他の抵抗の非接地端を前記演算増幅器
の他の入力端子に接続し、前記トランジスタのドレイン
に他の一定電圧を印加し、前記コントロール回路は、前
記抵抗値設定レジスタの各々の桁の出力にそれぞれ異な
る遅延を与えた信号で各々のスイッチを開閉するように
している。
【０００９】又、本発明においては、抵抗値設定レジス
タのデータをパラレルシリアル変換して、コントロール
回路であるシフトレジスタに入力し、このシフトレジス
タの各桁の出力で各々のスイッチを開閉してもよい。
タのデータをパラレルシリアル変換して、コントロール
回路であるシフトレジスタに入力し、このシフトレジス
タの各桁の出力で各々のスイッチを開閉してもよい。
【００１０】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１１】図１は、本発明のレギュレータ内臓半導体
装置の回路図である。図１に示すように、本発明のレギ
ュレータ内臓半導体装置は、一定電圧Ｖｓを入力する演
算増幅器１と演算増幅器１の出力を入力するＰチャンネ
ルＭＯＳトランジスタ２と、直列接続された抵抗Ｒ１、
Ｒ２、．．．、Ｒｎ及び各々の抵抗に並列接続されたス
イッチＳＷ１、ＳＷ２、．．．、ＳＷｎと、スイッチＳ
Ｗ１、ＳＷ２、．．．、ＳＷｎを制御するためのコント
ロール回路３と、コントロール回路３に設定抵抗値を入
力する抵抗値設定レジスタ４と、内部回路５とを有して
いる。
装置の回路図である。図１に示すように、本発明のレギ
ュレータ内臓半導体装置は、一定電圧Ｖｓを入力する演
算増幅器１と演算増幅器１の出力を入力するＰチャンネ
ルＭＯＳトランジスタ２と、直列接続された抵抗Ｒ１、
Ｒ２、．．．、Ｒｎ及び各々の抵抗に並列接続されたス
イッチＳＷ１、ＳＷ２、．．．、ＳＷｎと、スイッチＳ
Ｗ１、ＳＷ２、．．．、ＳＷｎを制御するためのコント
ロール回路３と、コントロール回路３に設定抵抗値を入
力する抵抗値設定レジスタ４と、内部回路５とを有して
いる。
【００１２】そして、直列接続抵抗の一端はＰチャンネ
ルＭＯＳトランジスタ２のソースに接続され、他端は抵
抗Ｒを介して接地されている。又、抵抗Ｒの非接地端が
演算増幅器１に入力されている。更に、ＰチャンネルＭ
ＯＳトランジスタ２のドレインは、電源電圧Ｖｄが印加
されている。
ルＭＯＳトランジスタ２のソースに接続され、他端は抵
抗Ｒを介して接地されている。又、抵抗Ｒの非接地端が
演算増幅器１に入力されている。更に、ＰチャンネルＭ
ＯＳトランジスタ２のドレインは、電源電圧Ｖｄが印加
されている。
【００１３】従って、図１に示す本発明のレギュレータ
内臓半導体回路においては、ＰチャンネルＭＯＳトラン
ジスタ２のソース電圧Ｖｒは、（Σ（Ｒｊ）＋Ｒ）・Ｖ
ｓ／Ｒとなる。ここに、Σ（Ｒｊ）は、短絡されていな
い抵抗についての抵抗値の総和を意味する。すなわち、
コントロール回路３でスイッチＳＷ１、ＳＷ
２、．．．、ＳＷｎの開閉を制御することにより、内部
回路５に印加する基準電圧Ｖｒを可変としている。
内臓半導体回路においては、ＰチャンネルＭＯＳトラン
ジスタ２のソース電圧Ｖｒは、（Σ（Ｒｊ）＋Ｒ）・Ｖ
ｓ／Ｒとなる。ここに、Σ（Ｒｊ）は、短絡されていな
い抵抗についての抵抗値の総和を意味する。すなわち、
コントロール回路３でスイッチＳＷ１、ＳＷ
２、．．．、ＳＷｎの開閉を制御することにより、内部
回路５に印加する基準電圧Ｖｒを可変としている。
【００１４】図２はコントロール回路３の回路図であ
る。図２に示すように、コントロール回路３は、スイッ
チＳＷ１、ＳＷ２、．．．、ＳＷｎにそれぞれ対応する
ラッチ１１、１３及びインバータ１２、１４で構成され
ている。更に、クロック信号ＣＬＫ１、ＣＬＫ２がセレ
クト信号ＳＥＬとともにそれぞれＮＡＮＤ回路１７，１
６に入力され、それぞれラッチ１１，１３のクロックと
なる。また、ラッチ１１、１３はセット付きラッチであ
り、リセット信号（ＲＥＳＥＴ）をラッチのセット信号
としている。
る。図２に示すように、コントロール回路３は、スイッ
チＳＷ１、ＳＷ２、．．．、ＳＷｎにそれぞれ対応する
ラッチ１１、１３及びインバータ１２、１４で構成され
ている。更に、クロック信号ＣＬＫ１、ＣＬＫ２がセレ
クト信号ＳＥＬとともにそれぞれＮＡＮＤ回路１７，１
６に入力され、それぞれラッチ１１，１３のクロックと
なる。また、ラッチ１１、１３はセット付きラッチであ
り、リセット信号（ＲＥＳＥＴ）をラッチのセット信号
としている。
【００１５】又、インバータ１４からの出力信号は抵抗
をＯＮ／ＯＦＦするためのスイッチＳＷ１、ＳＷ
２、．．．、ＳＷｎに入力される。このスイッチ素子に
は、ＮチャンネルＭＯＳトランジスタ等が好適に用いら
れる。
をＯＮ／ＯＦＦするためのスイッチＳＷ１、ＳＷ
２、．．．、ＳＷｎに入力される。このスイッチ素子に
は、ＮチャンネルＭＯＳトランジスタ等が好適に用いら
れる。
【００１６】図３は抵抗Ｒ１、Ｒ２を用いて４段階の基
準電圧Ｖｒを発生させる場合のコントロール回路の回路
図である。
準電圧Ｖｒを発生させる場合のコントロール回路の回路
図である。
【００１７】基準電圧Ｖｒはスイッチングの組み合わせ
によってＶｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、以下の４値
をとることができる。ここで、 Ｖｒ１ ＝ （Ｒ１＋Ｒ２＋Ｒ）・Ｖｓ／Ｒ Ｖｒ２ ＝ （Ｒ１＋Ｒ）・Ｖｓ／Ｒ Ｖｒ３ ＝ （Ｒ２＋Ｒ）・Ｖｓ／Ｒ Ｖｒ４ ＝Ｒ・Ｖｓ／Ｒ＝Ｖｓである。
によってＶｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、以下の４値
をとることができる。ここで、 Ｖｒ１ ＝ （Ｒ１＋Ｒ２＋Ｒ）・Ｖｓ／Ｒ Ｖｒ２ ＝ （Ｒ１＋Ｒ）・Ｖｓ／Ｒ Ｖｒ３ ＝ （Ｒ２＋Ｒ）・Ｖｓ／Ｒ Ｖｒ４ ＝Ｒ・Ｖｓ／Ｒ＝Ｖｓである。
【００１８】図４は、抵抗Ｒ１、Ｒ２を用いる場合、図
3に示したコントロール回路の動作を説明するタイミン
グチャートである。ここで、抵抗設定レジスタ４が「０
０」を出力した場合を考える。このコントロール回路３
ではＮＡＮＤタイプのラッチを用いているので、ＲＥＳ
ＥＴが入った時点でＳＷ１、ＳＷ２はＯＦＦとなり、抵
抗はＲ１、Ｒ２ともに非短絡状態になる。この時点での
基準電圧ＶｒはＶｒ１となる。
3に示したコントロール回路の動作を説明するタイミン
グチャートである。ここで、抵抗設定レジスタ４が「０
０」を出力した場合を考える。このコントロール回路３
ではＮＡＮＤタイプのラッチを用いているので、ＲＥＳ
ＥＴが入った時点でＳＷ１、ＳＷ２はＯＦＦとなり、抵
抗はＲ１、Ｒ２ともに非短絡状態になる。この時点での
基準電圧ＶｒはＶｒ１となる。
【００１９】次に、抵抗Ｒ１及びＲ２ともに非短絡状態
となっているときに、抵抗値設定レジスタ４が「１１」
を出力した場合を考える。セレクト信号ＳＥＬが１の状
態のＣＬＫ１でラッチ回路１１、１９にバス０及びバス
１から１がラッチされ、インバータ１２，２０を介して
次のＣＬＫ２の立ち上がりでラッチ回路１３，２１にラ
ッチされる。バス０側のインバータは１段、バス１側の
インバータは３段であるため、まずバス０側の抵抗のス
イッチであるＳＷ１がＯＮしこの時点でＲ１が短絡状態
に変わるが、Ｒ２は非短絡状態のままである。従って、
この時点での基準電圧ＶｒはＶｒ３となる。
となっているときに、抵抗値設定レジスタ４が「１１」
を出力した場合を考える。セレクト信号ＳＥＬが１の状
態のＣＬＫ１でラッチ回路１１、１９にバス０及びバス
１から１がラッチされ、インバータ１２，２０を介して
次のＣＬＫ２の立ち上がりでラッチ回路１３，２１にラ
ッチされる。バス０側のインバータは１段、バス１側の
インバータは３段であるため、まずバス０側の抵抗のス
イッチであるＳＷ１がＯＮしこの時点でＲ１が短絡状態
に変わるが、Ｒ２は非短絡状態のままである。従って、
この時点での基準電圧ＶｒはＶｒ３となる。
【００２０】次に、バス１側の抵抗のスイッチＳＷ２が
ＯＮし、Ｒ２も短絡状態となるので、この時点での基準
電圧ＶｒはＶｒ４すなわちＶｓとなる。
ＯＮし、Ｒ２も短絡状態となるので、この時点での基準
電圧ＶｒはＶｒ４すなわちＶｓとなる。
【００２１】このようにバス０とバス１のインバータの
段数によってスイッチのＯＮ／ＯＦＦにディレイを持た
せることで、合成抵抗値が（Ｒ１＋Ｒ２）から一旦Ｒ２
となり最後にゼロに落ち着く。よって、Ｖｒの急激な変
動すなわち不正電圧が防止されている。
段数によってスイッチのＯＮ／ＯＦＦにディレイを持た
せることで、合成抵抗値が（Ｒ１＋Ｒ２）から一旦Ｒ２
となり最後にゼロに落ち着く。よって、Ｖｒの急激な変
動すなわち不正電圧が防止されている。
【００２２】一般的には、スイッチＳＷ１、ＳＷ
２、．．．、ＳＷｎごとに、異なる奇数個のインバータ
を接続する。
２、．．．、ＳＷｎごとに、異なる奇数個のインバータ
を接続する。
【００２３】以上、コントロール回路３でディレイを作
るためにインバータを多段化した方法について説明した
が、インバータに替えて、ディレイ素子を用いてもよ
い。
るためにインバータを多段化した方法について説明した
が、インバータに替えて、ディレイ素子を用いてもよ
い。
【００２４】又、配線長を変え配線遅延によりディレイ
を作ってもよい。
を作ってもよい。
【００２５】以上、本発明の実施形態について説明した
が、ディレイによらずに不正電圧を防止することもでき
る。
が、ディレイによらずに不正電圧を防止することもでき
る。
【００２６】図５は、パラレルシリアル変換器６を付加
した本発明の他の実施形態のブロック図である。図５に
示すように、この実施形態においては、コントロール回
路３１と抵抗値設定レジスタ４の間にパラレルシリアル
変換器６を接続している。
した本発明の他の実施形態のブロック図である。図５に
示すように、この実施形態においては、コントロール回
路３１と抵抗値設定レジスタ４の間にパラレルシリアル
変換器６を接続している。
【００２７】図６は、図５に示したコントロール回路３
１の回路図である。
１の回路図である。
【００２８】図６に示すように、このコントロール回路
３１においては、ラッチ１３の出力をラッチ１９に入力
してシフトレジスタ構成としている。
３１においては、ラッチ１３の出力をラッチ１９に入力
してシフトレジスタ構成としている。
【００２９】図７は、図５に示したコントロール回路３
１の動作を説明するためのタイムチャートである。図７
に示すように、予め設定していた抵抗値設定レジスタ４
の値をクロックごとに順次減らし抵抗のＯＮ／ＯＦＦを
変化させることで基準電圧を順次変化させていき、不正
電圧を防ぐ。
１の動作を説明するためのタイムチャートである。図７
に示すように、予め設定していた抵抗値設定レジスタ４
の値をクロックごとに順次減らし抵抗のＯＮ／ＯＦＦを
変化させることで基準電圧を順次変化させていき、不正
電圧を防ぐ。
【００３０】バスから入った抵抗値設定レジスタ４の値
“Ａ"はクロックＣＬＫ１，ＣＬＫ２をへてスイッチＳ
Ｗ１をＯＮ／ＯＦＦする。
“Ａ"はクロックＣＬＫ１，ＣＬＫ２をへてスイッチＳ
Ｗ１をＯＮ／ＯＦＦする。
【００３１】そして、次のＣＬＫ１、ＣＬＫ２で“Ａ"
は次のスイッチＳＷ２をＯＮ／ＯＦＦする。この時、次
の値“Ｂ"がスイッチＳＷ１ををＯＮ／ＯＦＦする。こ
のようにクロックＣＬＫ１、ＣＬＫ２で抵抗値設定レジ
スタ４の値を桁送りして順次ＳＷ１，ＳＷ２をＯＮ／Ｏ
ＦＦする。
は次のスイッチＳＷ２をＯＮ／ＯＦＦする。この時、次
の値“Ｂ"がスイッチＳＷ１ををＯＮ／ＯＦＦする。こ
のようにクロックＣＬＫ１、ＣＬＫ２で抵抗値設定レジ
スタ４の値を桁送りして順次ＳＷ１，ＳＷ２をＯＮ／Ｏ
ＦＦする。
【００３２】又、以上の説明においては、トランジスタ
２としてＰチャンネルＭＯＳＦＥＴを例示したが、これ
に限らず、Ｎチャンネルを用いてもよい。又、チャンネ
ルを問わずジャンクショントランジスタ、バイポーラト
ランジスタその他を用いることができる。
２としてＰチャンネルＭＯＳＦＥＴを例示したが、これ
に限らず、Ｎチャンネルを用いてもよい。又、チャンネ
ルを問わずジャンクショントランジスタ、バイポーラト
ランジスタその他を用いることができる。
【００３３】
【発明の効果】以上説明した本発明によれば、基準電圧
が可変であることにより、消費電力を下げることができ
る。その理由は、基準電圧を使用法にあった電圧、たと
えばマイクロＣＰＵやディスプレイ駆動回路等の内部回
路の動作スピードが速い時には高い電圧、動作スピード
が遅いときには低い電圧とすることができるためであ
る。
が可変であることにより、消費電力を下げることができ
る。その理由は、基準電圧を使用法にあった電圧、たと
えばマイクロＣＰＵやディスプレイ駆動回路等の内部回
路の動作スピードが速い時には高い電圧、動作スピード
が遅いときには低い電圧とすることができるためであ
る。
【００３４】又、本発明によれば、基準電圧を変化させ
ても不正電圧をとることがない。その理由は、コントロ
ール回路を設け基準電圧を急激に変化させないよう、抵
抗のスイッチのＯＮ／ＯＦＦを順番に行うことで基準電
圧を緩やかに変化させることができるからである。特
に、シフトレジスタ構成のコントロール回路を用いれ
ば、レジスタの各ビットでディレイを作るため、レジス
タ−スイッチ間のレイアウトがそれぞれ異なるという問
題を回避することができる。また、クロックにより基準
電圧を変化させるので、基準電圧をより緩やかに変化さ
せることができる。
ても不正電圧をとることがない。その理由は、コントロ
ール回路を設け基準電圧を急激に変化させないよう、抵
抗のスイッチのＯＮ／ＯＦＦを順番に行うことで基準電
圧を緩やかに変化させることができるからである。特
に、シフトレジスタ構成のコントロール回路を用いれ
ば、レジスタの各ビットでディレイを作るため、レジス
タ−スイッチ間のレイアウトがそれぞれ異なるという問
題を回避することができる。また、クロックにより基準
電圧を変化させるので、基準電圧をより緩やかに変化さ
せることができる。
【図１】本発明のレギュレータ内臓半導体装置のブロッ
ク図。
ク図。
【図２】本発明のコントロール回路の回路図。
【図３】２つの抵抗で４段階の基準電圧を発生させる本
発明のコントロール回路の回路図。
発明のコントロール回路の回路図。
【図４】２つの抵抗で４段階の基準電圧を発生させる本
発明のコントロール回路の動作を説明するためのタイム
チャート。
発明のコントロール回路の動作を説明するためのタイム
チャート。
【図５】本発明の他のレギュレータ内臓半導体装置のブ
ロック図。
ロック図。
【図６】本発明の他のレギュレータ内臓半導体装置が備
えるコントロール回路の回路図。
えるコントロール回路の回路図。
【図７】本発明の他のレギュレータ内臓半導体装置が備
えるコントロール回路の動作を説明するためのタイムチ
ャート。
えるコントロール回路の動作を説明するためのタイムチ
ャート。
【図８】従来の基準電圧発生回路。
１ 演算増幅器 ２ ＰチャンネルＭＯＳトランジスタ ３ コントロール回路 ４ 抵抗値設定レジスタ ５ 内部回路 ６ パラレルシリアル変換器 Ｒ１、Ｒ２、Ｒｎ、Ｒ 抵抗 ＳＷ１、ＳＷ２、ＳＷｎ スイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年８月９日（１９９９．８．９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 レギュレータ内蔵半導体装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、レギュレータ内蔵
半導体装置に関し、特に、基準電圧を可変とするレギュ
レータ内蔵半導体装置に関する。
半導体装置に関し、特に、基準電圧を可変とするレギュ
レータ内蔵半導体装置に関する。
【０００２】
【従来の技術】従来、基準電圧を発生させる集積回路に
は、分圧抵抗回路を利用するものがあった。図８は、そ
のような集積回路の一例であり、特開平９−３３０１３
５号公報（「電子回路の動作特性補正装置」）に開示さ
れている。
は、分圧抵抗回路を利用するものがあった。図８は、そ
のような集積回路の一例であり、特開平９−３３０１３
５号公報（「電子回路の動作特性補正装置」）に開示さ
れている。
【０００３】図８を参照すると、上記公報に開示された
電源回路は、演算増幅器３２と、抵抗Ｒ１からＲ６とを
直列に接続するとともに抵抗Ｒ６側の一端を接地した抵
抗分圧回路３４と、この抵抗分圧回路３４と外部電源Ｖ
ＤＤ１に接続したＰチャンネルＭＯＳＦＥＴ３６と、各
抵抗の接続点と演算増幅器３２の非反転入力端子との間
に設けられアナログスイッチＳＷ１からＳＷ５とを備え
ている。そして、アナログスイッチの切り替えは、駆動
データ２８に基づいて、制御レジスタ３８、デコーダ４
０を介して、駆動回路４２が行う。この回路は、Ｐチャ
ンネルＭＯＳＦＥＴ３６の閾値がばらついても、又周囲
温度が変化しても、駆動データ２８に基づいて、常に一
定の基準電圧ＶＤＤ２を出力する。又、特に、電源投入
時においては、基準電圧ＶＤＤ２が所定範囲に入ったこ
とを図示しない検知回路で検知して駆動データ２８を送
出するようにしている。
電源回路は、演算増幅器３２と、抵抗Ｒ１からＲ６とを
直列に接続するとともに抵抗Ｒ６側の一端を接地した抵
抗分圧回路３４と、この抵抗分圧回路３４と外部電源Ｖ
ＤＤ１に接続したＰチャンネルＭＯＳＦＥＴ３６と、各
抵抗の接続点と演算増幅器３２の非反転入力端子との間
に設けられアナログスイッチＳＷ１からＳＷ５とを備え
ている。そして、アナログスイッチの切り替えは、駆動
データ２８に基づいて、制御レジスタ３８、デコーダ４
０を介して、駆動回路４２が行う。この回路は、Ｐチャ
ンネルＭＯＳＦＥＴ３６の閾値がばらついても、又周囲
温度が変化しても、駆動データ２８に基づいて、常に一
定の基準電圧ＶＤＤ２を出力する。又、特に、電源投入
時においては、基準電圧ＶＤＤ２が所定範囲に入ったこ
とを図示しない検知回路で検知して駆動データ２８を送
出するようにしている。
【０００４】
【発明が解決しようとする課題】しかし、近年、モバイ
ル製品の需要の増加等に伴い、半導体装置において低消
費電力化は必要不可欠なものになっている。特にマイク
ロコントローラ等ではレギュレータを内蔵して内部回路
を基準電圧を用いて低消費電力化を行う場合がある。こ
のような場合、従来の技術では、基準電圧は固定値であ
るためさらなる低消費電力化が図れなかった。
ル製品の需要の増加等に伴い、半導体装置において低消
費電力化は必要不可欠なものになっている。特にマイク
ロコントローラ等ではレギュレータを内蔵して内部回路
を基準電圧を用いて低消費電力化を行う場合がある。こ
のような場合、従来の技術では、基準電圧は固定値であ
るためさらなる低消費電力化が図れなかった。
【０００５】又、基準電圧が急激に変化するとその電圧
変動に内部回路が追随できず、不正電圧として誤動作の
原因となる。
変動に内部回路が追随できず、不正電圧として誤動作の
原因となる。
【０００６】そこで、本発明はレギュレータ内蔵半導体
装置において基準電圧を可変にすることを課題としてい
る。
装置において基準電圧を可変にすることを課題としてい
る。
【０００７】又、本発明は、半導体装置の誤動作を防止
するために、基準電圧を緩やかに変化させることも課題
としている。
するために、基準電圧を緩やかに変化させることも課題
としている。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、一定電圧Ｖｓを一つの入力端子に入力す
る演算増幅器と演算増幅器の出力を入力するトランジス
タと、直列接続した２以上の抵抗と、前記抵抗の各々に
並列に接続した２以上のスイッチと、前記スイッチを開
閉するコントロール回路と、コントロール回路に設定抵
抗値を入力する抵抗値設定レジスタとを備えたレギュレ
ータ内蔵半導体装置であって、前記直列接続抵抗の一端
をトランジスタのソースに接続し、他端は他の抵抗を介
して接地し、前記他の抵抗の非接地端を前記演算増幅器
の他の入力端子に接続し、前記トランジスタのドレイン
に他の一定電圧を印加し、前記コントロール回路は、前
記抵抗値設定レジスタの各々の桁の出力にそれぞれ異な
る遅延を与えた信号で各々のスイッチを開閉するように
している。
めの本発明は、一定電圧Ｖｓを一つの入力端子に入力す
る演算増幅器と演算増幅器の出力を入力するトランジス
タと、直列接続した２以上の抵抗と、前記抵抗の各々に
並列に接続した２以上のスイッチと、前記スイッチを開
閉するコントロール回路と、コントロール回路に設定抵
抗値を入力する抵抗値設定レジスタとを備えたレギュレ
ータ内蔵半導体装置であって、前記直列接続抵抗の一端
をトランジスタのソースに接続し、他端は他の抵抗を介
して接地し、前記他の抵抗の非接地端を前記演算増幅器
の他の入力端子に接続し、前記トランジスタのドレイン
に他の一定電圧を印加し、前記コントロール回路は、前
記抵抗値設定レジスタの各々の桁の出力にそれぞれ異な
る遅延を与えた信号で各々のスイッチを開閉するように
している。
【０００９】又、本発明においては、抵抗値設定レジス
タのデータをパラレルシリアル変換して、コントロール
回路であるシフトレジスタに入力し、このシフトレジス
タの各桁の出力で各々のスイッチを開閉してもよい。
タのデータをパラレルシリアル変換して、コントロール
回路であるシフトレジスタに入力し、このシフトレジス
タの各桁の出力で各々のスイッチを開閉してもよい。
【００１０】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１１】図１は、本発明のレギュレータ内蔵半導体
装置の回路図である。図１に示すように、本発明のレギ
ュレータ内蔵半導体装置は、一定電圧Ｖｓを入力する演
算増幅器１と演算増幅器１の出力を入力するＰチャンネ
ルＭＯＳトランジスタ２と、直列接続された抵抗Ｒ１、
Ｒ２、．．．、Ｒｎ及び各々の抵抗に並列接続されたス
イッチＳＷ１、ＳＷ２、．．．、ＳＷｎと、スイッチＳ
Ｗ１、ＳＷ２、．．．、ＳＷｎを制御するためのコント
ロール回路３と、コントロール回路３に設定抵抗値を入
力する抵抗値設定レジスタ４と、内部回路５とを有して
いる。
装置の回路図である。図１に示すように、本発明のレギ
ュレータ内蔵半導体装置は、一定電圧Ｖｓを入力する演
算増幅器１と演算増幅器１の出力を入力するＰチャンネ
ルＭＯＳトランジスタ２と、直列接続された抵抗Ｒ１、
Ｒ２、．．．、Ｒｎ及び各々の抵抗に並列接続されたス
イッチＳＷ１、ＳＷ２、．．．、ＳＷｎと、スイッチＳ
Ｗ１、ＳＷ２、．．．、ＳＷｎを制御するためのコント
ロール回路３と、コントロール回路３に設定抵抗値を入
力する抵抗値設定レジスタ４と、内部回路５とを有して
いる。
【００１２】そして、直列接続抵抗の一端はＰチャンネ
ルＭＯＳトランジスタ２のソースに接続され、他端は抵
抗Ｒを介して接地されている。又、抵抗Ｒの非接地端が
演算増幅器１に入力されている。更に、ＰチャンネルＭ
ＯＳトランジスタ２のドレインは、電源電圧Ｖｄが印加
されている。
ルＭＯＳトランジスタ２のソースに接続され、他端は抵
抗Ｒを介して接地されている。又、抵抗Ｒの非接地端が
演算増幅器１に入力されている。更に、ＰチャンネルＭ
ＯＳトランジスタ２のドレインは、電源電圧Ｖｄが印加
されている。
【００１３】従って、図１に示す本発明のレギュレータ
内蔵半導体回路においては、ＰチャンネルＭＯＳトラン
ジスタ２のソース電圧Ｖｒは、（Σ（Ｒｊ）＋Ｒ）・Ｖ
ｓ／Ｒとなる。ここに、Σ（Ｒｊ）は、短絡されていな
い抵抗についての抵抗値の総和を意味する。すなわち、
コントロール回路３でスイッチＳＷ１、ＳＷ
２、．．．、ＳＷｎの開閉を制御することにより、内部
回路５に印加する基準電圧Ｖｒを可変としている。
内蔵半導体回路においては、ＰチャンネルＭＯＳトラン
ジスタ２のソース電圧Ｖｒは、（Σ（Ｒｊ）＋Ｒ）・Ｖ
ｓ／Ｒとなる。ここに、Σ（Ｒｊ）は、短絡されていな
い抵抗についての抵抗値の総和を意味する。すなわち、
コントロール回路３でスイッチＳＷ１、ＳＷ
２、．．．、ＳＷｎの開閉を制御することにより、内部
回路５に印加する基準電圧Ｖｒを可変としている。
【００１４】図２はコントロール回路３の回路図であ
る。図２に示すように、コントロール回路３は、スイッ
チＳＷ１、ＳＷ２、．．．、ＳＷｎにそれぞれ対応する
ラッチ１１、１３及びインバータ１２、１４で構成され
ている。更に、クロック信号ＣＬＫ１、ＣＬＫ２がセレ
クト信号ＳＥＬとともにそれぞれＮＡＮＤ回路１７，１
６に入力され、それぞれラッチ１１，１３のクロックと
なる。また、ラッチ１１、１３はセット付きラッチであ
り、リセット信号（ＲＥＳＥＴ）をラッチのセット信号
としている。
る。図２に示すように、コントロール回路３は、スイッ
チＳＷ１、ＳＷ２、．．．、ＳＷｎにそれぞれ対応する
ラッチ１１、１３及びインバータ１２、１４で構成され
ている。更に、クロック信号ＣＬＫ１、ＣＬＫ２がセレ
クト信号ＳＥＬとともにそれぞれＮＡＮＤ回路１７，１
６に入力され、それぞれラッチ１１，１３のクロックと
なる。また、ラッチ１１、１３はセット付きラッチであ
り、リセット信号（ＲＥＳＥＴ）をラッチのセット信号
としている。
【００１５】又、インバータ１４からの出力信号は抵抗
をＯＮ／ＯＦＦするためのスイッチＳＷ１、ＳＷ
２、．．．、ＳＷｎに入力される。このスイッチ素子に
は、ＮチャンネルＭＯＳトランジスタ等が好適に用いら
れる。
をＯＮ／ＯＦＦするためのスイッチＳＷ１、ＳＷ
２、．．．、ＳＷｎに入力される。このスイッチ素子に
は、ＮチャンネルＭＯＳトランジスタ等が好適に用いら
れる。
【００１６】図３は抵抗Ｒ１、Ｒ２を用いて４段階の基
準電圧Ｖｒを発生させる場合のコントロール回路の回路
図である。
準電圧Ｖｒを発生させる場合のコントロール回路の回路
図である。
【００１７】基準電圧Ｖｒはスイッチングの組み合わせ
によってＶｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、以下の４値
をとることができる。ここで、 Ｖｒ１ ＝ （Ｒ１＋Ｒ２＋Ｒ）・Ｖｓ／Ｒ Ｖｒ２ ＝ （Ｒ１＋Ｒ）・Ｖｓ／Ｒ Ｖｒ３ ＝ （Ｒ２＋Ｒ）・Ｖｓ／Ｒ Ｖｒ４ ＝Ｒ・Ｖｓ／Ｒ＝Ｖｓである。
によってＶｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、以下の４値
をとることができる。ここで、 Ｖｒ１ ＝ （Ｒ１＋Ｒ２＋Ｒ）・Ｖｓ／Ｒ Ｖｒ２ ＝ （Ｒ１＋Ｒ）・Ｖｓ／Ｒ Ｖｒ３ ＝ （Ｒ２＋Ｒ）・Ｖｓ／Ｒ Ｖｒ４ ＝Ｒ・Ｖｓ／Ｒ＝Ｖｓである。
【００１８】図４は、抵抗Ｒ１、Ｒ２を用いる場合、図
３に示したコントロール回路の動作を説明するタイミン
グチャートである。ここで、抵抗設定レジスタ４が「０
０」を出力した場合を考える。このコントロール回路３
ではＮＡＮＤタイプのラッチを用いているので、ＲＥＳ
ＥＴが入った時点でＳＷ１、ＳＷ２はＯＦＦとなり、抵
抗はＲ１、Ｒ２ともに非短絡状態になる。この時点での
基準電圧ＶｒはＶｒ１となる。
３に示したコントロール回路の動作を説明するタイミン
グチャートである。ここで、抵抗設定レジスタ４が「０
０」を出力した場合を考える。このコントロール回路３
ではＮＡＮＤタイプのラッチを用いているので、ＲＥＳ
ＥＴが入った時点でＳＷ１、ＳＷ２はＯＦＦとなり、抵
抗はＲ１、Ｒ２ともに非短絡状態になる。この時点での
基準電圧ＶｒはＶｒ１となる。
【００１９】次に、抵抗Ｒ１及びＲ２ともに非短絡状態
となっているときに、抵抗値設定レジスタ４が「１１」
を出力した場合を考える。セレクト信号ＳＥＬが１の状
態のＣＬＫ１でラッチ回路１１、１９にバス０及びバス
１から１がラッチされ、インバータ１２，２０を介して
次のＣＬＫ２の立ち上がりでラッチ回路１３，２１にラ
ッチされる。バス０側のインバータは１段、バス１側の
インバータは３段であるため、まずバス０側の抵抗のス
イッチであるＳＷ１がＯＮしこの時点でＲ１が短絡状態
に変わるが、Ｒ２は非短絡状態のままである。従って、
この時点での基準電圧ＶｒはＶｒ３となる。
となっているときに、抵抗値設定レジスタ４が「１１」
を出力した場合を考える。セレクト信号ＳＥＬが１の状
態のＣＬＫ１でラッチ回路１１、１９にバス０及びバス
１から１がラッチされ、インバータ１２，２０を介して
次のＣＬＫ２の立ち上がりでラッチ回路１３，２１にラ
ッチされる。バス０側のインバータは１段、バス１側の
インバータは３段であるため、まずバス０側の抵抗のス
イッチであるＳＷ１がＯＮしこの時点でＲ１が短絡状態
に変わるが、Ｒ２は非短絡状態のままである。従って、
この時点での基準電圧ＶｒはＶｒ３となる。
【００２０】次に、バス１側の抵抗のスイッチＳＷ２が
ＯＮし、Ｒ２も短絡状態となるので、この時点での基準
電圧ＶｒはＶｒ４すなわちＶｓとなる。
ＯＮし、Ｒ２も短絡状態となるので、この時点での基準
電圧ＶｒはＶｒ４すなわちＶｓとなる。
【００２１】このようにバス０とバス１のインバータの
段数によってスイッチのＯＮ／ＯＦＦにディレイを持た
せることで、合成抵抗値が（Ｒ１＋Ｒ２）から一旦Ｒ２
となり最後にゼロに落ち着く。よって、Ｖｒの急激な変
動すなわち不正電圧が防止されている。
段数によってスイッチのＯＮ／ＯＦＦにディレイを持た
せることで、合成抵抗値が（Ｒ１＋Ｒ２）から一旦Ｒ２
となり最後にゼロに落ち着く。よって、Ｖｒの急激な変
動すなわち不正電圧が防止されている。
【００２２】一般的には、スイッチＳＷ１、ＳＷ
２、．．．、ＳＷｎごとに、異なる奇数個のインバータ
を接続する。
２、．．．、ＳＷｎごとに、異なる奇数個のインバータ
を接続する。
【００２３】以上、コントロール回路３でディレイを作
るためにインバータを多段化した方法について説明した
が、インバータに替えて、ディレイ素子を用いてもよ
い。
るためにインバータを多段化した方法について説明した
が、インバータに替えて、ディレイ素子を用いてもよ
い。
【００２４】又、配線長を変え配線遅延によりディレイ
を作ってもよい。
を作ってもよい。
【００２５】以上、本発明の実施形態について説明した
が、ディレイによらずに不正電圧を防止することもでき
る。
が、ディレイによらずに不正電圧を防止することもでき
る。
【００２６】図５は、パラレルシリアル変換器６を付加
した本発明の他の実施形態のブロック図である。図５に
示すように、この実施形態においては、コントロール回
路３１と抵抗値設定レジスタ４の間にパラレルシリアル
変換器６を接続している。
した本発明の他の実施形態のブロック図である。図５に
示すように、この実施形態においては、コントロール回
路３１と抵抗値設定レジスタ４の間にパラレルシリアル
変換器６を接続している。
【００２７】図６は、図５に示したコントロール回路３
１の回路図である。
１の回路図である。
【００２８】図６に示すように、このコントロール回路
３１においては、ラッチ１３の出力をラッチ１９に入力
してシフトレジスタ構成としている。
３１においては、ラッチ１３の出力をラッチ１９に入力
してシフトレジスタ構成としている。
【００２９】図７は、図５に示したコントロール回路３
１の動作を説明するためのタイムチャートである。図７
に示すように、予め設定していた抵抗値設定レジスタ４
の値をクロックごとに順次減らし抵抗のＯＮ／ＯＦＦを
変化させることで基準電圧を順次変化させていき、不正
電圧を防ぐ。
１の動作を説明するためのタイムチャートである。図７
に示すように、予め設定していた抵抗値設定レジスタ４
の値をクロックごとに順次減らし抵抗のＯＮ／ＯＦＦを
変化させることで基準電圧を順次変化させていき、不正
電圧を防ぐ。
【００３０】バスから入った抵抗値設定レジスタ４の値
“Ａ”はクロックＣＬＫ１，ＣＬＫ２をへてスイッチＳ
Ｗ１をＯＮ／ＯＦＦする。
“Ａ”はクロックＣＬＫ１，ＣＬＫ２をへてスイッチＳ
Ｗ１をＯＮ／ＯＦＦする。
【００３１】そして、次のＣＬＫ１、ＣＬＫ２で“Ａ”
は次のスイッチＳＷ２をＯＮ／ＯＦＦする。この時、次
の値“Ｂ”がスイッチＳＷ１ををＯＮ／ＯＦＦする。こ
のようにクロックＣＬＫ１、ＣＬＫ２で抵抗値設定レジ
スタ４の値を桁送りして順次ＳＷ１，ＳＷ２をＯＮ／Ｏ
ＦＦする。
は次のスイッチＳＷ２をＯＮ／ＯＦＦする。この時、次
の値“Ｂ”がスイッチＳＷ１ををＯＮ／ＯＦＦする。こ
のようにクロックＣＬＫ１、ＣＬＫ２で抵抗値設定レジ
スタ４の値を桁送りして順次ＳＷ１，ＳＷ２をＯＮ／Ｏ
ＦＦする。
【００３２】又、以上の説明においては、トランジスタ
２としてＰチャンネルＭＯＳＦＥＴを例示したが、これ
に限らず、Ｎチャンネルを用いてもよい。又、チャンネ
ルを問わずジャンクショントランジスタ、バイポーラト
ランジスタその他を用いることができる。
２としてＰチャンネルＭＯＳＦＥＴを例示したが、これ
に限らず、Ｎチャンネルを用いてもよい。又、チャンネ
ルを問わずジャンクショントランジスタ、バイポーラト
ランジスタその他を用いることができる。
【００３３】
【発明の効果】以上説明した本発明によれば、基準電圧
が可変であることにより、消費電力を下げることができ
る。その理由は、基準電圧を使用法にあった電圧、たと
えばマイクロＣＰＵやディスプレイ駆動回路等の内部回
路の動作スピードが速い時には高い電圧、動作スピード
が遅いときには低い電圧とすることができるためであ
る。
が可変であることにより、消費電力を下げることができ
る。その理由は、基準電圧を使用法にあった電圧、たと
えばマイクロＣＰＵやディスプレイ駆動回路等の内部回
路の動作スピードが速い時には高い電圧、動作スピード
が遅いときには低い電圧とすることができるためであ
る。
【００３４】又、本発明によれば、基準電圧を変化させ
ても不正電圧をとることがない。その理由は、コントロ
ール回路を設け基準電圧を急激に変化させないよう、抵
抗のスイッチのＯＮ／ＯＦＦを順番に行うことで基準電
圧を緩やかに変化させることができるからである。特
に、シフトレジスタ構成のコントロール回路を用いれ
ば、レジスタの各ビットでディレイを作るため、レジス
タ−スイッチ間のレイアウトがそれぞれ異なるという問
題を回避することができる。また、クロックにより基準
電圧を変化させるので、基準電圧をより緩やかに変化さ
せることができる。
ても不正電圧をとることがない。その理由は、コントロ
ール回路を設け基準電圧を急激に変化させないよう、抵
抗のスイッチのＯＮ／ＯＦＦを順番に行うことで基準電
圧を緩やかに変化させることができるからである。特
に、シフトレジスタ構成のコントロール回路を用いれ
ば、レジスタの各ビットでディレイを作るため、レジス
タ−スイッチ間のレイアウトがそれぞれ異なるという問
題を回避することができる。また、クロックにより基準
電圧を変化させるので、基準電圧をより緩やかに変化さ
せることができる。
【図面の簡単な説明】
【図１】本発明のレギュレータ内蔵半導体装置のブロッ
ク図。
ク図。
【図２】本発明のコントロール回路の回路図。
【図３】２つの抵抗で４段階の基準電圧を発生させる本
発明のコントロール回路の回路図。
発明のコントロール回路の回路図。
【図４】２つの抵抗で４段階の基準電圧を発生させる本
発明のコントロール回路の動作を説明するためのタイム
チャート。
発明のコントロール回路の動作を説明するためのタイム
チャート。
【図５】本発明の他のレギュレータ内蔵半導体装置のブ
ロック図。
ロック図。
【図６】本発明の他のレギュレータ内蔵半導体装置が備
えるコントロール回路の回路図。
えるコントロール回路の回路図。
【図７】本発明の他のレギュレータ内蔵半導体装置が備
えるコントロール回路の動作を説明するためのタイムチ
ャート。
えるコントロール回路の動作を説明するためのタイムチ
ャート。
【図８】従来の基準電圧発生回路。
【符号の説明】 １ 演算増幅器 ２ ＰチャンネルＭＯＳトランジスタ ３ コントロール回路 ４ 抵抗値設定レジスタ ５ 内部回路 ６ パラレルシリアル変換器 Ｒ１、Ｒ２、Ｒｎ、Ｒ 抵抗 ＳＷ１、ＳＷ２、ＳＷｎ スイッチ
Claims (5)
- 【請求項１】 一定電圧Ｖｓを一つの入力端子に入力す
る演算増幅器と前記演算増幅器の出力を入力するトラン
ジスタと、直列接続した２以上の抵抗と、前記抵抗の各
々に並列に接続した２以上のスイッチと、前記スイッチ
を開閉するコントロール回路と、前記コントロール回路
に設定抵抗値を入力する抵抗値設定レジスタとを備えた
レギュレータ内臓半導体装置であって、 前記直列接続抵抗の一端をトランジスタのソースに接続
し、他端は他の抵抗を介して接地し、前記他の抵抗の非
接地端を前記演算増幅器の他の入力端子に接続し、 前記トランジスタのドレインに他の一定電圧を印加し、 前記コントロール回路は、前記抵抗値設定レジスタの各
々の桁の出力にそれぞれ異なる遅延を与えた信号で各々
の前記スイッチを開閉することを特徴とするレギュレー
タ内臓半導体装置。 - 【請求項２】 前記コントロール回路は、抵抗値設定レ
ジスタの各桁の信号をそれぞれ入力するセット付きラッ
チと、前記第１セット付きラッチの出力を入力する第１
インバータと、前記第１インバータの出力を入力する第
２セット付きラッチと、前記第２セット付きラッチの出
力を入力する第２インバータと、前記第２インバータの
出力を入力する遅延素子とを有し、 前記各々の遅延素子は、入力信号にそれぞれ異なる遅延
を与えることを特徴とする請求項１記載のレギュレータ
内臓半導体装置。 - 【請求項３】 前記遅延素子は、１個のインバータであ
るか、又は３以上の奇数個のインバータの直列接続であ
ることを特徴とする請求項２記載のレギュレータ内臓半
導体装置。 - 【請求項４】 一定電圧Ｖｓを一つの入力端子に入力す
る演算増幅器と前記演算増幅器の出力を入力するトラン
ジスタと、直列接続した２以上の抵抗と、前記抵抗の各
々に並列に接続した２以上のスイッチと、前記スイッチ
を開閉するコントロール回路と、前記コントロール回路
にパラレルシリアル変換器を介して設定抵抗値を入力す
る抵抗値設定レジスタとを備えたレギュレータ内臓半導
体装置であって、 前記直列接続抵抗の一端をトランジスタのソースに接続
し、他端は他の抵抗を介して接地し、前記他の抵抗の非
接地端を前記演算増幅器の他の入力端子に接続し、 前記トランジスタ２のドレインに他の一定電圧を印加
し、 前記コントロール回路は、前記パラレルシリアル変換器
の出力に基づいて各々のスイッチを開閉することを特徴
とするレギュレータ内臓半導体装置。 - 【請求項５】 前記コントロール回路は、シフトレジス
タであり、前記シフトレジスタの各桁の出力でそれぞれ
前記スイッチを開閉することを特徴とする請求項４記載
のレギュレータ内臓半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230939A JP3136593B2 (ja) | 1998-08-17 | 1998-08-17 | レギュレータ内蔵半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230939A JP3136593B2 (ja) | 1998-08-17 | 1998-08-17 | レギュレータ内蔵半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000066744A true JP2000066744A (ja) | 2000-03-03 |
| JP3136593B2 JP3136593B2 (ja) | 2001-02-19 |
Family
ID=16915682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10230939A Expired - Fee Related JP3136593B2 (ja) | 1998-08-17 | 1998-08-17 | レギュレータ内蔵半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136593B2 (ja) |
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|---|---|---|---|---|
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| JP2007243179A (ja) * | 2006-03-06 | 2007-09-20 | Altera Corp | ラッチアップ防止を有する調整可能なボディバイアス生成回路網 |
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| JP2008087291A (ja) * | 2006-09-29 | 2008-04-17 | Fuji Xerox Co Ltd | 露光装置、発光素子回路基板および画像形成装置 |
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| CN102147629A (zh) * | 2010-02-04 | 2011-08-10 | 立积电子股份有限公司 | 任意调变输出电压的电压调节器及相关电压调节方法 |
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| JP2013165350A (ja) * | 2012-02-09 | 2013-08-22 | Lapis Semiconductor Co Ltd | 増幅器 |
-
1998
- 1998-08-17 JP JP10230939A patent/JP3136593B2/ja not_active Expired - Fee Related
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