JPH0279297A

JPH0279297A - シフトレジスタ

Info

Publication number: JPH0279297A
Application number: JP63231156A
Authority: JP
Inventors: Setsushi Kamuro; 節史禿
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-09-14
Filing date: 1988-09-14
Publication date: 1990-03-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、入力された信号を複数のラッチ回路に順次シ
フトしながらラッチするスタティック型シフトレジスタ
に関するものである。

〔従来の技術〕

シフトレジスタを構成するラッチ回路は、例えば第３図
に示すように、スイッチ１１・２１とフリップフロップ
回路１２・２２とが、入力端子３１と出力端子３２との
間に交互に接続されて構成されている。

上記フリップフロップ回路１２は、２つのインバータ１
３・１４と、スイッチ１５とが、リング状に接続されて
成っている。同様に、フリップフロップ回路２２も、２
つのインバータ２３・２４とスイッチ２５とがリング状
に接続されて成っている。

スイッチ１１は、第４図に示すように、ＰチャネルＭＯ
Ｓトランジスタｌｌａと、ＮチャネルＭＯＳトランジス
タｌｌｂとが、並列に接続されて構成されている。Ｐチ
ャネルＭＯＳトランジスタ１１ａのゲートには、第６図
に示すように、所定の周期でローレベルとハイレベルと
に切り換わるクロック信号φ１が入力される一方、Ｎチ
ャネルＭＯＳトランジスタｌｌｂのゲートには、クロッ
ク信号φ１とは逆の位相のクロック信号φ２が入力され
るようになっている。また、フリップフロップ回路２２
を構成するスイッチ２５も、スイッチ１１と同様の構成
を成している。

一方、フリップフロップ回路１２を構成するスイッチ１
５は、例えば第５図に示すように、ＰチャネルＭＯＳト
ランジスタ１５ａとＮチャネルＭＯＳトランジスタ１５
ｂとが、並列に接続されて構成され、ＰチャネルＭＯＳ
トランジスタ１５ａのゲート、およびＮチャネルＭＯＳ
トランジスタ１５ｂのゲートには、それぞれ、上記スイ
ッチ１１とは逆の位相のクロック信号φ２、およびクロ
ック信号φ１が入力されるようになっている。また、ス
イッチ２１も、スイッチ１５と同様の構成を成している
。

すなわち、スイッチ１１・２５は、それぞれ同位相のク
ロック信号に応じてＯＮ状態、またはＯＦＦ状態に切り
換わる一方、スイッチ２１・１５は、それぞれ、上記ス
イッチ１１・２５と逆位相のクロック信号に応じてＯＮ
状態、またはＯＦＦ状態に切り換わるようになっている
。

このようなラッチ回路では、クロック信号φ。

がローレベルからハイレベル、クロック信号φ２がハイ
レベルからローレベルに切り換わる直前に入力端子３１
から入力された信号が、次にクロック信号φ１がローレ
ベルからハイレベル、クロック信号φ２がハイレベルか
らローレベルに切す換わるまでの間保持され、出力端子
３２から出力されるようになっている。

ところで、スイッチ１１・１５・２１・２５は、それぞ
れ、上記のように２個のＭＯＳ）ランジスタから構成さ
れている。一方、インバータ１３・１４・２３・２４も
、通常、それぞれ２個のＭＯＳ）ランジスタから構成さ
れている。すなわち、シフトレジスタを構成するラッチ
回路は、合計１６個のＭＯＳトランジスタから構成され
ていた。

〔発明が解決しようとする課題〕

近年のＩＣ等においては、これらを用いる電子機器等の
小型軽量化などを図るために、より集積密度を高めるこ
とが要求されている。そして、上記ＩＣ等における集積
密度は、単位面積あたりの素子数が一定である場合には
、回路を構成する素子の個数に大きく依存している。

ところが、上記従来のシフトレジスタでは、ラッチ回路
が、４個のインバータ１３・１４・２３・２４と４個の
スイッチ１１・１５Ｉ２１・２５とを必要とし、上記の
ように、合計で１６個のＭＯＳ）ランジスタから構成さ
れるため、集積密度を大幅に高めることは困難であると
いう問題点を有していた。

〔課題を解決するための手段〕

本発明に係るシフトレジスタは、上記の課題を解決する
ために、ＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタとから成り、クロック信号に応じて、
入力端子に入力される信号をそのまま出力するＯＮ状態
と、ハイインピーダンス状態になるＯＦＦ状態とに切り
換わる第１のＭＯＳスイッチと、ＰチャネルＭｏｓトラ
ンジスタとＮチャネルＭＯＳトランジスタとから成り、
上記第１のＭＯＳスイッチから出力される信号のレベル
を反転して出力する第１のインバータと、Ｐチャネル間
Ｏ３）ランジスタとＮチャネルＭＯＳトランジスタとか
ら成り、第１のインバータから出力される信号のレベル
を反転して第１のインバータにフィードバック入力する
、コンダクタンスの低く設定された第１の小駆動能力イ
ンバータと、Ｐチャネル間Ｏ３）ランジスタとＮチャネ
ルＭＯＳトランジスタとから成り、前記第１のＭＯＳス
イッチと逆位相のクロック信号に応じて、第１のインバ
ータか゛ら出力される信号をそのまま出力するＯＮ状態
と、ハイインピーダンス状態になるＯＦＦ状態とに切り
換わる第２のＭＯＳスイッチと、ＰチャネルＭＯＳトラ
ンジスタとＮチャネルＭＯＳトランジスタとから成り、
上記第２のＭＯＳスイッチから出力される信号のレベル
を反転して出力する第２のインバータと、Ｐチャネル間
Ｏ３）ランジスタとＮチャネルＭＯＳトランジスタとか
ら成り、第２のインバータから出力される信号のレベル
を反転して第２のインバータにフィードバック人力す゛
る、コンダクタンスの低く設定された第２の小駆動能力
インバータとから成るラッチ回路によって構成されてい
ることを特徴としている。

〔作　用〕

上記の構成により、第１の小駆動能力インバータは、コ
ンダクタンスが低く設定されてｐｚるので、第１のＭＯ
ＳスイッチがＯＮ状態になっているときには、上記第１
の小駆動能力インバータに入力される信号のレベルに係
わらず、第１のＭＯＳスイッチから出力される信号が、
第１のインバータに入力される。

一方、第１のＭＯＳスイッチがＯＦＦ状態になっている
ときには、第１のインバータと第１の小駆動能力インバ
ータとによって、フリップフロップ回路が構成されてい
るで、第１のＭＯＳスイッチがＯＦＦ状態になる直前に
入力′端子から入力されていた信号が保持される。

同様に、第２のＭＯＳスイッチがＯＮ状態になっている
ときには、第２の小駆動能力インバータに入力される信
号のレベルに係わらず、第２のＭＯＳスイッチから出力
される信号が、第２のインバータに入力される一方、第
２のＭＯＳスイッチがＯＦＦ状態になっているときには
、第２のインバータと第２の小駆動能力インバータとに
よってフリップフロップ回路が構成されているので、第
２のＭＯＳスイッチがＯＦＦ状態になる直前に第１のイ
ンバータから出力されていた信号が保持される。

また、上記第１のＭＯＳスイッチ、および第２のＭＯＳ
スイッチは、互いに逆位相のクロック信号に応じてＯＮ
状態またはＯＦＦ状態に切り換わる。それゆえ、上記第
１のＭＯＳスイッチ、第２のＭＯＳスイッチ、第１のイ
ンバータ、第２のインバータ、第１の小駆動能力インバ
ータ、および第２の小駆動能力インバータによって、入
力端子から入力された信号がラッチされるラッチ回路が
構成される。

そして、上記スイッチ、およびインバータは、それぞれ
２個ずつのＭＯＳ）ランジスタから成っている。したが
って、合計１２個のＭＯＳトランジスタによって、シフ
トレジスタのラッチ回路を構成することができる。

〔実施例〕

本発明の一実施例を第１図および第２図に基づいて説明
すれば、以下の通りである。

シフトレジスタを構成するラッチ回路４０は、第１図に
示すように、第１のＭＯＳスイッチ４１、第１のインバ
ータ４３と第１の小駆動能力インバータ４４とがリング
状に接続されて成るフリップフロップ回路４２、第２の
ＭＯＳスイッチ５１、および第２のインバータ５３と第
２の小駆動能力インバータ５４とがリング状に接続され
て成るフリップフロップ回路５２が、入力端子６１と出
力端子６２との間に順に接続されて構成されている。

上記ラッチ回路４０は、さらに具体的には、第２図に示
すような構成を成している。

すなわち、第１のＭＯＳスイッチ４１は、Ｐチャネル間
Ｏ３）ランジスタ４１ａとＮチャネルＭＯＳトランジス
タ４１ｂとが並列接続されて成っている。ＰチャネルＭ
ＯＳトランジスタ４１ａには、所定の周期でローレベル
とハイレベルとに切り換わるクロック信号φ１が入力さ
れる一方、ＮチャネルＭＯＳ）ランジスタ４１ｂのゲー
トには、クロック信号φ１とは逆の位相のクロック信号
φ２が入力されるようになっている。

つまり、第１のＭＯＳスイッチ４１は、クロック信号φ
１がローレベルでクロック信号φ２がハイレベルのとき
には、入力端子６１に入力される信号をそのまま出力す
るＯＮ状態になり、クロック信号φ１がハイレベルでク
ロック信号φ２がローレベルのときには、ハイインピー
ダンス状態になるＯＦＦ状態に切り換わるようになって
いる。

また、フリップフロップ回路４２を構成する第１のイン
バータ４３は、ＰチャネルＭＯＳトランジスタ４３ａと
ＮチャネルＭＯＳ）ランジスタ４３ｂとによってＣＭＯ
Ｓインバータが形成されて成り、第１のＭＯＳスイッチ
４１から出力される信号のレベルを反転して出力するよ
うになっている。

同様に、第１の小駆動能力インバータ４４は、低コンダ
クタンスのＰチャネルＭＯＳ）ランジスタ４４ａと低コ
ンダクタンスのＮチャネルＭＯＳトランジスタ４４ｂと
によって、低コンダクタンスのＣＭＯＳインバータが形
成されて成り、第１のインバータ４３から出力される信
号のレベルを反転して第１のインバータ４３にフィード
バックするようになっている。上記ＰチャネルＭＯＳト
ランジスタ４４ａ１およびＮチャネルＭＯＳ）ランジス
タ４４ｂにおけるコンダクタンスは、入力端子６１に接
続される図示しない信号源と、ＯＮ状態にある第１のＭ
ＯＳスイッチ４１との直列コンダクタンスに比べて充分
に小さく、かつ、第１のインバータ４３に信号を入力し
たときに発生するリーク電流を充分補償し得る程度に設
定されている。

第２のＭＯＳスイッチ５１は、第１のＭＯＳスイッチ４
１と同様に、ＰチャネルＭＯＳ）ランジスタ５１ａとＮ
チャネルＭＯＳトランジスタ５１ｂとが並列接続されて
成っている。ＰチャネルＭＯＳトランジスタ５１ａには
、クロック信号φ寞が入力される一方、ＮチャネルＭＯ
Ｓトランジスタ５１ｂのゲートには、クロック信号φ１
が入力されるようになっている。

つまり、第２のＭＯＳスイッチ５１は、第１のＭＯＳス
イッチ４１と逆位相のクロック信号φ２・φ、が入力さ
れて、クロック信号φ２がローレベルでクロック信号φ
１がハイレベルのときには、第１のインバータ４３から
出力されるされる信号をそのまま出力するＯＮ状態にな
り、クロック信号φ２がハイレベルでクロック信号φ１
がローレベルのときには、ハイインピーダンス状態にな
るＯＦＦ状態に切り換わるようになっている。

フリップフロップ回路５２を構成する第２のインバータ
５３は、ＰチャネルＭＯＳ）ランジスタ５３ａとＮチャ
ネルＭＯＳ）ランジスタ５３ｂとによってＣＭＯＳイン
バータが形成されて成り、第２のＭＯＳスイッチ５１か
ら出力される信号のレベルを反転して出力するようにな
っている。

また、第２の小駆動能力インバータ５４は、第１の小駆
動能力インバータ４４と同様に、低コンダクタンスのＰ
チャネルＭＯＳ）ランジスタ５４ａと低コンダクタンス
のＮチャネルＭＯ３Ｉ−ランジスタ５４ｂとによって、
低コンダクタンスのＣＭＯＳインバータが形成されて成
り、第２のインバータ５３から出力される信号のレベル
を反転して第２のインバータ５３にフィードバックする
ようになっている。上記ＰチャネルＭＯＳトランジスタ
５４ａ１およびＮチャネルＭＯＳ）ランジスタ５４ｂに
おけるコンダクタンスは、第１のインバータ４３と、Ｏ
Ｎ状態にある第２のＭＯＳスイッチ５１との直列コンダ
クタンスに比べて充分に小さく、かつ、第２のインバー
タ５３に信号を入力したときに発生するリーク電流を充
分補償し得る程度に設定されている。

上記の構成において、クロック信号φ、がローレベルで
、クロック信号φ、がハイレベルのときには、Ｐチャネ
ルＭＯＳ）ランジスタ４１ａ、およびＮチャネルＭＯＳ
トランジスタ４１ｂがともにＯＮ状態になって、第１の
ＭＯＳスイッチ４１はＯＮ状態になる。また、Ｐチャネ
ルＭＯＳトランジスタ５１ａ、およびＮチャネルＭＯＳ
）ランジスタ５１ｂはともにＯＦＦ状態になって、第２
のＭＯＳスイッチ５１はＯＦＦ状態になる。

このときに、例えば入力端子６１から入力されている信
号がローレベルだったとすると、ＰチャネルＭＯＳトラ
ンジスタ４３ａはＯＮ状態になり、ＮチャネルＭＯＳト
ランジスタ４３ｂはＯＦＦ状態になる。つまり、第１の
インバータ４３はハイレベルの信号を出力し、Ａ点の電
位がハイレベルになる。また、第１の小駆動能力インバ
ータ４４は、Ａ点の電位がハイレベルであることによっ
て、ＰチャネルＭＯＳトランジスタ４４ａがＯＦＦ状態
になり、ＮチャネルＭＯＳ）ランジスタ４４ｂがＯＮ状
態になって、ローレベルの信号を出力する。したがって
、フリップフロップ回路４２からは、入力端子６１から
入力される信号レベルと反対のレベルの信号が出力され
る。

一方、フリップフロップ回路５２から出力される信号は
、第２のＭＯＳスイッチ５１がＯＦＦ状態であるので、
上記フリップフロップ回路４２から出力されている信号
のレベルに係わらず、第２のＭＯＳスイッチ５１がＯＦ
Ｆ状態になる直前にフリップフロップ回路４２から出力
されていたレベルに保持される。

例えば、第２のＭ’ＯＳスイッチ５１がＯＦＦ状態にな
る直前に、フリップフロップ回路４２からローレベルの
信号が出力されていたとすると、ＰチャネルＭＯＳトラ
ンジスタ５３ａはＯＮ状態になり、ＮチャネルＭＯＳト
ランジスタ５３ｂはＯＦＦ状態になって、第２のインバ
ータ５３はハイレベルの信号を出力する。また、Ｐチャ
ネルＭＯＳトランジスタ５４ａはＯＦＦ状態になり、Ｎ
チャネルＭＯＳ）ランジスタ５４ｂはＯＮ状態になって
、第２の小駆動能力インバータ５４はローレベルの信号
を出力し続け、Ｂ点の電位はローレベルに保たれる。そ
こで、出力端子６２からはハイレベルの信号が定常的に
出力される。

この状態で、クロック信号φ１がハイレベル、クロツタ
信号φ２がローレベルになると、ＰチャネルＭＯＳトラ
ンジスタ４１ａ１およびＮチャネルＭＯＳ）ランジスタ
４１ｂがともにＯＦＦ状態になって、第１のＭ、ＯＳス
イッチ４１はＯＦＦ状態になる。また、ＰチャネルＭＯ
Ｓトランジスタ５１ａ、およびＮチャネルＭＯＳ）ラン
ジスタ５１ｂはともにＯＮ状態になって、第２のＭＯＳ
スイッチ５１がＯＮ状態になる。

第１のＭＯＳスイッチ４１がＯＦＦ状態になると、第１
のインバータ４３には、入力端子６１に入力される信号
が送られな（なるが、第１の小駆動能力インバータ４４
から出力されるローレベルの信号は、第１のＭＯＳスイ
ッチ４１がＯＦＦ状態になった後にも入力される。そこ
で、第１のインバータ４３におけるＰチャネルＭＯＳト
ランジスタ４３ａはＯＮ状態を維持し続け、Ｎチャネル
ＭＯＳ）ランジスタ４３ｂはＯＦＦ状態を維持し続ける
。

また、上記のように、第２のＭＯＳスイッチ５１におけ
るＰチャネルＭＯＳトランジスタ５１ａ、およびＮチャ
ネルＭＯ３Ｉ−ランジスタ５１ｂがともにＯＮ状態にな
るので、第１のインバータ４３のＰチャネルＭＯＳトラ
ンジスタ４３ａ１第２のＭＯＳスイッチ５１のＰチャネ
ルＭＯ３Ｉ−ランジスタ５１ａとＮチャネルＭＯＳ）ラ
ンジスタ５１ｂ、および第２の小駆動能力インバータ５
４のＮチャネルＭＯＳ）ランクスタ５４ｂがいずれもＯ
Ｎ状態になり、これらのＭＯＳ）ランジスタを介して、
電源ｖ０から供給される電流がアースに流れる。

この場合、上記第、２の小駆動能力インバータ５４にお
けるＮチャネルＭＯＳトランジスタ５４ｂのコンダクタ
ンスは、第１のインバータ４３におけるＰチャネルＭＯ
Ｓトランジスタ４３ａと、ＯＮ状態にある第２のＭＯＳ
スイッチ５１におけるＰチャネルＭＯＳトランジスタ５
１ａおよびＮチャネルＭＯＳ）ランジスタ５１ｂとの直
列コンダクタンスに比べて充分に小さく設定されている
ので、第２のＭＯＳスイッチ５１がＯＦＦ状態であった
ときにローレベルであったＢ点の電位は上昇する。

この上昇したＢ点の電位が、第２のインバータ５３のス
レッショルドレベルよりも高くなると、第２のインバー
タ５３におけるＰチャネルＭＯＳトランジスタ５３ａは
ＯＦＦ状態になり、ＮチャネルＭＯＳトランジスタ５３
ｂはＯＮ状態になって、第２のインバータ５３はローレ
ベルの信号を出力する。そして、第２の小駆動能力イン
バータ５４におけるＰチャネルＭＯＳトランジスタ５４
ａはＯＮ状態になり、ＮチャネルＭＯＳトランジスタ５
４ｂはＯＦＦ状態になる。

このように、ＰチャネルＭＯＳトランジスタ５４ａがＯ
Ｎ状態になるとともにＮチャネルＭＯＳトランジスタ５
４ｂがＯＦＦ状態になると、Ｂ点からＮチャネルＭＯＳ
トランジスタ５４ｂを介してアースに流れる電流は遮断
される一方、電源■。。

の電圧が、ＰチャネルＭＯＳトランジスタ５４ａを介し
てＢ点に印加されるので、Ｂ点の電位は、確実にハイレ
ベルになり、第２のインバータ５３から出力される信号
はローレベルに保持される。

すなわち、出力端子６２からは、クロック信号φ、がハ
イレベル、クロック信号φ２がローレベルになる直前に
入力端子６１に入力されていた信号と同じローレベルの
信号が定常的に出力される。

次に、再び、クロック信号φ１がローレベル、クロック
信号φ２がハイレベルになると、第１のＭＯＳスイッチ
４１が゛ＯＮ状態、第２のＭＯＳスイッチ５１がＯＦＦ
状態になる。そこで、フリップフロップ回路４２からは
、入力端子６１から入力される信号レベルと反対のレベ
ルの信号が出力される。

一方、フリップフロップ回路５２から出力される信号の
レベル、つまり、出力端子６２から出力される信号のレ
ベルは、上記クロック信号φ、がハイレベル、クロック
信号φ２がローレベルになる直前に入力端子６１に入力
されていた信号と同シｏ　−Ｌ／　ヘルに維持され、次
に、クロック信号φ１がハイレベル、クロック信号φ２
がローレベルになるまで保持される。

以上のように、フリップフロップ回路５２においては、
ＰチャネルＭＯ３Ｉ−ランジスタ５４ａがＯＦＦ状態、
ＮチャネルＭＯＳトランジスタ５４ｂがＯＮ状態のとき
には、第２のＭＯＳスイッチ５１がＯＦＦ状態であれば
、第２のインバータ５３にはローレベルの信号が入力さ
れる一方、第２のＭＯＳスイッチ５１がＯＮ状態で、か
つ、フリップフロップ回路４２から出力される信号のレ
ベルがハイレベルであれば、第２のインバータ５３には
ハイレベルの信号が入力される。

同様に、ＰチャネルＭＯ３Ｉ−ランジスタ５４ａがＯＮ
状態、ＮチャネルＭＯＳトランジスタ５４ｂがＯＦＦ状
態のときには、第２のＭＯＳスイッチ５１がＯＦＦ状態
であれば、第２のインバータ５３にはハイレベルの信号
が入力される一方、第２のＭＯＳスイッチ５１がＯＮ状
態で、かつ、フリップフロップ回路４２から出力される
信号のレベルがローレベルであれば、第２のインバータ
５３にはローレベルの信号が入力される。

つまり、フリップフロップ回路５２からは、第２のＭＯ
Ｓスイッチ５１がＯＮ状態のときには、フリップフロッ
プ回路４２から出力される信号レベルを反転したレベル
の信号が出力され、この信号レベルが、第２のＭＯＳス
イッチ５１がＯＦＦ状態になった後にも保持される。

また、フリップフロップ回路４２においても、フリップ
フロップ回路５２と同様に、第１のＭＯＳスイッチ４１
がＯＦＦ状態であれば、ＰチャネルＭＯＳトランジスタ
４４ａ、およびＮチャネルＭＯＳトランジスタ４４ｂの
ＯＮ、ＯＦＦ状態に応じたレベルの信号が第１のインバ
ータ４３に入力される一方、第１のＭＯＳスイッチ４１
がＯＮ状態であれば、第１のインバータ４３には、Ｐチ
ャネルＭＯＳトランジスタ４４ａ１およびＮチャネルＭ
ＯＳトランジスタ４４ｂのＯＮ、ＯＦＦ状態に係わらず
、入力端子６１から入力される信号のレベルに応じたレ
ベルの信号が入力される。

つまり、フリップフロップ回路゛４２からは、第１のＭ
ＯＳスイッチ４１がＯＮ状態のときには、入力端子６１
から入力される信号レベルを反転したレベルの信号が出
力され、この信号レベルが、第１のＭＯＳスイッチ４１
がＯＦＦ状態になった後にも保持される。

したがって、クロック信号φ１がローレベルからハイレ
ベルに切り換わる直前に入力端子６１から入力された信
号は、次にクロック信号φ１がノ１イレベルに切り換わ
るまでの間保持されて出力端子６２から出力され、ラッ
チ回路４０としての作動が確実に行われる。

しかも、第１の小駆動能力インバータ４４のＰチャネル
ＭＯＳトランジスタ４４ａとＮチャネルＭＯＳ）ランジ
スタ４４ｂ、および第２の小駆動能力インバータ５４の
ＰチャネルＭＯＳトランジスタ５４ａとＮチャネルＭＯ
Ｓ）ランジスタ５４ｂにおけるコンダクタンスを充分小
さく設定することにより、これらのＭＯＳ）ランジスタ
４４ａ・４４ｂ・５４ａ・５４ｂを流れる電流の大きさ
が制限されるので、消費電力も小さく抑えられる。

〔発明の効果〕

本発明に係るシフトレジスタは、以上のように、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タとから成り、クロック信号に応じて、入力端子に入力
される信号をそのまま出力するＯＮ状態と、ハイインピ
ーダンス状態になるＯＦＦ状態とに切り換わる第１のＭ
ＯＳスイッチと、ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳ）ランジスタとから成り、上記第１のＭＯ
Ｓスイッチから出力さ′れる信号のレベルを反転して出
力する第１のインバータと、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳ）ランジスタとから成り、第１
のインバータから出力される信号のレベルを反転して第
１のインバータにフィードバック入力する、コンダクタ
ンスの低く設定された第１の小駆動能力インバータと、
ＰチャネルＭＯ３Ｉ−ランジスタとＮチャネルＭＯ３Ｉ
−ランジスタとから成り、前記第１のＭＯＳスイッチと
逆位相のクロック信号に応じて、第１のインバータから
出力される信号をそのまま出力するＯＮ状態と、ハイイ
ンピーダンス状態になるＯＦＦ状態とに切り換わる第２
のＭＯＳスイッチと、ＰチャネルＭＯ３Ｉ−ランジスタ
とＮチャネルＭＯ３Ｉ−ランジスタとから成り、上記第
２のＭＯＳスイッチから出力される信号のレベルを反転
して出力する第２のインバータと、ＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳ）ランジスタとから成り
、第２のインバータから出力される信号のレベルを反転
して第２のインバータにフィードバック入力する、コン
ダクタンスの低く設定された第２の小駆動能力インバー
タとから成るラッチ回路によって構成された構成である
。

これにより、合計１２個のＭＯＳ）ランジスタによって
、シフトレジスタのラッチ回路を構成することができる
ので、ＩＣ等の集積密度を容易に高めることができる。

しかも、消費電力の増大も抑えられるという効果を奏す
る。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示すものであ
って、第１図はラッチ回路の構成を示す回路図、第２図
はラッチ回路の詳細な構成を示す回路図である。第３図ないし第６図は従来例を示すものであって、第３
図はラッチ回路の構成を示す回路図、第４図はスイッチ
１１の詳細な構成を示す回路図、第５図はスイッチ１５
の詳細な構成を示す回路図、第６図はクロック信号φ１
　・φ２および出力端子から出力される信号の関係を示
すタイミングチャートである。４０はラッチ回路、７ｉ１は第１のＭＯＳスイッチ、４
３は第１のインバータ、４４は第１の小駆動能力インバ
ータ、５１は第２のＭＯＳスイッチ、５３は第２のイン
バータ、５４は第２の小駆動能力インバータ、４１ａ・
４３ａ・４４ａ・５１ａ・５３ａ・５４ａはＰチャネル
ＭＯ３Ｉ−ランジスタ、４１ｂ・４３ｂ・４４ｂ・５１
ｂ・５３ｂ・５４ｂはＮチャネルＭＯＳ）ランジスタで
ある。

Claims

【特許請求の範囲】

　１、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタとから成り、クロック信号に応じて、入
力端子に入力される信号をそのまま出力するＯＮ状態と
、ハイインピーダンス状態になるＯＦＦ状態とに切り換
わる第１のＭＯＳスイッチと、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタとから成り、上
記第１のＭＯＳスイッチから出力される信号のレベルを
反転して出力する第１のインバータと、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとから
成り、第１のインバータから出力される信号のレベルを
反転して第１のインバータにフィードバック入力する、
コンダクタンスの低く設定された第１の小駆動能力イン
バータと、ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとから成り、前記第１のＭＯＳスイ
ッチと逆位相のクロック信号に応じて、第１のインバー
タから出力される信号をそのまま出力するＯＮ状態と、
ハイインピーダンス状態になるＯＦＦ状態とに切り換わ
る第２のＭＯＳスイッチと、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとから成り、上記
第２のＭＯＳスイッチから出力される信号のレベルを反
転して出力する第２のインバータと、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとから成
り、第２のインバータから出力される信号のレベルを反
転して第２のインバータにフィードバック入力する、コ
ンダクタンスの低く設定された第２の小駆動能力インバ
ータとから成るラッチ回路によって構成されていること
を特徴とするシフトレジスタ。