JPH0964197A - バッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】 バッファ回路のうち、ＣＭＯＳインバータ回
路と同数のトランジスタ数で構成可能なノンインバータ
回路を提供することを目的とする。 【構成】 外部入力端子１０１から入力された入力信号
はＮチャンネルトランジスタ１０３とＰチャンネルトラ
ンジスタ１０４のゲート端子に印加される。前記Ｎチャ
ンネルトランジスタ１０３のドレイン端子は電源電圧に
接続され基板端子はソース端子に接続される。前記Ｐチ
ャンネルトランジスタのドレイン端子はグラウンドに接
続され基板端子はソース端子に接続される。そしてＮチ
ャンネルトランジスタ１０３とＰチャンネルトランジス
タ１０４のソース端子は共に外部出力端子１０２に接続
されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ内部の論理回路
に用いられるＣＭＯＳバッファ回路と、それを使用した
論理ゲートに関する。

【０００２】

【従来の技術】図６に基づき、従来のＣＭＯＳバッファ
回路について説明する。図６において２０５はＰチャン
ネルトランジスタ、２０６はＮチャンネルトランジスタ
である。

【０００３】Ｐチャンネルトランジスタ２０５のソース
端子と基板端子は電圧電源２０３に接続され、Ｎチャン
ネルトランジスタ２０６のソース端子と基板端子はグラ
ウンド電源２０４に接続されている。また、Ｐチャンネ
ルトランジスタ２０５のゲート端子及びＮチャンネルト
ランジスタ２０６のゲート端子は共に外部入力端子２０
１に接続され、Ｐチャンネルトランジスタ２０５のドレ
イン端子及びＮチャンネルトランジスタ２０６のドレイ
ン端子は共に外部出力端子２０２に接続されている。こ
のバッファ回路は、入力された信号を反転して出力する
最も単純なＣＭＯＳインバータ回路である。

【０００４】図７は、前記構成のＣＭＯＳインバータ回
路３個を用いた最も一般的な相補信号生成回路である。
２１０、２１１、２１２はいずれも上述のＣＭＯＳイン
バータ回路である。外部入力端子２０７をインバータ回
路２１０と２１２の入力端子に接続し、インバータ回路
２１０の出力端子とインバータ回路２１１の入力端子を
接続する。インバータ回路２１１の出力端子をノンイン
バータ出力端子２０９と接続する。またインバータ回路
２１２の出力端子をインバータ出力端子２０９と接続す
る。

【０００５】図８は、図７の相補信号生成回路における
各信号のタイミングチャートを示している。まず、外部
入力端子２０７から入力される入力信号がロウレベルか
らハイレベルに立ち上がるとき（図８の（a）に示すと
き）の電圧波形について説明する。

【０００６】外部入力端子２０７における入力信号が電
圧波形２１３のように変化するとき、インバータ出力端
子２０８には、電圧波形２１４に示すようにＣＭＯＳイ
ンバータ回路２１２のゲート遅延によって所定時間（Ｔ
ｎ）だけ遅れた信号が伝わる。また、ノンインバータ出
力端子２０９には、電圧波形２１５に示すようにＣＭＯ
Ｓインバータ回路２１０、２１１のゲート遅延によって
所定時間（Ｔｎ＋Ｔｐ）だけ遅れた信号が伝わる。

【０００７】つまり、図８（a）に示すように、入力信
号がロウレベルからハイレベルに立ち上がるときには、
ノンインバータ出力端子２０９の電圧波形２１５は、イ
ンバータ出力端子２０８の電圧波形２１４の変化点から
Ｔｐだけ遅れて変化することになる。

【０００８】次に、外部入力端子２０７から入力される
入力信号がハイレベルからロウレベルに立ち下がるとき
（図８の（b）に示すとき）の電圧波形について説明す
る。

【０００９】外部入力端子２０７における入力信号が電
圧波形２１３のように変化するとき、インバータ出力端
子２０８には、電圧波形２１４に示すようにインバータ
回路２１２のゲート遅延によって所定時間（Ｔｐ）だけ
遅れた信号が伝わる。また、ノンインバータ出力端子２
０９には、電圧波形２１５に示すようにインバータ回路
２１０、２１１のゲート遅延によって所定時間（Ｔｐ＋
Ｔｎ）だけ遅れた信号が伝わる。

【００１０】つまり、図８（b）に示すように、入力信
号がハイレベルからロウレベルに立ち下がるときには、
ノンインバータ出力端子２０９の電圧波形２１５は、イ
ンバータ出力端子２０８の電圧波形２１４の変化点から
Ｔｎだけ遅れて変化することになる。

【００１１】以上述べたように、従来の相補信号生成回
路は、一つの入力信号に対してノンインバータ出力とイ
ンバータ出力の二出力を生成する回路であるが、入力信
号が変化した場合にノンインバータ信号の変化点とイン
バータ信号の変化点にズレがあり、ＬＳＩの回路設計に
おいてこのズレを補うための回路を付加しなければなら
ない場合も少なくない。例えば動作クロックの相補型信
号を用いたブロック処理のスイッチング動作を行う場合
に、変化点のズレは前記ブロックの動作速度に影響を与
える。動作周波数が向上するほどに変化点のズレによる
影響は大きくなる。

【００１２】次に、図９に基づき、従来の駆動インバー
タ回路について説明する。図９において２１８、２１
９、２２０は駆動能力の違うＣＭＯＳインバータ回路
で、２１６は外部入力端子、２１７は外部出力端子であ
る。前記ＣＭＯＳインバータ回路の駆動能力を２１８よ
り２１９、２１９より２２０と大きくすることによっ
て、外部入力端子より入力される信号の駆動能力が小さ
くてもインバータ回路３段を経た後、外部出力端子１６
４の出力信号は大負荷バスを駆動できるような駆動能力
を持つような論理ゲートを構成している。

【００１３】

【発明が解決しようとする課題】以上述べたように、従
来のバッファを使用した相補信号生成回路や駆動インバ
ータ回路によると、ノンインバータ回路として、ＣＭＯ
Ｓインバータ回路２個を用いることになる。

【００１４】これによって相補信号生成回路では入力信
号が変化した場合のノンインバータ出力とインバータ出
力との経るゲート段数が異なるために、互いの変化する
タイミングがずれてしまうという問題がある。相補型ク
ロック信号を必要とするＬＳＩの論理回路（トランスフ
ァーゲート、コンパレータ、ラッチなど）ではこの変化
点のズレは動作速度に影響を与える。

【００１５】また、駆動インバータ回路においては、入
力容量が小さい信号の駆動力を高めて出力するために駆
動能力の異なるインバータ回路を３段以上連ねる構成を
とる必要がある。

【００１６】

【課題を解決するための手段】前記の課題を解決するた
め、本発明は、従来のＣＭＯＳインバータ回路とは逆
に、ＮチャンネルトランジスタとＰチャンネルトランジ
スタのドレインを電圧源に接続し、互いのソースを接続
して出力とし、ソースと基板間の電位差によって決定す
るしきい値電圧Ｖｔを一定に保つためにＮチャンネルト
ランジスタとＰチャンネルトランジスタの基板端子をソ
ース端子に接続して、ノンインバータ出力回路を構成す
るものである。

【００１７】

【作用】本発明によれば、ノンインバータ出力回路を、
トランジスタ数２個で構成することができる。このノン
インバータ出力回路を備えることによって、相補信号生
成回路において正転信号出力と反転信号出力の経る異な
ったゲート段数による変化点の時間的なズレを最小限に
抑えることができる。また、駆動インバータ回路を最低
トランジスタ数４個で構成することができるため素子数
の削減と、ゲート遅延の抑制が可能となる。

【００１８】

【実施例】

（実施例１）以下、図１に基づき、本発明の第１の実施
例のバッファ回路について説明する。

【００１９】図１において、１０１は外部入力端子、１
０２は外部出力端子、１０３は第一の極性を有する第一
のトランジスタとしてのＮチャンネルトランジスタ、１
０４は第二の極性を有する第二のトランジスタとしての
Ｐチャンネルトランジスタ、１０５は第一の電圧源とし
ての電圧電源、１０６は第二の電圧源としてのグラウン
ド電源である。

【００２０】外部入力端子１０１から入力される入力信
号は、Ｎチャンネルトランジスタ１０３とＰチャンネル
トランジスタ１０４のゲート端子に印加される。Ｎチャ
ンネルトランジスタ１０３のドレイン端子は電圧電源に
接続され、Ｐチャンネルトランジスタ１０４のドレイン
端子はグラウンド電源に接続され、Ｎチャンネルトラン
ジスタ１０３のソース端子、Ｐチャンネルトランジスタ
のソース端子は共に外部出力端子１０２に接続されてい
る。また、Ｎチャンネルトランジスタの基板端子、Ｐチ
ャンネルトランジスタの基板端子は互いのソース端子に
接続されている。

【００２１】図２は、本実施例に係るバッファ回路にお
けるＣＭＯＳ構造の断面図である。１０７は外部入力端
子、１０８は外部出力端子、１０９は電圧電源、１１０
と１１１はグラウンド電源である。また、１１２はＰ型
基板、１１３と１１４はＮ型の島状領域（Ｎウェル）、
１１５はＰ型不純物、１１６はＰ型の島状領域（Ｐウェ
ル）１１７はＮ型不純物、１１８と１１９はポリシリコ
ンゲートである。

【００２２】前記の構成により、本実施例に係るバッフ
ァ回路は、外部入力端子から入力される信号がロウレベ
ルからハイレベルに変化する場合には、Ｎチャンネルト
ランジスタがオンするため、外部出力端子からの出力信
号は、Ｎチャンネルトランジスタ特性に関わる遅延Ｔｎ
だけ遅れてロウレベルからハイレベルに変化する。ま
た、外部入力端子から入力される信号がハイレベルから
ロウレベルに変化する場合には、Ｐチャンネルトランジ
スタがオンするため、外部出力端子からの出力信号は、
Ｐチャンネルトランジスタ特性に関わる遅延Ｔｐだけ遅
れてハイレベルからロウレベルに変化する。

【００２３】つまり、外部入力端子から入力される信号
の電圧変化に応じてオン・オフするトランジスタの数と
種類はＣＭＯＳインバータ回路と全く同じであるが、外
部出力端子からの出力信号は、本発明のバッファ回路に
おいては入力信号と同波形を示すノンインバータ回路で
ある。

【００２４】ただし、このノンインバータ回路は、一般
的なＣＭＯＳインバータ回路と違って基板電圧が変化す
ることとしきい値電圧（Ｖ_T）の影響で、例えば入力信
号の変化する電圧範囲が０Ｖから５Ｖであったとして
も、出力信号の変化する電圧範囲は１Ｖから４Ｖ付近ま
でとなる。

【００２５】以上説明したように、本実施例によれば、
正転信号出力回路をＣＭＯＳインバータ回路と同じくト
ランジスタ数２個で構成することが可能になる。

【００２６】（実施例２）以下、図３に基づき、本発明
の第２の実施例に係る相補信号生成回路について説明す
る。

【００２７】図３において、１２０は外部入力端子、１
２３、１２７、１３０はＣＭＯＳインバータ回路、１２
４は第１の実施例記載のノンインバータ回路（バッファ
回路）、１２１はノンインバータ出力端子、１２２はイ
ンバータ出力端子である。

【００２８】また、ＣＭＯＳインバータ回路１２３の内
部構成としては、１２８は第一の極性を有する第一のト
ランジスタとしてのＰチャンネルトランジスタ、１２９
は第二の極性を有する第二のトランジスタとしてのＮチ
ャンネルトランジスタ、１２５は電圧電源、１２６はグ
ラウンド電源である。

【００２９】ノンインバータ回路１２４の内部構成とし
て、１３１は第二の極性を有する第三のトランジスタと
してＮチャンネルトランジスタ、１３２は第一の極性を
有する第四のトランジスタとしてＰチャンネルトランジ
スタである。

【００３０】ＣＭＯＳインバータ回路１２３の構成につ
いては従来の技術で、ノンインバータ回路１２４につい
ては第１の実施例で述べたので、ここでは説明を省略す
る。

【００３１】外部入力端子１２０はＣＭＯＳインバータ
回路１２３とノンインバータ回路１２４のそれぞれのト
ランジスタのゲートに印加され、ＣＭＯＳインバータ回
路１２３の出力はＣＭＯＳインバータ回路１２７を介し
てノンインバータ出力端子１２１と接続され、ノンイン
バータ出力回路１２４の出力はＣＭＯＳインバータ回路
１３０を介してインバータ出力端子１２２と接続されて
いる。

【００３２】ＣＭＯＳインバータ回路１２７と１３０を
付加している理由は、第１の実施例で示したように、ノ
ンインバータ回路は入力電圧レベルの変化する範囲より
出力電圧レベルの変化する範囲が狭まるので、その点を
補い、入力電圧と同じ変化範囲を維持するためである。

【００３３】図４は本実施例に係る相補信号生成回路に
おける各信号のタイミングチャートを示している。

【００３４】まず、外部入力端子１２０から入力される
入力信号がロウレベルからハイレベルに立ち上がるとき
（図４の（a）に示すとき）の電圧波形について説明す
る。

【００３５】以下、説明の簡単のために、ＣＭＯＳイン
バータ回路１２３、１２７、１３０を構成するＮチャン
ネルトランジスタとノンインバータ回路１２４を構成す
るＮチャンネルトランジスタ１３１は同じトランジスタ
特性を有するものとし、同様にＣＭＯＳインバータ回路
１２３、１２７、１３０を構成するＰチャンネルトラン
ジスタとノンインバータ回路１２４を構成するＰチャン
ネルトランジスタは同じ特性を有するものとする。

【００３６】外部入力端子１２０から入力される入力信
号が電圧波形１３３のように変化するとき、ノンインバ
ータ出力端子１２１には、ＣＭＯＳインバータ回路１２
３と１２７のゲート遅延によって所定時間（Ｔｎ＋Ｔ
ｐ）だけ遅れた信号が伝わる（節点１２２の電圧波形１
３５）。また、インバータ出力端子１２２には、ノンイ
ンバータ回路１２４とＣＭＯＳインバータ回路１３０の
ゲート遅延によって所定時間（Ｔｎ＋Ｔｐ）だけ遅れた
信号が伝わる（節点１２１の電圧波形１３５）。

【００３７】つまり図４（a）に示すように、入力信号
がロウレベルからハイレベルに立ち上がるときには、出
力信号であるインバータ信号とノンインバータ信号の双
方ともに、入力信号の変化点からＴｎ＋Ｔｐだけ遅れて
変化することになる。

【００３８】次に、外部入力端子１２０から入力される
入力信号がハイレベルからロウレベルに立ち下がるとき
（図４の（b）に示すとき）の電圧波形について説明す
る。

【００３９】外部入力端子１２０から入力される入力信
号が電圧波形１３３のように変化するとき、ノンインバ
ータ出力端子１２１には、ＣＭＯＳインバータ回路１２
３と１２７のゲート遅延によって所定時間（Ｔｐ＋Ｔ
ｎ）だけ遅れた信号が伝わる（節点１２２の電圧波形１
３４）。また、インバータ出力端子１２２には、ノンイ
ンバータ回路１２４とＣＭＯＳインバータ回路１３０の
ゲート遅延によって所定時間（Ｔｐ＋Ｔｎ）だけ遅れた
信号が伝わる（節点１２１の電圧波形１３５）。

【００４０】つまり図４（b）に示すように、入力信号
がハイレベルからロウレベルに立ち下がるときには、出
力信号であるインバータ信号とノンインバータ信号の双
方ともに、入力信号の変化点からＴｐ＋Ｔｎだけ遅れて
変化することになる。

【００４１】この結果、相補型の２つの出力信号波形の
出力タイミングは入力信号の変化するタイミングから同
時間のゲート遅延を経て出力されるので互いの変化点が
ズレない。

【００４２】ただし、ＣＭＯＳインバータ回路１２３と
ノンインバータ回路１２４におけるＰチャンネルトラン
ジスタ同士、Ｎチャンネルトランジスタ同士の持つゲー
ト遅延は厳密には等しくないのでズレが全くなくなるこ
とはない。しかし、従来例の相補信号生成回路に比べ
て、ＣＭＯＳインバータ回路一段分の出力タイミングの
ズレを抑制する効果がある。

【００４３】以上のように、本実施例の相補信号生成回
路によると、入力信号が変化した場合の反転信号出力と
正転信号出力の時間的な変化点のズレを抑制する効果が
あるので、相補信号生成回路を論理ゲートとして用いた
ＬＳＩ回路設計において相補型の動作クロックを要する
トランスファーゲート、コンパレータ、スイッチング回
路の設計などにおいて高速動作が可能となる。

【００４４】（実施例３）以下、図５に基づき、本発明
の第３の実施例に係る駆動インバータ回路について説明
する。

【００４５】図５において、１３６は外部入力端子、１
３８は第１の実施例記載のノンインバータ回路（バッフ
ァ回路）、１３９は駆動能力の高いＣＭＯＳインバータ
回路、１３７は外部出力端子である。

【００４６】また、ノンインバータ回路１３８の内部構
成として、１４４は第一の極性を有する第一のトランジ
スタとしてＮチャンネルトランジスタ、１４５は第二の
極性を有する第二のトランジスタとしてＰチャンネルト
ランジスタ、１４０は電圧電源、１４１はグラウンド電
源、１４２は第一の入力端子、１４３は第一の出力端子
である。

【００４７】ノンインバータ回路の内部構成については
第１の実施例と同様であるので、ここでは説明を省略す
る。

【００４８】駆動能力の高いＣＭＯＳインバータ回路１
３９については、トランジスタの増幅量を大きくしたり
トランジスタを並列に接続した構成にして駆動能力を高
めているような一般的なＣＭＯＳインバータ回路であ
る。

【００４９】１４６は第二の入力端子、１４７は第二の
出力端子である。第一の入力端子１４２は外部入力端子
１３６に接続され、第一の出力端子１４３は第二の入力
端子１４６に接続され、第二の出力端子１４７は外部出
力端子１３７に接続される。

【００５０】上述の構成によって、外部入力端子１３６
から入力された信号を、ノンインバータ回路１３８によ
って１段でＣＭＯＳインバータ回路１３９を駆動し、Ｃ
ＭＯＳインバータ回路１３９は、駆動能力の高い反転信
号として外部出力端子１３７から出力する。

【００５１】このように本実施例の駆動インバータ回路
によると、大負荷バスを駆動するインバータ回路を最小
ゲート段数２段で構成可能となり、駆動インバータ回路
の素子数削減とゲート遅延の抑制が実現できる。

【００５２】

【発明の効果】以上説明したように、本発明のバッファ
回路によると、正転信号出力回路をＣＭＯＳインバータ
回路と同じくトランジスタ数２個で構成することが可能
になる。

【００５３】また、このバッファ回路を用いた相補信号
生成回路によると、入力信号が変化した場合の反転信号
出力と正転信号出力の時間的な変化点のズレを抑制する
効果があるので、相補信号生成回路を論理ゲートとして
用いたＬＳＩ回路設計において相補型の動作クロックを
要するトランスファーゲート、コンパレータ、スイッチ
ング回路の設計などにおいて高速動作が可能となる。

【００５４】また、同バッファ回路を用いた駆動インバ
ータ回路によると、大負荷バスを駆動するインバータ回
路を最小ゲート段数２段で構成可能となり、駆動インバ
ータ回路の素子数削減とゲート遅延の抑制が実現でき
る。

【図面の簡単な説明】

【図１】本発明の第一実施例に係るバッファ回路を示す
回路図

【図２】本発明の第一実施例に係るバッファ回路の断面
図

【図３】本発明の第二の実施例に係る相補信号生成回路
の回路図

【図４】本発明の第二実施例に係る相補信号生成回路の
出力信号の電圧波形を示す図

【図５】本発明の第三実施例に係る駆動インバータ回路
の回路図

【図６】従来のバッファ回路を示す回路図

【図７】従来の相補信号生成回路を示す回路図

【図８】従来の相補信号生成回路の出力信号の電圧波形
を示す図

【図９】従来の駆動インバータ回路を示す回路図

【符号の説明】

１０１、１０７ 外部入力端子 １０２、１０８ 外部出力端子 １０３ Ｎチャンネルトランジスタ １０４ Ｐチャンネルトランジスタ １０５、１０９ 電圧電源 １０６、１１０、１１１ グラウンド電源 １２０ 外部入力端子 １２１ ノンインバータ出力端子 １２２ インバータ出力端子 １２３ ＣＭＯＳインバータ回路 １２４ ノンインバータ回路 １３６ 外部入力端子 １３７ 外部出力端子 １３８ ノンインバータ回路 １３９ ＣＭＯＳインバータ回路のうちで駆動能力の高
い構成をもつ回路 １４８ 外部入力端子 １４９ 外部出力端子 １５０ 電圧電源 １５１ グラウンド電源 １５２ Ｐチャンネルトランジスタ １５３ Ｎチャンネルトランジスタ １５４ 外部入力端子 １５５ インバータ出力端子 １５６ ノンインバータ出力端子 １５７〜１５８ ＣＭＯＳインバータ回路 １６３ 外部入力端子 １６４ 外部出力端子 １６５〜１６７ ＣＭＯＳインバータ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】外部入力端子がゲート端子に接続され、ド
   レイン端子が第一の電圧源に接続され、基板端子がソー
   ス端子に接続され、ソース端子が外部出力端子に接続さ
   れた、第一の極性を有する第一のトランジスタと、 前記外部入力端子がゲート端子に接続され、ドレイン端
   子が第二の電圧源に接続され、基板端子がソース端子に
   接続され、ソース端子が前記外部出力端子に接続され
   た、第二の極正を有する第二のトランジスタとを備えた
   バッファ回路。
2. 【請求項２】ゲート端子が第一の入力端子に接続され、
   基板端子がソース端子に接続され、ソース端子が第一の
   電圧源に接続され、ドレイン端子が第一の外部出力端子
   に接続された、第一の極性を有する第一のトランジスタ
   と、 ゲート端子が前記第一の入力端子に接続され、基板端子
   がソース端子に接続され、ソース端子が第二の電圧源に
   接続され、ドレイン端子が前記第一の外部出力端子に接
   続された、第二の極性を有する第二のトランジスタとを
   有し、 前記第一の入力端子から入力された入力信号を反転して
   前記第一の外部出力端子に出力する反転回路と、 ゲート端子が第二の入力端子に接続され、ドレイン端子
   が前記第一の電圧源に接続され、基板端子がソース端子
   に接続され、ソース端子が第二の外部出力端子に接続さ
   れた、第二の極性を有する第三のトランジスタと、 ゲート端子が前記第二の入力端子に接続され、ドレイン
   端子が前記第二の電圧源に接続され、基板端子がソース
   端子に接続され、ソース端子が前記第二の外部出力端子
   に接続された、第一の極性を有する第四のトランジスタ
   とを有し、 前記第二の入力端子から入力された入力信号をそのまま
   前記第二の外部出力端子に出力するバッファ回路とを備
   え、 外部入力端子が、前記第一の入力端子および前記第二の
   入力端子に接続されてなる相補信号生成回路。
3. 【請求項３】ゲート端子が第一の入力端子に接続され、
   ドレイン端子が第一の電圧源に接続され、基板端子がソ
   ース端子に接続され、ソース端子が第一の出力端子に接
   続された、第一の極性を有する第一のトランジスタと、 ゲート端子が前記第一の入力端子に接続され、ドレイン
   端子が第二の電圧源に接続され、基板端子がソース端子
   に接続され、ソース端子が前記第一の出力端子に接続さ
   れた、第二の極性を有する第二のトランジスタとを有
   し、 前記第一の入力端子から入力された入力信号をそのまま
   前記第一の外部出力端子に出力するバッファ回路と、 第二の入力端子と、第二の出力端子とを有し、 前記第二の入力端子から入力された信号を反転して前記
   第二の出力端子に出力する、前記バッファ回路より駆動
   能力の高いＣＭＯＳインバータ回路とを備え、 外部入力端子が前記第一の入力端子に接続され、前記第
   一の出力端子が前記第二の入力端子に接続され、第二の
   出力端子が外部出力端子に接続されてなる駆動インバー
   タ回路。