JP3055236B2 - 入力回路 - Google Patents
入力回路Info
- Publication number
- JP3055236B2 JP3055236B2 JP3214927A JP21492791A JP3055236B2 JP 3055236 B2 JP3055236 B2 JP 3055236B2 JP 3214927 A JP3214927 A JP 3214927A JP 21492791 A JP21492791 A JP 21492791A JP 3055236 B2 JP3055236 B2 JP 3055236B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- input
- channel mos
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
Description
OS型電界効果トランジスタにより構成される半導体集
積回路の入力回路に関する。
回路は、回路の内部あるいは外部からの雑音により誤動
作することがあり、この対策として、従来、図5に示す
ような疑似ラッチ回路を用いた入力回路が使用されてい
た。
うに、疑似ラッチ回路3と、入力用のインバータ回路I
1と、出力用のインバータ回路I2とを備えて構成され
ていた。
トランジスタQ31,Q32と、NチャンネルMOSト
ランジスタQ33,Q34とを直列接続し、Pチャンネ
ルMOSトランジスタQ31のソースを電源VCに、N
チャンネルMOSトランジスタQ34のソースを接地G
にそれぞれ接続して構成されている。また、Pチャンネ
ルMOSトランジスタQ31のゲートとNチャンネルM
OSトランジスタQ34のゲートとを共通接続し、これ
をさらにインバータ回路I2の出力側に接続している。
NチャンネルMOSトランジスタQ33のゲートには制
御信号φが入力し、また、PチャンネルMOSトランジ
スタQ32のゲートには制御信号φがインバータ回路I
31を介して入力する。さらに、インバータ回路I1の
出力側の節点Aは、PチャンネルMOSトランジスタQ
32およびNチャンネルMOSトランジスタQ33のそ
れぞれのドレインの共通接続点に接続している。
SトランジスタQI1とNチャンネルMOSトランジス
タQI2からなるCMOSインバータ回路である。
する。
チャートであり、(A)は入力信号Sがロウ(’0’)
レベルの場合の動作を、(B)は入力信号Sがハイ(’
1’)レベルの場合の動作をそれぞれ示す。
は、図6(A)に示すように、インバータ回路I1の出
力側の節点Aは’1’レベルに、インバータ回路I2の
出力Oは’0’レベルとなる。このとき、制御信号φ
を’0’レベルに設定すると、疑似ラッチ回路3は入力
回路の動作に無関係となり何等の影響をもたらさないこ
とになる。
源VCと接地Gに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路I1の
NチャンネルMOSトランジスタQI2のゲートソース
間電圧VGSがしきい値電圧VTより大きくなったとす
ると、NチャンネルMOSトランジスタQI2は導通
し、その結果QI2のドレイン電位が’0’レベルとな
るので出力の’0’レベルは逆転して’1’レベルにな
るという誤動作を生じる。
ルの制御信号φを雑音混入のタイミングに合せて入力す
ることにより、PチャンネルMOSトランジスタQ3
1,Q32を介して節点Aに電源レベルVC(’1’レ
ベル)が供給されるので誤動作をまぬがれることにな
る。ここで、制御信号φは、周知のアドレス検知回路等
により生成するものとする。
は、図6(B)に示すように、インバータ回路I1の出
力側の節点Aは’0’レベルに、インバータ回路I2の
出力Oは’1’レベルとなる。このとき、制御信号φ
を’0’レベルに設定すると、疑似ラッチ回路3は入力
回路の動作に無関係となり何等の影響をもたらさないこ
とになる。
源VCと接地Gに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路I1の
PチャンネルMOSトランジスタQI1のゲートソース
間電圧VGSがしきい値電圧VTより大きくなったとす
ると、PチャンネルMOSトランジスタQI1は導通
し、その結果QI1のドレイン電位が電源VCのレベル
となるので出力の’1’レベルは逆転して’0’レベル
になるという誤動作を生じる。
ルの制御信号φを雑音混入のタイミングに合せて入力す
ることにより、NチャンネルMOSトランジスタQ3
3,Q34を介して節点Aに接地レベルG(’0’レベ
ル)が供給されるので誤動作をまぬがれることになる。
は、入力信号のレベルが’1’レベルおよび’0’レベ
ルのいずれのレベルの場合でも雑音による誤動作を防止
するような設計となっていた。しかし、実際の半導体集
積回路では、内部で発生する雑音が主要な雑音源であ
り、内部雑音による入力回路への混入のタイミングは決
まっているので、’1’レベルあるいは’0’レベルの
いずれか一方のみが混入雑音による障害を受けるという
場合が殆どである。したがって、雑音除去の対象として
は、’1’レベルあるいは’0’レベルのいずれか一方
のレベルのときのみに限定すればよい場合が大半である
というものであった。
路は、入力信号のレベルがハイおよびロウのいずれのレ
ベルの場合でも雑音による誤動作を防止するために、P
チャンネルMOSトランジスタ2個とNチャンネルMO
Sトランジスタ2個の最小限4個のトランジスタを必要
とするので、半導体集積回路の高集積度化にともなう入
力回路数の増加により、チップ面積が大幅に増大すると
いう欠点があった。
イレベルおよびロウレベルの2つのレベルからなる入力
信号の前記ハイレベルおよびロウレベルのいずれか一方
のレベルの信号をこの一方のレベルの信号に同期した制
御信号によりラッチする疑似ラッチ回路を備えて構成さ
れている。
て説明する。
示すブロック図である。
が’0’レベルの場合に対応するものであり、図1に示
すように、疑似ラッチ回路1と、入力用のインバータ回
路I1と、出力用のインバータ回路I2とを備えて構成
されている。
トランジスタQ11,Q12とを直列接続し、Pチャン
ネルMOSトランジスタQ11のソースを電源VCに、
Q12のドレインをインバータ回路I1の出力側の節点
Aにそれぞれ接続して構成されている。また、Pチャン
ネルMOSトランジスタQ11のゲートをインバータ回
路I2の出力側に接続している。また、PチャンネルM
OSトランジスタQ12のゲートには制御信号φ1が入
力する。
様、PチャンネルMOSトランジスタQI1とNチャン
ネルMOSトランジスタQI2からなるCMOSインバ
ータ回路である。
ムチャ―トである。
は、図2に示すように、インバータ回路I1の出力側の
節点Aは’1’レベルに、インバータ回路I2の出力O
は’0’レベルとなる。このとき、制御信号φ1を’
1’レベルに設定すると、疑似ラッチ回路1は入力回路
の動作に無関係となり何等の影響をもたらさないことに
なる。
源VCと接地Gに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路I1の
NチャンネルMOSトランジスタQI2のゲートソース
間電圧VGSがしきい値電圧VTより大きくなったとす
ると、NチャンネルMOSトランジスタQI2は導通
し、その結果QI2のドレイン電位が’0’レベルとな
るので出力の’0’レベルは逆転して’1’レベルにな
るという誤動作を生じる。
ルの制御信号φ1を雑音混入のタイミングに合せて入力
することにより、PチャンネルMOSトランジスタQ1
1,Q12を介して節点Aに電源レベルVC(’1’レ
ベル)が供給されるので誤動作をまぬがれることにな
る。ここで、制御信号φは、周知のアドレス検知回路等
により生成するものとする。
する。
示すブロック図である。
が’1’レベルの場合に対応するものであり、図1に示
す第一の実施例に対する本実施例の相違点は、疑似ラッ
チ回路1の代りに、極性が逆である疑似ラッチ回路2を
備えていることである。
トランジスタQ21,Q22とを直列接続し、6チャン
ネルMOSトランジスタQ22のソースを接地Gに、Q
11のドレインをインバータ回路I1の出力側の節点A
にそれぞれ接続して構成されている。また、Nチャンネ
ルMOSトランジスタQ22のゲートをインバータ回路
I2の出力側に接続している。また、NチャンネルMO
SトランジスタQ21のゲートには制御信号φ2が入力
する。
ムチャ―トである。
は、図4に示すように、インバータ回路I1の出力側の
節点Aは’0’レベルに、インバータ回路I2の出力O
は’1’レベルとなる。このとき、制御信号φ2を’
0’レベルに設定すると、疑似ラッチ回路2は入力回路
の動作に無関係となり何等の影響をもたらさないことに
なる。
源VCと接地Gに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路I1の
PチャンネルMOSトランジスタQI1のゲートソース
間電圧VGSがしきい値電圧VTより大きくなったとす
ると、PチャンネルMOSトランジスタQI1は導通
し、その結果QI1のドレイン電位が’1’レベルとな
るので出力の’1’レベルは逆転して’0’レベルにな
るという誤動作を生じる。
ルの制御信号φ2を雑音混入のタイミングに合せて入力
することにより、NチャンネルMOSトランジスタQ2
1,Q22を介して節点Aに接地レベルG(’0’レベ
ル)が供給されるので誤動作をまぬがれることになる。
は、入力信号のハイレベルおよびロウレベルのいずれか
一方のレベルの信号をラッチする疑似ラッチ回路を備え
ることにより、所要のMOSトランジスタの数を半分に
低減できるので、高集積度化による入力回路数の増加に
対応する半導体チップの面積の増大を最小限に抑制でき
るという効果がある。
ク図である。
タイムチャートである。
ク図である。
タイムチャートである。
る。
ムチャートである。
ネルMOSトランジスタ Q12,Q22,Q33,Q34,QI2 Nチャン
ネルMOSトランジスタ
Claims (4)
- 【請求項1】 ハイレベルおよびロウレベルの2つのレ
ベルからなる入力信号の前記ハイレベルおよびロウレベ
ルのいずれか一方のレベルの信号をこの一方のレベルの
信号に同期した制御信号によりラッチする疑似ラッチ回
路を備えることを特徴とする入力回路。 - 【請求項2】 前記入力信号を反転する第一のインバー
タ回路とこの第一のインバータ回路の出力を反転して出
力する第二のインバータ回路とを備える請求項1記載の
入力回路において、 前記疑似ラッチ回路はソースを電源に接続しゲートを前
記第二のインバータ回路の出力に接続した第一のMOS
トランジスタと、ゲートに前記制御信号を入力しドレイ
ンを前記第一のインバータ回路の出力に接続しソースを
前記第一のMOSトランジスタのドレインに接続した第
二のMOSトランジスタとを備えることを特徴とする入
力回路。 - 【請求項3】 前記電源は半導体集積回路の供給電源で
あり前記第一および第二のMOSトランジスタはPチャ
ンネルMOSトランジスタであることを特徴とする請求
項2記載の入力回路。 - 【請求項4】 前記電源は半導体集積回路の接地電位で
あり前記第一および第二のMOSトランジスタはNチャ
ンネルMOSトランジスタであることを特徴とする請求
項2記載の入力回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3214927A JP3055236B2 (ja) | 1991-08-27 | 1991-08-27 | 入力回路 |
KR1019920015256A KR0150227B1 (ko) | 1991-08-27 | 1992-08-25 | 입력 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3214927A JP3055236B2 (ja) | 1991-08-27 | 1991-08-27 | 入力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0555896A JPH0555896A (ja) | 1993-03-05 |
JP3055236B2 true JP3055236B2 (ja) | 2000-06-26 |
Family
ID=16663883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3214927A Expired - Lifetime JP3055236B2 (ja) | 1991-08-27 | 1991-08-27 | 入力回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3055236B2 (ja) |
KR (1) | KR0150227B1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3859766B2 (ja) * | 1996-05-24 | 2006-12-20 | 株式会社ルネサステクノロジ | 半導体記憶装置の入力回路 |
JP5374285B2 (ja) * | 2009-09-14 | 2013-12-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその制御方法 |
-
1991
- 1991-08-27 JP JP3214927A patent/JP3055236B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-25 KR KR1019920015256A patent/KR0150227B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPH0555896A (ja) | 1993-03-05 |
KR0150227B1 (ko) | 1998-12-15 |
KR930005370A (ko) | 1993-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5107137A (en) | Master-slave clocked cmos flip-flop with hysteresis | |
KR930008859A (ko) | 직류 전류를 제거한 데이타 출력 버퍼 | |
US5537066A (en) | Flip-flop type amplifier circuit | |
JPH05144273A (ja) | 半導体集積回路装置 | |
US5414379A (en) | Output buffer circuit for integrated circuit | |
US5095230A (en) | Data output circuit of semiconductor device | |
US5220205A (en) | Output circuit of an integrated circuit having immunity to power source fluctuations | |
US6198328B1 (en) | Circuit configuration for producing complementary signals | |
KR910006510B1 (ko) | 반도체집적회로 | |
US3987315A (en) | Amplifier circuit | |
JP3055236B2 (ja) | 入力回路 | |
US6329840B1 (en) | Tristate output buffer with matched signals to PMOS and NMOS output transistors | |
US4568844A (en) | Field effect transistor inverter-level shifter circuitry | |
JPH04284021A (ja) | 出力回路 | |
KR100303073B1 (ko) | 동적 레지스터를 사용한 cmos 회로용 클럭 신호 발생 장치 | |
JPH0289357A (ja) | 半導体回路 | |
JPH06343025A (ja) | シュミット・トリガ回路 | |
JP2697444B2 (ja) | 出力バッファ回路 | |
JPH03179814A (ja) | レベルシフト回路 | |
US5283765A (en) | Address input buffer circuit for a semi-conductor storage device | |
JPH0555905A (ja) | Cmos論理ゲート | |
JP3117404B2 (ja) | 入力回路およびこれを含む半導体集積回路 | |
JPH04277927A (ja) | 半導体集積回路 | |
JPH0964197A (ja) | バッファ回路 | |
KR100714013B1 (ko) | 가변적인 입력 레벨을 갖는 입력버퍼 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000314 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080414 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090414 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120414 Year of fee payment: 12 |