JPH05144273A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05144273A JPH05144273A JP3301997A JP30199791A JPH05144273A JP H05144273 A JPH05144273 A JP H05144273A JP 3301997 A JP3301997 A JP 3301997A JP 30199791 A JP30199791 A JP 30199791A JP H05144273 A JPH05144273 A JP H05144273A
- Authority
- JP
- Japan
- Prior art keywords
- level
- reset
- terminal
- semiconductor integrated
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
- H03K3/356173—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit with synchronous operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 トランジスタの数の少ないセットもしくはリ
セット機能付半導体集積回路装置を得ることを目的とす
る。 【構成】 データラッチ回路を有する半導体集積回路装
置において、データラッチ回路を構成する２つのインバ
ータのうちのいずれか一方を、ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタにより構成し、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタの一方のソース端子をセッ
トもしくはリセット信号を与えるための端子に接続す
る。
セット機能付半導体集積回路装置を得ることを目的とす
る。 【構成】 データラッチ回路を有する半導体集積回路装
置において、データラッチ回路を構成する２つのインバ
ータのうちのいずれか一方を、ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタにより構成し、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタの一方のソース端子をセッ
トもしくはリセット信号を与えるための端子に接続す
る。
Description
【０００１】
【産業上の利用分野】この発明は、データラッチ機能を
有する半導体集積回路装置に関し、特にデータラッチ回
路の改良に関するものである。
有する半導体集積回路装置に関し、特にデータラッチ回
路の改良に関するものである。
【０００２】
【従来の技術】データラッチ機能は、主としてフリップ
フロップ回路により構成され、スタティックメモリやデ
ータを一時保持する半導体集積回路装置に用いられる。
このようなデータラッチ機能を有する半導体集積回路装
置にセット機能あるいはリセット機能を付加して、出力
信号の制御を行なうことにより、信号の取扱いを容易に
することができる。
フロップ回路により構成され、スタティックメモリやデ
ータを一時保持する半導体集積回路装置に用いられる。
このようなデータラッチ機能を有する半導体集積回路装
置にセット機能あるいはリセット機能を付加して、出力
信号の制御を行なうことにより、信号の取扱いを容易に
することができる。
【０００３】なお、この出願では、「リセット」とは、
一般的な概念に従って、ラッチ出力を強制的に“Ｌ”レ
ベルにする動作のことを言い、「セット」とは、ラッチ
出力を強制的に“Ｈ”レベルにする動作のことを言うも
のとする。また、ここで、“Ｈ”レベルとは、電源電位
のことを言い、“Ｌ”レベルとは接地電位のことを言
う。
一般的な概念に従って、ラッチ出力を強制的に“Ｌ”レ
ベルにする動作のことを言い、「セット」とは、ラッチ
出力を強制的に“Ｈ”レベルにする動作のことを言うも
のとする。また、ここで、“Ｈ”レベルとは、電源電位
のことを言い、“Ｌ”レベルとは接地電位のことを言
う。
【０００４】図７は、リセットおよびセット機能を設け
ていない半導体集積回路装置の回路図である。図７を参
照して、この半導体集積回路装置は、クロック信号ＣＬ
Ｋを受けるクロック入力端子４、入力データＤＩを受け
るデータ入力端子５、ラッチされたデータを出力するデ
ータ出力端子６を備える。さらに、この半導体集積回路
装置は、Ｎチャネルトランジスタ１０、インバータ１、
２および３を含む。Ｎチャネルトランジスタ１０は、そ
のゲート電極がクロック入力端子４に接続され、そのソ
ース電極がデータ入力端子ＤＩに接続され、そのドレイ
ン電極がインバータ１の入力に接続される。インバータ
１は、その入力端子がインバータ２の出力端子に接続さ
れ、その出力端子がインバータ２の入力端子およびイン
バータ３の入力端子に接続される。すなわち、インバー
タ１とインバータ２とが、ラッチ回路９を構成してい
る。インバータ３はその出力端子がデータ出力端子６に
接続される。
ていない半導体集積回路装置の回路図である。図７を参
照して、この半導体集積回路装置は、クロック信号ＣＬ
Ｋを受けるクロック入力端子４、入力データＤＩを受け
るデータ入力端子５、ラッチされたデータを出力するデ
ータ出力端子６を備える。さらに、この半導体集積回路
装置は、Ｎチャネルトランジスタ１０、インバータ１、
２および３を含む。Ｎチャネルトランジスタ１０は、そ
のゲート電極がクロック入力端子４に接続され、そのソ
ース電極がデータ入力端子ＤＩに接続され、そのドレイ
ン電極がインバータ１の入力に接続される。インバータ
１は、その入力端子がインバータ２の出力端子に接続さ
れ、その出力端子がインバータ２の入力端子およびイン
バータ３の入力端子に接続される。すなわち、インバー
タ１とインバータ２とが、ラッチ回路９を構成してい
る。インバータ３はその出力端子がデータ出力端子６に
接続される。
【０００５】図８は図７の半導体集積回路装置のタイミ
ングチャートである。図８において、ａ、ｂ、ｃおよび
ｄはデータの入力順番を示す。図７および図８を用いて
図７の半導体集積回路装置の動作を説明する。データ入
力端子５にデータＤＩが与えられ、クロック入力端子４
にクロック信号ＣＬＫが与えられる。クロック信号ＣＬ
Ｋが“Ｈ”レベルの場合には、Ｎチャネルトランジスタ
１０がオン状態となり、入力データＤＩをインバータ１
に伝達する。このように、データを伝達することから、
Ｎチャネルトランジスタ１０はトランスミッションゲー
トといわれる。インバータ１に与えられた入力データＤ
Ｉは、ここで反転された後インバータ２およびインバー
タ３に与えられる。インバータ１とインバータ２は、次
のクロック信号が“Ｈ”レベルになるまで与えられたデ
ータを保持する。したがって、クロック信号ＣＬＫが一
度立上がると、その後クロック信号ＣＬＫが立下がって
もデータは失われない。インバータ３は、保持されたデ
ータを反転させた後、データ出力端子６に出力する。
ングチャートである。図８において、ａ、ｂ、ｃおよび
ｄはデータの入力順番を示す。図７および図８を用いて
図７の半導体集積回路装置の動作を説明する。データ入
力端子５にデータＤＩが与えられ、クロック入力端子４
にクロック信号ＣＬＫが与えられる。クロック信号ＣＬ
Ｋが“Ｈ”レベルの場合には、Ｎチャネルトランジスタ
１０がオン状態となり、入力データＤＩをインバータ１
に伝達する。このように、データを伝達することから、
Ｎチャネルトランジスタ１０はトランスミッションゲー
トといわれる。インバータ１に与えられた入力データＤ
Ｉは、ここで反転された後インバータ２およびインバー
タ３に与えられる。インバータ１とインバータ２は、次
のクロック信号が“Ｈ”レベルになるまで与えられたデ
ータを保持する。したがって、クロック信号ＣＬＫが一
度立上がると、その後クロック信号ＣＬＫが立下がって
もデータは失われない。インバータ３は、保持されたデ
ータを反転させた後、データ出力端子６に出力する。
【０００６】図９は、従来のリセット機能を有する半導
体集積回路装置を示す回路図である。図９を参照して、
この半導体集積回路装置が図７の半導体集積回路装置と
異なるところは、リセット信号／Ｒｅｓｅｔを入力する
リセット端子７が追加され、インバータ１に代えてＮＡ
ＮＤゲート１１が設けられていることである。ＮＡＮＤ
ゲート１１は、２つの入力端子と１つの出力端子を有す
る。一方の入力端子はＮチャネルトランジスタ１０のソ
ースおよびインバータ２出力に接続され、他方の入力端
子はリセット端子７に接続され、その出力端子はインバ
ータ２および３の入力端子に接続されている。
体集積回路装置を示す回路図である。図９を参照して、
この半導体集積回路装置が図７の半導体集積回路装置と
異なるところは、リセット信号／Ｒｅｓｅｔを入力する
リセット端子７が追加され、インバータ１に代えてＮＡ
ＮＤゲート１１が設けられていることである。ＮＡＮＤ
ゲート１１は、２つの入力端子と１つの出力端子を有す
る。一方の入力端子はＮチャネルトランジスタ１０のソ
ースおよびインバータ２出力に接続され、他方の入力端
子はリセット端子７に接続され、その出力端子はインバ
ータ２および３の入力端子に接続されている。
【０００７】図１０は、図９の半導体集積回路装置のタ
イミングチャートである。図９および図１０を用いて図
９の半導体集積回路装置の動作を説明する。リセット信
号／Ｒｅｓｅｔが“Ｈ”レベルの場合には、ＮＡＮＤゲ
ート１１の出力は、Ｎチャネルトランジスタ１０から与
えられるデータＤＩによって決定される。したがって、
リセット信号が“Ｈ”レベルの場合には、図７に示した
ラッチ機能のない半導体集積回路装置と同様の動作を行
なう。
イミングチャートである。図９および図１０を用いて図
９の半導体集積回路装置の動作を説明する。リセット信
号／Ｒｅｓｅｔが“Ｈ”レベルの場合には、ＮＡＮＤゲ
ート１１の出力は、Ｎチャネルトランジスタ１０から与
えられるデータＤＩによって決定される。したがって、
リセット信号が“Ｈ”レベルの場合には、図７に示した
ラッチ機能のない半導体集積回路装置と同様の動作を行
なう。
【０００８】リセット信号が“Ｌ”レベルの場合には、
ＮＡＮＤゲート１１の出力は、Ｎチャネルトランジスタ
１０から与えられるデータにかかわらず“Ｈ”レベルと
なる。インバータ３は、この“Ｈ”レベルの信号を受け
て出力端子６に“Ｌ”レベルを出力する。ＮＡＮＤゲー
ト１１の出力“Ｈ”レベルは、インバータ２に与えら
れ、ここで反転された後、ＮＡＮＤゲート１１の一方の
入力端子に与えられる。これにより、ＮＡＮＤゲート１
１の出力は“Ｈ”レベルにラッチされ、出力データＤＯ
は“Ｌ”レベルにリセットされたことになる。その後、
リセット端子７に“Ｈ”レベルの信号を与えると、リセ
ット状態が解除され、次のクロック信号の立上がりに応
答して、ＮＡＮＤゲート１１とインバータ２とが入力デ
ータＤＩ（図１０のｃ番目）をラッチする。ラッチされ
たデータはインバータ３を通して出力端子６に与えられ
る。
ＮＡＮＤゲート１１の出力は、Ｎチャネルトランジスタ
１０から与えられるデータにかかわらず“Ｈ”レベルと
なる。インバータ３は、この“Ｈ”レベルの信号を受け
て出力端子６に“Ｌ”レベルを出力する。ＮＡＮＤゲー
ト１１の出力“Ｈ”レベルは、インバータ２に与えら
れ、ここで反転された後、ＮＡＮＤゲート１１の一方の
入力端子に与えられる。これにより、ＮＡＮＤゲート１
１の出力は“Ｈ”レベルにラッチされ、出力データＤＯ
は“Ｌ”レベルにリセットされたことになる。その後、
リセット端子７に“Ｈ”レベルの信号を与えると、リセ
ット状態が解除され、次のクロック信号の立上がりに応
答して、ＮＡＮＤゲート１１とインバータ２とが入力デ
ータＤＩ（図１０のｃ番目）をラッチする。ラッチされ
たデータはインバータ３を通して出力端子６に与えられ
る。
【０００９】図１１は、従来のセット機能付半導体集積
回路装置の回路図である。図１１の半導体集積回路装置
が図９の半導体集積回路装置と異なるところは、リセッ
ト端子７に代えて、セット信号ｓｅｔを受けるセット端
子８が設けられ、２入力ＮＡＮＤゲートに代えて２入力
ＮＯＲゲート１２が設けられていることである。
回路装置の回路図である。図１１の半導体集積回路装置
が図９の半導体集積回路装置と異なるところは、リセッ
ト端子７に代えて、セット信号ｓｅｔを受けるセット端
子８が設けられ、２入力ＮＡＮＤゲートに代えて２入力
ＮＯＲゲート１２が設けられていることである。
【００１０】図１２は、図１１の半導体集積回路装置の
タイミングチャートを示す図である。図１１および図１
２を用いて図１１の半導体集積回路装置の動作を説明す
る。
タイミングチャートを示す図である。図１１および図１
２を用いて図１１の半導体集積回路装置の動作を説明す
る。
【００１１】セット端子８に“Ｌ”レベルが印加されて
いる場合には、ＮＯＲゲート１２の出力は入力端子５に
与えられる入力データＤＩによって決定される。このこ
とは、図９の半導体集積回路装置の動作と同様である。
いる場合には、ＮＯＲゲート１２の出力は入力端子５に
与えられる入力データＤＩによって決定される。このこ
とは、図９の半導体集積回路装置の動作と同様である。
【００１２】セット端子８に“Ｈ”レベルが印加された
場合には、ＮＯＲゲート１２は、入力端子５のデータに
かかわらず、“Ｌ”レベルを出力する。この出力はイン
バータ２およびインバータ３に与えられ、インバータ３
に与えられたデータ（“Ｌ”レベル）は、ここで反転さ
れた後、出力端子６に与えられる。また、インバータ２
に与えられたデータは、ここで反転された後ＮＯＲゲー
ト１２の一方の入力端子に与えられる。これによって、
ＮＯＲゲート１２の出力は“Ｌ”レベルにラッチされて
出力端子６は“Ｈ”レベルにセットされる。
場合には、ＮＯＲゲート１２は、入力端子５のデータに
かかわらず、“Ｌ”レベルを出力する。この出力はイン
バータ２およびインバータ３に与えられ、インバータ３
に与えられたデータ（“Ｌ”レベル）は、ここで反転さ
れた後、出力端子６に与えられる。また、インバータ２
に与えられたデータは、ここで反転された後ＮＯＲゲー
ト１２の一方の入力端子に与えられる。これによって、
ＮＯＲゲート１２の出力は“Ｌ”レベルにラッチされて
出力端子６は“Ｈ”レベルにセットされる。
【００１３】
【発明が解決しようとする課題】従来のセット機能付も
しくはリセット機能付半導体集積回路装置は、以上のよ
うに構成されているので、セットもしくはリセット機能
を付加するには、少なくとも２つの入力端子を有するゲ
ート回路が必要であった。したがって、ゲート回路を構
成するために多くのトランジスタを必要とするという問
題があった。
しくはリセット機能付半導体集積回路装置は、以上のよ
うに構成されているので、セットもしくはリセット機能
を付加するには、少なくとも２つの入力端子を有するゲ
ート回路が必要であった。したがって、ゲート回路を構
成するために多くのトランジスタを必要とするという問
題があった。
【００１４】この発明は上記のような問題点に鑑みてな
されたものであり、トランジスタの数の少ないセットも
しくはリセット機能付の半導体集積回路装置を提供する
ことを目的とする。
されたものであり、トランジスタの数の少ないセットも
しくはリセット機能付の半導体集積回路装置を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】前記目的を達成するため
にこの発明に係る半導体集積回路装置は、クロック信号
に応答して外部から与えられたデータを取込む取込回路
と、２つのインバータにより構成され、前記取込回路に
より取込まれたデータをラッチするデータラッチ回路
と、前記データラッチ回路によりラッチされたデータを
外部に出力する出力回路と、前記データラッチ回路にリ
セットまたはセット信号を与えるための端子とを含む半
導体集積回路装置であって、前記２つのインバータの一
方は、前記取込まれたデータに応答して相補的にスイッ
チングする２つのスイッチング手段を含み、各前記スイ
ッチング手段は、２つの導通端子を含み、２つのスイッ
チング手段のいずれか一方は、その一方の導通端子が前
記セットもしくはリセット端子に接続されたことを特徴
とする。
にこの発明に係る半導体集積回路装置は、クロック信号
に応答して外部から与えられたデータを取込む取込回路
と、２つのインバータにより構成され、前記取込回路に
より取込まれたデータをラッチするデータラッチ回路
と、前記データラッチ回路によりラッチされたデータを
外部に出力する出力回路と、前記データラッチ回路にリ
セットまたはセット信号を与えるための端子とを含む半
導体集積回路装置であって、前記２つのインバータの一
方は、前記取込まれたデータに応答して相補的にスイッ
チングする２つのスイッチング手段を含み、各前記スイ
ッチング手段は、２つの導通端子を含み、２つのスイッ
チング手段のいずれか一方は、その一方の導通端子が前
記セットもしくはリセット端子に接続されたことを特徴
とする。
【００１６】
【作用】以上のこの発明では、データラッチ回路を構成
する一方のインバータは、取込まれたデータに応答して
相補的にスイッチングする２つのスイッチング手段によ
り構成されているので、トランジスタの数は少なくとも
２つで足りる。そして、一方のスイッチング手段の一方
の導通端子にセット信号もしくはリセット信号を与える
ことにより、インバータの出力を“Ｌ”レベルまたは
“Ｈ”レベルにすることができるので、セットもしくは
リセット機能を簡単な構成で実現できる。
する一方のインバータは、取込まれたデータに応答して
相補的にスイッチングする２つのスイッチング手段によ
り構成されているので、トランジスタの数は少なくとも
２つで足りる。そして、一方のスイッチング手段の一方
の導通端子にセット信号もしくはリセット信号を与える
ことにより、インバータの出力を“Ｌ”レベルまたは
“Ｈ”レベルにすることができるので、セットもしくは
リセット機能を簡単な構成で実現できる。
【００１７】
【実施例】図１はこの発明の一実施例を示す回路図であ
る。図１の半導体集積回路装置が図９の半導体集積回路
装置と異なるところは、ＮＡＮＤゲートに代えて、ＮＭ
ＯＳトランジスタ１５とＰＭＯＳトランジスタ１５が設
けられていることである。その他の回路については、図
９と同様であり、同一符号を付しその説明は適宜省略す
る。
る。図１の半導体集積回路装置が図９の半導体集積回路
装置と異なるところは、ＮＡＮＤゲートに代えて、ＮＭ
ＯＳトランジスタ１５とＰＭＯＳトランジスタ１５が設
けられていることである。その他の回路については、図
９と同様であり、同一符号を付しその説明は適宜省略す
る。
【００１８】Ｎチャネルトランジスタ１５は、そのゲー
ト電極がＰＭＯＳトランジスタ１６のゲート電極ととも
にＮＭＯＳトランジスタ１０のドレイン電極およびイン
バータ２の出力端子に共通に接続され、そのドレイン電
極がＰＭＯＳトランジスタ１６のドレイン電極とともに
インバータ２および３の入力に共通に接続され、そのソ
ース電極がリセット端子７に接続される。ＰＭＯＳトラ
ンジスタ１６は、そのソース電極が電源電位に結合され
る。
ト電極がＰＭＯＳトランジスタ１６のゲート電極ととも
にＮＭＯＳトランジスタ１０のドレイン電極およびイン
バータ２の出力端子に共通に接続され、そのドレイン電
極がＰＭＯＳトランジスタ１６のドレイン電極とともに
インバータ２および３の入力に共通に接続され、そのソ
ース電極がリセット端子７に接続される。ＰＭＯＳトラ
ンジスタ１６は、そのソース電極が電源電位に結合され
る。
【００１９】次に、図１の半導体集積回路装置の動作を
説明する。なお、この半導体集積回路装置は、前述した
図１０のタイミングチャートと同様なタイミングに従っ
て動作する。
説明する。なお、この半導体集積回路装置は、前述した
図１０のタイミングチャートと同様なタイミングに従っ
て動作する。
【００２０】リセット信号Ｒｅｓｅｔが“Ｌ”レベルの
場合には、ＮＭＯＳトランジスタ１５のソース電極は
“Ｌ”レベルすなわちＧＮＤレベルにされる。したがっ
てこの場合にはＮＭＯＳトランジスタ１５とＰＭＯＳト
ランジスタ１６とでインバータを構成することになる。
この結果、図７に示した半導体集積回路装置と同様にク
ロック信号に応答してラッチ動作を行なう。
場合には、ＮＭＯＳトランジスタ１５のソース電極は
“Ｌ”レベルすなわちＧＮＤレベルにされる。したがっ
てこの場合にはＮＭＯＳトランジスタ１５とＰＭＯＳト
ランジスタ１６とでインバータを構成することになる。
この結果、図７に示した半導体集積回路装置と同様にク
ロック信号に応答してラッチ動作を行なう。
【００２１】次に、リセット信号Ｒｅｓｅｔが“Ｈ”レ
ベルの場合の動作を説明する。出力端子６の出力レベル
“Ｈ”レベルの場合は、出力ノード１９は“Ｌ”レベル
であり、ＮＭＯＳトランジスタ１５はＯＮ状態、ＰＭＯ
Ｓトランジスタ１６はオフ状態である。この状態におい
てリセット端子７に“Ｈ”レベルが印加されると、この
印加された“Ｈ”レベルがオン状態のＮＭＯＳトランジ
スタ１５のソース−ドレインを通して出力ノード１９に
伝達され、出力ノード１９は“Ｈ”レベルとなる。応答
して、インバータ２は“Ｌ”レベルを出力する。これに
より、ＰＭＯＳトランジスタ１６はオンし、ＮＭＯＳト
ランジスタ１５はオフするので、出力ノード１９に
“Ｈ”レベルがラッチされることになる。出力ノード１
９に伝達された“Ｈ”レベルは、インバータ３により
“Ｌ”レベルに反転された後、出力端子６に出力され
る。
ベルの場合の動作を説明する。出力端子６の出力レベル
“Ｈ”レベルの場合は、出力ノード１９は“Ｌ”レベル
であり、ＮＭＯＳトランジスタ１５はＯＮ状態、ＰＭＯ
Ｓトランジスタ１６はオフ状態である。この状態におい
てリセット端子７に“Ｈ”レベルが印加されると、この
印加された“Ｈ”レベルがオン状態のＮＭＯＳトランジ
スタ１５のソース−ドレインを通して出力ノード１９に
伝達され、出力ノード１９は“Ｈ”レベルとなる。応答
して、インバータ２は“Ｌ”レベルを出力する。これに
より、ＰＭＯＳトランジスタ１６はオンし、ＮＭＯＳト
ランジスタ１５はオフするので、出力ノード１９に
“Ｈ”レベルがラッチされることになる。出力ノード１
９に伝達された“Ｈ”レベルは、インバータ３により
“Ｌ”レベルに反転された後、出力端子６に出力され
る。
【００２２】逆に、出力端子６に“Ｌ”レベルを出力し
ている場合は、ノード１９は“Ｈ”レベルである。つま
り、ＰＭＯＳトランジスタ１６はオン、ＮＭＯＳトラン
ジスタ１５はオフしている。このとき、リセット端子７
に“Ｈ”レベルを印加しても、ＮＭＯＳトランジスタ１
５はオフしているので、ラッチされているデータ（すな
わち、出力ノード１９の“Ｈ”レベルおよび出力端子６
の“Ｌ”レベル）は影響を受けない。したがって、出力
端子６に“Ｌ”レベルを出力している場合には、リセッ
ト動作を行なっている場合と等価な状態となる。
ている場合は、ノード１９は“Ｈ”レベルである。つま
り、ＰＭＯＳトランジスタ１６はオン、ＮＭＯＳトラン
ジスタ１５はオフしている。このとき、リセット端子７
に“Ｈ”レベルを印加しても、ＮＭＯＳトランジスタ１
５はオフしているので、ラッチされているデータ（すな
わち、出力ノード１９の“Ｈ”レベルおよび出力端子６
の“Ｌ”レベル）は影響を受けない。したがって、出力
端子６に“Ｌ”レベルを出力している場合には、リセッ
ト動作を行なっている場合と等価な状態となる。
【００２３】以上説明したように、ＮＭＯＳトランジス
タ１５のソース電極にリセット信号として“Ｈ”レベル
を与えることにより、出力端子６の電位を“Ｌ”レベル
にリセットすることができる。なお、リセット端子７が
無効（ネゲート）にされるのは、クロック信号ＣＬＫが
“Ｌ”レベルの期間である必要があり、ネゲートされた
後、次のクロック信号ＣＬＫの立上がりでリセットサイ
クルが解除され新たにデータを取込むことになる。
タ１５のソース電極にリセット信号として“Ｈ”レベル
を与えることにより、出力端子６の電位を“Ｌ”レベル
にリセットすることができる。なお、リセット端子７が
無効（ネゲート）にされるのは、クロック信号ＣＬＫが
“Ｌ”レベルの期間である必要があり、ネゲートされた
後、次のクロック信号ＣＬＫの立上がりでリセットサイ
クルが解除され新たにデータを取込むことになる。
【００２４】図２は、この発明の第２の実施例を示す回
路図である。この半導体集積回路装置が図１の半導体集
積回路装置と異なるところは、リセット端子に代えてセ
ット端子８が設けられ、このセット端子８がＰＭＯＳト
ランジスタ１６のソース電極に接続されかつＮＭＯＳト
ランジスタ１５のソース電極が接地されていることであ
る。
路図である。この半導体集積回路装置が図１の半導体集
積回路装置と異なるところは、リセット端子に代えてセ
ット端子８が設けられ、このセット端子８がＰＭＯＳト
ランジスタ１６のソース電極に接続されかつＮＭＯＳト
ランジスタ１５のソース電極が接地されていることであ
る。
【００２５】動作において、セット信号／ｓｅｔが
“Ｈ”レベルの場合には、ＰＭＯＳトランジスタ１６の
ソース電極に電源電圧が与えられたのと等価であり、Ｍ
ＭＯＳトランジスタ１５とＰＭＯＳトランジスタ１６と
によりインバータが構成される。したがって、図７の半
導体集積回路と同様にクロック信号ＣＬＫに応答してラ
ッチ動作を行なう。
“Ｈ”レベルの場合には、ＰＭＯＳトランジスタ１６の
ソース電極に電源電圧が与えられたのと等価であり、Ｍ
ＭＯＳトランジスタ１５とＰＭＯＳトランジスタ１６と
によりインバータが構成される。したがって、図７の半
導体集積回路と同様にクロック信号ＣＬＫに応答してラ
ッチ動作を行なう。
【００２６】次にセット端子８に“Ｌ”レベルが印加さ
れた場合の動作を説明する。出力端子６が“Ｌ”レベル
の場合には、出力ノード１９は“Ｈ”レベルであり、Ｐ
ＭＯＳトランジスタ１６はオン状態、ＮＭＯＳトランジ
スタ１５はオフ状態である。この状態においてセット端
子８に“Ｌ”レベルが印加されると、この印加された
“Ｌ”レベルがオン状態のＰＭＯＳトランジスタ１６の
ソース−ドレインを通してノード１９に伝達される。こ
れにより、ノード１９は強制的に“Ｌ”レベルにされ
る。応答して、インバータ２は“Ｈ”レベルを出力し、
ＮＭＯＳトランジスタ１５をオン状態、ＰＭＯＳトラン
ジスタ１６をオフ状態にする。これにより出力ノード１
９は“Ｌ”レベルにラッチされ、出力端子６は“Ｈ”レ
ベルにセットされる。
れた場合の動作を説明する。出力端子６が“Ｌ”レベル
の場合には、出力ノード１９は“Ｈ”レベルであり、Ｐ
ＭＯＳトランジスタ１６はオン状態、ＮＭＯＳトランジ
スタ１５はオフ状態である。この状態においてセット端
子８に“Ｌ”レベルが印加されると、この印加された
“Ｌ”レベルがオン状態のＰＭＯＳトランジスタ１６の
ソース−ドレインを通してノード１９に伝達される。こ
れにより、ノード１９は強制的に“Ｌ”レベルにされ
る。応答して、インバータ２は“Ｈ”レベルを出力し、
ＮＭＯＳトランジスタ１５をオン状態、ＰＭＯＳトラン
ジスタ１６をオフ状態にする。これにより出力ノード１
９は“Ｌ”レベルにラッチされ、出力端子６は“Ｈ”レ
ベルにセットされる。
【００２７】次に出力端子６に“Ｈ”レベルが出力され
ている場合には、ノード１９が“Ｌ”レベルであり、Ｐ
ＭＯＳトランジスタ１６はオフ状態、ＮＭＯＳトランジ
スタ１５はオン状態である。このとき、セット端子８
“Ｌ”レベルを印加しても、ＰＭＯＳトランジスタ１６
はオフしているので、出力ノード１９にラッチされてい
るデータは影響されない。したがって、出力ノード１９
は“Ｌ”レベルのままであり、出力端子６は“Ｈ”レベ
ルのままである。したがって、出力端子６に“Ｈ”レベ
ルが出力されている場合は、セット動作を行なったのと
等価である。
ている場合には、ノード１９が“Ｌ”レベルであり、Ｐ
ＭＯＳトランジスタ１６はオフ状態、ＮＭＯＳトランジ
スタ１５はオン状態である。このとき、セット端子８
“Ｌ”レベルを印加しても、ＰＭＯＳトランジスタ１６
はオフしているので、出力ノード１９にラッチされてい
るデータは影響されない。したがって、出力ノード１９
は“Ｌ”レベルのままであり、出力端子６は“Ｈ”レベ
ルのままである。したがって、出力端子６に“Ｈ”レベ
ルが出力されている場合は、セット動作を行なったのと
等価である。
【００２８】以上のようにラッチ出力が“Ｈ”レベルあ
るいは“Ｌ”レベルにかかわらず、セット端子８に
“Ｌ”レベルを印加して、出力端子６のレベルを“Ｈ”
レベルにすることができ、セット動作を行なうことがで
きる。
るいは“Ｌ”レベルにかかわらず、セット端子８に
“Ｌ”レベルを印加して、出力端子６のレベルを“Ｈ”
レベルにすることができ、セット動作を行なうことがで
きる。
【００２９】図３は、この発明の第３の実施例を示す回
路図である。図３の半導体集積回路装置が図１の半導体
集積回路装置と異なるところは、インバータ２に代え
て、インバータ３の出力端子と入力ノード１０との間に
トランスミッションゲートとしてのＰＭＯＳトランジス
タ１４が設けられていることである。ＰＭＯＳトランジ
スタ１４は、そのゲート電極に与えられるクロック信号
ＣＬＫに応答して、インバータ３の出力を入力ノード２
０に帰還させる。リセット端子７に“Ｌ”レベルが印加
されている場合には、ＰＭＯＳトランジスタ１６および
ＮＭＯＳトランジスタ１５はインバータを構成する。こ
の結果、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジ
スタ１５、インバータ３およびＰチャネルトランジスタ
１４によりラッチ回路が構成される。
路図である。図３の半導体集積回路装置が図１の半導体
集積回路装置と異なるところは、インバータ２に代え
て、インバータ３の出力端子と入力ノード１０との間に
トランスミッションゲートとしてのＰＭＯＳトランジス
タ１４が設けられていることである。ＰＭＯＳトランジ
スタ１４は、そのゲート電極に与えられるクロック信号
ＣＬＫに応答して、インバータ３の出力を入力ノード２
０に帰還させる。リセット端子７に“Ｌ”レベルが印加
されている場合には、ＰＭＯＳトランジスタ１６および
ＮＭＯＳトランジスタ１５はインバータを構成する。こ
の結果、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジ
スタ１５、インバータ３およびＰチャネルトランジスタ
１４によりラッチ回路が構成される。
【００３０】また、リセット端子“Ｈ”レベルが印加さ
れた場合には、図１の実施例と同様に入力データＤＩが
“Ｈ”レベルまたは“Ｌ”レベルのいずれであっても、
出力ノード１９は、“Ｈ”レベルにラッチされ、出力端
子６のレベルは“Ｌ”レベルにリセットされる。
れた場合には、図１の実施例と同様に入力データＤＩが
“Ｈ”レベルまたは“Ｌ”レベルのいずれであっても、
出力ノード１９は、“Ｈ”レベルにラッチされ、出力端
子６のレベルは“Ｌ”レベルにリセットされる。
【００３１】図３の実施例では、インバータ３に代えて
トランスミッションゲートとしてのＰＭＯＳトランジス
タを用いているので、図１の実施例よりもトランジスタ
の数をさらに少なくすることができる。
トランスミッションゲートとしてのＰＭＯＳトランジス
タを用いているので、図１の実施例よりもトランジスタ
の数をさらに少なくすることができる。
【００３２】なお、第３の実施例ではリセット機能付の
半導体集積回路装置を示したが、リセット機能に代えて
セット機能を設けることも可能である。
半導体集積回路装置を示したが、リセット機能に代えて
セット機能を設けることも可能である。
【００３３】図４はこの発明の第４の実施例を示す回路
図である。この半導体集積回路装置が図３の半導体集積
回路装置と異なるところは、ＰＭＯＳトランジスタ１６
のソース電極がセット端子８に接続され、ＮＭＯＳトラ
ンジスタ１５のソース電極が接地されていることであ
る。この半導体集積回路装置は、セット端子８に与えら
れるセット信号／ｓｅｔに応答し、出力端子６を“Ｈ”
レベルにセットすることができる。
図である。この半導体集積回路装置が図３の半導体集積
回路装置と異なるところは、ＰＭＯＳトランジスタ１６
のソース電極がセット端子８に接続され、ＮＭＯＳトラ
ンジスタ１５のソース電極が接地されていることであ
る。この半導体集積回路装置は、セット端子８に与えら
れるセット信号／ｓｅｔに応答し、出力端子６を“Ｈ”
レベルにセットすることができる。
【００３４】図５はこの発明の第５の実施例を示す回路
図である。この半導体集積回路装置は、メモリセル９′
と、書込専用ポート２１と、読出専用ポート２３とを備
える。メモリセル９′は記憶ノード２０′、読出ノード
１９′、インバータ１２、ＮＭＯＳトランジスタ１５、
およびＰＭＯＳトランジスタ１６を含み、図１のラッチ
回路に相当する。書込専用ポート２１は、書込ビット線
ＷＢ、書込ワード線ＷＷ、ＮＭＯＳトランジスタ１０を
含み、書込ビット線ＷＢに与えられる信号は、図１のデ
ータ入力ＤＩに相当し、書込ワード線ＷＷに与えられる
信号は、図１のクロック信号ＣＬＫに相当する。読出専
用ポート２２は、読出ビット線ＲＢ、読出ワード線Ｒ
Ｗ、ＮＭＯＳトランジスタ１７および１８を含む。
図である。この半導体集積回路装置は、メモリセル９′
と、書込専用ポート２１と、読出専用ポート２３とを備
える。メモリセル９′は記憶ノード２０′、読出ノード
１９′、インバータ１２、ＮＭＯＳトランジスタ１５、
およびＰＭＯＳトランジスタ１６を含み、図１のラッチ
回路に相当する。書込専用ポート２１は、書込ビット線
ＷＢ、書込ワード線ＷＷ、ＮＭＯＳトランジスタ１０を
含み、書込ビット線ＷＢに与えられる信号は、図１のデ
ータ入力ＤＩに相当し、書込ワード線ＷＷに与えられる
信号は、図１のクロック信号ＣＬＫに相当する。読出専
用ポート２２は、読出ビット線ＲＢ、読出ワード線Ｒ
Ｗ、ＮＭＯＳトランジスタ１７および１８を含む。
【００３５】次に図５に示した半導体集積回路装置のリ
セット時の動作を説明する。リセット端子７に“Ｈ”レ
ベルが印加されると、図１で説明したように読出ノード
１９′は“Ｈ”レベルにラッチされる。応答して、Ｎチ
ャネルトランジスタ１７はオンし、読出ビット線ＲＢは
ＮＭＯＳトランジスタ１７および１８を通して接地電位
に結合される。このようにして、読出ビット線ＲＢの電
位は“Ｌ”レベルにリセットする。
セット時の動作を説明する。リセット端子７に“Ｈ”レ
ベルが印加されると、図１で説明したように読出ノード
１９′は“Ｈ”レベルにラッチされる。応答して、Ｎチ
ャネルトランジスタ１７はオンし、読出ビット線ＲＢは
ＮＭＯＳトランジスタ１７および１８を通して接地電位
に結合される。このようにして、読出ビット線ＲＢの電
位は“Ｌ”レベルにリセットする。
【００３６】以上説明したように、書込および読出専用
ポートを有するリセット機能付メモリ装置についても、
トランジスタの数を少なくすることができる。
ポートを有するリセット機能付メモリ装置についても、
トランジスタの数を少なくすることができる。
【００３７】なお、この実施例では、リセット機能付メ
モリ装置を示したが、リセット機能に代えてセット機能
を持たせることもできる。この例を図６に示す。
モリ装置を示したが、リセット機能に代えてセット機能
を持たせることもできる。この例を図６に示す。
【００３８】また、第１ないし第５の実施例では、トラ
ンスミッションゲートとしてＮＭＯＳトランジスタまた
はＰＭＯＳトランジスタを使用したが、これらに代え
て、相補型のトランジスタ（ＣＭＯＳトランジスタ）を
用いてもよい。
ンスミッションゲートとしてＮＭＯＳトランジスタまた
はＰＭＯＳトランジスタを使用したが、これらに代え
て、相補型のトランジスタ（ＣＭＯＳトランジスタ）を
用いてもよい。
【００３９】また、ソース端子にセットもしくはリセッ
ト端子を接続するトランジスタは、インバータを構成す
ることができるものであれば、ラッチ回路に適用するこ
とができる。
ト端子を接続するトランジスタは、インバータを構成す
ることができるものであれば、ラッチ回路に適用するこ
とができる。
【００４０】
【発明の効果】以上のこの発明によれば、データラッチ
回路を構成する２つのインバータのうちの一方が、スイ
ッチング手段により構成され、かつスイッチング手段の
一方の導通端子にセット信号もしくはリセット信号を与
えてデータラッチ回路をセットもしくはリセットするこ
とができる。したがって従来例のごとくＮＡＮＤゲート
やＯＲゲートを用いるのと比較して、トランジスタの数
を少なくすることができるという効果が得られる。
回路を構成する２つのインバータのうちの一方が、スイ
ッチング手段により構成され、かつスイッチング手段の
一方の導通端子にセット信号もしくはリセット信号を与
えてデータラッチ回路をセットもしくはリセットするこ
とができる。したがって従来例のごとくＮＡＮＤゲート
やＯＲゲートを用いるのと比較して、トランジスタの数
を少なくすることができるという効果が得られる。
【図１】この発明のリセット機能付半導体集積回路装置
の実施例を示す回路図である。
の実施例を示す回路図である。
【図２】この発明のセット機能付半導体集積回路装置の
実施例を示す回路図である。
実施例を示す回路図である。
【図３】この発明の第３の実施例を示す回路図である。
【図４】この発明の第４の実施例を示す回路図である。
【図５】この発明の第５の実施例を示す回路図である。
【図６】この発明の第６の実施例を示す回路図である。
【図７】従来のラッチ機能のない半導体集積回路装置の
回路図である。
回路図である。
【図８】図７の半導体集積回路装置のタイミングチャー
トである。
トである。
【図９】従来のリセット機能付半導体集積回路装置の回
路図である。
路図である。
【図１０】図９の半導体集積回路装置のタイミングチャ
ートである。
ートである。
【図１１】従来のセット機能付半導体集積回路装置の回
路図である。
路図である。
【図１２】図１１の半導体集積回路装置のタイミングチ
ャートである。
ャートである。
２，３ インバータ ４ クロック入力端子 ５ データ入力端子 ６ データ出力端子 ７ リセット端子 ８ セット端子 ９ ラッチ回路 １５ ＮＭＯＳトランジスタ １６ ＰＭＯＳトランジスタ １９ 出力ノード
Claims (1)
- 【請求項１】 クロック信号に応答して外部から与えら
れたデータを取込む取込回路と、 ２つのインバータにより構成され、前記取込回路により
取込まれたデータをラッチするデータラッチ回路と、 前記データラッチ回路によりラッチされたデータを外部
に出力する出力回路と、 前記データラッチ回路にリセットまたはセット信号を与
えるための端子とを含む半導体集積回路装置であって、 前記２つのインバータの一方は、前記取込まれたデータ
に応答して相補的にスイッチングする２つのスイッチン
グ手段を含み、各前記スイッチング手段は、２つの導通
端子を含み、２つのスイッチング手段のいずれか一方
は、その一方の導通端子が前記セットもしくはリセット
端子に接続されたことを特徴とする半導体集積回路装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301997A JPH05144273A (ja) | 1991-11-18 | 1991-11-18 | 半導体集積回路装置 |
| DE4238063A DE4238063C2 (de) | 1991-11-18 | 1992-11-11 | Integrierte Speicherzellenschaltung mit Set-/Reset-Funktion |
| US07/976,055 US5400295A (en) | 1991-11-18 | 1992-11-13 | Semiconductor integrated circuit device and semiconductor memory device |
| US08/375,877 US5479369A (en) | 1991-11-18 | 1995-01-20 | Semiconductor integrated circuit device and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3301997A JPH05144273A (ja) | 1991-11-18 | 1991-11-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144273A true JPH05144273A (ja) | 1993-06-11 |
Family
ID=17903644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3301997A Pending JPH05144273A (ja) | 1991-11-18 | 1991-11-18 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5400295A (ja) |
| JP (1) | JPH05144273A (ja) |
| DE (1) | DE4238063C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745075A (ja) * | 1993-07-30 | 1995-02-14 | Nec Corp | 半導体集積回路 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05144273A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5721875A (en) * | 1993-11-12 | 1998-02-24 | Intel Corporation | I/O transceiver having a pulsed latch receiver circuit |
| US5625302A (en) * | 1996-02-08 | 1997-04-29 | International Business Machines Corporation | Address buffer for synchronous system |
| US5831452A (en) * | 1997-02-20 | 1998-11-03 | International Business Machines Corporation | Leak tolerant low power dynamic circuits |
| US6269020B1 (en) | 1998-02-26 | 2001-07-31 | Altera Corporation | FIFO configuration cell |
| DE69933600T2 (de) * | 1998-02-26 | 2007-08-23 | Altera Corp., San Jose | Kompakte, niederspannungs- und störungsunempfindliche Speicherzelle |
| FI105424B (fi) * | 1998-09-18 | 2000-08-15 | Nokia Networks Oy | RS-kiikku ja sen avulla toteutettu taajuusjakaja |
| KR100461970B1 (ko) * | 1998-12-22 | 2005-04-06 | 매그나칩 반도체 유한회사 | 면적 감소를 위한 래치 회로_ |
| US6198323B1 (en) * | 1999-01-28 | 2001-03-06 | Lucent Technologies Inc. | Flip-flop having gated inverter feedback structure with embedded preset/clear logic |
| US6265897B1 (en) * | 1999-12-17 | 2001-07-24 | Hewlett-Packard Company | Contention based logic gate driving a latch and driven by pulsed clock |
| JP3614125B2 (ja) * | 2000-10-23 | 2005-01-26 | 三星電子株式会社 | Ｃｐフリップフロップ |
| US6912420B2 (en) | 2001-04-10 | 2005-06-28 | Cardiac Pacemakers, Inc. | Cardiac rhythm management system for hypotension |
| US6882200B2 (en) * | 2001-07-23 | 2005-04-19 | Intel Corporation | Controlling signal states and leakage current during a sleep mode |
| US6748271B2 (en) * | 2001-07-27 | 2004-06-08 | Cardiac Pacemakers, Inc. | Method and system for treatment of neurocardiogenic syncope |
| US7191000B2 (en) | 2001-07-31 | 2007-03-13 | Cardiac Pacemakers, Inc. | Cardiac rhythm management system for edema |
| US7226422B2 (en) | 2002-10-09 | 2007-06-05 | Cardiac Pacemakers, Inc. | Detection of congestion from monitoring patient response to a recumbent position |
| JP2004362695A (ja) * | 2003-06-05 | 2004-12-24 | Renesas Technology Corp | 半導体記憶装置 |
| US7387610B2 (en) | 2004-08-19 | 2008-06-17 | Cardiac Pacemakers, Inc. | Thoracic impedance detection with blood resistivity compensation |
| US7603170B2 (en) | 2005-04-26 | 2009-10-13 | Cardiac Pacemakers, Inc. | Calibration of impedance monitoring of respiratory volumes using thoracic D.C. impedance |
| US7907997B2 (en) | 2005-05-11 | 2011-03-15 | Cardiac Pacemakers, Inc. | Enhancements to the detection of pulmonary edema when using transthoracic impedance |
| US9089275B2 (en) | 2005-05-11 | 2015-07-28 | Cardiac Pacemakers, Inc. | Sensitivity and specificity of pulmonary edema detection when using transthoracic impedance |
| US7340296B2 (en) | 2005-05-18 | 2008-03-04 | Cardiac Pacemakers, Inc. | Detection of pleural effusion using transthoracic impedance |
| US8343049B2 (en) | 2006-08-24 | 2013-01-01 | Cardiac Pacemakers, Inc. | Physiological response to posture change |
| US9536593B1 (en) * | 2016-05-23 | 2017-01-03 | Qualcomm Incorporated | Low power receiver with wide input voltage range |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113500A (ja) * | 1984-06-29 | 1986-01-21 | Toshiba Corp | 半導体メモリ装置 |
| JPH02290320A (ja) * | 1989-02-21 | 1990-11-30 | Mitsubishi Electric Corp | Ｓｒラッチ回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3435752A1 (de) * | 1984-09-28 | 1986-04-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur zwischenspeicherung digitaler signale |
| US4766572A (en) * | 1984-12-27 | 1988-08-23 | Nec Corporation | Semiconductor memory having a bypassable data output latch |
| JPS60173795A (ja) * | 1985-01-11 | 1985-09-07 | Hitachi Ltd | トランジスタ回路 |
| JPS61283092A (ja) * | 1985-06-06 | 1986-12-13 | Mitsubishi Electric Corp | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
| JPH0810553B2 (ja) * | 1986-06-13 | 1996-01-31 | 松下電器産業株式会社 | 記憶回路 |
| JP2837682B2 (ja) * | 1989-01-13 | 1998-12-16 | 株式会社日立製作所 | 半導体記憶装置 |
| US5107465A (en) * | 1989-09-13 | 1992-04-21 | Advanced Micro Devices, Inc. | Asynchronous/synchronous pipeline dual mode memory access circuit and method |
| US5040143A (en) * | 1990-05-22 | 1991-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2796644B2 (ja) * | 1990-09-20 | 1998-09-10 | 三菱電機株式会社 | 半導体論理回路装置 |
| JP2987193B2 (ja) * | 1990-11-20 | 1999-12-06 | 富士通株式会社 | 半導体記憶装置 |
| JPH05144273A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1991
- 1991-11-18 JP JP3301997A patent/JPH05144273A/ja active Pending
-
1992
- 1992-11-11 DE DE4238063A patent/DE4238063C2/de not_active Expired - Fee Related
- 1992-11-13 US US07/976,055 patent/US5400295A/en not_active Expired - Fee Related
-
1995
- 1995-01-20 US US08/375,877 patent/US5479369A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113500A (ja) * | 1984-06-29 | 1986-01-21 | Toshiba Corp | 半導体メモリ装置 |
| JPH02290320A (ja) * | 1989-02-21 | 1990-11-30 | Mitsubishi Electric Corp | Ｓｒラッチ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745075A (ja) * | 1993-07-30 | 1995-02-14 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5400295A (en) | 1995-03-21 |
| DE4238063C2 (de) | 1996-10-24 |
| DE4238063A1 (en) | 1993-05-19 |
| US5479369A (en) | 1995-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05144273A (ja) | 半導体集積回路装置 | |
| US6563357B1 (en) | Level converting latch | |
| KR0146387B1 (ko) | 플립플롭형 증폭 회로 | |
| KR20170043995A (ko) | 저전력 고속 집적 클럭 게이팅 셀 | |
| US5459689A (en) | Memory device with current path cut-off circuit for sense amplifier | |
| US6377098B1 (en) | CMOS latch having a selectable feedback path | |
| US6211702B1 (en) | Input circuit | |
| JP3630847B2 (ja) | ラッチ回路 | |
| JPH10276069A (ja) | データラッチ回路 | |
| KR100272457B1 (ko) | 래치회로 | |
| US6335639B1 (en) | Non-monotonic dynamic exclusive-OR/NOR gate circuit | |
| KR100943862B1 (ko) | 반도체 소자 | |
| KR960035285A (ko) | 시리얼 억세스 메모리 제어 회로 | |
| JP4309559B2 (ja) | 三値データ・ラッチ回路 | |
| JPH06260902A (ja) | フリップフロップ回路 | |
| JPH06244709A (ja) | データ入出力制御回路 | |
| JPS63103512A (ja) | フリツプフロツプ回路 | |
| JPH06236691A (ja) | 半導体記憶装置 | |
| KR100253294B1 (ko) | 에스램셀 회로 | |
| KR930010941B1 (ko) | 전가산기 집적회로 | |
| KR100211078B1 (ko) | 하프 래치 회로 | |
| SU1566410A1 (ru) | Устройство считывани дл программируемой логической матрицы | |
| JPH08221985A (ja) | 半導体記憶素子の初期化方法および初期化機能付き半導体記憶素子 | |
| JPH0157432B2 (ja) | ||
| KR20050064325A (ko) | 반도체 장치용 입력 래치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980106 |