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Gebiet der
Erfindung
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Diese
Erfindung betrifft im Wesentlichen Speicherzellen. Insbesondere
betrifft diese Erfindung eine Speicherzelle zur Verwendung in programmierbaren
Logikvorrichtungen und weiteren elektronischen Komponenten.
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Hintergrund
der Erfindung
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1 ist
eine vereinfachte schematische Darstellung einer herkömmlichen
first-in-first-out (FIFO) statischen Direktzugriffsspeicherkette (SRAM).
FIFO SRAM Ketten sind in dem Stand der Technik wohlbekannt und werden
unter anderem in programmierbaren Logikvorrichtungen (programmable
logic devices, PLDs) verwendet, welches ebenfalls in dem Stand der
Technik gut bekannt sind. In der in 1 gezeigten
FIFO SRAM Kette (710) weist jede SRAM-Zelle (720)
einen verhältnismäßig starken
vorwärtsgerichteten
Treiberinverter (722) auf, welcher in einer geschlossenen
Schleifenreihe mit einem verhältnismäßig schwachen
rückwärtsgerichteten
Rückkopplungsinverter
(724) verbunden ist. Bei der Abwesenheit eines Signals,
welches von oben von einem NMOS-Durchgangsgatter (714)
geführt
wird, ist jeder Rückkopplungsinverter
(724) stark genug, um den zugeordneten Treiberinverter (722),
welcher auch als ein Vorwärtsinverter
bezeichnet werden kann, in egal welchem Zustand er von dem letzten
Signal, welches von dem Durchgangsgatter (714) unmittelbar
darüber
durchgeführt
wurde, zurückgelassen
wurde zu halten. Andererseits ist jeder Rückkopplungsinverter (724)
nicht stark genug, um zu verhindern, dass der zugeordnete Treiberinverter
(722) auf ein beliebiges Signal, welches von dem Durchgangsgatter
(714) unmittelbar darüber durchgeführt wurde,
zu antworten. Der Treiberinverter (722) und der Rückkopplungsinverter
(724) arbei ten bei jeder Zelle zusammen, um eine einzelne
binäre
Stelle (bit) zu speichern.
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Programmierdaten
werden der FIFO-Kette (710) über eine Dateneingangsleitung
(712) an dem Anfang der Kette zugeführt. Anfangs sind alle der Durchgangsgatter
(714) von Adresssignalen ADDR-1 bis ADDR-N, welche auf
Adressleitungen ADDRL-1 bis ADDRL-N entsprechend übertragen werden,
freigegeben. Dies ermöglicht
dem ersten Programmierdatenbit den gesamten Weg nach unten in der
Kette (invertiert von jedem aufeinanderfolgenden Treiberinverter
(722), durch welchen es verläuft) zu verlaufen, bis es Zelle
(720-N) erreicht und darin gespeichert wird.
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Durchgangsgatter
(714-N) wird dann durch Ändern des ADDR-N-Signals auf logisch
0 abgeschaltet. Das nächste
Programmierdatenbit von Leitung (712) verläuft daher
in der Kette nach unten bis es die Zelle (720-(N-1)) unmittelbar
oberhalb von Zelle (720-N) erreicht und darin gespeichert
wird (obwohl dies nicht gezeigt wird, ist es ähnlich für alle weiteren Zellen (720)).
Das NMOS-Durchgangsgatter (714) oberhalb der Zelle (720-(N-1))
wird dann abgeschaltet und das nächste
Programmierdatenbit wird der Dateneingangsleitung (712)
zugeführt.
Dieses Verfahren wird fortgesetzt, bis alle der Zellen (720) programmiert
wurden und alle der Durchgangsgatter (714) ausgeschaltet
wurden. Jede Zelle (720) gibt die Daten, welche sie speichert, über ihre
Datenausgangsleitung aus. Diese Datenausgangssignale können verwendet
werden, um verschiedene Aspekte des Betriebs eines PLDs, welches
die Kette (710) umfasst, zu steuern.
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Der
Inhalt der Kette (710) kann unter Verwendung der ADDR-Signale zum Feigeben
der Durchgangsgatter (714) stufenweise von dem unteren
Ende nach oben überprüft werden.
Dies ermöglicht,
die Daten in Zellen (720) eine nach der anderen von der
Unterseite nach oben über
eine Überprüfungsleitung
(716) auszulesen.
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Aus
dem Vorhergehenden ist ersichtlich, dass, um die Kette (710)
zu programmieren oder zu überprüfen, jedes
NMOS-Durchgangsgatter
(714) geeignet sein muss, sowohl logische 0 als auch logische
1 Signale tatsächlich
durchzulassen. Wenn Schaltkreiskomponenten sehr klein gefertigt
werden (wie es als Ereignis fortschreitender Fortschritte in den
Techniken zur Halbleiterherstellung möglich wird) und VCC (die Stromversorgung,
welche für
logische 1 Signale verwendet wird) entsprechend reduziert wird,
kann ein NMOS-Durchgangsgatter (714) nicht in der Lage
sein, um ein logisches 1 Signal, welches ausreichend stark ist,
um die logische 0 Ausgabe des Rückkopplungsinverters
(724) unterhalb davon zu überschreiben, durchzulassen,
außer
wenn das Durchgangsgatter unerwünscht
groß gefertigt wird.
Auf diese Weise lässt
ein PMOS-Durchgangsgatter
unter den zuvor beschriebenen Bedingungen, welche die Wirksamkeit
eines NMOS-Durchgangsgatters eine logische 1 durchzulassen reduzieren, eine
logische 0 nicht sehr gut durch. FIFO SRAM Ketten sind deshalb bei
einer Verwendung als programmierbare Elemente in Produkten wie z.B.
PLDs weniger zufriedenstellend.
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Weitere
Nachteile der FIFO SRAM Zelle nach dem Stand der Technik sind, dass
sie (1) eine verhältnismäßig große Versorgungsspannung
benötigt,
dass sie (2) einen verhältnismäßig großen Betrag
von Chipfläche
benötigt
(da die Rückkopplungsinverter
(724) schwache Vorrichtungen mit verhältnismäßig großen Kanallängen sind und die Zugangstransistoren
(714) verhältnismäßig leitfähige Vorrichtungen
mit verhältnismäßig großen Breiten
sind), und dass sie (3) anfällig
für Rauschen,
wie z.B. Rauschstörimpulsen,
auf den Adressleitungen ist.
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Angesichts
des Vorhergehenden wäre
es höchst
wünschenswert
eine Direktzugriffspeicherzelle (RAM) zu entwickeln, welche rauschunempfindlich und
kompakt ist und keine große
Versorgungsspannung benötigt.
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Dementsprechend
ist es wünschenswert, dass
die vorliegende Erfindung die Beschränkungen der herkömmlichen
FIFO-Zellen und der in Beziehung stehenden programmierbaren Logikvorrichtungen überwindet.
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US 5,479,369 beschreibt
eine integrierte Halbleiterschaltkreisvorrichtung mit einer Datenlatchfunktion.
Einer von zwei Invertern, welcher einen Datenstartschaltkreis bildet,
ist aus einem PMOS-Transistor und einem NMOS-Transistor ausgebildet,
wobei der Source-Anschluss des NMOS-Transistors mit dem Anschluss
zum Zuführen
eines Rücksetzsignals verbunden
ist. Das Rücksetzsignal
wird durch den NMOS-Transistor auf einen Inverter angewendet und der
Inverter invertiert das Rücksetzsignal
und setzt den Datenlatchschaltkreis zurück. Da ein Inverter des Datenlatchschaltkreises
aus dem PMOS-Transistor und dem NMOS-Transistor ausgebildet ist, kann
die Setz-/Rücksetzfunktion
der integrierten Halbleiterschaltkreisvorrichtung einfach implementiert
werden.
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US 5,280,201 beschreibt
eine Halbleiterlogikschaltkreisvorrichtung, welche ein erstes Schaltelement,
welches aus einem Feldeffekttransistor zum Ändern von Haltedaten besteht,
einen Inverterschaltkreis, dessen Eingang mit einem Ende des ersten Schaltelements
verbunden ist, einen Rückkopplungsschaltkreis,
dessen Eingang und Ausgang mit dem Ausgang und Eingang des Inverterschaltkreises verbunden
sind, und ein zweites Schaltelement, welches zwischen dem Ausgang
des Rückkopplungsschaltkreises
und einem ersten oder zweiten Potential verbunden ist, aufweist.
Das zweite Schaltelement bewirkt ein Freigeben und Abschalten des
Rückkopplungsschaltkreises.
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US 5,764,564 beschreibt
eine Speicherzelle, welche ein Latch mit über Kreuz gekoppelten Invertern
und einen n-Kanalzugangstransistor
umfasst. Der Inverter, welcher mit dem Zugangstransistor im Wettbewerb
stehen kann, ist nicht zwischen einer Stromversorgung und Masse,
sondern zwischen einer Stromversorgung und einem Transistor, welcher den
Inverter von Masse trennt, wenn die Speicherzelle geschrieben wird,
verbunden. Dies ermöglicht, dass
Transistoren in der Speicherzelle klein sind und dennoch geeignet
arbeiten, ohne zu erfordern, dass ein Anschluss für das Komplement
des Datensignals bereitgestellt wird. Dies ist wichtig, wenn es
mehrere Schreibanschlüsse
zu der Speicherzelle gibt und der Adressierungs-Overhead erheblich
ist.
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US 5,325,325 , auf welcher
der Oberbegriff nach Anspruch 1 basiert, beschreibt ein SRAM mit
einer Anordnung von Speicherzellen, welche jeweils erste und zweite
Inverter antiparallel vorgesehen umfassen. Der Eingang und Ausgang
einer jeden Speicherzelle ist mit Bitleitungen mittels Transistoren
verbunden, welche in Abhängigkeit
von einem Signal auf einer Wortleitung ein- und ausgeschaltet werden.
Somit werden im Betrieb Wortleitungen verwendet, um Speicherzellen
auszuwählen,
indem sie mit Bitleitungen verbunden werden, wobei, wenn Speicherzellen mit
ihren entsprechenden Bitleitungen verbunden sind, die Bitleitung
Speicherdaten zu diesen Speicherzellen bereitstellen. Diese Druckschrift
schlägt zusätzlich die
Verwendung einer Hauptrücksetzleitung
vor, welche zusätzliche Transistoren
steuert, welche einen oder beide der Eingänge und Ausgänge der
Speicherzellen mit einem oder beiden von einem vorbestimmten niedrigen
Potential und einem vorbestimmten hohen Potential verbindet. In
Verwendung kann das SRAM initialisiert werden, indem die Wortleitungen
verwendet werden, um alle Speicherzellen von den Bitleitungen zu
trennen, und dann die Hauptrücksetzleitung
verwendet wird, um die Speicherzellen mit den vorbestimmten Potentialen
zu verbinden.
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Gemäß der vorliegenden
Erfindung wird eine Speicherzelle bereitgestellt, welche umfasst
ein
Latch mit einem Eingang zum Empfangen eines Datensignals und ferner
mit einem Ausgang;
ein Durchgangsgatter zum Koppeln des Datensignals
mit dem Latch-Eingang in Abhängigkeit
von einem Steuersignal; und
einen Schalter zum selektiven Koppeln
des Ausganges des Latches mit einem vorbestimmten Potential in Abhängigkeit
von dem Datensignal und dem Steuersignal, um den Ausgang des Latches
zu steuern.
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In
einer Ausführungsform
der vorliegenden Erfindung weist der Schalter einen Datenauswahlleitungs-Pull-down-Transistor,
dessen Gateanschluss mit der Dateneingangsleitung der Speicherzelle
verbunden ist, und einen Zeilenauswahlleitungs-Pull-down-Transistor, dessen Gateanschluss mit
der Zeilenauswahlleitung verbunden ist, auf. Der Dateneingangsleitungs-Pull-down-Transistor
und der Zeilenauswahlleitungs-Pull-down-Transistor sind derart zusammengekoppelt,
dass, wenn beide Transistoren eingeschaltet sind, der Ausgang der Latch-Zelle durch
eine Verbindung zu einer vorbestimmten Tiefpegelspannung heruntergezogen
wird.
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In
einer weiteren Ausführungsform
der vorliegenden Erfindung weist der Schalter einen Zeilenauswahlleitungs-Pull-down-Transistor und einen Pull-down-Inverter
auf. Der Gateanschluss des Zeilenauswahlleitungs-Pull-down-Transistors
ist mit der Zeilenauswahlleitung verbunden. Der Source-Anschluss des Zeilenauswahlleitungs-Pull-down-Transistors
ist mit dem Ausgang der Latch-Zelle verbunden. Der Drain-Anschluss des Zeilenauswahlleitungs-Pull-down-Transistors
ist mit dem Ausgang des Pull-down-Inverters verbunden. Der Eingang
des Pull-down-Inverters ist mit der Dateneingangsleitung verbunden.
Der Ausgang der Latch-Zelle ist mit dem vorbestimmten Ausgang des
Pull-down-Inverters verbunden, wenn der Zeilenauswahlleitungs-Pull-down-Transistor
in Abhängigkeit
von dem Steuersignal, welches auf der Zeilenauswahlleitung empfangen
wird, eingeschaltet ist.
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In
einer weiteren Ausführungsform
der vorliegenden Erfindung weist der Schalter einen Datenauswahlleitungs-Pull-up-Transistor, wobei
sein Gateanschluss mit der Dateneingangsleitung der Speicherzelle
verbunden ist, und einen Zeilenauswahlleitungs-Pull-up-Transistor,
wobei sein Gateanschluss mit der Zeilenauswahlleitung verbunden
ist, auf. Der Dateneingangsleitungs-Pull-up-Transistor und der Zeilenauswahlleitungs-Pull-up-Transistor sind
derart miteinander gekoppelt, dass, wenn beide Transistoren eingeschaltet
sind, der Ausgang der Latch-Zelle durch eine Verbindung zu einer
vorbestimmten Hochpegelspannung nach oben gezogen wird.
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In
einer weiteren Ausführungsform
der vorliegenden Erfindung weist der Schalter einen Zeilenauswahlleitungs-Pull-up- Transistor und einen Pull-up-Inverter
auf. Der Gateanschluss des Zeilenauswahlleitungs-Pull-up-Transistors
ist mit der Zeilenauswahlleitung verbunden. Der Source-Anschluss des
Zeilenauswahlleitungs-Pull-up-Transistors ist mit dem Ausgang der
Latch-Zelle verbunden. Der Drain-Anschluss des Zeilenauswahlleitungs-Pull-up-Transistors
ist mit dem Ausgang des Pull-up-Inverters verbunden. Der Eingang
des Pull-up-Inverters
ist mit der Dateneingangsleitung verbunden. Der Ausgang der Latch-Zelle
ist mit dem vorbestimmten Ausgang des Pull-up-Inverters verbunden,
wenn der Zeilenauswahlleitungs-Pull-up-Transistor
in Abhängigkeit
von dem Steuersignal, welches auf der Zeilenauswahlleitung empfangen
wird, eingeschaltet ist.
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In
einer alternativen Ausführungsform
der vorliegenden Erfindung weist eine Direktzugriffsspeicherzelle
eine Datenleitung, eine Adressleitung und eine allgemeine Löschleitung
auf. Ein Zugangstransistor weist einen Zugangstransistoreingangsknoten, einen
Zugangstransistorausgangsknoten und einen Zugangstransistorsteuergateanschluss
auf. Der Zugangstransistoreingangsknoten ist mit der Datenleitung
verbunden und der Zugangstransistorsteuergateanschluss ist mit der
Adressleitung verbunden. Die Zelle weist ferner einen Vorwärtsinverter
mit einem Vorwärtsinvertereingangsknoten
und einem Vorwärtsinverterausgangsknoten
auf. Der Vorwärtsinvertereingangsknoten
ist mit dem Zugangstransistorausgangsknoten verbunden. Ein Rückkopplungsinverter
weist einen Rückkopplungsinvertereingangsknoten,
einen Rückkopplungsinverterausgangsknoten
und einen Rückkopplungsinvertersteuerknoten auf.
Der Rückkopplungsinvertereingangsknoten
ist mit dem Vorwärtsinverterausgangsknoten
verbunden, der Rückkopplungsinverterausgangsknoten
ist mit dem Zugangstransistorausgangsknoten verbunden und der Rückkopplungsinvertersteuerknoten
ist mit der allgemeinen Löschleitung
verbunden. Der Rückkopplungsinverter
weist einen Masseanschlusstransistor zum wahlweisen Verbinden und
Isolieren des Rückkopplungsinverters
mit Masse auf, wodurch die Ausgabe der Direktzugriffsspeicherzelle
gesteuert wird. Diese Konfiguration ermöglicht eine kompakte, niederspannungs-,
störungsunempfindliche Direktzugriffsspeicherzelle,
welche für
programmierbare Logikanordnungen und weitere Anwendungen, in denen
Schreibzugriffszeiten und Programmierzeiten nicht entscheidend sind,
optimiert ist.
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Kurzbeschreibung
der Zeichnungen
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Zum
besseren Verständnis
der Erfindung wird Bezug auf die nachfolgende detaillierte Beschreibung
in Verbindung mit den beigefügten
Zeichnungen genommen, in denen:
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1 eine
vereinfachte schematische Darstellung einer herkömmlichen FIFO SRAM Kette ist.
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2 eine
schematische Darstellung einer FIFO-Zelle, welche zwei Pull-down-Transistoren
aufweist, gemäß der vorliegenden
Erfindung ist.
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3 eine
schematische Darstellung einer FIFO-Zelle, welche einen Pull-down-Transistor
und einen Pull-down-Inverter aufweist, gemäß der vorliegenden Erfindung
ist.
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4 eine
schematische Darstellung einer FIFO-Zelle, welche zwei Pull-up-Transistoren
aufweist, gemäß der vorliegenden
Erfindung ist.
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5 eine
schematische Darstellung einer FIFO-Zelle, welche einen Pull-up-Transistor
und einen Pull-up-Inverter aufweist, gemäß der vorliegenden Erfindung
ist.
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6 eine
Gruppe von RAM-Zellen darstellt, welche gemäß einer Ausführungsform
der Erfindung aufgebaut sind.
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7 den
Betrieb einer RAM-Zelle der 6 während eines
allgemeinen Löschvorgangs darstellt.
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8 den
Betrieb einer RAM-Zelle der 6 darstellt,
wenn ein logischer 1 Wert programmiert wird.
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9 den
Betrieb einer RAM-Zelle der 6 darstellt,
wenn ein logischer 0 Wert programmiert wird.
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10 eine
alternative Ausführungsform
eines Rückkopplungsinverters
darstellt, welcher gemäß der vorliegenden
Erfindung verwendet werden kann.
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11 eine
programmierbare Logikanordnung darstellt, welche die RAM-Zelle der
Erfindung enthält,
wobei die programmierbare Logikanordnung einen Teil eines Datenverarbeitungssystems
ausbildet.
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Gleiche
Bezugszeichen beziehen sich über alle
Zeichnungen hinweg auf entsprechende Teile.
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Detaillierte
Beschreibung der Erfindung
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Eine
Ausführungsform
der vorliegenden Erfindung stellt eine FIFO-Zelle bereit, welche
in einer programmierbaren Logikanordnung verwendet wird. In der
nachfolgenden Beschreibung werden zahlreiche Details dargelegt,
um ein vollständiges
Verständnis
der vorliegenden Erfindung zu ermöglichen. Für einen Fachmann ist jedoch
klar, dass diese speziellen Details nicht benötigt werden, um die Erfindung auszuführen. Weiterhin
werden wohlbekannte Elemente, Vorrichtungen, Verfahrensschritte
und dergleichen nicht detailliert dargelegt, um ein Verschleiern
der vorliegenden Erfindung zu vermeiden.
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In
den nachfolgenden Figuren sind, in einem Bemühen den Leser beim Verstehen
der Merkmale der vorliegenden Erfindung zu unterstützen, gleichen Objekten
die gleichen Bezugszeichen gegeben.
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2 ist
eine schematische Darstellung einer FIFO-Zelle (2) mit
einem Zeilenauswahl-Pull-down-Transistor (22) und einem
Eingangsleitungs-Pull-up-Transistor (24) gemäß der vorliegenden
Erfindung. Die FIFO-Zelle (2) weist einen einzelnen Durchgangsgattertransistor
(4) und eine Latch-Zelle (6) auf. Typischerweise
ist der Durchgangsgattertransistor (4) ein NMOS-Transistor.
Der Gateanschluss des Durchgangsgattertransistors (4) ist
mit einer Zeilenauswahlleitung (8) verbunden. Der Sourceanschluss
des Durchgangsgattertransistors (4) ist mit einer Dateneingangsleitung
(10) verbunden. Der Drainanschluss des Durchgangsgattertransistors
(4) ist mit einem Eingang der Latch-Zelle (6) verbunden.
Wenn der Durchgangsgattertransistor (4) eingeschaltet ist,
d.h., wenn der Gateanschluss des NMOS-Transistors auf einen Hochpegel
angehoben ist, um dem Transistor zu ermöglichen, Signale durch den
Transistor durchzulassen, ist die Dateneingangsleitung (10)
elektrisch mit dem Eingang der Latch-Zelle (6) verbunden.
Auf diese Art und Weise wird die Zeilenauswahlleitung (8)
verwendet, um den Durchgangsgattertransistor (4) „einzuschalten", um zu ermöglichen,
dass eine digitale „1" oder eine digitale „0" in die Latch-Zelle
(6) geschrieben wird.
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Die
Latch-Zelle (6) besteht aus einem Treiberinverter (12)
und einem Rückkopplungsinverter (14),
welche derart über
Kreuz gekoppelt sind, dass der Ausgang des einen Inverters mit dem
Eingang des anderen Inverters verbunden ist. Die Latch-Zelle (6)
weist einen Eingangsknoten (16) auf, welcher mit dem Eingang
des Treiberinverters (12) und dem Ausgang des Rückkopplungsinverters
(14) verbunden ist. Ein Ausgangsknoten (18) ist
mit dem Ausgang des Treiberinverters (12) und dem Eingang
des Rückkopplungsinverters
(14) verbunden. Die Inverter sind Standard-CMOS-Inverter,
wobei jeder typischerweise aus einem NMOS-Transistor und einem PMOS-Transistor
besteht.
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Der
Sourceanschluss des Zeilenauswahl-Pull-down-Transistors (22)
ist mit dem Ausgangsknoten (18) verbunden. Der Gateanschluss des
Zeilenauswahl-Pull-down-Transistors (22) ist mit der Zeilenauswahlleitung
(8) verbunden. Der Drainanschluss des Zeilenauswahl-Pull-down-Transistors (22)
ist mit dem Sourceanschluss des Dateneingangsleitungs-Pull-down-Transistors (24)
verbunden. Der Gateanschluss des Dateneingangsleitungs-Pull-down-Transistors
(24) ist mit der Dateneingangsleitung (10) verbunden.
Der Drainanschluss des Dateneingangsleitungs-Pull-down-Transistors (24)
ist mit einer Tiefpegelspannung (26), typischerweise elektrische
Masse, verbunden. Auf diese Art und Weise arbeiten der Zeilenauswahl-Pull-down-Transistor
(22) und der Dateneingangsleitungs-Pull-down-Transistor (24) wie
ein Schalter, um den Ausgangsknoten (18) der Latch-Zelle
mit der Tiefpegelspannung (26) zu verbinden.
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Während die
zuvor genannte Ausführungsform
den Ausgangsknoten der Latch-Zelle mit Masse verbindet, können andere
Ausführungsformen
ihn mit einer Spannungsquelle verbinden, welche eine vorbestimmte
Tiefpegelspannung bereitstellt.
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Typischerweise
ist eine wie in 2 gezeigte FIFO-Zelle in einer
Kette von derartigen Zellen derart verbunden, dass die Datenaungangsleitung
von einer Zelle mit der Dateneingangsleitung einer benachbarten
Zelle verbunden ist. Das Vorankommen von Daten durch die Kette wird
durch ein Steuersignal, welches der Zeilenauswahlleitung einer jeden
Zelle zugeführt
wird, gesteuert.
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Wenn
eine digitale „1" (oder logische „1") in die in 2 gezeigte
FIFO-Zelle (2) geschrieben wird, wird eine Hochpegelspannung,
welche eine digitale „1" darstellt, der Zelle
an der Dateneingangsleitung (10) eingegeben. Der Durchgangsgattertransistor
(4) wird eingeschaltet, um ein Schreiben zu der Zelle zu
ermöglichen,
indem das Steuersignal, welches von einer Hochpegelspannung dargestellt
wird, auf der Zeilenauswahlleitung (8) zu dem Gateanschluss
des NMOS-Durchgangsgattertransistors
(4) zugeführt
wird. Das Einschalten des Durchgangsgattertransistors (4)
hebt die Spannung an dem Eingangsknoten (16) der Latch-Zelle
(6) an. Diese Hochpegelspannung wird dem Treiberinverter
(12) eingegeben. Die Ausgabe aus dem Treiberinverter (12)
ist dann eine Tiefpegelspannung, welche in den Rückkopplungsinverter (14)
eingegeben wird und welche den Ausgangsknoten (18) nach
unten zieht.
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Die
Hochpegelspannung an der Dateneingangsleitung (10) schaltet
den Dateneingangsleitungs-Pull-down-Transistor (24) ein.
Die Hochpegelspannung des Steuersignals auf der Zeilenauswahlleitung
(8) schaltet den Zeilenauswahl-Pull-down- Transistor (22)
ein. Wenn sowohl der Zeilenauswahlleitungs-Pull-down-Transistor (22) als auch
der Dateneingangsleitungs-Pull-down-Transistor
(24) eingeschaltet sind, ist der Ausgangsknoten (18)
elektrisch mit Masse (26) verbunden. Auf diese Art und
Weise wird die Spannung des Ausgangsknotens (18) durch
Verbinden des Ausgangsknotens (18) mit einer Tiefpegelspannung,
wie z.B. elektrische Masse (26), und durch die Tiefpegelspannungsausgabe
des Treiberinverters (12) nach unten gezogen. Wenn der
Ausgangsknoten (18) nach unten gezogen ist, wird eine Tiefpegelspannung
dem Rückkopplungsinverter
(14) eingegeben. Dementsprechend weist die Ausgabe des
Rückkopplungsinverters
(14) eine Hochpegelspannung auf, welche den Eingangsknoten
(16) anhebt. Somit hält
der Rückkopplungsinverter
die Hochpegelspannung an dem Eingangsknoten (16) aufrecht.
Auf diese Art und Weise wird eine digitale „1" in die Latch-Zelle (6) geschrieben.
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Ebenso
wird eine digitale „0" (oder logische „0") in die in 2 gezeigte
FIFO-Zelle (2) durch Bereitstellen einer Tiefpegelspannung
an der Dateneingangsleitung (10) geschrieben. Ein Steuersignal
in der Ausgestaltung einer Hochpegelspannung an der Zeilenauswahlleitung
(8) schaltet den NMOS-Durchgangsgattertransistor
(4) ein und ermöglicht,
dass die Tiefpegelspannung durch den Durchgangsgattertransistor
(4) zu dem Eingangsknoten (16) der Latch-Zelle
(6) verläuft.
Die Tiefpegelspannung an dem Eingangsknoten (16) wird dem
Treiberinverter (12) eingegeben. Der Treiberinverter (12)
gibt eine Hochpegelspannung zu dem Ausgangsknoten (18) und
zu dem Rückkopplungsinverter
(14) aus. Der Rückkopplungsinverter
(14) gibt eine Tiefpegelspannung zu dem Eingangsknoten
(16) aus. Somit hält der
Rückkopplungsinverter
die Tiefpegelspannung an dem Eingangsknoten (16) aufrecht.
Die Tiefpegelspannung an der Dateneingangsleitung (10)
hält den Dateneingangs leitungs-Pull-down-Transistor
(24) geschlossen, wenn eine digitale „0" zu der Latch-Zelle (6) geschrieben
wird. Wenn der Dateneingangsleitungs-Pull-down-Transistor (24)
geschlossen ist, ist der Ausgangsknoten (18) der Latch-Zelle
(6) elektrisch von Masse (26) isoliert. Dies ermöglicht dem Ausgangsknoten
(18) der Latch-Zelle (6) auf Hochpegel zu sein,
wenn eine digitale „0" in die Latch-Zelle geschrieben
wird.
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Wenn
eine digitale „0" zuvor in die Latch-Zelle
(6) geschrieben wurde, muss das Schreiben einer digitalen „1" in die Zelle die
Tiefpegelspannung an dem Eingangsknoten (16) überwinden.
Diese Tiefpegelspannung wird von dem Rückkopplungsinverter (14)
gehalten. Zum „Umdrehen" der Zelle wird der Ausgangsknoten
(18) durch Einschalten von sowohl dem Zeilenauswahlleitungs-Pull-down-Transistor (22)
als auch dem Dateneingangsleitungs-Pull-down-Transistor (24)
nach unten gezogen, wodurch der Ausgangsknoten (18) mit
Masse (26) verbunden wird. Sobald der Ausgangsknoten (18)
heruntergezogen wird, weist der Ausgang des Rückkopplungsinverters (14)
eine Hochpegelspannung auf. Die Hochpegelspannungsausgabe von dem
Rückkopplungsinverter
(14) hebt zusammen mit der Hochpegelspannung von der Dateneingangsleitung
(10) den Eingangsknoten (16) an. Sobald der Eingangsknoten
(16) angehoben wurde, wurde die Latch-Zelle (6) „umgedreht" und eine digitale „1" wurde in die FIFO-Zelle
(2) geschrieben. Auf diese Art und Weise wurde eine „1" in die Latch-Zelle
(6) eingespeichert.
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Die
in 2 gezeigte FIFO-Zelle (2) weist mehrere
Vorteile gegenüber
den zuvor diskutierten FIFO-Zellen gemäß dem Stand der Technik auf.
Da die Zelle beim Schreiben einer digitalen „1" durch Herunterziehen des Ausgangsknotens
der Latch-Zelle durch Verbinden der Latch-Zelle mit Masse umgedreht
wird, muss der Treiberinverter nicht den Rückkopplungsinverter ü berwältigen,
um die Zelle erfolgreich umzudrehen. Dies weist den Vorteil auf,
dass es ermöglicht,
CMOS-Transistoren mit einem kurzen Kanal für den Rückköpplungsinverter (14)
zu verwenden. Dementsprechend ermöglicht dies, die Fläche des
Rückkopplungsinverters
zu reduzieren.
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Ein
weiterer Vorteil der vorliegenden FIFO-Zelle ist, dass der Durchgangsgattertransistor mit
einer höheren
Impedanz hergestellt werden kann, da die Latch-Zelle mit einem reduzierten
Strom durch den Durchgangsgattertransistor verglichen mit herkömmlichen
FIFO-Zellen umgedreht werden kann. Dies ermöglicht, dass ein kleinerer
NMOS-Transistor für
den Durchgangsgattertransistor verwendet werden kann.
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Durch
Verwenden von CMOS-Transistoren mit kurzem Kanal in dem Rückkopplungsinverter
und einem kleineren NMOS-Transistor für den Durchgangsgattertransistor,
kann die gesamte Fläche
der Zelle trotz Einbeziehung der zwei zusätzlichen Pull-down-Transistoren reduziert
werden. Zusätzlich ermöglicht die
vorliegende Ausführung
einen effizienten und zuverlässigen
Betrieb der Zelle beim Schreiben von sowohl einer digitalen „1" als auch einer digitalen „0" in die Zelle.
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3 ist
eine schematische Ansicht einer FIFO-Zelle mit einem Zeilenauswahlleitungs-Pull-down-Transistor
(22) und einem Pull-down-Inverter (28) gemäß der vorliegenden
Erfindung. Der Gateanschluss des Zeilenauswahlleitungs-Pull-down-Transistors (22)
ist mit der Zeilenauswahlleitung (28) verbunden. Der Sourceanschluss
des Zeilenauswahlleitungs-Pull-down-Transistors
(22) ist mit dem Ausgangsknoten (18) der Latch-Zelle
(6) verbunden. Der Drainanschluss des Zeilenauswahlleitungs-Pull-down-Transistors
(22) ist mit dem Ausgang des Pull-down-Inverters (28)
verbunden. Der Eingang des Pull- down-Inverters
(28) ist mit der Dateneingangsleitung (10) verbunden.
Der Pull-down-Inverter ist ein Standardinverter und ist aus einem
NMOS- und einem PMOS-Transistor ausgebildet. Die Konfiguration der
Latch-Zelle (6) mit dem Treiberinverter (12),
einem Rückkopplungsinverter
(14), einem Eingangsknoten (16) und einem Ausgangsknoten
(18) ist wie zuvor bezüglich 2 beschrieben. Ähnlich sind
die Verbindungen des Sourceanschlusses, des Drainanschlusses und
des Gateanschlusses des Durchgangsgattertransistors (4)
wie zuvor bezüglich 2 beschrieben.
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Beim
Schreiben einer digitalen „1" in die in 3 gezeigte
FIFO-Zelle (2) wird eine Hochpegelspannung an der Dateneingangsleitung
(10) bereitgestellt. Der Durchgangsgattertransistor (4)
wird durch Bereitstellen eines Steuersignals, welches eine Hochpegelspannung
darstellt, an der Zeilenauswahlleitung (8) zu dem Gateanschluss
des NMOS-Durchgangsgattertransistors
(4) eingeschaltet. Die Hochpegelspannung von der Dateneingangsleitung
(10) verläuft
durch den eingeschalteten Durchgangsgattertransistor (4)
und hebt den Eingangsanschluss (16) der Latch-Zelle (6)
an. Diese Hochpegelspannung des Eingangsknotens (16) wird in
den Treiberinverter (12) eingegeben. Der Treiberinverter
(12) gibt eine Tiefpegelspannung zu dem Ausgangsknoten
(18) und zu dem Rückkopplungsinverter
(14) aus. Der Rückkopplungsinverter
(14) gibt eine Hochpegelspannung zu dem Eingangknoten (16)
aus. Auf diese Art und Weise hält
der Rückkopplungsinverter
(14) die Hochpegelspannung des Eingangsknotens (16)
aufrecht. Die Hochpegelspannung der Dateneingangsleitung (10)
wird in den Pull-down-Inverter (28) eingegeben, welcher
eine Tiefpegelspannung ausgibt. Die Hochpegelspannung des Steuersignals
von der Zeilenauswahlleitung (8) wird in den Gateanschluss
des Zeilenauswahlleitungs-Pull-down-Transistors (22) eingegeben.
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Dies
schaltet den Zeilenauswahlleitungs-Pull-down-Transistor (22)
ein und verbindet den Ausgangsknoten (18) der Latch-Zelle (6)
mit dem Ausgang des Pull-down-Inverters (28). Da die Ausgabe
des Pull-down-Inverters (28) eine Tiefpegelspannung ist,
bewirkt das Einschalten des Zeilenauswahlleitungs-Pull-down-Inverteres
ein Herunterziehen der Spannung des Ausgangsknotens (18)
der Latch-Zelle (6).
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Beim
Schreiben einer digitalen „0" in die in 3 gezeigte
FIFO-Zelle (2) wird eine Tiefpegelspannung an der Dateneingangsleitung
(10) bereitgestellt. Der Durchgangsgattertransistor (4)
wird durch Bereitstellen eines Steuersignals, welches eine Hochpegelspannung
darstellt, an der Zeilenauswahlleitung (8) zu dem Gateanschluss
des NMOS-Durchgangsgattertransistors
eingeschaltet. Die Tiefpegelspannung von der Dateneingangsleitung
(10) verläuft
durch den eingeschalteten Durchgangsgattertransistor (4)
und senkt den Eingangsknoten (16) der Latch-Zelle (6)
ab. Diese Tiefpegelspannung des Eingangsknotens (16) wird
dem Treiberinverter (12) eingegeben. Der Treiberinverter
(12) gibt eine Hochpegelspannung zu dem Ausgangsknoten
(18) und zu dem Rückkopplungsinverter
(14) aus. Der Rückkopplungsinverter
(14) gibt eine Tiefpegelspannung zu dem Eingangsknoten
(16) aus. Auf diese Art und Weise hält der Rückkopplungsinverter (14) die
Tiefpegelspannung des Eingangsknotens (16) aufrecht. Die
Tiefpegelspannung der Dateneingangsleitung (10) wird dem
Pull-down-Inverter (28) eingegeben, welcher eine Hochpegelspannung
ausgibt. Die Hochpegelspannung von der Zeilenauswahlleitung (8)
wird dem Gateanschluss des Zeilenauswahlleitungs-Pull-down-Transistors
(22) eingegeben. Dies schaltet den Zeilenauswahlleitungs-Pull-down-Transistor
(22) ein und verbindet den Ausgangsknoten (18)
der Latch-Zelle (6) mit dem Ausgang des Pull-down-Inverters
(28). Da die Ausgabe des Pull-down-Inverters (28)
eine Hochpegelspannung ist, bewirkt das Einschalten des Zeilenauswahlleitungs-Pull-down-Inverters
die Spannung des Ausgangsknotens (18) der Latch-Zelle (6)
hochzutreiben.
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Wenn
eine digitale „0" zuvor in die Latch-Zelle
(6) der FIFO-Zelle
(2) der 3 geschrieben wurde, muss das
Schreiben einer digitalen „1" in die Latch-Zelle
die Tiefpegelspannung an dem Eingangsknoten (16), welche
von dem Rückkopplungsinverter
(14) gehalten wird, überwinden.
Um die Zelle „umzudrehen", wird der Zeilenauswahl-Pull-down-Transistor
(22) eingeschaltet, wodurch der Ausgangsknoten (18)
mit einer Tiefpegelspannung, welche von dem Pull-down-Inverter (28) ausgegeben
wird, verbunden wird. Die Tiefpegelspannung von dem Pull-down-Inverter (28)
senkt den Ausgangsknoten (18) ab. Diese Tiefpegelspannung des
Ausgangsknotens wird in den Rückkopplungsinverter
(14) eingegeben. Der Rückkopplungsinverter (14)
gibt eine Hochpegelspannung zu dem Eingangsknoten (16)
aus, welcher zusammen mit der Hochpegelspannung von der Dateneingangsleitung
(10) den Eingangsknoten (16) anhebt. Dies „dreht" die Latch-Zelle
derart um, dass eine digitale „1" in die Zelle geschrieben
wird.
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4 ist
eine schematische Darstellung einer FIFO-Zelle (2) mit
zwei Pull-up-Transistoren gemäß der vorliegenden
Erfindung. Die FIFO-Zelle (2) ist ähnlich zu der FIFO-Zelle der 2 und
unterscheidet sich, indem sie einen Durchgangsgattertransistor (4)
aufweist, welcher aus einem PMOS-Transistor
hergestellt ist. Die FIFO-Zelle (2) unterscheidet sich
ferner von der FIFO-Zelle der 2, indem
sie einen Zeilenauswahlleitungs-Pull-up-Transistor (30)
und einen Dateineingangsleitungs-Pull-up-Transistor (32)
aufweist, welche den Ausgangsknoten (18) der Latch-Zelle
(6) mit einer Span nungsquelle (34) verbinden.
Im Gegensatz zu der FIFO-Zelle der 2 sind der
Zeilenauswahlleitungs-Pull-up-Transistor (30) und der Dateneingangsleitungs-Pull-up-Transistor
(32) beide aus PMOS-Transistoren ausgebildet. Die Spannungsquelle
(34) stellt eine vorbestimmte Hochpegelspannung, wie z.B.
Vcc, bereit. Der Gateanschluss des Dateneingangsleitungs-Pull-up-Transistors
(32) ist mit der Dateineingangsleitung (10) verbunden.
Der Sourceanschluss des Dateneingangsleitungs-Pull-up-Transistors
(32) ist mit der Spannungsquelle (34) verbunden.
Der Drainanschluss des Dateneingangsleitungs-Pull-up-Transistors (32) ist
mit dem Sourceanschluss des Zeilenauswahlleitungs-Pull-up-Transistors
(30) verbunden. Der Gateanschluss des Zeilenauswahlleitungs-Pull-up-Transistors
(30) ist mit der Zeilenauswahlleitung (8) verbunden.
Der Drainanschluss des Zeilenauswahlleitungs-Pull-up-Transistors
(30) ist mit dem Ausgangsknoten (18) der Latch-Zelle
(6) der FIFO-Zelle (2) verbunden. Auf diese Art
und Weise wirkt der Zeilenauswahl-Pull-up-Transistor (30)
und der Dateneingangsleitungs-Pull-up-Transistor (32) wie
ein Schalter, um den Ausgangsknoten (18) der Latch-Zelle
mit der Hochpegelspannung (34) zu verbinden. Der Treiberinverter
(12) und der Rückkopplungsinverter
(14) sind beide Standard-CMOS-Inverter, welche aus einem
NMOS-Transistor und einem PMOS-Transistor bestehen.
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Ein
Schreiben einer digitalen „1" in die FIFO-Zelle
(2) wird ausgeführt,
indem eine Hochpegelspannung, welche eine digitale „1" darstellt, an der Dateneingangsleitung
(10) in die Zelle eingegeben wird. Der PMOS-Durchgangsgattertransistor
(4) wird eingeschaltet, um ein Schreiben zu der Zelle durch Zuführen eines
Steuersignals, welches durch eine Tiefpegelspannung dargestellt
wird, zu dem Gateanschluss des PMOS-Durchgangsgattertransistors (4) von
der Zeilenauswahlleitung (8) zu ermöglichen. Das Einschalten des
Durchgangsgattertran sistors (4) hebt die Spannung des Eingangsknotens
(16) der Latch-Zelle (6) an. Diese Hochpegelspannung,
welche dem Eingangsknoten (16) eingegeben wird, wird dem
Treiberinverter (12) eingegeben. Die Ausgabe des Treiberinverters
(12) ist dann eine Tiefpegelspannung, welche in den Rückkopplungsinverter
(14) eingegeben wird, und welche den Ausgangsknoten (18)
nach unten zieht. Der Rückkopplungsinverter (14)
gibt eine Hochpegelspannung aus, welche den Eingangsknoten (16)
anhebt. Auf diese Art und Weise wird die digitale „1" durch den Feedbackinverter (14)
aufrechterhalten. Die Tiefpegelspannung an der Zeilenauswahlleitung
(8) wird dem Gateanschluss des Zeilenauswahlleitungs-Pull-up-Transistors
(8) eingegeben. Die Tiefpegelspannung des Steuersignals
an dem Gateanschluss des PMOS-Zeilenauswahlleitungs-Pull-up-Transistors (30)
schaltet den Transistor ein und verbindet den Ausgangsknoten (18)
der Latch-Zelle (6) mit dem Drainanschluss des Dateneingangsleitungs-Pull-up-Transistors
(32). Die Hochpegelspannung der Dateneingangsleitung (10) wird
dem Gateanschluss des Dateneingangsleitungs-Pull-up-Transistors (32)
eingegeben. Eine Hochpegelspannung an dem Gateanschluss des PMOS-Dateneingangsleitungs-Pull-up-Transistors (32)
schließt
den Transistor, wodurch die Latch-Zelle (6) elektrisch von der
Spannungsversorgung (34) isoliert wird. Auf diese Art und
Weise wird eine digitale „1" in die Latch-Zelle
(6) geschrieben.
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Im
Gegensatz zu der in 2 gezeigten FIFO-Zelle (2)
tritt die Schwierigkeit beim „Umdrehen" der Latch-Zelle
(6) auf, wenn eine digitale „0" in die Latch-Zelle, in welche bereits
eine digitale „1" geschrieben ist,
zu schreiben ist. Diese Schwierigkeit tritt aufgrund der Unfähigkeit
des Durchgangsgattertransistors (4), einen ausreichenden
Strom zum Überwinden
der Tiefpegelspannung des Eingangsknotens (16), welcher von
dem Rückkopplungsinverter
(14) aufrechterhalten wird, durchzulassen, auf. Um diese
Schwierigkeit zu überwinden,
werden der Zeilenauswahlleitungs-Pull-up-Transistor (30)
und der Dateneingangsleitungs-Pull-up-Transistors (32) verwendet,
um den Ausgangsknoten (18) durch Verbinden des Ausgangsknotens
mit einer Hochpegelspannung nach oben zu ziehen. Die Hochpegelspannung
wird durch die Spannungsquelle (34) dargestellt. Um eine
digitale „0" in die Latch-Zelle
(6) zu schreiben, wird eine Tiefpegelspannung an der Zeilenauswahlleitung
(8) angelegt, um den PMOS-Durchgangsgattertransistor (4)
einzuschalten. Eine Tiefpegelspannung, welche von der Dateneingangsleitung
(10) in den Durchgangsgattertransistor (4) eingegeben
wird, verläuft
durch den eingeschalteten Durchgangsgattertransistor (4)
zu dem Eingangknoten (16) der Latch-Zelle (6).
Die Tiefpegelspannung an dem Eingangsknoten (16) wird dem Treiberinverter
(12) eingegeben. Die Ausgabe des Treiberinverters (12)
ist eine Hochpegelspannung, welche in den Ausgangsknoten (18)
und den Rückkopplungsinverter
(14) eingegeben wird. Der Rückkopplungsinverter (14)
gibt eine Tiefpegelspannung zu dem Eingangsknoten (16)
und zu dem Treiberinverter (12) aus. Auf diese Art und
Weise hält
der Rückkopplungsinverter
(12) die niedrige Eingangsspannung des Eingangsknotens
(16) aufrecht. Die Tiefpegelspannung an der Zeilenauswahlleitung
(8) wird dem Gateanschluss des Zeilenauswahlleitungs-Pull-up-Transistors
(8) eingegeben. Wie zuvor beschrieben, schaltet die Tiefpegelspannung
des Steuersignals an dem Gateanschluss des PMOS-Zeilenauswahlleitungs-Pull-up-Transistors (30)
den Transistor ein und verbindet den Ausgangsknoten (18)
der Latch-Zelle (6) mit dem Drainanschluss des Dateneingangsleitungs-Pull-up-Transistors
(32) elektrisch. Die Tiefpegelspannung der Dateneingangsleitung
(10) wird dem Gateanschluss des Dateneingangsleitung-Pull-up-Transistors (32)
eingegeben. Eine Tiefpegelspannung an dem Gateanschluss des PMOS-Dateneingangsleitung-Pull-up-Transistors (32)
schaltet den Transistor ein, wodurch die Verbindung zwischen dem
Ausgangsknoten (18) und der Spannungsquelle (34)
vervollständigt
wird. Die Hochpegelspannung von der Spannungsquelle (34)
zieht den Ausgangsknoten (18) der Latch-Zelle (6).
Die Hochpegelspannung des Ausgangknotens (18) wird dem
Rückkopplungsinverter
(14) eingegeben. Der Rückkopplungsinverter
(14) gibt eine Tiefpegelspannung zu dem Eingangsknoten (16)
aus. Die Tiefpegelspannung, welche von dem Rückkopplungsinverter (14)
ausgegeben wird, senkt zusammen mit der Tiefpegelspannung von der
Dateneingangsleitung (10) den Eingangsknoten (16)
ab und dreht die Latch-Zelle (6) um. Auf diese Art und Weise
wird eine digitale „0" in die Latch-Zelle
(6) geschrieben.
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5 ist
eine schematische Darstellung einer FIFO-Zelle (2) mit
einem Pull-up-Transistor und einem Pull-up-Inverter gemäß der vorliegenden
Erfindung. Die in 5 gezeigte FIFO-Zelle (2)
unterscheidet sich von der in 3 gezeigten
FIFO-Zelle durch Verwenden von PMOS-Transistoren für den Durchgangsgattertransistor
(4) und für
einen Zeilenauswahlleitungs-Pull-up-Transistor (30). Der
Gateanschluss des Zeilenauswahlleitungs-Pull-up-Transistors (30)
ist mit der Zeilenauswahlleitung (8) verbunden. Der Ausgangsknoten
(18) der Latch-Zelle (6) ist mit dem Drainanschluss
des Zeilenauswahlleitungs-Pull-up-Transistors (30) verbunden.
Der Sourceanschluss des Zeilenauswahlleitungs-Pull-up-Transistors
(30) ist mit dem Ausgang eines Pull-up-Inverters (36)
verbunden. Der Eingang des Pull-up-Inverters (36) ist mit
der Dateneingangsleitung (10) verbunden.
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Beim
Schreiben einer digitalen „1" in die in 5 gezeigte
FIFO-Zelle (2) wird ein Hochpegel an der Dateneingangsleitung (10)
bereitgestellt. Der PMOS-Durchgangsgattertransistor (4)
wird durch Bereitstellen eines Steuersignals, welches durch eine
Tiefpegelspannung dargestellt wird, an der Zeilenauswahlleitung
(8) zu dem Gateanschluss des PMOS-Durchgangsgattertransistors (4)
eingeschaltet. Die Hochpegelspannung von der Dateneingangsleitung
(10) verläuft
durch den eingeschalteten Durchgangsgattertransistor (4)
und hebt den Eingangsknoten (16) der Latch-Zelle (6)
an. Diese Hochpegelspannung des Eingangsknotens (16) wird
in den Treiberinverter (12) eingegeben. Der Treiberinverter
(12) gibt eine Tiefpegelspannung zu dem Ausgabeknoten (18)
und zu dem Rückkopplungsinverter (14)
aus. Der Rückkopplungsinverter
(14) gibt eine Hochpegelspannung zu dem Eingangsknoten
(16) aus. Auf diese Art und Weise hält der Rückkopplungsinverter (14)
die Hochpegelspannung an dem Eingangsknoten (16) aufrecht.
Die Hochpegelspannung der Dateneingangsleitung (10) wird
in den Pull-up-Inverter (36) eingegeben, welcher eine Tiefpegelspannung
ausgibt. Die Tiefpegelspannung des Steuersignals von der Zeilenauswahlleitung
(8) wird in den Gateanschluss des Zeilenauswahlleitungs-Pull-up-Transistors
(30) eingegeben. Dies schaltet den PMOS-Zeilenauswahlleitungs-Pull-up-Transistor
(30) ein und verbindet den Ausgangsknoten (18)
der Latch-Zelle
(6) mit dem Ausgang des Pull-up-Inverters (36).
Da die Ausgabe des Pull-up-Inverters (36) eine Tiefpegelspannung ist,
bewirkt das Einschalten des Zeilenauswahlleitungs-Pull-up-Inverters, dass
die Spannung des Ausgangsknotens (18) der Latch-Zelle (6)
heruntergezogen wird. Auf diese Art und Weise wird eine digitale „1" in die Latch-Zelle
(6) geschrieben.
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Beim
Schreiben einer digitalen „0" in die in 5 gezeigte
FIFO-Zelle (2) wird eine Tiefpegelspannung an der Dateneingangsleitung
(10) bereitgestellt. Der PMOS-Durchgangsgattertransistor (4) wird
durch Bereitstellen einer Tiefpegelspannung an der Zeilenauswahlleitung
(8) zu dem Gateanschluss des Durchgangsgattertransistors
eingeschaltet. Die Tiefpegelspannung von der Dateneingangsleitung (10)
verläuft
durch den eingeschalteten Durchgangsgattertransistor (4)
und senkt den Eingangsknoten (16) der Latch-Zelle (6)
ab. Diese Tiefpegelspannung des Eingangsknotens (16) wird
in den Treiberinverter (12) eingegeben. Der Treiberinverter
(12) gibt eine Hochpegelspannung zu dem Ausgangsknoten
(18) und zu dem Rückkopplungsinverter
(14) aus. Der Rückkopplungsinverter
(14) gibt eine Tiefpegelspannung zu dem Eingangsknoten
(16) aus. Auf diese Art und Weise hält der Rückkopplungsinverter (14)
die Tiefpegelspannung des Eingangsknotens (16) aufrecht.
Die Tiefpegelspannung der Dateneingangsleitung (10) wird
in den Pull-up-Inverter (28) eingegeben, welcher eine Hochpegelspannung
ausgibt. Die Tiefpegelspannung des Steuersignals von der Zeilenauswahlleitung
(8) wird in den Gateanschluss des Zeilenauswahlleitungs-Pull-up-Transistors
(30) eingegeben. Dies schaltet den PMOS-Zeilenauswahlleitungs-Pull-up-Transistor (30)
ein und verbindet den Ausgangsknoten (18) der Latch-Zelle
(6) mit dem Ausgang des Pull-up-Inverters (36).
Da die Ausgabe des Pull-up-Inverters (36) eine Hochpegelspannung ist,
bewirkt das Einschalten des Zeilenauswahlleitungs-Pull-up-Inverters,
dass die Spannung des Ausgangsknotens (18) der Latch-Zelle
(6) angehoben wird.
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Wenn
eine digitale „0" zuvor in die Latch-Zelle
(6) der FIFO-Zelle
(2) der 5 geschrieben wurde, muss das
Schreiben einer digitalen „1" die Tiefpegelspannung
an dem Eingangsknoten (16), welche von dem Rückkopplungsinverter
(14) gehalten wird, überwinden.
Um die Zelle „umzudrehen" wird der Zeilenauswahl-Pull-down-Transistor
(30) eingeschaltet, wodurch der Ausgangsknoten (18)
mit der Tiefpegelspannung, welche von dem Pull-down-Inverter (36) ausgegeben
wird, verbunden wird. Die Tiefpegelspannung von dem Pull-down-Inverter
(36) zieht den Ausgangsknoten (18) nach unten.
Die Tiefpegelspannung des Ausgangsknotens (18) wird in
den Rückkopplungsinverter
(14) eingegeben. Der Rückkopplungsinverter
(14) gibt eine Hochpegelspannung zu dem Eingangsknoten
(16) aus. Die Hochpegelspannung von dem Rückkopplungsinverter
(14) hebt zusammen mit der Hochpegelspannung von der Dateneingangsleitung
(10) den Eingangsknoten (16) an, wodurch die Latch-Zelle
(6) umgedreht wird.
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Während die
in 2–5 gezeigten
Ausführungsformen
der vorliegenden Erfindung eine Verbindung zu einer vorbestimmten
Spannung durch einen Schalter an dem Ausgangsknoten der Latch-Zelle
aufweisen, können
alternative Ausführungsformen der
vorliegenden Erfindung, wie in 6–10 gezeigt,
einen Schalter verwenden, welcher mit dem Rückkopplungsinverter der Latch-Zelle
verbunden ist, um die Ausgabe der Latch-Zelle zu steuern, indem
der Rückkopplungsinverter
mit einem vorbestimmten Potential verbunden wird.
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6 stellt
drei RAM-Zellen 230A, 230B und 230C dar,
welche gemäß einer
Ausführungsform
der vorliegenden Erfindung hergestellt sind. Jede RAM-Zelle 230 ist
zwischen einer Datenleitung und einer allgemeinen Löschleitung
(NCLR), wie in der Figur gezeigt, verbunden. Jede RAM-Zelle weist
ferner eine Verbindung zu einer Adressleitung (ADDRL) auf, welche
mit einem Zugangstransistor TN1 verbunden ist. Der Zugangstransistor
TN1 ist mit einem Standardvorwärtsinverter 232,
welcher auch als ein Treiberinverter bezeichnet werden kann, und
einem Rückkopplungsinverter 234,
welcher Transistoren TP1, TN2 und TN3 umfasst, verbunden. Der Rückkopplungsinverter 234 weist
einen Massezugangstransistor TN3 auf, welcher wie ein Schalter wirkt,
um den Rückkopplungsinverter 234 wahlweise mit
Masse zu verbinden oder von Masse zu isolieren, wodurch die Ausgabe
der RAM-Zelle wie nachfolgend beschrieben gesteuert wird.
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Es
wird dem Fachmann klar sein, dass der Rückkopplungsinverter einer jeden
RAM-Zelle 230 mit einem Massezugangstransistor TN3 gekoppelt sein
kann, anstatt einen Massezugangstransistor TN3 aufzuweisen. Somit
umfasst die vorliegende Erfindung Ausführungsformen, in welchen ein
Rückkopplungsinverter
keinen Massezugangstransistor, wie z.B. TN3, aufweist, sondern stattdessen
mit einem Massezugangstransistor, wie z.B. TN3, in einer Art und
Weise identisch oder äquivalent
zu der Kopplung zwischen TN2 und TN3 gekoppelt ist.
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Der
Zugangstransistor TN1 weist einen Eingangsknoten, welcher mit der
Datenleitung verbunden ist, einen Steuergateanschluss, welcher mit
der Adressleitung (ADDRL) verbunden ist, und einen Ausgangsknoten,
welcher mit dem Eingangsknoten (IN) des Vorwärtsinverters 232 verbunden
ist, auf. Der Rückkopplungsinverter 234 weist
einen Eingangsknoten auf, welcher mit dem Ausgangsknoten des Vorwärtsinverters 232 verbunden
ist. Der Rückkopplungsinverter 234 weist
ferner einen Ausgangsknoten auf, welcher mit dem Eingangsknoten
des Vorwärtsinverters 232 verbunden
ist.
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Die
RAM-Zelle der Erfindung arbeitet in einer allgemeinen Löschbetriebsart
und einer Programmierbetriebsart. In der allgemeinen Löschbetriebsart werden
die Ausgänge
von allen RAM-Zellen auf einen Tiefpegel geführt. Dies wird auf die folgende
Art und Weise durchgeführt.
Die allgemeine Datenleitung wird auf einem digitalen Hochpegelwert
betrieben, während
die allgemeine Löschleitung
(NCLR) auf einem Tiefpegel betrieben wird. Das Tiefpegelsignal auf
der allgemeinen Löschleitung
(NCLR) bewirkt, dass der Transistor TN3 ausgeschaltet wird, wodurch
der Rückkopplungsinverter
von Masse getrennt wird. Gleichzeitig werden die Adressleitungen (ADDRL)
mit einem digitalen Hochpegelsignal betrieben. Die Adressleitung
schaltet Transistor TN1 ein, was dem digitalen Hochpegelsignal auf
der Datenleitung ermöglicht,
den Eingangsknoten zu dem Vorwärtsinverter 232 auf
einen digitalen Hochpegelwert aufzuladen. Dies bewirkt, dass die
Ausgabe des Vorwärtsinverters 232 auf
einen Tiefpegel geht. Dieser Signalablauf ist in 7 dargestellt.
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Es
ist zu beachten, dass es bei dieser Konfiguration im Gegensatz zu
dem Stand der Technik nicht notwendig ist, einen hochleitenden Zugangstransistor
TN1 aufzuweisen. Zusätzlich
wird kein schwacher Rückkopplungsinverter
benötigt.
Somit sind der verhältnismäßig große Zugangstransistor mit
hoher Leitfähigkeit
und der schwache Rückkopplungsinverter
nach dem Stand der Technik nicht nötig, was eine kompaktere RAM-Zelle
ermöglicht.
Die RAM-Zelle der Erfindung kann mit Vorrichtungen einer minimalen
Größe realisiert
werden. Der begrenzende Faktor der Betriebsspannung ist die Schwellenwertspannung
von TN1. Die Versorgungsspannung muss größer als die Auslösepunktspannung
und die Schwellenwertspannung von TN1 sein.
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Nachdem
der vorhergehende allgemeine Löschvorgang
durchgeführt
ist, können
die RAM-Zellen auf die folgende Art und Weise programmiert werden.
Die globale Löschleitung
(NCLR) wird mit Hochpegel betrieben, was den Massezugangstransistor TN3
einschaltet, was bewirkt, dass der Massezugangstransistor TN3 mit
Masse verbunden wird.
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Wenn
eine spezielle RAM-Zelle geschrieben werden soll, wird ihre Adressleitung
mit einem Hochpegel betrieben und die Da tenleitung auf das Komplement
des Wertes, welcher in die RAM-Zelle
gespeichert werden soll, geführt.
Wenn z.B. ein digitaler Hochpegelwert zu speichern ist, dann wird
die Datenleitung mit einem Tiefpegel betrieben. Die Adressleitung
(ADDRL) wird auf einem Hochpegel betrieben, so dass Transistor TN1
eingeschaltet ist und daher den digitalen Tiefpegelwert zu dem Eingangsknoten des
Inverters 232 zuführt,
wie in 8 gezeigt. TP1 und TN1 sind derart dimensioniert,
dass, wenn sowohl TP1 als auch TN1 aktiviert sind, die Spannung an
dem Eingangsknoten IN unterhalb des Auslösepunktes des Inverters 232 ist,
was ermöglicht,
dass der Ausgangsknoten auf einen Hochpegel geht.
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9 stellt
den Fall des Schreibens eines digitalen Tiefpegelwertes in die RAM-Zelle
dar. Dieser Vorgang ist identisch zu dem in Bezug auf 7 beschriebenen
allgemeinen Löschzustand,
mit der Ausnahme, dass der Transistor TN3 während des Vorgangs eingeschaltet
ist. Die Tatsache, dass Transistor TN3 während dieses Vorgangs eingeschaltet
ist, ist irrelevant, da Transistor TN2 ausgeschaltet ist.
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Nachdem
die RAM-Zellen programmiert sind, werden die Signale auf der Datenleitung
und der NCLR-Leitung auf Hochpegel betrieben und die Adressleitungen
werden auf Tiefpegel betrieben. Diese Konfiguration verbessert eine
Rauschunempfindlichkeit. Wenn z.B. ein Signalstörimpuls auf der Datenleitung
auftritt, wird kein Datenverlust auftreten, da der Zugangstransistor
TN1 die RAM-Zelle von der Datenleitung isoliert.
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Ebenso
wird kein Datenverlust auftreten, wenn ein Signalstörimpuls
auf der NCLR-Leitung auftritt. Sogar obwohl ein Signalstörimpuls
auf der NCLR-Leitung bewirken wird, dass der Rückkopplungsinverter zeitweise
von Masse getrennt ist, wird eine Ladung an dem Eingangsknoten IN
erhalten bleiben, da der Transistor TN2 ausgeschaltet bleiben wird.
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Wenn
die Adressleitung (ADDRL) Störimpulse
aufweist, gibt es zwei Fälle
zu betrachten. Wenn die RAM-Zellenausgabe Null ist, wird ein Signalstörimpuls
ein Führen
der Nullausgabe fortsetzen. D.h., wenn der Transistor TN1 aufgrund
eines Signalstörimpulses
einschaltet, wird der digitale Hochpegelwert von der Datenleitung
bewirken, dass der Inverter 232 ein Ausgeben eines digitalen
Tiefpegelwertes an seinem Ausgang fortsetzt. Wenn die RAM-Zellenausgabe
Eins ist, wird ein Signalstörimpuls
auf der Adressleitung die Ausgabe nicht beeinträchtigen, wenn die Transistoren
TN1, TN2 und TN3 derart dimensioniert sind, das die Spannung an
Knoten IN geringer als der Auslösepunkt
des Inverters 232 ist. D.h., TN1, TN2 und TN3 bilden einen
Spannungsteiler aus. Die entsprechenden Vorrichtungen sind dimensioniert,
um eine Spannung unterhalb des Auslösepunktes des Inverters 232 zu
erzeugen, wenn sie sich in einem programmierten Zustand befinden.
In diesem Fall wird die Ausgabe des Inverters 232 nicht gestört.
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10 stellt
eine alternative Ausführungsform
eines Rückkopplungsinverters 234A dar,
welcher gemäß der Erfindung
verwendet werden kann. Der Rückkopplungsinverter 234A weist
die gleichen Transistoren auf, aber die Transistoren sind in einer unterschiedlichen
Konfiguration verbunden. Die gesamte Funktionalität des Rückkopplungsinverters 234A ist
die gleiche, wie die seines zuvor besprochenen Gegenstücks 234.
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11 stellt
eine programmierbare Logikvorrichtung 240 dar, welche die
RAM-Zellen 230 der Ausführungsform
der vorliegenden Erfindung, die in 6–10 beschrieben
wurden, verwendet. Insbesondere stellt die Figur die programmierbare Logikvorrichtung 240 eingebaut
in ein Datenverarbeitungssystem 250 dar. Das Datenverarbeitungssystem 250 kann
ein oder mehrere der folgenden Komponenten aufweisen: einen Prozessor 252,
einen Speicher 254, einen Ein-/Ausgangsschaltkreis 256 und
Peripherievorrichtungen 258. Diese Komponenten sind durch
einen Systembus 260 zusammengekoppelt und auf einer Platine 262 bestückt, welche
in einem Endbenutzersystem 264 enthalten ist.
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Das
System 250 kann in einer großen Vielzahl von Anwendungen,
wie z.B. Computervernetzung, Datenvernetzung, Instrumentierung,
Videoverarbeitung, digitale Signalverarbeitung oder einer beliebigen
weiteren Anwendung, wo der Vorteil der Verwendung einer wiederprogrammierbaren
Logik und eines EPROMs wünschenswert
ist, verwendet werden. Die Vorrichtung 240 kann verwendet
werden, um eine Vielzahl von Logikfunktionen auszuführen. Diese
Funktionen können
eine Verwendung der Vorrichtung 240 als ein Prozessor oder
eine Steuerung, welcher/welche in Zusammenarbeit mit einem Prozessor 252 arbeitet,
aufweisen. Die Vorrichtung 240 kann ferner als ein Vermittler
zum Vermitteln eines Zugriffs zu einem geteilten Betriebsmittel
in dem System 250 verwendet werden. In noch einem weiteren Beispiel
kann die Vorrichtung 240 als eine Schnittstelle zwischen
dem Prozessor 252 und einer der weiteren Komponenten in
dem System 250 ausgestaltet sein. Es sollte angemerkt werden,
dass das System 250 nur exemplarisch ist, und dass der
Umfang der Erfindung durch die Ansprüche aufgezeigt ist.
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Alle
Ausführungsformen
der vorliegenden Erfindung ermöglichen,
dass eine Steuerung des in der Speicherzelle gespeicherten Wertes
durch einen Schalter gesteuert wird, welcher die Speicherzelle entweder
an dem Ausgangsknoten oder an dem Rückkopplungsinverter mit einem
vorbestimmten Potential verbindet, wodurch ermöglicht wird, die Größe der Speicherzelle
zu reduzieren, da der Rückkopplungsinverter
der Zelle nicht verhältnismäßig schwach
gefertigt werden muss.
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Die
vorhergehende Beschreibung verwendete zum Zwecke der Erklärung spezielle
Bezeichnungen, um ein vollständiges
Verständnis
der Erfindung bereitzustellen. Es wird jedoch einem Fachmann ersichtlich
sein, dass die speziellen Details nicht notwendig sind, um die Erfindung
auszuführen.
In anderen Beispielen sind wohlbekannte Schaltkreise und Vorrichtungen
in einer Blockdiagrammform gezeigt, um eine unnötige Ablenkung von der zugrundeliegenden
Erfindung zu vermeiden. Daher sind die vorhergehenden Beschreibungen
der speziellen Ausführungsformen
der vorliegenden Erfindung zum Zwecke der Darstellung und Beschreibung
dargelegt. Sie sollen nicht vollständig sein oder die Erfindung auf
die genauen offenbarten Ausführungsformen
beschränken,
wobei offensichtlich viele Veränderungen und
Abweichungen angesichts der zuvor genannten Lehre möglich sind.
Die Ausführungsformen
wurden ausgewählt
und beschrieben, um die Prinzipien der Erfindung und ihre praktischen
Anwendungen bestmöglich
zu erklären,
um dadurch weiteren Fachleuten zu ermöglichen, die Erfindung und
verschiedene Ausführungsformen
mit verschiedenen Veränderungen,
wie sie für
die spezielle Verwendung geeignet in Erwägung gezogen werden, bestmöglich zu
verwenden. Der Umfang der Erfindung soll durch die nachfolgenden
Ansprüche
und ihre Äquivalente
definiert sein.