DE69032799T2 - Programmierbare logische Vorrichtung und zugehörige Speicherschaltung - Google Patents

Description

• Die vorliegende Erfindung betrifft eine programmierbare Logkeineinrichtung mit einer programmierbaren Schaltvorrichtung und eine Speicherschaltung, die mit der Logikeinrichtung eingesetzt wird.
• Integrierte Schaltungen, in denen sich Logikgatter durch einen Anwender programmieren lassen, sind im Laufe der letzten Jahre allgemein eingesetzt worden. Derartige integrierte Schaltungen werden allgemein als programmierbare Logikeinrichtungen (abgekürzt PLD, programmable logic devices) bezeichnet. Ein Merkmal der PLD-Einheiten besteht in der Miteinbeziehung einer großen Zahl aktiver Einrichtungen oder passiver Einrichtungen, die im wesentlichen als Schalter wirken. Ein selektives Schalten (Anschalten oder Abschalten) dieser Schalteinrichtungen ermöglicht die Implementierung einer gewünschten Logikfunktion.
• Gemäß einer der Entgegenhaltungen zum Stand der Technik für PLD-Einheiten erfolgt der Einsatz von CMOS-Übergangsgates, wie offenbart in dem US-Patent Nr. 4,695,740, erteilt an William S. Carter. Wie in Fig. 1 gezeigt, umfaßt dieser Stand der Technik vier CMOS Übertragungsgates 81 bis 84, ein Flip- Flop 85 zum Speichern von Steuerdaten zum selektiven Anschalten der CMOS Übertragungsgates und einem Puffer 86. Jedes der CMOS bertragungsgates enthält einen P-Kanal MOS Transistor und einen N-Kanal MOS Transistor, während Drain- Source-Pfade parallel zueinander ausgebildet sind, und Gates sind jeweils zum selektiven Empfangen einer der komplementären Ausgangsgrößen Q und Q des Flip-Flops 85 ausgebildet.
• Wird in dieser Schaltung das Flip-Flop 85 vorab so programmiert, daß gilt Q = 1 und Q = 0, so sind die Übertragungsgates 81 und 82 an, während die Übertragungsgates 82 und 84 aus sind, mit dem Ergebnis, daß ein Signal von dem Knoten A über den Puffer 86 zu dem Knoten B übertragen wird. Umgekehrt sind dann, wenn Q = 0 und Q = 1 gilt, die Übertragungsgates 83 und 84 an, während die Übertragungsgates 81 und 82 aus sind, mit dem Ergebnis, daß ein Signal von dem Knoten B über den Puffer 86 zu dem Knoten A übertragen wird. Hierdurch wird die Übertragungsrichtung für ein Signal in dieser PLD-Einheit anhand von in dem Flip-Flop gespeicherten Daten bestimmt.
• Der Einsatz eines CMOS Übertragungsgates als Umschalteinrichtung in die üblichen PLD-Einheit erfordert zwei Transistoren für eine Umschalteinrichtung. Dies führt zu einer komplexen Schaltungskonfiguration, und die Verdrahtung zum Verteilen der Steuersignale an die Transistorgates ist im Vergleich zu einer Umschalteinrichtung bestehend aus lediglich einem N-Kanal MOS Transistor mühsam. Weiterhin erfordert eine Zwei-Transistor-Umschalteinrichtung einen Raum auf dem integrierten Schaltungschip, der mindestens das Zweifache desjenigen beträgt, der für eine Umschalteinrichtung bestehend aus einem einzigen MOS Transistor erforderlich ist. Dies führt zu einer geringen Integrationsdichte, und demnach erfordert eine PLD-Einheit mit einer großen Zahl von Schaltungseinrichtungen eine sehr große Chipfläche. Es ist allgemein bekannt, daß eine Zunahme der Chipfläche zu einer Verringerung der Zahl von Chips pro Wafer führt, und weiterhin die Herstellungsausbeute reduziert, was zu einer Zunahme der Kosten führt. Weiterhin erfordert eine integrierte Schaltung mit großer Chipfläche ebenfalls ein großes Gehäuse. Dies verringert die Zahl der auf einer gedruckten Leiterplatte zu montierenden integrierten Schaltungen und führt ferner zu einer Kostenzunahme.
• Bei Aufbau der Umschalteinrichtung mit einem einzigen N-Kanal MOS Transistor tritt andererseits ein neues Problem auf, das sich von dem obigen unterscheidet. Dieses ergibt sich anhand der allgemein bekannten internen Eigenschaft der N-Kanal MOS Transistoren, d. h. dem Rückgate-Vorspanneffekt. Das heißt, zum Anschalten eines N-Kanal MOS Transistors wird dessen Gate auf eine hohe Versorgungsspannung gesetzt, beispielsweise VDD. In diesem Zustand ist es jedoch nicht möglich, einen Signalpegel in der Nähe von VDD zu übertragen. Wie allgemein bekannt, läßt sich der N-Kanal MOS Transistor solange nicht anschalten, solange dessen Gate-Potential höher als sein Source-Potential im Umfang von dessen Schwellwertspannung (Vth) ist. Demnach beträgt ist bei dem Gate-Potential von VDD das maximal übertragbare Potential so niedrig wie (VDD- Vth). Weiterhin ist dann, wenn das Ausgangspotential in der Nähe von (VDD-Vth) liegt, selbst bei Vorliegen des N-Kanal MOS Transistors im angeschalteten Zustand, dessen Widerstandswert merklich hoch, und somit kann ein Betrieb mit hoher Geschwindigkeit nicht erwartet werden. Dies begrenzt den Bereich der Betriebsversorgungsspannung, verringert die Zuverlässigkeit und führt zu Schwierigkeiten bei der Implementierung einer programmierbaren Logikeinrichtung.
• In IRE WESCON CONVENTION RECORD, November 1986, D. C. Lautzenheiser: "A programmabel logic device based on static memory" ist eine Speicherzelle mit einem einzigen MOS Transistor offenbart, dessen Gate durch den gespeicherten Dateninhalt gesteuert wird. Dieses Dokument erwähnt auch das Problem des durch einen N-Kanal MOS Transistor eingeführten Spannungsabfalls. Es wird vorgeschlagen, den Logikeingangsschwellwert der durch die Speicherzelle zu treibenden Einrichtungen abzusenken. Die Offenbarung dieses Dokuments wird als dasjenige Dokument zum Stand der Technik betrachtet, das der vorliegenden Erfindung am nächsten kommt.
• In US-A-3 813 653 wird das Absenken der Versorgungsspannung einer Speichereinrichtung während eines Speicherbetriebs vorgeschlagen.
• Die Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer programmierbaren Logikeinrichtung mit hoher Integrationsdichte und Zuverlässigkeit bei Ermöglichen eines Betriebs mit hoher Geschwindigkeit.
• Diese Aufgabe wird durch eine programmierbare Logikeinrichtungszelle gemäß dem Patentanspruch 1 gelöst. Die Unteransprüche 2 bis 11 spiegeln vorteilhafte weitere Entwicklungen der programmierbaren Logikeinrichtungszelle nach Patentanspruch 1 wider.
• Insbesondere wird gemäß der vorliegenden Erfindung die Potentialamplitude von in der Datenspeichervorrichtung gespeicherten Daten während eines Schreibbetriebs auf eine Spannung erhöht, die höher als die Spannung während des Nichtdurchführens eines Schreibbetriebs ist.
• Ein besseres Verständnis dieser Erfindung ergibt sich anhand der folgenden detaillierten Beschreibung im Zusammenhang mit der beiliegenden Zeichnung; es zeigt:
• Fig. 1 ein Schaltbild einer PLD-Einheit nach dem Stand der Technik
• Fig. 2 ein Schaltbild einer Basiszelle einer programmierbaren Logikeinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
• Fig. 3 ein detailliertes Schaltbild der in Fig. 2 gezeigten Basiszelle;
• Fig. 4 eine Querschnittsansicht der Struktur des Teils der Basiszelle dann, wenn diese integriert ist;
• Fig. 5 ein Schaltbild eines programmierbaren Logikfelds gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, bei dem eine große Zahl der in Fig. 2 gezeigten Basiszellen integriert ist;
• Fig. 6 ein Schaltbild einer bei der ersten und zweiten Ausführungsform eingesetzten Stromversorgungs- Umschaltschaltung;
• Fig. 7 ein Schaltbild einer bei der ersten und zweiten Ausführungsform eingesetzten Hochspannungs- Erzeugungsschaltung;
• Fig. 8 ein detailliertes Schaltbild der in Fig. 6 gezeigten Umschaltschaltung;
• Fig. 9 ein Schaltbild einer Basiszelle gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
• Fig. 10 ein detailliertes Schaltbild der in Fig. 9 gezeigten Basiszelle;
• Fig. 11 ein Schaltbild einer programmierbaren Logikeinrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung, bei der eine große Zahl der in Fig. 10 gezeigten Basiszellen integriert sind; und
• Fig. 12 ein Schaltbild einer bei der dritten und vierten Ausführungsform eingesetzten Stromversorgungsumschaltschaltung.
• Die Fig. 2 zeigt einen Aufbau einer Grundzelle als Minimaleinheit einer programmierbaren Logikeinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Die Basiszelle besteht aus einem N-Kanal Umschalt-MOS-Transistor 10 und einer Datenspeicherschaltung 20 zum Speichern von 1- Bit Steuerdaten, die zum An- und Abschalten der Transistoren eingesetzt werden. Der Transistor 10 und die Datenspeicherschaltung 20 werden auf einem integrierten Schaltungschip hergestellt.
• Die Source- und Drainelektrode des Transistors 10 sind jeweils mit den Signalleitungen 10 und 12 verbunden. Der Gate-Elektrode des Transistors 10 werden die in der Datenspeicherschaltung 20 gespeicherten Daten zugeführt. Zwischen den Signalleitungen 11 und 12 wird ein Signal mit einem Logikpegel 1 und 0 übertragen, der jeweils der Stromversorgungsspannung VDD und 0 (Massepotential) zugeordnet ist.
• Die Datenspeicherschaltung 20 ist mit einem Flip-Flop 23 versehen, mit zwei Invertern 21 und 22, die in Kaskade (Antiparallel-Verbindung) verbunden sind. Zum Schreiben von Daten in das Flip-Flop 23 sind die beiden Datenleitungen 24 und 25 mit dem Flip-Flop 23 jeweils über N-Kanal MOS- Transistoren 26 und 27 verbunden. Die Gate-Elektroden der Transistoren 26 und 27 sind mit einer Auswahlleitung 28 gemeinsam verbunden. Ein Ausgangssignal des Inverters 21 des Flip-Flops wird der Gate-Elektrode des Umschalttransistors 20 als Speicherdatenwert zugeführt.
• Die Basiszelle mit einer solchen Struktur ist ähnlich zu der bei der Speicherzelle eines allgemein bekannten Speichers mit wahlfreiem Zugriff (RAM) eingesetzten Struktur. Bei der erstgenannten ist jedoch die Versorgungsspannung für das Flip-Flop 23, das aus den beiden Invertern 21 und 22 besteht, nicht wie üblich VDD, sondern VEE, im Gegensatz zu der letzteren. Die Versorgungsspannung VEE wird später beschrieben.
• Nun wird der Betrieb der obigen Zelle beschrieben. Der Betrieb zum Schreiben gewünschter Steuerdaten in die Datenspeicherschaltung 20 wird zunächst beschrieben. Zum Anschalten des Umschalttransistors 10 liegen Daten gemäß Logisch 0 und Logisch 1 jeweils bei den Datenleitungen 24 und 25 an. Der Datenwert bei Logisch 1 ist der Versorgungsspannung VDD zugeordnet, wohingehend der Datenwert bei Logisch 0 dem Massepotential zugeordnet ist. Durch Anheben der Auswahlleitung 28 auf Logisch 1 in diesem Zustand werden die MOS Transistoren 26 und 27 angeschaltet, wodurch die Zelle ausgewählt wird und der Datenwert auf den Datenleitungen 24 und 25 an das Flip-Flop 23 übertragen wird. In diesem Zeitpunkt ist die Versorgungsspannung VEE für das Flip-Flop 23 üblicherweise VDD. Somit wird ein Datenwert bei Logisch 1 in das Flip-Flop 23 geschrieben, wie im Fall der üblichen RAN-Speicherzelle. Insbesondere wird ein Datenwert in das Flip-Flop 23 so geschrieben, daß die Ausgangsgröße des Inverters 21 bei Logisch 1 liegt und die Ausgangsgröße des Inverters 22 bei Logisch 0 liegt.
• Andererseits wird dann, wenn die Datenleitungen 24 und 25 jeweils zu Logisch 1 und Logisch 0 gesetzt sind und die Auswahlleitung 28 auf Logisch 1 gesetzt ist, ein Datenwert bei Logisch 0 in das Flip-Flop 23 geschrieben. In diesem Fall wird die Versorgungsspannung VEE für das Flip-Flop 23 ebenfalls auf den möglichen Wert VDD gesetzt.
• Bei Abschließen des Datenschreibbetriebs ist die Auswahlleitung 28 zu Logisch 0 gesetzt. Hierdurch sind die Auswahltransistoren 26 und 27 abgeschaltet. In diesem Fall werden die in dem Flip-Flop 23 gespeicherten Daten immer während dem Intervall, bei dem die Versorgungsspannung VDD zugeführt wird, gehalten, unabhängig von den Daten bei den Datenleitungen 24 und 25.
• Anschließend wird die Versorgungsspannung VEE zu einer Spannung VPP höher als VDD versetzt. Mit der derart angehobenen Versorgungsspannung des Flip-Flop 23 steigt dann, wenn das Flip-Flop 23 einen Datenwert bei Logisch 1 speichert, die Ausgangsspannung des Inverters 21 von VDD zu VPP. Im Ergebnis wird der Umschalttransistor 10 vollständig leitend geführt, wodurch dessen Widerstandswert vollständig niedrig ausgebildet ist. Deshalb wird eine Signalübertragung zwischen den Signalleitungen 11 und 12 ohne ein Absenken auf den VDD-Pegel bewirkt.
• Beträgt andererseits der in dem Flip-Flop 23 gespeicherte Datenwert 0, so verbleibt das Null-Pegel-Potential des Inverters 22 auf dem Massepotential. In diesem Fall liegt demnach der Umschalttransistor 10 in dem abgeschalteten Zustand vor, so daß die Signalleitungen 11 und 12 elektrisch voneinander getrennt sind.
• Gemäß der vorliegenden Ausführungsform wird eine PLL- Basiszelle geschaffen, die lediglich einen MOS Transistor für einen Schaltvorgang einsetzt. Weiterhin kann selbst dann, wenn die Signalleitungen 11 und 12 auf einem Potential in der Nähe von VDD liegen, das Signalpotential ohne jedwede Abnahme von deren Pegel übertragen werden, und ein Betrieb mit hoher Geschwindigkeit wird zugelassen. Im Ergebnis läßt sich eine PLD-Einheit mit einem weiten Betriebsversorgungsspannungsbereich sowie verbesserter Zuverlässigkeit realisieren, und diese weist bei Betrieb eine hohe Geschwindigkeit auf.
• Die Fig. 3 zeigt ein detailliertes Schaltbild der in Fig. 2 gezeigten Basiszelle, bei der jeder der Inverter 21 und 22 des Flip-Flops 23 mit einem CMOS Inverter implementiert ist.
• Der Inverter 21 besteht aus einem P-Kanal MOS Transistor 31 und einem N-Kanal MOS Transistor 32, und der Inverter 22 besteht aus einem P-Kanal MOS Transistor 33 und einem N-Kanal MOS Transistor 34. Den Source-Elektroden der P-Kanal MOS Transistoren 31 und 33 wird die Versorgungsspannung VEE zugeführt. Den Substraten (Rückgateelektroden), den Transistoren 31 und 33 wird ebenfalls die Versorgungsspannung VEE zugeführt. Die Drain-Elektroden der MOS Transistoren 31 und 33 sind jeweils mit den Drain-Elektroden der N-Kanal MOS Transistoren 32 und 34 verbunden. Die Source-Elektroden der MOS Transistoren 32 und 34 sind mit Massepotential verbunden. Auch den Substraten (Rückgateelektroden) der MOS Transistoren 32 und 34 wird Massepotential zugeführt. Die Gate-Elektroden der MOS Transistoren 31 und 32 sind zusammen für den Einsatz als Eingang des Inverters 21 verbunden. Ähnlich sind die Gate-Elektroden der MOS Transistoren 33 und 34 zusammen für den Einsatz als Eingang des anderen Inverters 22 verbunden. Auch den Substraten der Auswahl-MOS-Transistoren 26 und 27 wird Massepotential zugeführt.
• Das Merkmal der wie oben beschriebenen aufgebauten Basiszelle besteht darin, daß die Source-Elektroden und Substrate der P- Kanal MOS Transistoren 31 und 33 in den CMOS-Invertern 21 und 23 mit dem VEE-Knoten verbunden sind. Dies impliziert daß bei dem CMOS-Prozeß mit N-Wannen ein N-Wannengebiet für VDD und ein N-Wannengebiet für VEE zusammen auf demselben Halbleitersubstrat vom P-Typ hergestellt werden. Insbesondere wird, wie in Fig. 4 gezeigt, ein N-Wannengebiet 91, in dem ein P-Kanal MOS Transistor zum Bilden einer Schaltung verbunden mit den Signalleitungen 11 und 12 gebildet ist, zu VDD vorgespannt, wohingegen ein N-Wannengebiet 92, in dem die P-Kanal MOS Transistoren 31, 33 usw. zum Bilden der Datenspeicherschaltung 22 zum Steuern des Umschalt-MOS- Transistors 10 gebildet sind, zu VEE vorgespannt wird. Das Bezugszeichen 23 bezeichnet ein Halbleitersubstrat vom P-Typ.
• Wird eine große Zahl von Umschalt-MOS-Transistoren 10 integriert, so erhöht sich die Zahl von deren Steuerschaltungen, d. h. Datenspeicherschaltungen 20 und somit der Steuersignalleitungen. Aus diesem Grund ist eine Einrichtung zum Integrieren vieler Umschalt-MOS-Transistoren 10 und Datenspeicherschaltungen 20 erforderlich.
• Die Fig. 5 zeigt eine PLD-Einrichtung, bei der eine große Zahl von Basiszellen integriert ist. Beim Integrieren einer großen Zahl von Basiszellen kann eine große Zahl von Datenspeicherschaltungen 20 matrixförmig in einem Feld angeordnet sein, zum Teilen der Datenleitungen 24 und 25 und der Auswahlleitung 28 bei mehreren Datenspeicherschaltungen 20, wodurch die Zahl der Steuersignalleitungen verringert ist. Das heißt, die Datenleitungen 24 und 25 sind für mehrere vertikal angeordnete Basiszellen gemeinsam, wohingehend die Auswahlleitung 28 für mehrere horizontal angeordnete Basiszellen gemeinsam ist, wie gezeigt. Der Umschalt-MOS- Transistor 10 ist seriell mit anderen Umschalt-MOS- Transistoren 10 durch die Signalleitungen 11 und 12 (in Fig. 5 nicht gezeigt) verbunden. Inverter 35 sind jeweils zwischen Signalleitungen zwischeneingefügt, zum Bestimmen der Richtung eines Signals.
• Bei der obigen Ausführungsform kann die Versorgungsspannung VEE von der Außenseite eines integrierten Schaltungschips zugeführt werden. In diesem Fall nimmt jedoch die Zahl der Pins des Chips zu, und somit ist dies nicht wünschenswert. Aus diesem Grund kann in Betracht gezogen werden, eine Schaltung zum Erzeugen der Versorgungsspannung VEE in dem integrierten Schaltungschip aufzubauen.
• Nun erfolgt nachfolgend die Beschreibung der Integration einer Schaltung zum Erzeugen der Versorgungsspannung VEE, die bei jeder der in Fig. 1, Fig. 3 und Fig. 5 gezeigten Schaltungen oder Einrichtungen eingesetzt wird, bei einem integrierten Schaltungschip.
• Die Fig. 6 zeigt eine Versorgungsspannungs-Umschaltschaltung zum Erzeugen der Versorgungsschaltung VPP anhand der üblichen Versorgungsspannung VDD und zum Umschalten der ausgegebenen Versorgungsspannung VEE zwischen VPP und VDD. Wie in der Figur gezeigt, wird einem Anschluß 41 extern die übliche Versorgungsspannung VDD zugeführt, die wiederum bei einer Hochspannungs-Erzeugungsschaltung 42 und einer Umschalt- Schaltung 43 anliegt. Die Hochspannungsschaltung- Erzeugungsschaltung 42 hebt die Versorgungsspannung VDD zum Erzeugen der höheren Spannung VPP an, die selbst wiederum bei der Umschalt-Schaltung 43 anliegt. Die Umschalt-Schaltung 43 spricht auf ein Steuersignal C an, das von der Außenseite des integrierten Schaltungschips eingegeben wird oder in dem Chip erzeugt wird, zum Umschalten der Ausgangsspannung VEE zwischen VDD und VPP.
• Die Fig. 7 zeigt einen spezifischen Aufbau der in Fig. 6 gezeigten Hochspannungs-Erzeugungsschaltung 42. Inverter 51 bis 56 werden immer mit der Spannung VDD versorgt. Die Inverter 51 bis 55 bilden einen Ringoszillator 57. Die Ausgangsgröße des Ringoszillators 57 liegt bei einer Elektrode einer Kapazität 58 an. An der anderen Elektrode der Kapazität 58 liegt die übliche Versorgungsspannung VDD über eine Diode 59 in Vorwärtsrichtung an. Die andere Elektrode der Kapazität 48 ist mit der Anode einer Diode 60 verbunden.
• Eine solche Schaltung ist allgemein als Ladungspumpenschaltung bekannt. Nach dem Verstreichen einer vorbestimmten Zeit ausgehend von dem Zeitpunkt, in dem der Ringoszillator 57 mit seiner Oszillation beginnt, wird die Spannung VPP, die höher als VDD ist, bei der Kathode der Diode 60 erhalten.
• Die Fig. 8 zeigt einen spezifischen Aufbau der in Fig. 6 gezeigten Umschalt-Schaltung 43. Das Steuersignal C ist bei Logisch 0 dann, wenn Daten in die Datenspeicherschaltung 20 (vgl. Fig. 2) geschrieben werden und während einem Intervall, in dem Daten gespeichert sind, und es geht auf Logisch 1 dann, wenn der (in Fig. 2 gezeigte) Umschalt-MOS-Transistor in Übereinstimmung mit den gespeicherten Daten an- oder abgeschaltet wird. Das Steuersignal C wird der Gate-Elektrode eines P-Kanal MOS Transistors 63 über einen Inverter 61 und eine Pegel-Umsetzschaltung 62 zugeführt. Das Steuersignal C wird ebenfalls der Gate-Elektrode eines P-Kanal MOS Transistors 67 über Inverter 64 und 65 und eine Pegeleumsetzschaltung 66 zugeführt. Die Pegelumsetzschaltung 62 und 66 werden zum Umsetzen einer Logikamplitude zwischen VDD und Massepotential auf eine Logikamplitude zwischen VPP und Massepotential eingesetzt. Die Source-Elektrode des MOS Transistors 63 ist mit dem VDD-Knoten verbunden, und dessen Substrat (Rückgateelektrode) ist mit seiner Drain-Elektrode verbunden. Die Source-Elektrode des MOS Transistors 67 und das Substrat sind zusammen mit dem VPP-Knoten verbunden. Die Drain-Elektroden der MOS Transistoren 63 und 67 sind zusammen verbunden, und zwar zum Ausgeben der Versorgungsspannung VEE.
• Mit der Umschalt-Schaltung 43 ist dann, wenn das Steuersignal C bei Logisch 1 liegt, der MOS Transistor 63 angeschaltet, wohingehend der MOS Transistor 67 abgeschaltet ist. In diesem Zeitpunkt wird die Spannung VDD als die Spannung VEE ausgegeben. Liegt andererseits das Steuersignal C bei Logisch 0, so ist der MOS Transistor 67 angeschaltet, wohingehend der MOS Transistor 63 abgeschaltet ist. In diesem Zeitpunkt wird die höhere Spannung VPP als die Spannung VEE ausgegeben.
• Die Fig. 9 zeigt eine PLD-Basiszelle gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Diese Basiszelle besteht aus einem Schalt-N-Kanal MOS Transistor 10, dessen Source- und Drain-Elektroden jeweils mit Signalleitungen 11 und 12 verbunden sind, sowie einer Datenspeicherschaltung 20' zum Speichern von 1-Bit Steuerdaten, die zum Schalten des MOS Transistors 10 eingesetzt werden. Der Transistor 10 und die Datenspeicherschaltung 20' sind auf einem integrierten Schaltungschip aufgebaut.
• Die Datenspeicherschaltung 20' sichert die Schreibdatenleitung 24 und den Auswahl-N-Kanal MOS Transistor 26 gegenüber dem Datenspeicherschaltung 20 der in Fig. 2 gezeigten Basiszelle. Die Basiszelle unterscheidet sich auch von einer Speicherzellenschaltung bei einem RAM-Speicher dahingehend, daß die den Invertern 21 und 22 des Flip-Flops 23 zugeführte Versorgungsspannung nicht VDD, sondern VEE ist. Mit der wie oben beschrieben aufgebauten Basiszelle würde dann, wenn die Inverter 21 und 22 zum Bilden des Flip-Flops 23 mit der üblichen Versorgungsspannung VDD beim Schreiben von Daten betrieben würden, ein falsches Schreiben auftreten. Beispielsweise sei nun angenommen, daß der Ausgang des Inverters 21 bei Logisch 0 liegt, bevor der Schreibbetrieb durchgeführt wird. In diesem Zeitpunkt liegt die Auswahlleitung 28 bei Logisch 0, und somit liegt die Zelle im datenspeichernden Zustand vor. Bei Schreiben von "1" in das Flip-Flop 23 in diesem Zustand liegen Daten bei Logisch 1 bei der Datenleitung 25 an. Anschließend wird die Auswahlleitung 28 zu Logisch 1 zum Anschalten des MOS Transistors 27 gesetzt. Anschließend kollidieren ein Nullwert von dem Inverter 21 und ein Einswert auf der Datenleitung 25 miteinander, so daß der Spannungspegel am Ausgang des Inverters 21 zu einem Zwischenpegel zwischen dem Null- und Einspegel übergeht. Sofern der Zwischenpegel nicht den Schwellwert des Inverters 22 übersteigt, kann der Ausgangspegel des Inverters 22 nicht invertiert werden, so daß er bei Logisch 1 verbleibt. Im Ergebnis bleiben die in dem Flip-Flop 23 gespeicherten Daten bei Logisch 0, obgleich ein Schreiben von Daten bei Logisch 1 angewandt wurde. Dies bedeutet, daß das Schreiben eines Einswertes nicht erzielt wird. Eine derartige Situation kann tatsächlich auftreten. Dies ist auf die Tatsache zurückzuführen, daß bei einem N- Kanal MOS Transistor Schwierigkeiten beim Führen von Eins- Pegeldaten hierüber vorliegen, und zwar aufgrund von dessen Rückgate-Vorspanneffekt. Wie allgemein bekannt, nimmt gemäß dem Rückgate-Vorspanneffekt ein Widerstandswert des MOS Transistors 27 dann zu, wenn das Potential bei der Datenleitung 25 hoch wird, und der Transistor 27 wird abgetrennt, wenn das Potential bei der Datenleitung 25 (VDD - Vth) übersteigt. Vth stellt die Schwellwertspannung eines N- Kanal MOS Transistors dar. Demnach liegt eine obere Grenze bei der Ausgangsspannung des Inverters 21 dann vor, wenn dieser einen Nullwert ausgibt. In dem Fall, in dem der obere Grenzwert nicht ausreichend hoch ist, ergibt sich im Ergebnis ein schlechtes Schreiben. Da der Anschaltwiderstandswert des MOS Transistors 27 im Fall des Schreibens eines Nullwerts ausreichend niedrig ist, kann andererseits die Ausgangsspannung des Inverters 21 niedriger ausgebildet sein, als der Schwellwert des Inverters 22, selbst wenn der Inverter 21 eine 1-Pegel-Ausgangsgröße bereitstellt. Demnach kann das Schreiben eines Nullwerts normal erzielt werden.
• Die Basiszelle ist deshalb so ausgebildet, daß das Auftreten eines solchen ungünstigen und wie oben beschriebenen Schreibprogramms vermieden wird, und zwar durch Variierung der Versorgungsspannung VEE für die beiden Inverter 21 und 22 des Flip-Flops 23. Weiterhin kann selbst dann, wenn die Spannungspegel bei den beiden Signalleitungen 11 und 12 in der Nähe von VDD liegen, die Übertragung eines Signals ohne Absenkung der Spannungspegel durchgeführt werden, wie im Fall der in Fig. 2 gezeigten Basiszelle.
• Nun wird der Betrieb der Basiszelle gemäß der dritten Ausführungsform beschrieben.
• Zunächst wird ein Datenwert beim einem 1-Pegel in das Flip- Flop 22 geschrieben, so daß dieses initialisiert ist. Das heißt, Daten bei einem 1-Pegel liegen bei der Datenleitung 25 an, wie im obigen Fall. Der 1-Pegel der Daten entspricht der Versorgungsspannung VDD, wie im obigen Fall. Liegt das Signal bei einem 1-Pegel bei einer Auswahlleitung 28 in diesem Zustand an, so wird der Auswahl-MOS-Transistor 27 angeschaltet, so daß die hierzu zugeordnete Datenspeicherschaltung ausgewählt wird und Daten an der Datenleitung 25 zu dem Flip-Flop 23 übertragen werden. In diesem Zeitpunkt wird die Versorgungsspannung VEE für das Flip-Flop 23 auf einen VFF-Pegel gesetzt, der niedriger als der übliche vDD-Pegel liegt. Der VFF-Pegel wird so gesetzt, daß das Potential, das durch den Anschaltwiderstand des Inverters 21 dann geteilt wird, wenn dieser eine Null- Pegelausgangsgröße bereitstellt, sowie die Summe des Anschalt-Widerstandswerts des MOS Transistors 27, wenn Daten bei einem 1-Pegel hierüber geführt werden, und des Anschaltwiderstandswertes einer nicht gezeigten Pufferschaltung zum Treiben der Datenleitung 25 den Schaltungsschwellwert des Inverters 22 übersteigt. Hierdurch geht die Ausgangsgröße des Inverters 21, dessen Versorgungsspannung VFF beträgt, auf einen 1-Pegel, und hierdurch entspricht der 1-Pegel dem VFF-Pegel.
• Anschließend wird der Auswahlleitung 28 ein Signal bei einem Nullpegel zugeführt. Demnach wird der Auswahl-MOS-Transistor 27 ausgeschaltet, und die in dem Flip-Flop 23 gespeicherten Daten werden immer bei einem 1-Pegel gehalten, unabhängig von Daten auf der Datenleitung 25. Nachfolgend wird die Versorgungsspannung VEE für die zwei Inverter 21 und 22 des Flip-Flops 23 von VFF auf den üblichen VDD-Wert angehoben. Im Ergebnis wird die Ausgangsspannung gemäß dem 1-Pegel des Inverters 21 von VFF zu VDD angehoben. Hierdurch ist die Initialisierung abgeschlossen, und ein 1-Pegel-Datenwert wird in einem Flip-Flop 23 gespeichert.
• Zum anschließenden Speichern von Daten bei einem 0-Pegel in dem Flip-Flop 23 liegen Daten bei einem 0-Pegel bei der Datenleitung 25 an, und anschließend liegt ein Signal bei einem 1-Pegel bei der Auswahlleitung 28 an. In diesem Zeitpunkt kann die Versorgungsspannung VEE für die Inverter 21 und 22 entweder VFF oder VDD betragen. Der Grund hierfür besteht darin, daß das Schreiben eines 0-Werts leicht durchführbar ist, wie oben beschrieben.
• Nach der Initialisierung oder dem Schreiben eines 0-Werts wird die Versorgungsspannung VEE zu VPP höher als VDD gesetzt. Wird die Versorgungsspannung des Flip-Flops 23 derart angehoben, so steigt auch das 1-Pegel-Potential des Inverters 22 von VDD zu VPP. Im Ergebnis ist der Umschalt-MOS- Transistor 10, dem die in dem Flip-Flop 23 gespeicherten Daten zugführt werden, vollständig leitend ausgebildet, so daß dessen Widerstandswert einen vollständig niedrigen Wert annimmt. Somit kann eine Signalübertragung zwischen den Signalleitungen 11 und 12 ohne Verringerung des VDD-Pegels durchgeführt werden.
• Liegt andererseits der in dem Flip-Flop 23 gespeicherte Datenwert bei einem 0-Wert, so verbleibt das 0-Pegel- Potential des Inverters 22 bei Massepotential, so daß der Umschalt-MOS-Transistor 10 in dem abgeschalteten Zustand vorliegt, und die Signalleitungen 11 und 12 sind voneinander getrennt.
• Wie sich anhand der vorhergehenden Ausführung erkennen läßt, ermögicht die Basiszelle eine programmierbare Logikeinrichtung unter Einsatz eines einzigen MOS Transistors als zu implementierender Schalter. Zusätzlich können selbst die Spannungspegel der Signalleitungen 11 und 12, die in der Nähe von VDD liegen, ohne Verringerung von deren Pegel übertragen werden, und ein schneller Betrieb kann durchgeführt werden.
• Bei den Ausführungsformen ist die Datenspeicherschaltung mit einem Flip-Flop unter Einsatz von Invertern aufgebaut. Es kann jede Schaltungskonfiguration eingesetzt werden, solange sie dieselbe Funktion aufweist. Die drei Versorgungsspannungen VDD, VFF und VPP können zu jedem beliebigen Wert gesetzt werden, solange sie die Beziehung VDD < VFF < VPP erfüllen. Weiterhin ist der Wert der Spannung VEE im Zeitpunkt des Schreibens von Daten nicht durch die obige Beziehung allein begrenzt, sondern er ist frei anhand der folgenden zahlreichen Beziehungen wählbar.
• (1) Im Zeitpunkt des Schreibens eines 1-Werts liegt die Datenleitung 25 bei VDD, die Auswahlleitung 28 bei VDD und VEE ist VPP.
• (2) Im Zeitpunkt des Schreibens eines 0-Werts liegt die Datenleitung 25 bei Massepotential, die Auswahlleitung 28 liegt bei VDD und VEE ist VFF oder VDD.
• (3) Im Zeitpunkt des Schreibens eines 1-Werts liegt die Datenleitung 25 bei VPP, die Auswahlleitung 28 liegt bei VPP und VEE ist VDD.
• (4) Im Zeitpunkt des Schreibens eines 0-Werts liegt die Datenleitung 25 bei Massepotential, die Auswahlleitung 28 liegt bei VDD und VEE ist VDD oder VPP.
• Das heißt, grundlegend muß die Versorgungsspannung der Datenspeicherschaltung lediglich niedriger als die Spannungspegel bei der Datenleitung 25 und der Auswahlleitung 28 im Zeitpunkt des Schreibens eines 1-Werts sein. Es besteht keine derartige Begrenzung im Zeitpunkt des Schreibens eines 0-Werts. Demnach kann dann, wenn die Versorgungsspannungsbeziehung im Zeitpunkt des Schreibens eines 1-Werts eingehalten wird, das gleichzeitige Schreiben eines 1-Werts und eines 0-Werts erzielt werden, wie bei einem allgemeinen RAM-Speicher.
• Die Fig. 10 zeigt einen detaillierten Aufbau der in Fig. 9 gezeigten Basiszelle, bei der die Inverter 21 und 22 des Flip-Flops als CMOS-Inverter implementiert sind. Der Inverter 21 besteht aus komplementären MOS Transistoren 31 und 32, und der Inverter 22 besteht aus komplementären MOS Transistoren 33 und 34. Diese Basiszelle ist dadurch gekennzeichnet, daß die Source-Elektroden und Substrate der P-Kanal MOS Transistoren 31 und 33 mit dem VEE-Knoten verbunden sind. Das N-Wannengebiet der (nicht gezeigten) anderen Schaltung, die mit den Signalleitungen 11 und 12 verbunden ist, zwischen denen eine Signalübertragung über den Umschalt-MOS-Transistor 10 durchgeführt wird, ist zu VDD vorgespannt, wohingehend das N-Wannengebiet der Datenspeicherschaltung 20 zum Steuern des Umschalt-MOS-Transistors 10 zu VES vorgespannt ist.
• Die Fig. 11 zeigt eine PLD-Einheit gemäß einer vierten Ausführungsform der vorliegenden Erfindung, bei der eine große Zahl der in Fig. 10 gezeigten Basiszellen integriert ist. Zum Erzielen der gezeigten Integration vieler Basiszellen sind viele Datenspeicherschaltungen 20' in Form einer Matrix feldförmig angeordnet, und jede der Datenleitungen 25 und Auswahlleitungen 28 wird von mehreren Basiszellen geteilt, wodurch eine Verringerung der Zahl der Steuersignalleitungen ermöglicht wird. Ein Schalten des Transistors 10 ist seriell mit anderen Schalt-MOS- Transistoren 10 über (in Fig. 11 nicht gezeigte) Signalleitungen 11 und 12 verbunden. Inverter 35 sind jeweils zwischen Signalleitungen eingefügt, zum Bestimmen der Richtung der Signale.
• Hier nachfolgend wird die Versorgungsspannungs- Generierschaltung beschrieben, die bei den Basiszellen oder den PLD-Einheiten gemäß der dritten und vierten Ausführungsform eingesetzt werden.
• Die Fig. 12 zeigt die Versorgungsspannung- Erzeugungsschaltung, der die übliche Versorgungsspannung VDD zugeführt wird, sowie VFF mit einem Wert kleiner als VDD und VPP mit einem Wert höher als VDD, und diese führt eine Umschaltung dieser Spannungen zum Bereitstellen einer gewünschten durch. Wie in der Figur gezeigt, liegt an einem Anschluß 71 die übliche Versorgungsspannung VEE an, die von der Außenseite der integrierten Schaltung zugeführt wird. Die Versorgungsspannung VFF und VPP kann von der Außenseite des integrierten Schaltungschips zugeführt werden. In diesem Fall erhöht sich jedoch die Pin-Anschlußzahl des Chips. Es ist demnach wünschenswert, daß beide Spannungen VFF und VPP in dem gleichen Chip erzeugt werden. Die Spannung VPP kann in einem integrierten Schaltungschip durch Einsatz einer Erzeugungsschaltung für eine erhöhte Spannung erzeugt werden, die dieselbe Schaltung sein kann, wie sie in Fig. 7 gezeigt ist. Die Spannung VFF kann einfach durch Teilen der Versorgungsspannung VEE mittels eines Spannungsteilers erzielt werden, der aus Widerständen oder als Widerstände eingsetzten MOS Transistoren besteht.
• Die Spannungen VFF und VDD liegen an einer ersten Umschalt- Schaltung 72 an, und die Spannungen VDD und VPP liegen an einer zweiten Umschalt-Schaltung 73 an. Die Umschält- Schaltungen 72 und 73 sprechen jeweils auf Steuersignale C1 und C2 an, und zwar zum Umschalten ihrer jeweiligen Ausgangsspannungen zwischen den beiden Eingangsspannungen für die Weiterleitung an eine dritte Umschalt-Schaltung 74. Die dritte Umschalt-Schaltung 74 spricht auf ein Steuersignal C3 an, zum Umschalten der Ausgangsspannung VEE zwischen zwei Eingangsspannungen.
• Die in Fig. 12 gezeigten Umschalt-Schaltungen 72, 73 und 74 können denselben Aufbau aufweisen, wie in Fig. 8 gezeigt.
• Es ist ersichtlich, daß die vorliegende Erfindung nicht auf die obigen Ausführungsformen begrenzt ist, und zahlreiche Modifikationen möglich sind. Beispielsweise kann unabhängig davon, daß gemäß den obigen Ausführungsformen die Spannung VEE in einem integrierten Schaltungschip erzeugt wird, diese von der Außenseite des Chips zugeführt werden. Wird die Spannung VEE von der Außenseite des integrierten Schaltungschips zugeführt, so werden Daten zum An- und Abschalten eines Umschalt-MOS-Transistors in der Datenspeicherschaltung 20 selbst dann gespeichert, wenn die VpD-Versorgungsspannung nicht zugeführt wird. Aus diesem Grund läßt sich ein Standby-Modus, beispielsweise zur Sicherung gespeicherter Daten bei einer Batterie ebenfalls einfach realisieren.
• Gemäß der vorliegenden Erfindung wird, wie oben beschrieben, eine programmierbare Logikeinrichtung und eine hierin eingesetzte Speicherschaltung geschaffen, die eine hohe Integrationsdichte und Zuverlässigkeit ermöglichen, sowie einen Betrieb mit hoher Geschwindigkeit.
• Die Bezugszeichen in den Ansprüchen dienen einem besseren Verständnis und begrenzen nicht deren Schutzbereich.

Claims (11)

1. Programmierbare Logikeinrichtungszelle, enthaltend: eine Datenspeichervorrichtung (20, 20') zum Speichern von 1-Bit Steuerdaten;

mindestens eine Datenleitung (24, 25) zum Übertragen von zu speichernden Daten an die Datenspeichervorrichtung;

eine Auswahlleitung (28) zum Übertragen eines Auswahlsignals für die Auswahl der

Datenspeichervorrichtung;

einen einzelnen Transistor vom MOS-Typ (10), dessen Gateelektrode auf den in der Datenspeichervorrichtung gespeicherten Datenwert anspricht und dessen Drain- Source-Pfad (11, 12) zum Übertragen oder Abtrennen einer Versorgungsspannung (Vdd) eingesetzt wird, derart, daß der einzelne Transistor vom MOS-Typ beim Schalten gemäß der gespeicherten Daten gesteuert wird; und

eine Potentialamplituden-Anhebevorrichtung (41, 42, 43) zum Anheben der Versorgungsspannung (Vee) der Datenspeichervorrichtung ausgehend von deren Wert bei einem Schreibbetrieb (Vdd) auf eine Spannung (Vpp) höher als die Spannung (Vdd) dann, wenn ein Schreibbetrieb nicht durchgeführt wird.

2. Programmierbare Logikeinrichtungszelle nach Anspruch 1, dadurch gekennzeichnet, daß die Potentialamplituden- Anhebevorrichtung eine Versorgungsspannungs- Umschaltvorrichtung (43) enthält, und zwar zum selektiven Ausgeben entweder einer ersten Versorgungsspannung (VDD) oder einer zweiten Versorgungsspannung (VPP) in die Datenspeichervorrichtung (20, 20').

3. Programmierbare Logikeinrichtungszelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Potentialamplituden-Anhebevorrichtung eine Spannungsgeneriervorrichtung (42) enthält, und zwar zum Anheben der ersten Versorgungsspannung (VDD) zum Erzeugen der zweiten Versorgungsspannung (Vpp).

4. Programmierbare Logikeinrichtungszelle nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Versorgungsspannungs-Umschaltvorrichtung (43) die erste Versorgungsspannung an die Datenspeichervorrichtung (20, 20') dann ausgibt, wenn Daten in die Datenspeichervorrichtung gegeben werden, und daß die zweite Versorgungsspannung an die Datenspeichervorrichtung dann ausgegeben werden, wenn der einzelne MOS Transistor vom MOS-Typ (10) in den leitenden Zustand versetzt ist.

5. Programmierbare Logikeinrichtungszelle nach Anspruch 1, dadurch gekennzeichnet, daß die Datenspeichervorrichtung (23) Daten mit einem ersten und zweiten Pegel paarweise speichert; und die Potentialamplituden-Anhebevorrichtung eine Stromversorgungsvorrichtung (71, 72, 73, 74) enthält, zum Zuführen einer Versorgungsspannung (VFF) mit einer Amplitude kleiner als eine Potentialamplitude eines Datenwerts oder eines Signals, das über die Datenleitung (24, 25) und die Auswahlleitung (28) bei Schreiben von Daten bei dem ersten Pegel in die Datenspeichervorrichtung übertragen wird, und ferner zum Zuführen einer Versorgungsspannung (VPP) an die Datenspeichervorrichtung mit einer Amplitude größer als die Potentialamplitude eines Datenwerts oder Signals, das über die Datenleitung oder die Auswahlleitung beim Steuern des Umschaltens des einzelnen Transistors vom MOS-Typ (10) übertragen wird.

6. Programmierbare Logikeinrichtungszelle nach Anspruch 5, dadurch gekennzeichnet, daß die Stromversorgungsvorrichtung eine Stromversorgungsvorrichtung (72, 73) zum Umschalten zwischen den Versorgungsspannungen (VFF, VPP) enthält.

7. Programmierbare Logikeinrichtungszelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Datenspeichereinrichtung (22) eine CMOS-Struktur aufweist, mit einem N-Typ-Wannengebiet (92), dem ein Ausgangspotential der Umschaltvorrichtung (43; 72, 73) zugeführt ist.

8. Programmierbare Logikeinrichtungszelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Datenspeichervorrichtung ein Flip-Flop (23) enthält, sowie mindestens einen Auswahl-MOS-Transistor (26, 27), dessen Source-Drain-Pfad zwischen dem Flip-Flop und der Datenleitung (24, 25) angeschlossen ist und dessen Gate- Elektrode mit der Auswahlleitung (28) verbunden ist.

9. Programmierbare Logikeinrichtungszelle nach Anspruch 8, dadurch gekennzeichnet, daß das Flip-Flop (23) zwei Inverter (21, 22) enthält, die antiparallel verbunden sind.

10. Programmierbare Logikeinrichtungsschaltung nach Anspruch 9, dadurch gekennzeichnet, daß jeder der Inverter (21, 22) ein CMOS-Inverter ist.

11. Programmierbare Logikeinrichtung mit einem Feld programmierbarer Logikeinrichtungszellen, in dem mehrere programmierbare Logikeinrichtungszellen gemäß einem der vorhergehenden Ansprüche matrixartig angeordnet sind, derart, daß Datenleitungen (24, 25) für mehrere programmierbare Logikeinrichtungszellen, die entlang einer ersten Richtung angeordnet sind, gemeinsam ausgebildet sind, und daß Auswahlleitungen (28) für mehrere der programmierbaren Logikeinrichtungszellen, die entlang einer zweiten die erste Richtung kreuzenden Richtung angeordnet sind, gemeinsam zueinander ausgebildet sind, und daß mehrere Transistoren vom MOS- Typ (10) für mehrere der programmierbaren Logikeinrichtungszellen seriell verbunden sind.