DE3779705T2 - Integrierte speicherschaltung mit blockadressierung. - Google Patents

Description

• Die Erfindung betrifft eine integrierte Speicherschaltung mit einer Anzahl von Speicherblöcken, deren Speicherzellen in Zeilen und Spalten organisiert sind, die in einer Spalte organisierten Speicherzelien über eine Spaltenwählleitung wählbar sind, die in einer Zeile organisierten Speicherzellen unterschiedlicher Speicherblöcke über eine Zeilenwählleitung wählbar sind, und eine Zeile von Speicherzellen in einem Speicherblock über ein logisches Zeilenwählgatter aktivierbar sind, an das ein Zeilenwählsignal und ein Blockwählsignal angelegt werden.
• Eine Speicherschaltung dieser Art ist aus ISSCC, Digest of Technical Papers, Februar 1983, S. 58 und 59 bekannt. Die Unterteilung eines Speichers in Speicherblöcke mit Blockauswahl (in Zeilenrichtung und/oder in Spaltenrichtung) ist insbesondere für Speicher mit einer Kapazität von 128 kb und darüber (256 kb usw.) vorteilhaft. Ist ein Speicher größer, wird der Effekt der Kapazität der Bitleitungen und der Wortleitungen größer sein. Das laden und Entladen dieser Leitungen geht dabei langsamer. Dieses Problem wird durch Unterteilung eines Speichers in Blöcke mit selektiver Aktivierung pro Block vermieden. In der bekannten Schaltung werden das Blockauswahlsignal BS und das Zeilenauswahlsignal RS an ein UND-Gatter zum Auswählen einer Zeile von Speicherzellen in einem Speicherblock gelegt. In der Praxis wird ein UND-Gatter durch Verbinden eines invertierenden Verstärkers mit dem Ausgang eines invertierenden UND-Gatters verwirklicht, so daß die Schaltung größer wird (6 Transistoren) und langsam (durch zwei Gatterverzögerungen). Eine weitere Möglichkeit würde aus der Wahl einer Zeile in einem Speicherblock mittels eines invertierenden ODER-Gatters bestehen, das dabei das invertierte Blockauswahlsignal und das invertierte Zeilenauswahlsignal empfängt. Bei CMOS-Transistoren führt diese Lösung wieder zu einer langsameren Blockauswahlschaltung, weil die PMOS-Transistoren breiter gemacht werden müssen, um dieselbe Energieversorgung wie für das UND-Gatter zu verwirklichen, so daß die Eingangskapazitäten höher werden. Das invertierende ODER-Gatter schaltet schnell, aber es wird mehr Zeit zum Laden dieser Eingangskapazitäten erfordert. Beispielsweise aktiviert in einem 256-kb- Speicher das Blockauswahlsignal eine Anzahl von 256 (oder 512, 1024 in Abhängigkeit von der Speicherorganisation) parallelen Blockauswahlschaltungen.
• Der Erfindung liegt die Aufgabe zugrunde, einen schnelleren Zugriff zu einer Zeile von Speicherzellen in einem Speicherblock zu verwirklichen.
• Eine integrierte Speicherschaltung nach der Erfindung ist dazu dadurch gekennzeichnet, daß ein Zeilenauswahlgatter wenigstens drei Transistoren enthält, wobei eine erste Hauptelektrode eines ersten Transistors mit einer ersten Speisequellenklemme verbunden ist, eine zweite Hauptelektrode des ersten Transistors mit einer ersten Hauptelektrode eines zweiten Transistors, eine zweite Hauptelektrode des zweiten Transistors mit einer ersten Hauptelektrode eines dritten Transistors, eine zweite Hauptelektrode des dritten Transistors mit einer zweiten Speisequellenklemme verbunden sind, das Gatter des zweiten Transistors das Zeilenauswahlsignal empfängt, die ersten und dritten Transistoren von einem unterschiedenen Leitfahigkeitstyp sind und an ihren Gattern das Blockauswahlsignal empfangen, eine Gruppenauswahlleitung zum Aktivieren einer Zeile von Speicherzellen in einem Block mit dem Knotenpunkt der zweiten und dritten Transistoren verbunden ist, und zwei logische Zeilenauswahlgatter für zwei benachbarte Zeilen von Speicherzellen innerhalb desselben Speicherblocks einen gemeinsamen ersten Transistor besitzen.
• Das bevorzugte Ausführungsbeispiel einer integrierten Speicherschaltung mit CMOS-Transistoren nach der Erfindung ist noch dadurch gekennzeichnet, daß ein Zeilenauswahlgatter einen vierten Transistor enthält, dessen Hauptelektroden mit denen des dritten Transistors im betreffenden Zeilenauswahlgatter verbunden sind, der vierte Transistor vom NMOS-Typ ist und mit seinem Gatter an das Gatter des zweiten Transistors im betreffenden Zeilenauswahlgatter angeschlossen ist.
• Einige Vorteile dieses Ausführungsbeispiels bestehen darin, daß gatterweise weniger Transistoren im Vergleich zu den UND-Gattern und den ODER- Gattern nach obiger Beschreibung erforderlich sind, daß die Gatter einfach an eine VDD-Speiseleitung angeschlossen sein können und auch daß zwei Reihen von Speicherzellen mittels einer Speiseleitung VDD versorgt werden können, wodurch sich eine kleinere Anordnung ergibt. Der vierte Transistor ermöglicht schnelleren Zugriff zur Speicherschaltung, was nachstehend näher erläutert wird.
• Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
• Fig. 1 eine Speicherschaltung mit Blockauswahl nach der Erfindung,
• Fig. 2 ein Detail eines Speicherblocks nach Fig. 1,
• Fig. 3 zwei Gatterschaltungen mit einem gemeinsamen Transistor für einen Speicherblock nach Fig. 2,
• Fig. 4 das bevorzugte Ausführungsbeispiel der Gatterschaltung nach Fig. 3, und
• Fig. 5 eine Anordnung des bevorzugten Ausführungsbeispiels einer erfindungsgemäßen Gatterschaltung.
• In Fig. 1 ist eine Speicherschaltung 10 dargestellt, dessen Speicherabschnitt in acht Speicherblöcke 1 bis 8 unterteilt ist. Jeder Speicherblock umfaßt Speicherzellen, die in Zeilen und Spalten organisiert sind und die mittels einer Spaltenadresse CA und einer Zeilenadresse RA wählbar sind. Die Zeilenadresse gelangt an eine Zeilendecoderschaltung 11, und ein erster Teil der Spaltenadresse CA gelangt an Spaltenadreßschaltungen 12a und 12b. Der Rest der Spaltenadresse CA gelangt an eine Blockauswahlschaltung 13, wobei eine Speicherzelle in einem Speicherblock mit Hilfe der Adressen CA und RA wählbar ist, was nachstehend näher erläutert wird. Wie aus Fig. 1 ersichtlich ist, wird eine Speicherzelle mittels der Zeilen- und Spaltendecoderschaltungen 11, 12a und 12b gewählt, und auch mittels der Blockauswahlschaltungen 13, die die Blockauswahlsignale bis an die Speicherblöcke 1 bis 8 anlegen. Die Bedeutung einer derartigen Adressierung in einer Speicherschaltung wird anhand der Fig. 2 näher beschrieben.
• In Fig. 2 ist ein Detail der Speicherschaltung nach Fig. 1 dargestellt. Es werden die Speicherblöcke 1, 2 bis 8 gezeigt, und in jedem Speicherblock sind die Zeilen und Spalten von Speicherzellen dargestellt. Im Block 1 wird die Zeile 1 von Speicherzellen mit der Bezugsziffer 1c1 bezeichnet. Die erste Zelle dieser Zeile wird mit 1c11 bezeichnet, die zweite Zelle wie 1c12, usw. Derselbe Code wird für die Zellen und Zeilen in den weiteren Speicherblöcken verwendet. Eine Speicherzelle in einem Block wird wie folgt ausgewählt: Über die Spaltenleitungen CA1 oder CA2 oder ... CAn wird eine Spalte in jedem Block aktiviert. Die Leitungen CA1 in jedem Block können mit derselben Schaltung angetrieben werden, aber sie können abwechselnd von einem getrennten Puffer betrieben werden. Die Wahl einer Zeile von Speicherzellen in einem Block erfolgt mittels eines Auswahlgatters P, das ein Zeilenauswahlsignal über die Zeilenauswahlleitung oder oder... zu diesem Zweck empfängt. Im weiteren wird dieselbe Bezeichnung für ein Signal und seine Speiseleitung verwendet. Das Auswahlgatter P im Speicherblock j (1 ≤ j ≤ 8) und in der Zeile i des Speicherblocks j wird mit Pji bezeichnet. Außerdem wird das invertierte Blockauswahlsignal an das Auswahlgatter Pji gelegt. Da die Zeilenauswahlschaltung nicht alle Speicherzellen aller Zeilen 1ci, 2ci...8ci (1 ≤ i ≤ m) zu aktivieren braucht, aber nur eine Anzahl von (acht) Auswahlgattern P, wird im wesentlichen eine schnellere Aktivierung einer Zeile i in einem Block j und ein geringerer Leistungsverbrauch erhalten. Da der Speicher eine große Anzahl derartiger logischer Auswahlgatter P enthält, d.h. ein Gatter je Zeile in einem Speicherblock, sollte der Oberflächenbereich dieser Auswahlgatter nicht (zu) groß sein. Nach dem heutigen Stand der Technik werden diese Gatter durch UND-Gatter aus sechs Transistoren in CMOS-Technologie gebildet. Diese Gatterschaltung erfordert ein großes Integrationsoberflächenbereich. Ein Auswahlgatter in einer erfindungsgemäßen integrierten Speicherschaltung erfordert jedoch einen viel kleineren Oberflächenbereich und enthält im wesentlichen weniger Transistoren als in Fig. 3 angegeben. In Fig. 3 sind zwei erfindungsgemäße Gatterschaltungen dargestellt, die einen gemeinsamen Transistor enthalten. Die zwei Zeilenauswahlgatter Pj(i-1) und Pji aktivieren die Zeile (i-1) bzw. die Zelle i im Speicherblock j. Das Zeilenauswahlgatter Pji enthält drei Transistoren 31, 32 und 33, die zwischen den Speisespannungen VDD und VSS in Reihe geschaltet sind. Der Transistor 33 ist ein NMOS-Transistor und die Transistoren 31 und 32 sind PMOS-Transistoren. Das Zeilenauswahlsignal gelangt an das Gatter des Transistors 32 und das Blockauswahlsignal gelangt an die Gatter der Transistoren 31 und 33. Die Gruppenauswahlleitung Lji ist mit dem Knotenpunkt der Transistoren 32 und 33 verbunden. Es ist ersichtlich, daß die Gruppenauswahlleitung Lji, die die Zeile i in einem Block j aktiviert, ein hohes Signal führt, wenn das Signal niedrig und das Signal niedrig ist. Das Signal auf der Gruppenauswahlleitung Lji ist niedrig, wenn das Signal hoch ist.
• Das Zeilenauswahlgatter Pj(i-1) wird durch eine Reihenverbindung desselben PMOS-Transistors 31, des PMOS-Transistors 22 und des NMOS-Transistors 23 zwischen den Speisespannungen VDD und VSS gebildet, wobei das Zeilenauswahlsignal
• an das Gatter des Transistors 22 gelangt, während das Blockauswahlsignal an das Gatter des Transistors 23 gelangt. Die Gruppenauswahlleitung Lj(i-1) ist mit dem Knotenpunkt der Transistoren 22 und 23 verbunden. Die Gruppenauswahlleitung Lj(i-1) führt ein hohes Signal, wenn und
• beide niedrig sind. Wenn hoch ist, wird Lj(i-1) entladen und führt ein niedriges Signal.
• Dieser Aufbau bietet die Vorteile, daß ein PMOS-Transistor für je zwei Zeilenauswahlgatter erspart und zwei benachbarte Speicherzellenzeilen in der vorliegenden Anordnung über nur eine Spannungsleitung versorgt werden, so daß die Anordnung kleiner wird und außerdem der Transistor 31 einfach mit der Spannungsleitung VDD verbunden ist, was weiter unten näher erläutert wird.
• Es sei bemerkt, daß nach jeder Wahl einer Speicherzelle und vor einer folgenden Wahl einer Speicherzelle in einer anderen Zeile im selben Speicherblock das Blockauswahlsignal kurz hoch wird, so daß die Gruppenauswahlleitung Lji sich entlädt. Da das Blockauswahlsignal notwendigerweise hoch wird, verringert sich etwas die Geschwindigkeit des Betriebs des Speichers. Es ist ein weiterer Nachteil, daß die Gruppenauswahlleitungen ein schwebendes Potential führen, nachdem sie auf diese Weise entladen wurden, so daß nach dem Auswahl einer Gruppenauswahlleitung L die nicht gewählten Gruppenauswahlleitungen auf einfache Weise die Signale auf der ausgewählten Leitung L auf kapazitive Weise auffangen können und so Übersprechen verursachen. In Fig. 4 ist veranschaulicht, wie diese Nachteile durch die Schaffüng eines gesteuerten Entladungswegs für die zugeordnete Gruppenauswählleitung L mittels eines weiteren Transistors in jedem Auswahlgatter P vermieden werden. Zu diesem Zweck wird im Zeilenauswahlgatter Pji ein NMOS-Transistor 34 angeordnet, dessen Hauptelektroden zwischen der Gruppenauswahlleitung Lji und der zweiten Speisequellenklemme VSS liegen, und sein Gatter mit dem Gatter des Transistors 32 und mit der Zeilenauswahlleitung verbunden sind. Wenn in der Zeile i des Blocks j eine Speicherzelle gewählt wird, ist das Zeilenauswahlsignal niedrig und der Transistor 34 ist abgeschaltet. Wenn eine andere Zeile als die Zeile i gewählt wird, ist das Zeilenauswahlsignal hoch, so daß der Transistor 34 eingeschaltet und die Gruppenauswahlleitung Lji entladen werden. Der Transistor 24 im Einsatz beim Zeilenauswahlgatter Pj(i-1) arbeitet auf analoge Weise.
• In Fig. 5 ist schematisch eine Anordnung eines Teils der erfindungsgemäßen Speicherschaltung dargestellt. Der Speicher ist mit einer Zweischichtmetall-CMOS-Technologie hergestellt. Die Bitleitungen (Spaltenauswahlleitungen) CA1, CA2...CAn in jedem Block, die Blockauswahlleitung und eine Speiseleitung VSS werden in der zweiten Metallschicht hergestellt (die sich vertikal in der Zeichnung erstreckt). Die Zeilenauswahlleitungen
• und die Speiseleitungen VDD und VSS werden in der ersten Metallschicht verwirklicht (die sich in der Zeichnung in horizontaler Richtung erstreckt), die von der zweiten Metallschicht isoliert ist. die ersten und zweiten Metallschichtspuren sind in Fig. 5 teilweise ausgelassen, um die Anordnung der Zeilenauswahlgatter Pji zu veranschaulichen. Unterhalb der ersten Metallschicht sind Polysiliziumspuren vorgesehen, die die gatter der Verschiedenen Transistoren der Zeilenauswahlgatter unterhalb der Polysiliziumspuren sowie der zwischenliegenden Verbindungen bilden. Diese Polysiliziumspuren sind in der Zeichnung mit schwarz schraffierten Linien dargestellt. Die Bezeichnung dieser Spuren bezieht sich auf die Gatter der entsprechend bezeichneten Transistoren in Fig. 4. Ein leitfähiger Kontakt 61 wird zwischen der Speiseleitung VDD und dem unterliegenden P Halbleitermaterial hergestellt, das eine erste Hauptelektrode des P-Kanaltransistors 31 bildet. Ein regelmäßiges Muster leitender Kontakt 62 wird zwischen der Polysiliziumspur 63 und der Blockauswahlleitung vorgesehen. Im Bereich des Kontakts 61 bildet die Polysiliziumspur 63 das Gatter des Transistors 31. Der Transistor 31 ist ein PMOS-Transistor, der in einem geeigneten N-Halbleitergebiet gebildet ist (dieses gebiet ist mit einer gestrichelten Linie in der Figur angegeben), und auf diese Weise sind auch die PMOS-Transistoren 32 und 22 der Zeilenauswahlgatter Pji und Pj(i-1) bezeichnet. Die NMOS-Transistoren 33 und 34 des Gatters Pji befinden sich zusammen in einem P-Halbleitergebiet, das mit einem punktierten Bereich angegeben ist. Dasselbe gilt für die Transistoren 23 und 24 des Gatters Pj(i-1). Die Gatter der Transistoren 32 und 34 werden mit der Zeilenauswahlleitung über die Polysiliziumleitung 65i und die Gatter der Transistoren 22 und 24 werden mit der Zeilenauswahlleitung
• über die Polysiliziumleitung 65(i-1) verbunden. Die Gruppenauswahlleitung Lji wird vom Gatter Pji versorgt und ist mit einer Hauptelektrode des Transistors 32 und mit einer Hauptelektrode der Transistoren 33 und 34 verbunden. Dasselbe gilt für die Gruppenleitung Lj(i-1) in bezug auf die Transistoren 22, 23 und 24 im Gatter Pj(i-1).
• Zur möglichsten Verwendung derselben Kontakte ist ein Teil der Anordnung sowohl in bezug auf den Kontakt 61, um den herum die Zeilenauswahlgatter Pj(i-1) und Pji liegen, als auch in bezug auf die Kontakte 62 spiegelsymmetrisch ausgeführt, wie von den Polysiliziumspuren 73 und 83 angegeben, die das Gatter eines NMOS-Transistors im Zeilenauswahlgatter Pj(i-1) bzw. im Zeilenauswahlgatter Pj(i+1) bilden. Die Speicherzellen 90 und 92 werden über denselben Kontakt 61 mit Energie versorgt.
• Obgleich obige Beschreibung sich nur auf eine Unterteilung in der Richtung der Zeilen bezieht (jede Zeilenauswahlleitung ist in Wirklichkeit durch eine Anzahl von Zeilenauswahlleitungen in den verschiedenen Blöcken ersetzt), wäre es möglich, eine ähnliche Unterteilung in der Richtung der Spalten durchzuführen. Es könnten dabei identische Auswahlgatter dabei verwendet werden.

Claims (9)

1. Integrierte Speicherschaltung mit einer Anzahl von Speicherblöcken, deren Speicherzellen in Zeilen und Spalten organisiert sind, die in einer Spalte organisierten Speicherzellen über eine Spaltenwählleitung wählbar sind, die in einer Zeile organisierten Speicherzellen unterschiedlicher Speicherblöcke über eine Zeilenwählleitung wählbar sind, eine Zeile von Speicherzellen in einem Speicherblock über ein logisches Zeilenwählgatter aktivierbar sind, an das ein Zeilenwählsignal und ein Blockwählsignal angelegt werden, dadurch gekennzeichnet, daß das Zeilenwählgatter wenigstens drei Transistoren enthält, wobei die erste Hauptelektrode eines ersten Transistors an eine erste Speisequellenklemme, eine zweite Hauptelektrode des ersten Transistors an eine erste Hauptelektrode eines zweiten Transistors, eine zweite Hauptelektrode des zweiten Transistors an eine erste Hauptelektrode eines dritten Transistors, und eine zweite Hauptelektrode des dritten Transistors an eine zweite Speisequellenklemme angeschlossen sind, wobei das Gatter des zweiten Transistors das Zeilenwählsignal empfängt, die ersten und dritten Transistoren von unterschiedenem Leitfahigkeitstyp sind und an ihren Gattern das Blockwählsignal empfangen, eine Gruppenwählleitung mit dem Knotenpunkt der zweiten und dritten Transistoren verbunden sind, und zwei logische Zeilenwählgatter für zwei benachbarten Zeilen von Speicherzellen im selben Speicherblock einen gemeinsamen ersten Transistor besitzen.

2. Speicherschaltung nach Anspruch 1, dadurchgekennzeichnet, daß das Zeilenwählgatter einen vierten Transistor enthält, dessen Hauptelektroden mit denen des dritten Transistors im Zeilenwählgatter verbunden sind.

3. Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Anordnung der Speicherschaltung in bezug auf eine Gerade durch einen Kontakt der ersten Hauptelektrode des ersten Transistors mit der ersten Speisequellenklemme spiegelsymmetrisch ist, wobei die erste Gerade sich transversal zu einer Blockwählsignalleitung erstreckt.

4. Speicherschaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß eine Anordnung der Speicherschaltung in bezug auf eine Gerade durch einen Kontakt des Gatters eines dritten Transistors mit einer Blockwählsignalleitung spiegelsymmetrisch ist, wobei die zweite Gerade sich transversal zu einer Blockwählsignalleitung erstreckt.

5. Speicherschaltung nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, daß eine Anordnung der Speicherschaltung wenigstens eine Speicherzelle je Zeile von Paaren benachbarter Zeilen von Speicherzeilen über den Kontakt der ersten Hauptelektrode des ersten Transistors der ersten Speisequellenklemme zugeführt wird.

6. Speicherschaltung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß ein Zeilenwählgatter Isolierschicht- Feldeffekttransistoren enthält, wobei die ersten und zweiten Transistoren vom PMOS- Typ und der dritte Transistor vom NMOS-Typ sind, ein Gatter des zweiten Transistors das invertierte Zeilenwählsignal ( ) empfangt, während Gatter des ersten und des dritten Transistors das invertierte Blockwählsignal ( ) empfangen.

7. Speicherschaltung nach den Ansprüchen 2 und 6, dadurch gekennzeichnet, daß der vierte Transistor vom NMOS-Typ ist, von dem ein Gatter mit dem Gatter des zweiten Transistors im betreffenden Wählgatter verbunden ist.

8. Speicherschaltung nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherschaltung in Blöcke sowohl in einer Zeilenrichtung als auch in einer Spaltenrichtung unterteilt ist, wobei eine Spalte in einem Block über ein logisches Spaltenwählgatter aktivierbar ist, an das ein Spaltenwählsignal und ein Blockwählsignal angelegt werden.

9. Speicherschaltung nach den Anspruch 8, dadurch gekennzeichnet, daß die logischen Spaltenwählgatter und Zeilenwählgatter gleich sind.