DE3050249C2 - Integrierte statische Speicherzelle - Google Patents

Integrierte statische Speicherzelle

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DE3050249C2 DE3050249T DE3050249T DE3050249C2 DE 3050249 C2 DE3050249 C2 DE 3050249C2 DE 3050249 T DE3050249 T DE 3050249T DE 3050249 T DE3050249 T DE 3050249T DE 3050249 C2 DE3050249 C2 DE 3050249C2
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Description

2. Integrierte statische Speicherzelle gemäß Anspruch 1, dadurch gekennzeichnet, daß der erste so Knoten (S) ein Speicherknoten der Speicherzelle (10) zum Speichern von Daten Ist.
3. Integrierte statische Speicherzelle gemäß Anspruch 1, dadurch gekennzeichnet, daß die erste Taktleitung (34) eine langsame oszillierende Span-
' nung für die Speicherzelle (10) liefert.
4. Integrierte statische Speicherzelle gemäß Anspruch 1, dadurch gekennzeichnet, daß die zweite Taktleitung (36) eine Spannung (PC), die etwa gleich der Versorgungsspannung (Vn) Ist, für die Speicherzelle (10) liefert.
5. Integrierte statische Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß eine hohe Spannung an dem ersten Knoten (5) durch die mittels des nichtlinearen Kondensators (30) erhöhte Spannung am zweiten Knoten (A.') schnell ausgelesen werden kann.
6. Integrierte statische Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß der dritte Transistor
(24) während eines Schreibvorganges einen Vorladepfad zu dem zweiten Knoten (K) bildet.
7. Integrierte statische Speicherzelle nach einem der Ansprüche 1 bis 2 oder 4 bis 6, dadurch gekennzeichnet, daß die erste Taktleitung (34) eine Vorladespannung liefert, die im wesentlichen gleichen wie die Versorgungsspannung (Kn.) ist.
8. Integrierte statische Speicherzelle nach einem der Ansprüche 1 bis 3 oder 5 bis 7, dadurch gekennzeichnet, daß die zweite Taktleitung (36) eine oszillierende Pumpspannung (PO liefert.
9. Integrierte statische Speicherzelle nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Transistoren MOS-Transistoren sind.
10. Integrierte statische Speicherzelle nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Kondensator (30) ein MOS-Transistor ist, dessen Quellen- und Senkenklemmen miteinander verbunden sind.
Die Erfindung betrifft eine integrierte statische Speicherzelle gemäß dem Oberbegriff des Patentanspruchs 1.
Eine solche Speicherzelle ist aus der US-PS 38 78 404 bekannt. Diese weist drei Transistoren auf, welche einen Speicherknoten einschließen. Dennoch verliert dieser Speicherknoten allmählich die gespeicherte Ladung, so daß periodische Regenerierungsvorgänge notwendig sind. Diese werden während der Schreibvorgänge untergebracht.
Es Ist Aufgabe der Erfindung, eine integrierte statische Speicherzelle der eingangs genannten Art zu schaffen, bei der der erste Speicherknoten 5 unabhängig von Schreibund Lesevorgängen voll auf der Versorgungsspannung Kfr bleibt, wenn in der Speicherzelle eine logische »1« gespeichert ist.
Diese Aufgabe wird durch die kek.izeichnenden Merkmale des Patentanspruchs 1 gelöst.
Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Für ein vollständigeres Verständnis der Erfindung wird im folgenden auf die nachstehende Beschreibung eines Ausführungsbeispiels in Zusammenhang mit den Figuren Bezug genommen:
Flg. 1 zeigt ein Schemaschaltbild einer erfindungsgemäßen Speicherzelle;
Fig. 2 zeigt Signalkurvenverläufe zur Darstellung des Betriebs der erfindungsgemäßen Speicherzelle; und
Fig. 3 zeigt ein Anordnungsmuster der in Flg. 1 dargestellten Speicherzelle.
Fig. 1 zeigt die erfindungsgemäße integrierte statische Speicherzelle, die allgemein mit dem Bezugszeichen 10 versehen Ist. Die Speicherzeile 10 ist Teil einer Anordnung von zahlreichen derartigen Zellen, die In bekannter Welse zur Bildung eines wahlfreien Zugriffsspeichers In Zellen und Spalten angeordnet sind. Der aus den Speicherzellen 10 aufgebaute wahlfreie Zugriffsspeicher läßt sich auf einem einzigen Halbleiterbaustein herstellen und dient hauptsächlich für solche Fälle, in denen Metalloxid-Halbleltertechnologle angewendet wird.
Bei der Anordnung als Speicherzellenmatrix ist die Speicherzelle 10 In Spalten angeordnet und an eine Bit-Leitung 12 angeschlossen. Da die Speicherzellen 10 In getrennten Zellen eines wahlfreien Zugriffsspeichers liegen, werden diese Zellen über getrennte Wortleitungen adressiert oder freigegeben, wie dies durch die Wortlei-
tung 14 dargestellt ist. Die Wortleitung 14 gibt alle Speicherzellen 10 in einer Zeile eines die erfindungsgemäße Speicherzelle verwendenden wahlfreien Zugriffsspeichers frei. Schreibsteuerschaltungen (nicht dargestellt) können zum Treiben der Bit-Leitung 12 während eines Schreibzyklus angeschlossen sein. Eine Freigabeschaltung (nicht dargestellt) kann zum Verbinden der Bit-Leitung mit Meßverstärkern dienen.
Die Speicherzelle 10 weist drei Feldeffekttransistoren auf, die allgemein durch die Bezugszeichen 20, 22 und 24 bezeichnet sind. Der Transistor 20 hat Klemmen 20a, 206 und eine Steuer- oder Torklemme 20c. Der Transistor 22 besitzt Klemmen 22a, 226 und eine Steuerklemme 22c. In ähnlicher Weise hat der Transistor 24 Klemmen 24a, 246 und eine Steuerklemme 24c. Die Klemme 20cdes Transistors 20 ist an die Wortleitung 14 angeschlossen. Die Klemme 20a des Transistors 20 ist an die Bit-Ladung angeschlossen. Die Klemme 206 des Transistors 20 und die Klemme 226 des Transistors 22 sind an die Klemme 24c des Transistors 24 angeschlossen und bilden einen Zeüenspeicherknoten S. Die Klemme 22a des Transistors 22 ist an eine Zf;lenspannungsversorgungsleitung 26 zur Aufnahme der Zellenspannung Vn. angeschlossen.
Die Speicherzelle 10 weist ferner einen nichtlinearen Kondensator 30 mit Anschlüssen 30a und 306 auf. Der Kondensator 30 ist aus einem Anreicherungstyp-Feldeffekttransistorgebildet, bei dem die Senken- und Quelienklemmen zur Bildung des Anschlusses 306 miteinander verbunden sind. Die Steuerelektrodenklemme des Feldeffekttransistors bildet den Anschluß 30α des Kondensators 30. Der Anschluß 306 des Kondensators 30 ist an eine getaktete Pumpleitung 34 angeschlossen. Die Spannung auf der getakteten Pumpleitung 34 ist eine langsam oszillierende Spannung, welche zur Erneuerung oder Nachlieferung von Ladungsverlusten in der Speicherzelle 10 dient, wenn in der Speicherzelle 10 Daten gespeichert sind. Der Anschluß 30α des Kondensators 30, die Klemme 22c des Transistors 22 und die Klemme 246 des Transistors 24 sind zur Bildung eines Knotens K w miteinander verbunden. Eine Steuertaktimpulsleitung ist für die Speicherzelle 10 vorgesehen und weist eine Vorlade-PC-Steuertaktimpulsleitung 36 auf, die an die Klemme 24σ des Transistors 24 angeschlossen ist. Die PC-Versorgungsleitung 36 wird normalerweise auf dem Wert Vn hochgehalten.
Unter gleichzeitiger Bezugnahme auf die Fig. 1 und 2 wird im folgenden die Arbeltsweise der erfindungsgemäßen Speicherzelle 10 beschrieben. Wenn die Wortleitung hoch ist und dadurch eine logische »1« darstellt, kann in die Speicherzelle geschrieben oder aus dieser ausgelesen werden. We.in die Wortleitung 14 tief ist und dadurch eine logische »0« ist, Ist die Speicherzelle 10 von der Bit-Leitung 12 getrennt und Daten können am Knoten 5 gespeichert werden, so daß die Speicherzelle 10 in den Bereitschaftsbetrieb gelangt.
Wenn eine logische »0« in den Knoten S und A' gespeichert ist, ist der Transistor 22 gesperrt, um den Knoten S von der Zellenspannung V„ zu trennen und der Transistor 24 ist gesperrt, um den Knoten Ä' von der Vorladetaktleitung 36 zu isolieren. Die Diode für Substratverblndungsleckstrom innerhalb der Speicherzelle 10 kann eine logische »0« an beiden Knoten S und K aufrechterhalten. Während dieser Zeit herrscht eine sehr geringe Kapazität zwischen den Anschlüssen 30a und 306 des Kondensators 30, so daß die Spannung am Knoten A durch die veränderliche Spannung p.i.f der getakteten Pumpleitung 34 nicht beeinflußt werden kann.
Wenn eine logische 1 in der Speicherzelle 10 gespeichert ist, halten die Knoten S und A.' einander hoch. Eine hohe Kopplungskapazität liegt nun zwischen der getakteten Pumpleitung 34 und dem Knoten A vor. Da zu diesem Zeitpunkt der Transistor 24 gesperrt ist, koppeln die ansteigenden Spannungsveränderungen auf der getakteten Pumpleitung 34 sehr wirksam auf den Knoten A' über, wodurch dessen Spannung höher als die Zellenversorgungsspannung Vn. getrieben wird. Diese Kopplung führt zu einem stark leitfähigen Ladefpad von Vn. durch den Transistor 22, um die Spannung am Knoten S hochzuziehen und dadurch jeglichen Ladungsverlust aufgrund von Leckage am Knoten S auszugleichen. Während die ansteigenden Spannungsveränderungen auf der getakteten Pumpleitung 34 die Spannung am Knoten A.' hochtreiben, können die abfallenden Spannungsänderungen auf der getakteten Pumpleitung 34 den Knoten A' nicht tiefer als einen Schwellenspannungswert unter die Spannung am Knoten S ziehen, da die Spannung auf der PC-Steuertaktleitung 36 den Knoten A' durch den leitenden Transistor 24 hochhält. Aufgrüne i>>eser Kreuzhalteanordnung zwischen den Knoten S und A hat die Speicherzelle statische Speicherfähigkeiten sowie verbesserte Immunität gegenüber Ladungsverlusten aufgrund von Einflüssen durch Alpha-Teilchen.
Um einen Lesevorgang in der Speicherzelle 10 durchzuführen, wird die Bit-Leitung 12 zunächst auf »0« entladen und schweben gelassen. Wenn die Wortleitung 14 hoch geht (Fig. 2 a), bleibt die Bit-LeUung »0«, und »0« wird ausgelesen, wenn eine logische »0« am Knoten S gespeichert war. Die Bit-Leitung 12 wird durch die Funktion der Transistoren 20 und 22 hochgezogen, wenn eine logische »1« am Konten 5 gespeichert war, wie dies Fig 2 b zeigt, und es wird ein hohes Signal gelesen. Es wird daher keine dynamische Erneuerungstechnik benötigt. Die Speicherzelle 10 kann auch über die Zellenspannungsversorgungsleitung 26 gelesen werden, indem man die Spannungsversorgungsleitung 26 während eines Lesevorganges schweben läßt.
Zur Durchführung eines Schreibvorganges wird die Vorbdesteuertaktleitung 36 gemäß Fig. 2c auf »0« gebracht, ehe die Wortleitung 14 gemäß Fig. 2 a hochgeht, um den Knoten A' auf »0« entladen zu lassen. Daten auf der Bit-Leitung 12 werden in den Knoten S geschrieben, wenn die Wortleitung 14 hechgeht. Nachdem Daten in den Knoten S eingeschrieben sind, geht die Vorladesteuertaktleitung 36 gemäß Fig. 2c hoch. Der Knoten A' wird auf einen höheren Wert als die Zellenversorgungsspannung geladen, wenn eine logische »1« in den Knoten S geschrieben wurde. Der Betrieb der getakteten Pumpleitung 3£ ist in den F i g. 2 d und 2 e dargestellt.
Die auf der Pumpleitung 34 getaktete Spannungsform gemäß Fig. 2d bewirkt eine Erneuerung der gesamten Zeile von Speicherzellen 10 und erhöht der Knoter, A der gelesenen Speicherzelle auf eine höhere Spannung, wobei der Transistor 22 stark leitfähig wird, um ein schnelles Auslesen aus der Speicherzelle 10 zu gestatten.
Fig. 3 zeigt ein /.nordnungsmuster für zwei benachbarte Speicherzellen 10, in denen gleiche Teile mit gleichen Bezugszeichen versehen sind. Die zwei Speicherzellen sind mit den Bezugszeichen 10« und 506 bezeichnet und durch die Linie 38 getrennt. Man erkennt, daß die Vorladesteuertaktleitung 36 sich auf die beiden Speicherzellen 10a und 106 aufteilt. Dies führt zu einer sichtbar natürlichen Speicherorganisation. Die Wortleitung 14 ist eine Polysiliciunileitung. die in Α-Richtung über die Speicherzellen 10c; und 106 läuft. In ähnlicher Weise verläuft
die gelaktete Punipleltung 34 In V-Richtung und ist durch Diffusion an den Kondensator 30 angeschlossen. Durch diese Anordnung kann der in Verbindung mit der Speicherzelle 10 verwendete Zeilenadressendekodierer die pumpenden Kurven während des Schreib/Lesezyklus gemäß Fig. 2d erzeugen. Die Anordnung der Metalleitungen, welche die Bit-Leitung 12, die Zellenspannungsversorgungsleitung 26 und die Vorladesteuertaktleitung 36 umfallt, sind diagonal in ) -Richtung gegenüber der getakteten Pumpleitung 34 und der Wortleitung 14 angeordnet und weisen ein Metallmuster auf, daß sich alle zwei Zellen der Speicherzelle 10 wiederholt. Diese Anordnung führt zu einem kompakten Zellenaufbau für die Speicherzelle 10. Eine andere Anordnung mit gerader metallischer Bit-Leitung, Zellenversorgungsspannungsleitung und Vorladesteuertaktleitung führt auch zu kleineren Zellenfliächen als jene für bekannte statische Zellen.
Die Speicherzelle 10 läßt sich auf an sich bekannte Weise in einem einzigen Polysilicium N-Kanal MOS-Verfahren herstellen. Wenn ein doppeltes Polysillclumverfahren verwendet wird, können die Wortleltung 14, die getaktete Pumpleitung 34 und die Zellenspannungsversorgungsleitung 26 in A'-Richtung metallisiert werden, während die zweiten Polysiliciumleitungen die Verbindung in K-Richtung bilden. Dieses Verfahren kann die Widerstands-Kondensatorverzögerungen in der getakteten Pumpleitung 34 reduzieren und eine kleinere Anordnungsgröße läßt sich im Verhältnis zu bekannten Speicherzellen erzielen.
Hierzu 2 Blatt Zeichnungen
55
60

Claims (1)

  1. Patentansprüche: 1. Integrierte statische Speicherzelle mit
    einer Bit- und einer Wortleitung (12; 14);
    - einer Versorgungsspannung (Kn.) für die Speicherzelle;
    einer ersten (34) und einer zweiten (36) Taktleitung;
    - einem ersten Transistor (20), der an die Bit-Leitung (12) angeschlossen ist und über die Wortleitung (14) gesteuert wird;
    - einem zweiten Transistor (22), der an die Versorgungsspannung (Kn.) und an den ersten Transistör (20) angeschlossen ist und am Verbindungspunkt des ersten (20) mit dem zweiten (22) Transistor einen ersten Knoten (S) bildet, wobei der zweite Transistor (22) einen Ladepfad von der VersoTgingsspannung (Kn.) zum ersten Knoten (S) bildet, um eine hohe Spannung an dem ersten Knoten (S) aufrechtzuerhalten, wenn in der Speicherzelle eine logische »1« gespeichert ist; einem nichtlinearen Kondensator (30), der an die erste Taktleitung (34) und an die Steuerelektrode des zweiten Transistors /22) angeschlossen ist, wobei die Verbindung von dem Kondensator (30) mit der Steuerelektrode des zweiten Transistors (22) einen zweiten Knoten (K) bildet, und der Kondensator (30) eine nichtlineare, kapazitive Kopplung zwischen der ersten Taktleitung (34) und dem zweiten Knoten 'K) zum Zuführen einer Spannung aus der ersten Taktleitung (34) an den zweiten Knoten (K) bewirkt um die Spannung an dem zweiten Knoten (K) höher als die Versorgungsspannung (Vcc) zu machen; und einen dritten Transistor (24); dadurch gekennzeichnet, daß
    der dritte Transistor (24) zwischen den zweiten Knoten (K) und die zweite Taktleitung (36) geschaltet und mit seiner Steuerelektrode (24r) an den ersten Knoten (S) angeschlossen Ist und einen Ladepfad von der zweiten Taktleitung (36) zu dem zweiten Knoten (K) bildet, um bei einer hohen Spannung am ersten Knochen (S) eine hohe Spannung an dem zweiten Knoten (K) aufrechtzuerhalten.
DE3050249T 1980-01-31 1980-05-05 Integrierte statische Speicherzelle Expired DE3050249C2 (de)

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US06/117,223 US4308594A (en) 1980-01-31 1980-01-31 MOS Memory cell
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