DE3048105A1 - Speicher - Google Patents

Speicher

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DE3048105A1 DE19803048105 DE3048105A DE3048105A1 DE 3048105 A1 DE3048105 A1 DE 3048105A1 DE 19803048105 DE19803048105 DE 19803048105 DE 3048105 A DE3048105 A DE 3048105A DE 3048105 A1 DE3048105 A1 DE 3048105A1
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Description

BESCHREIBUNG
Die Erfindung betrifft einen Speicher hoher Dichte, insbesondere einen dynamischen Speicher, der MOS-Transistoren, nachstehend als MOSTs bezeichnet, verwendet.
Bei einem herkömmlichen dynamischen Speicher unter Ver-Wendung von MOSTs besteht eine Speicherzelle aus einem N-Kanal-MOST und einer Kapazität zur Speicherung von Ladungen, die an den MOST angeschlossen ist. Bei der Weiterentwicklung von integrierten Halbleiterschaltungen ist es erforderlich geworden, die Größe einer Speicherzelle immer kleiner zu machen. Wenn die Größe der Speicherzelle kleiner wird, nimmt die Amplitude eines Signals, das aus der Speicherzelle ausgelesen wird, immer mehr ab. Dementsprechend ist ein Abtastverstärker zur Abtastung des Signals aus der Speicherzelle erforderlich geworden, der zunehmend bessere Leistungsfähigkeit aufweist und unvermeidlicherweise dazu geführt hat, daß er einen großen Platz einnimmt. Beim Stande der Technik ist eine große Anzahl von Speicherzellen an ein Paar von Datenleitungen angeschlossen, mit denen ein Abtastverstärker oder Leseverstärker verbunden ist, um differentiell Spannungen auf diesen Datenleitungen zu verstärken. Eine große Anzahl von derartigen Baugruppen ist nebeneinander vorgesehen, um den Speicher zu bilden. Bei einem derartigen herkömmlichen Speicher ist die Größe des Abtast- oder Leseverstärkers größer als die der Speicherzelle. Auch wenn die Größe der Speicherzelle verringert wird, kann daher das Intervall der Datenleitungen, die an die verschiedenen Leseverstärker angeschlossen sind, nicht kleiner gemacht werden. Aus diesem Grunde ist es schwierig, eine große Anzahl von Speicherzellen auf einem einzigen Halbleitersubstrat anzuordnen.
Insbesondere in dem Falle, wo eine Speicherzelle geringer
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Größe in der oben angegebenen Weise zu verwenden ist, ist es erforderlich, das Leistungsvermögen oder die Wirksamkeit des Leseverstärkers zu steigern, und somit ist es unmöglich, die Größe des Leseverstärkers klein zu machen. Dementsprechend kann der Abstand der Datenleitungen nicht verringert werden, auch wenn die Speicherzelle eine geringe Größe besitzt.
Aufgabe der Erfindung ist es, die eingangs geschilderten Schwierigkeiten auszuräumen und einen Speicher anzugeben, mit dem es möglich ist, die Abstände der Datenleitungen klein zu machen, auch wenn Leseverstärker vergleichsweise großer Größe verwendet werden, so daß die Speicherzellen mit höherer Dichte angeordnet werden können.
Zur Erreichung dieses Zieles ist gemäß der Erfindung vorgesehen, daß vier in der Nähe angeordnete Datenleitungen in zwei Paare aufgeteilt werden, wobei das eine Paar von Datenleitungen an einen eines Paares von Differenzverstärkern und das andere Paar von Datenleitungen an den anderen Differenzverstärker in umschaltbarer Weise angeschlossen sind, um extern ein verstärktes Ausgangssignal von dem einen oder anderen des Paares von Differenzverstärkern zu liefern.
Die Erfindung wird nachstehend anhand der Beschreibung eines Ausführungsbeispiels und unter Bezugnahme auf die beigefügte einzige Figur der Zeichnung näher erläutert.
In der Zeichnung sind eine Vielzahl von Wortleitungen wie W0, Wq, ... und ein Paar von Blindwortleitungen DW und DW in der Weise angeordnet, daß sie parallel und in der Nähe voneinander angeordnete Datenleitungen DQ/ ÖT, D1 und~D., orthogonal kreuzen. Aus Flip-Flops aufgebaute Vorverstärker PA und PÄ" sind jeweils an die linke bzw. rechte Seite dieser Datenleitungen angeschlossen. Die Speicherzellen MC sind an.den Kreuzungspunkten zwischen der Wortleitung W0 und den Datenleitungen DQ und D- angeordnet, während Speicherzellen MC an den Kreuzungspunkten zwischen der Wortleitung wT und den Datenleitungen d7 und ÖT'angeordnet sind. Auf diese Weise
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ist die Speicherzelle MC nur an einen der beiden Kreuzungspunkte zwischen jedem Paar von Datenleitungen und jeder Wortleitung angeschlossen. In gleicher Weise ist eine Speicherzelle DC nur an einem der beiden Kreuzungspunkte zwischen jeder des Paares von Blindwortleitungen DW und DW und jedem Paar von Datenleitungen angeordnet. Das gleiche gilt für die anderen nicht dargestellten Datenleitungen und Wortleitungen .
Die Technik, wie die Speicherzelle einschließlich der Blindzelle nur an einem der beiden Kreuzungspunkte zwischen einem Paar von benachbarten Datenleitungen und einer Wortleitung, einschließlich der Blindwortleitung, in der oben beschriebenen Weise angeordnet ist, ist in der US-PS 4 044 340 beschrieben. Nachstehend soll der Kürze und Einfachheit halber von einem Speicher die Rede sein, der N-Kanal-MOSTs verwendet, jedoch kann die Erfindung in gleicher Weise auf einen Speicher Anwendung finden, bei dem P-Kanal-MOSTs verwendet werden, indem man die Polarität der Spannungen umkehrt.
Die Speicherzelle MC ist eine bekannte Speicherzelle vom Transistortyp, die aus einem MOST und einem Kondensator zur Speicherung von Information besteht, während die Blindzelle OC eine herkömmliche Blindzelle ist, die einen MOST, einen Kondensator zur Speicherung einer Referenzspannung und einen parallel zum Kondensator geschalteten MOST aufweist.
Der Vorverstärker PA besteht aus kreuzgekoppelten MOSTs Q7. und Q13 und einem MOST Q_ zur Verbindung der Source-An-Schlüsse dieser MOSTs Q und Qß mit der Erde. In gleicher Weise besteht der Vorverstärker PA aus kreuzgekoppelten MOSTs 07 und QlT und einem MOST qZ zur Verbindung der Source-Anschlüsse dieser MOSTs Q~7 und qT mit der Erde. Wenn ein Impuls oder Signal Φ , das an die Gate-Elektroden der MOSTs Qc und Qc angelegt wird, seinen hohen Pegel angenommen hat, gehen die Vorverstärker PA und PA in ihre aktiven zustände.
Der Drain-Anschluß des MOST Q. im Vorverstärker PA ist über
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die MOSTs Q01 bzw Q11 an die Datenleitungen DQ und D. angeschlossen, während die Drain-Elektrode des MOST Qß im Vorverstärker PA über die MOSTs QQ2 bzw. Q12 and die Datenleitungen D~T und DT angeschlossen ist. In gleicher Weise ist die Drain-Elektrode des MOST qZ im Vorverstärker PÄ über die MOSTs Q01 bzw. Q11 ; an die Datenleitungen DQ bzw. D1 angeschlossen/ während die Drain-Elektrode des MOST Qg über die MOSTs OZZ bzw. OTT an die Datenleitungen ÖT bzw. d7 angeschlossen ist. Die Drain-Elektroden der MOSTs Q~ und
1.0 ÖT sind außerdem über die MOSTs QQ bzw. CU an die gemeinsamen Datenleitungen CD und CD angeschlossen.
Bei dem erfindungsgemäßen Speicher sind Speicherzellenfelder oder -anordnungen, deren Einheit aus einem Paar von Vorverstärkern und zwei Paaren von Datenleitungen in der in der Zeichnung dargestellten Weise besteht, in vertikaler Richtung nebeneinander angeordnet, wie es in der Zeichnung angedeutet ist, jedoch sind sie der Kürze halber nicht vollständig dargestellt. Die Speicherzellen innerhalb der nichtdargestellten Speicherzellenfelder sind an die Wortleitungen W0, W0, ... und die Blindwortleitungen DW und DW in gleicher Weise wie die dargestellten Speicherzellen angeschlossen. Vor dem Auslesen der Speicherzelle sorgen die MOSTs Qp, die an die gemeinsamen Datenleitungen CD und CD, die Datenleitungen DQ, dT, D1 und d7 und die Drain-Elektroden der MOSTs QA, QQ, QT und qT angeschlossen sind, für ein vorheriges Aufladen dieser Datenleitungen und Drain-Anschlüsse der MOSTs auf eine Versorgungsspannung Vp in Abhängigkeit von einem Vorherigen Aufladung"signal CE mit hohem Pegel, das an die Gate-Elektroden der MOSTs Qp angelegt wird. Zu diesem Zeitpunkt werden die Blindzellen DC über eine Leitung 30 mit dem Vorladungssignal CE versorgt und ihre Ausgangszustäide gesetzt. Während der Zeitspanne der Vorladung wird das Signal *D auf seinem niedrigen Pegel gehalten, so daß die Vorverstärker PA und PA in ihren inaktiven Zuständen sind.
In gleicher Weise sind Treiber 10A und 10B und ein Decodierer
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20 so aufgebaut, daß sie ihre Ausgänge während des Vorladens auf niedrigem Pegel halten.
Bei der vorliegenden Ausführungsform werden fünfzehn
Adressensignal a_ bis a..* und dazu komplementäre Adressensignale a» bis a^. verwendet.
Nach Beendigung der Vorladungsperiode liefert der Treiber 1OA einen Spannung mit hohem Pegel auf einer Leitung 32, wenn das Adressensignal ao auf seinem hohen Pegel ist, und er liefert eine Spannung mit hohem Pegel auf einer Leitung 34, wenn das Adressensignal an auf seinem hohen Pegel ist. Andererseits liefert der Decodierer 20 ebenfalls eine Spannung mit hohem Pegel, um die MOSTs Qn und Q_ einzuschalten, wenn die Adressensignale a- bis ag und äT bis ag vorgegebene Werte nach Beendigung der Vorladeperiode haben.
Der Treiber 1OB liefert eine Spannung mit hohem Pegel für eine der Wortleitungen WQ, W0, ... und eine der Blindwortleitungen DW und DW in Abhängigkeit von den Adressensignalen a10 bis a-4 und εϊΤΓ bis UT^ nach Beendigung der Vorladeperiode .
Der Treiber 1OB liefert die Spannung mit hohem Pegel
selektiv für eine der Blindwortleitungen DW und DW, um die Speicherzelle, die an die eine Datenleitung jedes Paares von Datenleitungen angeschlossen ist, und die Blindzelle DC zu wählen, die an die andere Datenleitung angeschlossen ist.
Es soll nun angenommen werden, daß die zu wählende
Speicherzelle die Speicherzelle MC ist, die sich am Kreuzüngspunkt zwischen der Datenleitung DQ und der Wortleitung WQ befindet. Der Treiber 1OB liefert die hohe Spannung selektiv zur Wortleitung WQ und der Blindwortleitung DW in Abhängigkeit von den Adressensignalen. Infolgedessen werden diese
Speicherzelle und auch sämtliche anderen Speicherzellen, die an die Wortleitung WQ angeschlossen sind, ausgelesen. Dementsprechend werden die beiden Speicherzellen MC, die sich an den Kreuzungspunkten zwischen den Datenleitungen DQ und D1 und der Wortleitung WQ befinden, ausgelesen, und die
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Spannungen der Datenleitungen DQ und D1 ändern sich in Abhängigkeit von den Signalen, die in den ausgelesenen Speicherzellen MC gespeichert sind. In gleicher Weise werden die beiden Blindzellen DC, die sich an den Kreuzungspunkten zwischen der Blindwortleitung DW und den Datenleitungen D0 und D^ befinden, ausgelesen, und die Spannungen der Datenleitungen BT und DT werden auf eine Referenzspannung gesetzt.
Bei der vorliegenden Ausfuhrungsform werden beim Auslesen der Speicherzellen MC, die an die geradzahligen Daten- leitungen DQ oder. ÖT von oben gerechnet angeschlossen sind, die Adressensignale aQ bzw. ~aZ auf hohem bzw. niedrigem Pegel gehalten. Um die Speicherzellen MC auszulesen, die an die ungeradzahligen Datenleitungen D- oder EK^ von oben gerechnet angeschlossen sind, werden die Adressensignale aQ bzw. ST jeweils auf niedrigem bzw. hohem Pegel gehalten.
Dementsprechend werden in dem Falle, wo die zu wählende Speicherzelle die Speicherzelle MC ist, die sich am Kreuzungspunkt zwischen der Wortleitung WQ und der Datenleitung Dq befindet, die Leitungen 32 bzw. 34 jeweils mit hoher Spannung bzw. niedriger Spannung vom Treiber 1OA versorgt.
Auf diese Weise sind die Spannungen der Wortleitungen, einschließlich der Blindwortleitungen, und die Spannungen der Leitungen 32 und 34 nach Beendigung der Vorladeperiode bestimmt. Gleichzeitig damit wird das Signal $> vom niedrigem Pegel zum hohen Pegel verschoben, so daß die Vorverstärker PA und PA in ihre aktiven Zustände gebracht werden.
Wenn die Spannungen auf den Leitungen 32 und 34 auf hohem Pegel bzw. niedrigem Pegel sind, schalten die MOSTs Q01/ Q02 1 Q-J1 und Q12 ein, und die MOSTs QQ1, QQ2, Q11 und Q12 schalten ab. Dementsprechend sind die Datenleitungen DQ und ST über die MOSTs Q0T" bzw. OTT an den Vorverstärker PA auf der rechten Seite angeschlossen. Die Spannungen dieser Datenleitungen werden differenzmäßig verstärkt, und eine von ihnen hält einen Wert dicht bei dem ursprünglichen Vorladepegel Vp, während die andere''bis zum Erdpotential entladen
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wird. Wenn die Speicherzelle an der Datenleitung DQ oder ÖT zu wählen ist, liefert der Decodierer 20 die hohe Spannung in Abhängigkeit von den Adressensignalen a.. bis a„ und äT bis äT, und somit sind die MOSTs Q_ und QT in ihren eingeschalteten Zuständen.. Dementsprechend sind die Drain-Elektroden der MOSTs ÖT und qT des Vorverstärkers PA jeweils an A B
die gemeinsamen Datenleitungen CD bzw. CD angeschlossen. Infolgedessen werden die gemeinsamen Datenleitungen CD und CD jeweils geändert, um die gleichen Spannungen wie die Datenleitungen DQ und D^ zu haben. Somit erhalten die Spannungen der gemeinsamen Datenleitungen CD und CD Werte, die den gespeicherten Signalen der ausgelesenen Speicherzellen MC entsprechen.
Andererseits werden die Datenleitungen D1 und D1 über die MOSTs Q11 bis Q19 an den auf der linken Seite angeordneten Vorverstärker PA angeschlossen. Die Spannungen dieser Datenleitungen werden differenzmäß-ig verstärkt, und die eine von ihnen ändert sich zum hohen Pegel und die andere zum niedrigen Pegel.
Die gespeicherten Signale der anderen Speicherzellen, die sich an den Kreuzungspunkten zwischen der Wortleitung WQ und den anderen, nicht dargestellten Datenleitungen befinden, werden in gleicher Weise ausgelesen und in gleicher Weise von nicht dargestellten Vorverstärkern verstärkt.
In dem Falle, wo die auszulesende Speicherzelle die Speicherzelle MC ist, die sich am Kreuzungspunkt zwischen der Wortlei turjg^WQ und Datenleitung': D^ befindet, werden die Leitungen 32 und 34 jeweils mit Spannungen mit niedrigem Pegel bzw. hohem Pegel vom Treiber 1.OA versorgt. Dementsprechend schalten die MOSTs QQ1 , Q02* OTT und Q12 ein, vährend die MOSTs Q01, Q02/ Q-1-1 1^cI Q12 abschalten. Infolgedessen werden die Spannungen der Datenleitungen D0 und DT vom Vorverstärker PA differenzmäßig verstärkt, und die Spannungen der Datenleitungen D1.und 57 werden vom Vorverstärker PA differenzmäßig verstärkt. Die Ausgangssignale des Vorverstärkers PA werden
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in gleicher Weise den gemeinsamen Datenleitungen CD und CD zugeführt. Auf diese Weise werden, auch wenn die Wortleitung Wq selektiv auf hohe Spannung gelegt worden ist, um die Vielzahl von daran angeschlossenen Speicherzellen MC auszulesen, die gespeicherten Signale dieser Speicherzellen jeweils vom Vorverstärker PA und PA verstärkt. Dementsprechend ist es möglich, die verstärkten Spannungen wiederum in diese Speicherzellen einzuschreiben oder zu speichern. Auch dann, wenn das Auslesen der Speicherzellen ein zerstörendes Auslesen ist, wie es bei herkömmlichen Speicherzellen mit einem Transistor der Fall ist, können somit die ursprünglich gespeicherten Signale jeweils in die Vielzahl von ausgelesenen Speicherzellen eingeschrieben werden.
Nach dem Auslesen der Speicherzellen gehen sämtliche Signale auf die ursprünglichen Pegel zurück.
Wenn eine andere Speicherzelle als die an die Datenleitungen DQ, όΖ, D- oder ÖT angeschlossenen Speicherzellen zu wählen ist, liefert der Decodierer 20 die Spannung mit niedrigem Pegel, um die MOSTs Qß und QT abzuschalten. Dementsprechend werden die Ausgangssignale des Vorverstärkers PA nicht den gemeinsamen Datenleitungen CD und CD zugeführt.
Wie oben beschrieben, sind die Vorverstärker auf der linken und rechten Seite der beiden Paare von Datenleitungen angeordnet, und die Verbindungen zwischen den entsprechenden Paaren von Datenleitungen und Vorverstärkern werden umgeschaltet, so daß die auszulesende Speicherzelle, wenn sie an die gewählte Wortleitung angeschlossen ist, ausgelesen werden kann und auch die anderen Speicherzellen, die an diese Wortleitung angeschlossen sind, ausgelesen und wieder eingeschrieben werden können.
Beim externen Speichern eines Signals in eine gewünschte Speicherzelle bei der vorliegenden Ausführungsform werden nach der Durchführung des obigen Lesevorganges hinsichtlich der speziellen Speicherzelle und vor dem Zurückstellen der Signale auf ihre Pegel bei der vorherigen Aufladung, die
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Spannungen der gemeinsamen Datenleitungen CD und CD auf die entsprechenden hohen und niedrigen Pegel gesetzt, und zwar in Abhängigkeit von dem einzuschreibenden Signal. Nach Beendigung des Schreibvorganges werden sämtliche Signale auf die ursprünglichen Pegel bei der vorherigen Aufladung zurückgestellt.
Bei der oben beschriebenen Ausführungsform ist es möglich, diejenigen MOSTs Q_ zum vorherigen Aufladen wegzulassen, die an die entsprechenden Datenleitungen und den Vorverstärker PA angeschlossen sind. Zu diesem Zweck ist der Treiber 1OA so aufgebaut, daß er die Leitungen 32 und 34 mit der Spannung mit hohem Pegel während der Aufladeperiode versorgt und sie mit Spannungen mit Pegeln versorgt, die in Abhängigkeit von den hohen und niedrigen Pegeln der Adressensignale aQ bzw. ä~ nach Beendigung der Aufladeperiode stehen.
Mit einem derartigen Treiber 1OA werden während der Aufladeperiode die MOSTs QQ1 , Q^j", QQ2, QQ2, Q^, Q^, Q12 und Q12 eingeschaltet, und somit können die an den Vorverstärker PA angeschlossen MOSTs Qp die entsprechenden Datenleitungen DQ dT, D1 und 57 und auch die Drain-Elektroden der MOSTs qT und qT des Vorverstärkers PA vorher laden.
Wie oben dargelegt, können bei dem neuartigen Speicher die Intervalle der Datenleitungen klein gemacht werden, wobei keine Einschränkung auf das konkret beschriebene Ausführungsbeispiel vorliegt, wie es eingangs bereits erläutert worden ist. Bei dem neuartigen Speicher sind vier benachbarte Datenleitungen in zwei Paare unterteilt. Ein erstes Paar von Datenleitungen ist an einen Differenz-Leseverstärker und ein zweites Paar von Datenleitungen an einen anderen Differenz-Lese verstärker und umgekehrt angeschlossen, und zwar in Abhängigkeit davon, von welchen der vier Datenleitungen Information ausgelesen wird.
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Claims (14)

  1. PAT ET N !»ANWÄLTE -
    SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBB1NGHAUS FINCK
    MARIAHILFPLATZ 2 * 3, MÖNCHEN BO >5 U H O I U
    POSTADRESSE: POSTFACH 95 0180, D-8OOO MÖNCHEN B5
    HITACHI, LTD. 19. Dezember 19 80
    DEA-25 357
    Speicher
    PATENTANSPRÜCHE
    ΓΚ/ Speicher, gekennzeichnet durch folgende Baugruppen:
    erste und zweite Datenleitungen,
    dritte und vierte Datenleitungen, die jeweils in der Nähe von und parallel zu den ersten und zweiten Datenleitungen angeordnet sind,
    eine Vielzahl von Wortleitungen, die in der Weise angeordnet sind, daß sie die ersten bis vierten Datenleitungen kreuzen, eine Vielzahl von Speicherzellen, die jeweils an Kreuzungspunkten zwischen den ersten bis vierten Datenleitungen und der Vielzahl von Wortleitungen angeordnet sind, erste und zweite Differenzverstärker, die in der Nähe von Endbereichen der ersten bis vierten Datenleitungen angeordnet s ind,
    eine erste Schalteinrichtung zum umschaltbaren Verbinden des Paares von ersten und zweiten Datenleitungen mit den
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    ersten und zweiten Differenzverstärkern, um die Spannungen der ersten und zweiten Datenleitungen differenzmäßig zu verstärken,
    eine zweite Schalteinrichtung zur Verbindung des Paares von dritten und vierten Datenleitungen mit demjenigen der ersten und zweiten Differenzverstärker, der dem Differenzverstärker mit dem angeschlossenen Paar von ersten und zweiten Datenleitungen gegenüber-liegt, um die Spannungen der dritten und 5 vierten Datenleitungen differenzmäßig zu verstärken, und eine Einrichtung zur Lieferung eines verstärkten Ausgangssignals des ersten Differenzverstärkers als Leseinformation einer Speicherzelle.
  2. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Datenleitungen in der Nähe von und parallel zueinander angeordnet sind, und daß die dritten und vierten Datenleitungen in der Nähe von und parallel zueinander angeordnet sind.
  3. 3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die ersten bis vierten Datenleitungen in dieser Reihenfolge angeordnet sind.
  4. 4. Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß die Speicherzellen an einem der beiden Kreuzungspunkte zwischen den ersten und
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    zweiten Datenleitungen und der jeweiligen Wortleitung der Vielzahl von Wortleitungen angeordnet sind, und daß die Speicherzellen an einem der beiden Kreuzungspunkte zwischen den dritten und vierten Datenleitungen und der jeweiligen Wortleitung der Vielzahl von Wortleitungen angeordnet sind.
  5. 5. Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der erste Differenzverstärker in der Nähe von dem einen Ende der jeweiligen ersten bis vierten Datenleitungen angeordnet ist, während der zweite Differenzverstärker in der Nähe von dem anderen Ende der jeweiligen ersten bis vierten Datenleitungen angeordnet ist.
  6. 6. Speicher nach einem der Ansprüche 1 bis 5, dadurch gekenn zeichnet , daß der erste und zweite Differenzverstärker jeweils ein Flip-Flop aufweisen, das aus einem Paar von kreuzgekoppelten Transistoren besteht.
  7. 7. Speicher nach einem der Ansprüche 1 bis 6, dadurch gekenn ze ichnet , daß die erste Schalteinrichtung erste und zweite Transistoren zur Verbindung der jeweiligen ersten und zweiten Datenleitungen mit dem ersten Differenzverstärker sowie dritte und vierte Transistoren zur Verbindung der jeweiligen ersten und zweiten Datenleitungen mit dem zweiten Differenzverstärker aufweist, und daß die zweite Schalteinrichtung fünfte und*sechste Transistoren zur Ver-
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    bindung der jeweiligen dritten und vierten Datenleitungen mit dem ersten Differenzverstärker und siebente und achte Transistoren zur Verbindung der jeweiligen dritten und vierten Datenleitungen mit dem zweiten Differenzverstärker aufweist.
  8. 8. Speicher nach einem der Ansprüche 1 bis 7,dadurch gekenn zeichnet ,* daß das Leiten der ersten, zweiten, siebenten und achten Transistoren von einem ersten gemeinsamen Steuersignal gesteuert ist, während das Leiten der dritten, vierten, fünften und sechsten Transistoren von einem zweiten gemeinsamen Steuersignal gesteuert ist, das komplementär zum ersten gemeinsamen Steuersignal ist.
  9. 9. Speicher nach Anspruch 8, dadurch gekennzeichnet , daß die ersten und zweiten Steuersignale ein Paar von Adressensignalen sind, die komplementär zueinander sind.
  10. 10. Speicher nach einem der Ansprüche 1 bis 9, dadurch gekenn zeichnet, daß ein Paar von Ausgangsanschlüssen des ersten Differenzverstärkers über ein Paar von neunten und zehnten Transistoren an ein Paar von gemeinsamen Datenleitungen angeschlossen ist.
  11. 11. Speicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet , daß die ersten und zweiten
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    Differenzverstärker jeweils eine Differenz der Spannungen des Paares von Datenleitungen, an die sie angeschlossen sind, bei der Differenzverstärkung auseinanderziehen.
  12. 12. Speicher nach einem der Ansprüche 1 bis 11, dadurch gekenn zeichnet , daß die Speicherzelle ein gespeichertes Signal, das beim Auslesen zerstört wird, und eine Spannung der Datenleitung nach dem Auslesen hat, die darin als Speichersignal gespeichert werden.
  13. 13. Speicher nach einem der Ansprüche 1 bis 12, dadurch gekenn zeichnet , daß die Speicherzelle einen Kondensator zur Speicherung eines Signals und einen Transistor zur Verbindung des Kondensators und der entsprechenden Datenleitung aufweist.
  14. 14. Speicher nach einem der Ansprüche 1 bis 13, dadurch gekenn zeichnet , daß eine gemeinsame Ladeeinrichtung vorgesehen ist, um die ersten bis vierten Datenleitungen vorher zu laden, wobei die ersten bis achten Transistoren bei dem vorherigen Laden in ihre leitenden Zustände gebracht werden.
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DE3048105A 1979-12-21 1980-12-19 Integrierter Halbleiterspeicher Expired DE3048105C2 (de)

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Application Number Priority Date Filing Date Title
JP54165574A JPS5942399B2 (ja) 1979-12-21 1979-12-21 メモリ装置

Publications (2)

Publication Number Publication Date
DE3048105A1 true DE3048105A1 (de) 1981-09-24
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US (1) US4367540A (de)
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DE (1) DE3048105C2 (de)
NL (1) NL8006880A (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3222461A1 (de) * 1981-06-15 1982-12-30 Mitsubishi Denki K.K., Tokyo Halbleiterspeicher mit direktem zugriff
EP0107387A2 (de) * 1982-09-28 1984-05-02 Fujitsu Limited Halbleiterspeicheranordnung
DE3710536A1 (de) * 1986-03-28 1987-10-08 Toshiba Kawasaki Kk Dynamischer halbleiterspeicher mit einem abfrageverstaerker des bimos-aufbaus

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5119332A (en) * 1981-05-13 1992-06-02 Hitachi, Ltd. Semiconductor memory
US4506351A (en) * 1982-06-23 1985-03-19 International Business Machines Corporation One-device random access memory having enhanced sense signal
EP0101884A3 (de) * 1982-07-21 1987-09-02 Hitachi, Ltd. Monolithischer Halbleiterspeicher
JPS59210594A (ja) * 1984-05-07 1984-11-29 Hitachi Ltd メモリセル選択方式
JPS6134792A (ja) * 1984-07-25 1986-02-19 Toshiba Corp 半導体記憶装置
JPS6192495A (ja) * 1984-10-11 1986-05-10 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置
US4800525A (en) * 1984-10-31 1989-01-24 Texas Instruments Incorporated Dual ended folded bit line arrangement and addressing scheme
JPS61183955A (ja) * 1985-02-08 1986-08-16 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置
JPS61242396A (ja) * 1985-04-19 1986-10-28 Nec Corp 半導体メモリ
US4740921A (en) * 1985-10-04 1988-04-26 Motorola, Inc. Precharge of a dram data line to an intermediate voltage
JPS62197990A (ja) * 1986-02-25 1987-09-01 Mitsubishi Electric Corp 半導体記憶回路
US4819207A (en) * 1986-09-30 1989-04-04 Kabushiki Kaisha Toshiba High-speed refreshing rechnique for highly-integrated random-access memory
JPS63104296A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体記憶装置
KR960001106B1 (ko) * 1986-12-17 1996-01-18 가부시기가이샤 히다찌세이사꾸쇼 반도체 메모리
JPS63161596A (ja) * 1986-12-25 1988-07-05 Nec Corp 半導体記憶装置
JPS63205897A (ja) * 1987-02-20 1988-08-25 Matsushita Electric Ind Co Ltd 半導体記憶装置
US4807195A (en) * 1987-05-18 1989-02-21 International Business Machines Corporation Apparatus and method for providing a dual sense amplifier with divided bit line isolation
US4821239A (en) * 1987-08-25 1989-04-11 National Semiconductor Corp. Programmable sense amplifier for read only memory
JPS6488993A (en) * 1987-09-29 1989-04-03 Nec Corp Semiconductor memory
JPH01158694A (ja) * 1987-12-15 1989-06-21 Mitsubishi Electric Corp 半導体ダイナミックｒａｍ
JPH01184787A (ja) * 1988-01-19 1989-07-24 Toshiba Corp 半導体メモリ
JP2691280B2 (ja) * 1988-05-12 1997-12-17 三菱電機株式会社 半導体記憶装置
JP2633645B2 (ja) * 1988-09-13 1997-07-23 株式会社東芝 半導体メモリ装置
DE3937068C2 (de) * 1988-11-07 1994-10-06 Toshiba Kawasaki Kk Dynamische Halbleiterspeicheranordnung
US5010524A (en) * 1989-04-20 1991-04-23 International Business Machines Corporation Crosstalk-shielded-bit-line dram
JP2982920B2 (ja) * 1990-07-10 1999-11-29 三菱電機株式会社 半導体記憶装置
DE69121503T2 (de) * 1990-09-29 1997-02-13 Nippon Electric Co Halbleiterspeicheranordnung mit einer rauscharmen Abfühlstruktur
US5559456A (en) * 1992-08-17 1996-09-24 Matsushita Electric Industrial Co., Ltd. Sensing circuit unit for a dynamic circuit
JP3249871B2 (ja) * 1993-12-22 2002-01-21 三菱電機株式会社 半導体記憶装置
TW519646B (en) * 2000-03-13 2003-02-01 Infineon Technologies Ag Write-read-amplifier for a DRAM-memory cell as well as DRAM-memory and method to evaluate the DRAM-memory cells of said DRAM-memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1474480A1 (de) * 1964-06-16 1969-12-11 Sperry Rand Corp Speichereinrichtung mit Matrixauswahlschaltung
US4044340A (en) * 1974-12-25 1977-08-23 Hitachi, Ltd. Semiconductor memory

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301518A (en) * 1979-11-01 1981-11-17 Texas Instruments Incorporated Differential sensing of single ended memory array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1474480A1 (de) * 1964-06-16 1969-12-11 Sperry Rand Corp Speichereinrichtung mit Matrixauswahlschaltung
US4044340A (en) * 1974-12-25 1977-08-23 Hitachi, Ltd. Semiconductor memory

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3222461A1 (de) * 1981-06-15 1982-12-30 Mitsubishi Denki K.K., Tokyo Halbleiterspeicher mit direktem zugriff
EP0107387A2 (de) * 1982-09-28 1984-05-02 Fujitsu Limited Halbleiterspeicheranordnung
EP0107387A3 (de) * 1982-09-28 1986-10-15 Fujitsu Limited Halbleiterspeicheranordnung
DE3710536A1 (de) * 1986-03-28 1987-10-08 Toshiba Kawasaki Kk Dynamischer halbleiterspeicher mit einem abfrageverstaerker des bimos-aufbaus

Also Published As

Publication number Publication date
JPS5942399B2 (ja) 1984-10-15
JPS5690491A (en) 1981-07-22
US4367540A (en) 1983-01-04
DE3048105C2 (de) 1985-05-09
NL8006880A (nl) 1981-07-16

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