NL8006880A - Dynamisch geheugen. - Google Patents

Dynamisch geheugen. Download PDF

Info

Publication number
NL8006880A
NL8006880A NL8006880A NL8006880A NL8006880A NL 8006880 A NL8006880 A NL 8006880A NL 8006880 A NL8006880 A NL 8006880A NL 8006880 A NL8006880 A NL 8006880A NL 8006880 A NL8006880 A NL 8006880A
Authority
NL
Netherlands
Prior art keywords
data lines
memory according
pair
memory
transistors
Prior art date
Application number
NL8006880A
Other languages
English (en)
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of NL8006880A publication Critical patent/NL8006880A/nl

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408Address circuits
    • G11C11/4087Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4097Bit-line organisation, e.g. bit-line layout, folded bit lines
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/02Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

803395/AA/CP
Korte aanduiding: Dynamisch geheugen.
' De uitvinding heeft betrekking op een geheugen met hoge pakkingsdichtheid en in het bijzonder op een dynamisch geheugen uitgevoerd met MOS transistors (hierna genoemd "MOSTs").
In een dergelijk bekend met MOSTs uitgevoerd dynamisch 5 geheugen omvat een geheugencel een N-kanaal MOST en een daarmee verbonden condensatorelement voor de opslag van ladingen. Met het voortschrijden der techniek der geïntegreerde halfgeleider-ketens worden steeds kleinere afmetingen van een geheugencel verlangd. Bij het kleiner worden van de geheugencel neemt ech-. 10 ter de amplitude van het uit de geheugencel gelezen signaal af. Voor het detecteren van het signaal uit de geheugencel wordt daarom een opneemversterker toegepast die echter steeds betere eigenschappen moet hebben en onvermijdelijk een grote ruimte inneemt. Het is bekend een groot aantal geheugencellen te ver-15 binden met een paar datalijnen, met welke lijnen een opneemversterker is verbonden voor het differentieel versterken van op deze datalijnen aanwezige spanningen. Voor het samenstellen van het geheugen wordt een groot aantal van dergelijke structurele eenheden naast elkaar geplaatst. Van een dergelijk bekend ge-20 heugen zijn de afmetingen van de opneemversterker groter dan die van de geheugencel. Zelfs als de afmetingen van de geheugencel worden verkleind kan daarom de tussenruimte van de datalijnen die met de verschillende opneemversterkers verbonden zijn niet kleiner gemaakt worden, het is daarom moeilijk een 25 groot aantal geheugencellen op een enkel halfgeleidersubstraat aan te brengen. Vooral als een geheugencel met kleinere afmetingen gebruikt moet worden is het, zoals hiervoor uiteengezet, gewenst de eigenschappen van de opneemversterker te verbeteren en het is daarom onmogelijk de afmetingen van de opneemver-30 sterker klein te maken. De tussenruimte van de datalijnen kan daarom, zelfs indien de afmetingen van de geheugencel klein gemaakt worden, niet teruggebracht worden.
De uitvinding heeft ten doel het voornoemde bezwaar op te heffen en verschaft daartoe een geheugen waarmee de tussen-35 ruimten van de datalijnen klein gehouden kunnen worden, zelfs indien opneemversterkers met relatief grote afmetingen gebruikt worden, waarbij geheugencellen met een grotere pakkingsdichtheid gerangschikt kunnen worden.
8006880 -2-
Volgens de uitvinding worden daartoe vier in eikaars nabijheid aangebrachte datalijnen verdeeld in twee paren datalijnen en wordt op verwisselbare wijze het ene paar datalijnen verbonden met de ene van een paar verschilversterkers en wordt 5 het andere paar datalijnen verbonden met de andere verschil-versterker voor het daarbij uitwendig leveren van een versterkt uitgangssignaal afkomstig van een der verschilversterkers.
De uitvinding wordt toegelicht aan de hand van de figuur die een uitvoeringsvorm toont.
10 De figuur toont een aantal woordlijnen Wq, ïï^,.... en een paar schijnbare woordlijnen DW en DW die zodanig zijn aangebracht dat zij loodrecht de datalijnen DQ, ïï^, D^ en ÏTj’ kruisen, waarbij de datalijnen in eikaars nabijheid en parallel verlopen. Voorversterkers PA en PA bestaande uit flip-flops zijn aan de 15 linkerzijde respektievelijk rechterzijde van deze datalijnen aangebracht. In de kruispunten gevormd door de woordlijn WQ en de datalijnen Dq en D^ zijn geheugencellen MC aangebracht, terwijl geheugencellen MC zijn aangebracht in de kruispunten tussen de woordlijn W^ en de datalijnen D^ en ÏT|". Op deze wijze 20 is de geheugencel MC slechts verbonden met een van de twee kruispunten tussen elk paar datalijnen en elke woordlijn. Op gelijke wijze is een schijnbare cel DC aangebracht in slechts een van de twee kruispunten tussen elk van het paar schijnbare woordlijnen DW en ÏÏW en elk paar datalijnen. Hetzelfde 25 geldt voor andere, niet getoonde, datalijnen en woordlijnen.
De techniek volgens welke de geheugencel (inclusief de schijnbare cel) slechts is aangebracht in een der twee kruispunten tussen een paar naburige datalijnen en een woordlijn (inclusief de schijnbare woordlijn) is, voorzover hier van toepas-30 sing, beschreven in het Amerikaans octrooischrift 4.044.340. Kortheidshalve zal hierna een geheugen besproken worden die is uitgevoerd met N-kanaal MOSTs hoewel de uitvinding eveneens toepasbaar is voor een geheugen dat is uitgevoerd met P-kanaal MOSTs, waarbij de polariteiten der spanning omgekeerd worden.
35 De geheugencel MC is een bekende geheugencel van de tran- sistorsoort, bestaande uit een MOST en een condensator voor de opslag van informatie, terwijl de schijnbare cel DC een bekende schijnbare cel is bestaande uit een MOST, een condensator 8006880 *r- * -3- voor de opslag van een referentiespanning, en een parallel met de condensator verbonden MOST.
De voorversterker PA bestaat uit kruislings verbonden MOSTs en Qg en een MOST Q^, voor het verbinden van de bron-5 elektronen van deze MOSTs Q^ en 0β met aarde. Op gelijke wijze bestaat de voorversterker PA uit kruiselings verbonden MOSTs 0^ en en een MOST Qjj voor het verbinden van de bronelektro-den van deze MOSTs Qjj en ÏÏjj met aarde. Indien een op de poort-elektroden van de MOSTs Qg en Qjj gedrukte puls 0g een hoog 10 niveau gekregen heeft komen de voorversterkers PA en PA in hun actieve toestand. De afvoerelektrode van de MOST van de voorversterker PA is verbonden met de datalijnen DQ en via de MOSTs QQ1 respektievelijk Q^, terwijl de afvoerelektrode van de MOST Qg van de voorversterker PA is verbonden met de 15 datalijnen Djj en ITj via de MOSTs Qgg respektieveli jk Q^. Op gelijke wijze is de afvoerelektrode van de MOST Qjj van de voorversterker PA verbonden met de datalijnen DQ en D^ via de MOSTs QQ1 respektievelijk Q^', terwijl de afvoerelektrode van de MOST Qjj verbonden is met de datalijnen en Dj via de MOSTs 20 Qq2 respektievelijk Q^g. De afvoerelektroden van de MOSTs Gij en ÏÏjj zijn verder verbonden met de gemeenschappelijke datalijnen CD en 'ÜD vis de MOSTs Qg respektievelijk Qjj.
In het geheugen volgens de onderhavige uitvoering zijn geheugencelrijen, waarvan elke eenheid wordt gevormd door een 25 paar voorversterkers en twee paar datalijnen, als getoond in vertikale richting naast elkaar geplaatst, doch zijn duidelijks-halve niet volledig getoond. Niet getoonde geheugencellen van geheugencelrijen zijn evenals de getoonde geheugencellen verbonden met de woordlijnen WQ, Wjj, .... en de schijnbare woord-30 lijnen DW en DW.
Voorafgaand aan het uitlezen van de geheugencel zorgen met de gemeenschappelijke datalijnen CD en CD, de datalijnen Dq, ïïjj, D.j en ËTj en de afvoerelektroden van de MOSTs Q&, Qg, 07 en 0Z verbonden MOSTs QD voor een voorlading van deze data-35 lijnen en afvoerelektroden van de MOSTs tot een voedingsspanning Vp in responsie op een voorladingssignaal CÊ van hoog niveau, dat naar de poortelektroden van de MOSTs Qp gevoerd wordt. Op dit moment worden de schijnbare cellen DC gevoed met het voor- 8006880 -4- ladingssignaal CÊ via een lijn 30 en worden zij in hun begintoestand gebracht. Tijdens het voorladen wordt het signaal laag gehouden, zodat de voorversterkers PA en PA in hun inactieve toestand zijn. Op gelijke wijze zijn de bestuureenheden 5 1QA en 10B en een decoder 20 zo uitgevoerd dat hun uitgangssignalen tijdens het voorladen laag gehouden worden.
In de getekende uitvoeringsvorm zijn vijftien adressignalen ag - a^ en daarmee complementaire adressignalen a^ - a^ gebruikt.
10 Na beëindiging van de voorladingsperiode levert de stuur- eenheid 10A een spanning met hoog niveau op een lijn 32 indien het adressignaal a^ een hoog niveau heeft en levert het een spanning met hoog niveau op een lijn 34 indien het adressignaal a^ een hoog niveau heeft.
15 Anderzijds levert ook de decoder 20 een spanning met hoog niveau voor het inschakelen van de MOSTs Qp en 0^ als de adressignalen a^ - a^ en a^ - a^ na beëindiging van de voorladingsperiode voorafbepaalde waarden hebben.
De stuureenheid 10B levert een spanning met hoog niveau 20 aan een van de woordlijnen Wq, W^,.... en een van de schijnbare woordlijnen DW en DW in responsie op de adressignalen a^g - a^ en a1Q - a^ na beëindiging van de voorladingsperiode.
De stuureenheid 1QB levert de spanning met hoog niveau selectief aan een der schijnbare woordlijnen DW en DW voor het 25 selecteren van de geheugencel die met een datalijn van elk paar datalijnen verbonden is en de schijnbare cel DC die met de andere datalijn verbonden is.
Stel nu, dat de te kiezen geheugencel de geheugencel MC is in het kruispunt tussen de datalijn Dg en de woordlijn Wg.
30 De stuureenheid 10È levert de hoge spanning selectief aan de woordlijn Wq en de schijnbare woordlijn DW in responsie op de adressignalen. Daardoor worden deze geheugencel en ook alle andere geheugencellen die met de woordlijn Wg verbonden zijn uitgelezen. Dientengevolge worden de twee geheugencellen MC 35 in de kruispunten tussen de datalijnen DQ en D1 en de woordlijn Wg uitgelezen en veranderen de spanningen op de datalijnen Dg en D^ in overeenstemming met de signalen die zijn opgeslagen in de uitgelezen geheugencellen MC. Overeenkomstig wor- 8006830 -5- den de twee schijnbare cellen DC in de kruispunten tussen de schijnbare woordlijn DW en de datalijnen en D~J" uitgelezen en worden de spanningen van de datalijnen en Dj op een re-ferentiespanning gebracht.
5 In de onderhavige uitvoeringsvorm worden bij het uitlezen van de geheugencellen MC, die verbonden zijn met de even genummerde datalijn Dq of ÏÏ^, de adressignalen aQ en ajj respek-tievelijk op het hoge niveau en het lage niveau gehouden. Teneinde de geheugencellen MC uit te lezen die verbonden zijn 10 met de oneven genummerde datalijn D^ of ITj, worden de adressignalen aQ en ajj respektievelijk op het lage niveau en het hoge niveau gehouden.
In het geval dus dat de te kiezen geheugencel de geheugen-cel MC is in het kruispunt tussen de woordlijn Wq en de datalijn 15 Dq, worden de lijnen 32 en 34 door de stuureenheid 1QA respektievelijk gevoed met de hoge spanning en de lage spanning.
Op deze wijze worden de spanningen van de woordlijnen (inclusief de schijnbare woordlijnen) en de spanningen van de lijnen 32 en 34 bepaald na beëindiging van de voorladingsperiode.
20 Tegelijkertijd daarmee wordt de puls verschoven van het lage niveau naar het hoge niveau, zodat de voorversterkers PA en PA in de aktieve toestand gebracht worden.
Als de spanningen op de lijnen 32 en 34 respektievelijk het hoge niveau en het lage niveau hebben, worden de MOSTs Qq'j, 25 QQ21 Q-ji en inSeschakeld en worden de MOSTs Qq^, Qq2,
en Qj2 uitgeschakeld. De datalijnen DQ en Djj worden dienovereenkomstig verbonden met de voorversterker PA aan de rechterzijde daarvan via de MOSTs QQ"j' respektievelijk Qq2· De spanningen van deze datalijnen worden verschillend versterkt en 30 een ervan handhaafd een waarde dicht bij het oorspronkelijke voorladingsniveau Vp, terwijl de andere wordt ontladen tot het aardniveau. Indien de geheugencel op de datalijn DQ of Djj gekozen moet worden levert de decoder 20 de hoge spanning in responsie op de adressignalen a^ - a^ en ij" - en zijn dus de 35 MOSTs Qp en "ingeschakeld". Dienovereenkomstig worden de af-voerelektroden van de MOSTs en van de voorversterker PA respektievelijk verbonden met de gemeenschappelijke datalijnen CD en CD. Daardoor worden de gemeenschappelijke datalijnen CD
8006880 -6- en CD zodanig gewijzigd, dat zij dezelfde spanningen hebben als die van de datalijnen Dq en D^\ De spanningen van de gemeenschappelijke datalijnen CD en CD krijgen dus waarden die overeenkomen met de opgeslagen signalen van de uitgelezen geheugen-5 cellen MC.
Anderzijds worden de datalijnen D^ en D^J" verbonden met de aan de linkerzijde daarvan aangebrachte voorversterker PA via de MOSTs respektievelijk Q^. De spanningen van deze datalijnen worden verschillend versterkt en een ervan neemt het ho-10 ge niveau in en de ander neemt het lage niveau in.
De opgeslagen signalen van de andere geheugencellen in de kruispunten tussen de woordlijn Wq en de niet getoonde andere datalijnen worden op gelijke wijze uitgelezen en op dezelfde wijze versterkt door niet getoonde voorversterkers.
15 In het geval dat de uit te lezen geheugencel de geheugen- cel MC gelegen in het kruispunt tussen de woordlijn Wq en de datalijn D^ is, worden de lijnen 32 en 34 respektievelijk gevoed met de spanningen met het lage niveau en het hoge niveau door middel van de stuureenheid 10A. Dienovereenkomstig worden 20 de MOSTs Qq-j» ^02’ ^77 en ^12 ^nSeschakeld en worden de MOSTs Qq'i , QQ2, Q-j·] en Q.^ uitgeschakeld. Daardoor worden de spanningen van de datalijnen Dq en D^ differentieel versterkt door middel van de voorversterker PA en die van de datalijnen D^ en D-^ differentieel versterkt door middel van de voorversterker 25 PA. Uitgangssignalen van de voorversterker RA worden op gelijke wijze gevoerd naar de gemeenschappelijke datalijnen CD en CD. Zelfs als de woordlijn Wq selectief de hoge spanning gekregen heeft voor het uitlezen van het aantal daarmee verbonden geheugencellen MC, worden op deze wijze de in deze geheugencel-30 len opgeslagen signalen respektievelijk versterkt door middel van de voorversterker PA of PA. Het is daardoor mogeleijk de versterkte spanningen weer in deze geheugencellen op te slaan of te schrijven. Zelfs als het uitlezen van de geheugencellen destructief plaats vindt zoals bij bekende geheugencellen met 35 een transistor, kunnen de oorspronkelijke opgeslagen signalen respektievelijk in het aantal uitgelezen geheugencellen geschreven worden.
Na het uitlezen van de geheugencellen worden alle signa- 8 0 0 6 8 8 0 -7- len teruggebracht naar de oorspronkelijke niveau's.
Indien de geheugencel, die anders is dan met de datalijn Dq, D^, of D^- verbonden geheugencellen, gekozen moet worden, levert de decoder 20 de spanning met het lage niveau voor 5 het uitschakelen van de MOSTs Qp en 0^. Daardoor worden de uitgangssignalen van de voorversterker PA niet naar de gemeenschappelijke datalijnen CD en CD worden gevoerd.
Zoals gezegd zijn de voorversterkers aan de linker- en aan de rechterzijde van de twee paren datalijnen aangebracht 10 en worden de verbindingen tussen de respektievelijke paren datalijnen en de voorversterkers omgewisseld, waarbij de uitgelezen geheugencel, die met de gekozen woordlijn is verbonden, uitgelezen kan worden en ook de andere cellen, die met deze woordlijn verbonden zijn, uitgelezen en herschreven kunnen 15 worden.
Bij de opslag van een signaal in een buiten de onderhavige uitvoeringsvorm gelegen gewenste geheugencel worden, na het uitvoeren van de voornoemde leesbewerking voor de specifieke geheugencel en voor het terugbrengen van alle signalen naar 20 hun niveau's bij de vooroplading, de spanningen van de gemeenschappelijke datalijnen CD en CD op hun overeenkomstige hoge en lage niveau's gebracht in afhankelijkheid van het te schrijven signaal. Na beëindiging van de schrijfbewerking worden alle signalen teruggebracht naar de oorspronkelijke niveau's bij 25 het vooropladen.
In de onderhavige uitvoeringsvorm is het mogelijk die vooropladende MOSTs overbodig te maken die zijn verbonden met de respektievelijke datalijnen en de voorversterker PA. Daartoe wordt de stuureenheid 10A zodanig uitgevoerd dat het de lijnen 30 32 en 34 voedt met de spanning met het hoge niveau tijdens de voorladingsperiode en met de spanningen met de niveau's in de responsie op het hoge en lage niveau van de adressignalen a^ respektievelijk a^ na beëindiging van de voorladingsperiode.
Met een dergelijke stuureenheid 10A worden de tijdens de 35 vooropladingsperiode de MOSTs QQ1, QQ2, Q , ü^, Q^2 en Q·]2 "ingeschakeld" en kan dus de met de voorversterker PA verbonden MOSTs Qp. de respektievelijke datalijnen Dq, D^, D^ en en ook de afvoerelektroden van de MOSTs en 8006880 -8- van de voorversterker PA vooropladen.
Zoals hierboven uiteengezet wordt volgens de uitvinding een geheugen verschaft met kleine tussenruimten van de datalijnen .
8006880

Claims (14)

1. Geheugen, gekenmerkt door eerste en tweede datalijnen, derde en vierde datalijnen die respektievelijk in de nabijheid van en parallel aan de eerste en de tweede datalijnen zijn 5 aangebracht, een aantal woordlijnen die zodanig zijn aangebracht dat zij de eerste tot en met de vierde datalijnen doorkruisen, een aantal geheugencellen die respektievelijk zijn aangebracht in de kruispunten tussen de eerste tot en met de vierde data-10 lijnen en de woordlijnen, eerste en tweede verschilversterkers die zijn aangebracht nabij de eindgedeelten van de eerste tot en met de vierde datalijnen , eerste schakelmiddelen voor het omwisselbaar verbinden van het 15 paar eerste en tweede datalijnen met de eerste en het tweede verschilversterkers voor het differentieel versterken van spanningen op de eerste en tweede datalijnen, tweede schakelmiddelen voor het verbinden van het paar derde en vierde datalijnen met die versterker van de eerste en tweede 20 verschilversterkers die tegengesteld is aan de verschilver-sterker waarmee het paar eerste en tweede datalijnen verbonden is en voor het differentieel versterken van spanningen op de derde en vierde datalijnen, en door middelen voor het leveren van een versterkt uitgangssignaal van de eerste verschil-25 versterker als uitgelezen informatie van een geheugencel.
2. Geheugen volgens conclusie 1, m e t het kenmerk, dat de eerste en tweede datalijnen zijn aangebracht in de nabijheid van en parallel aan elkaar, terwijl de derde en vierde datalijnen zijn aangebracht in de nabijheid van en 30 parallel aan elkaar.
3. Geheugen volgens conclusie 1,met het kenmerk, dat de eerste tot en met de vierde datalijnen in deze numerieke volgorde zijn aangebracht.
4. Geheugen volgens conclusie 3,met het ken-35 m e r k, dat de geheugencellen zijn aangebracht in een van twee kruispunten tussen de eerste en de tweede datalijnen en 8 0 0 6 8 8 0 -10- elk van de woordlijnen, en in een van de twee kruispunten tussen de derde en vierde datalijnen en elk van de woordlijnen.
5. Geheugen volgens een of meer der conclusies 2 t/m 4, met het ke.nmerk, dat de eerste verschilverster- 5 ker is aangebracht nabij een eindgedeelte van elk der eerste tot en met de vierde datalijnen, terwijl de tweede verschil-versterker is aangebracht nabij het andere eindgedeelte van elk der eerste tot en met de vierde datalijnen.
6. Geheugen volgens conclusie 5,met het ken- 10. e r k, dat elk der eerste en tweede verschilversterkers een flip-flop omvat gevormd door een paar kruiselings verbonden transistors.
7. Geheugen volgens conclusie 6,m et het kenmerk, dat de eerste schakelmiddelen eerste en tweede transistors om- 15 vatten voor het verbinden van de eerste en tweede datalijnen met respektievelijk de eerste verschilversterker, en derde en vierde transistors voor het verbinden van de eerste en tweede datalijnen met respektievelijk de tweede verschilversterker, waarbij de tweede schakelmiddelen vijfde en zesde transistors 20 omvatten voor het verbinden van de derde en vierde datalijnen met respektievelijk de eerste verschilversterker, en zevende en achtste transistors voor het verbinden van de derde en vierde datalijnen met respektievelijk de tweede verschilversterker.
8. Geheugen volgens conclusie 7> m e t het kenmerk, 25 dat de eerste, tweede, zevende en achtste transistors gestuurd worden door een eerste gemeenschappelijk stuursignaal, terwijl de derde, vierde, vijfde en zesde transistors gestuurd worden door een tweede gemeenschappelijk signaal dat complementair is aan het eerste gemeenschappelijk stuursignaal.
9. Geheugen volgens conclusie 8,met het kenmerk, dat de eerste en tweede stuursignalen een paar aan elkaar complementaire adressignalen zijn.
10. Geheugen volgens conclusie 9, met het kenmerk, dat een paar uitgangsklemmen van de eerste verschilversterker 35 via een paar negende en tiende transistors verbonden is met een paar gemeenschappelijke datalijnen.
11. geheugen volgens conclusie 6,met het kenmerk, dat elk der eerste en tweede verschilversterkers het verschil 8006830 -11- van de spanningen over het daarmee verbonden paar datalijnen versterkt.
12. Geheugen volgens, conclusie 10, met het kenmerk, dat het in een geheugencel opgeslagen signaal wordt 5 vernietigd bij het uitlezen en deze cel na het uitlezen de spanning van de datalijn heeft, die daarin als opgeslagen signaal wordt onthouden.
13. geheugen volgens conclusie 11, met het kenmerk, dat de geheugencel een condensator omvat voor de opslag van 10 een signaal en een transistor voor het verbinden van de condensator en de corresponderende datalijn.
14. Geheugen volgens conclusie 7, gekenmerkt door gemeenschappelijke vooropladingsmiddelen voor het vooropladen van de eerste tot en met de vierde datalijnen, waarbij de eer- 15 ste tot en met de achtste transistors bij het vooropladen in een geleidende toestand gebracht worden. 8006880
NL8006880A 1979-12-21 1980-12-18 Dynamisch geheugen. NL8006880A (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP54165574A JPS5942399B2 (ja) 1979-12-21 1979-12-21 メモリ装置
JP16557479 1979-12-21

Publications (1)

Publication Number Publication Date
NL8006880A true NL8006880A (nl) 1981-07-16

Family

ID=15814937

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8006880A NL8006880A (nl) 1979-12-21 1980-12-18 Dynamisch geheugen.

Country Status (4)

Country Link
US (1) US4367540A (nl)
JP (1) JPS5942399B2 (nl)
DE (1) DE3048105C2 (nl)
NL (1) NL8006880A (nl)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5119332A (en) * 1981-05-13 1992-06-02 Hitachi, Ltd. Semiconductor memory
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
US4506351A (en) * 1982-06-23 1985-03-19 International Business Machines Corporation One-device random access memory having enhanced sense signal
EP0101884A3 (en) * 1982-07-21 1987-09-02 Hitachi, Ltd. Monolithic semiconductor memory
JPS5958689A (ja) * 1982-09-28 1984-04-04 Fujitsu Ltd 半導体記憶装置
JPS59210594A (ja) * 1984-05-07 1984-11-29 Hitachi Ltd メモリセル選択方式
JPS6134792A (ja) * 1984-07-25 1986-02-19 Toshiba Corp 半導体記憶装置
JPS6192495A (ja) * 1984-10-11 1986-05-10 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置
US4800525A (en) * 1984-10-31 1989-01-24 Texas Instruments Incorporated Dual ended folded bit line arrangement and addressing scheme
JPS61183955A (ja) * 1985-02-08 1986-08-16 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置
JPS61242396A (ja) * 1985-04-19 1986-10-28 Nec Corp 半導体メモリ
US4740921A (en) * 1985-10-04 1988-04-26 Motorola, Inc. Precharge of a dram data line to an intermediate voltage
JPS62197990A (ja) * 1986-02-25 1987-09-01 Mitsubishi Electric Corp 半導体記憶回路
KR950002293B1 (ko) * 1986-03-28 1995-03-16 가부시키가이샤 도시바 다이나믹형 반도체기억장치
US4819207A (en) * 1986-09-30 1989-04-04 Kabushiki Kaisha Toshiba High-speed refreshing rechnique for highly-integrated random-access memory
JPS63104296A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体記憶装置
KR960001106B1 (ko) * 1986-12-17 1996-01-18 가부시기가이샤 히다찌세이사꾸쇼 반도체 메모리
JPS63161596A (ja) * 1986-12-25 1988-07-05 Nec Corp 半導体記憶装置
JPS63205897A (ja) * 1987-02-20 1988-08-25 Matsushita Electric Ind Co Ltd 半導体記憶装置
US4807195A (en) * 1987-05-18 1989-02-21 International Business Machines Corporation Apparatus and method for providing a dual sense amplifier with divided bit line isolation
US4821239A (en) * 1987-08-25 1989-04-11 National Semiconductor Corp. Programmable sense amplifier for read only memory
JPS6488993A (en) * 1987-09-29 1989-04-03 Nec Corp Semiconductor memory
JPH01158694A (ja) * 1987-12-15 1989-06-21 Mitsubishi Electric Corp 半導体ダイナミックram
JPH01184787A (ja) * 1988-01-19 1989-07-24 Toshiba Corp 半導体メモリ
JP2691280B2 (ja) * 1988-05-12 1997-12-17 三菱電機株式会社 半導体記憶装置
JP2633645B2 (ja) * 1988-09-13 1997-07-23 株式会社東芝 半導体メモリ装置
DE3937068C2 (de) * 1988-11-07 1994-10-06 Toshiba Kawasaki Kk Dynamische Halbleiterspeicheranordnung
US5010524A (en) * 1989-04-20 1991-04-23 International Business Machines Corporation Crosstalk-shielded-bit-line dram
JP2982920B2 (ja) * 1990-07-10 1999-11-29 三菱電機株式会社 半導体記憶装置
EP0479170B1 (en) * 1990-09-29 1996-08-21 Nec Corporation Semiconductor memory device having low-noise sense structure
US5559456A (en) * 1992-08-17 1996-09-24 Matsushita Electric Industrial Co., Ltd. Sensing circuit unit for a dynamic circuit
JP3249871B2 (ja) * 1993-12-22 2002-01-21 三菱電機株式会社 半導体記憶装置
EP1181691B1 (de) * 2000-03-13 2005-08-24 Infineon Technologies AG Schreib-leseverstärker für eine dram-speicherzelle sowie dram-speicher

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3405399A (en) * 1964-06-16 1968-10-08 Sperry Rand Corp Matrix selection circuit
JPS5539073B2 (nl) * 1974-12-25 1980-10-08
US4301518A (en) * 1979-11-01 1981-11-17 Texas Instruments Incorporated Differential sensing of single ended memory array

Also Published As

Publication number Publication date
JPS5942399B2 (ja) 1984-10-15
JPS5690491A (en) 1981-07-22
DE3048105A1 (de) 1981-09-24
US4367540A (en) 1983-01-04
DE3048105C2 (de) 1985-05-09

Similar Documents

Publication Publication Date Title
NL8006880A (nl) Dynamisch geheugen.
EP0640977B1 (en) Dynamic semiconductor memory with static data storing cell
KR920007440B1 (ko) 반도체 기억장치 및 액세스방법
US5917746A (en) Cell plate structure for a ferroelectric memory
US5625602A (en) NAND-type dynamic RAM having temporary storage register and sense amplifier coupled to multi-open bit lines
US5742544A (en) Wide databus architecture
JPS63197092A (ja) ダイナミツクランダムアクセスメモリ
US5870343A (en) DRAM sensing scheme for eliminating bit-line coupling noise
KR100613317B1 (ko) 비트라인을 고정된 전위로 유지하여 메모리에 고속 기입을하는 시스템 및 방법
KR940008202B1 (ko) 다이내믹형 반도체 기억장치
US5959921A (en) Sense amplifier for complement or no-complementary data signals
US6297985B1 (en) Cell block structure of nonvolatile ferroelectric memory
JPS61110394A (ja) 半導体記憶装置
US4451906A (en) Dynamic type memory device having improved operation speed
USRE36169E (en) Semiconductor memory device
KR100759770B1 (ko) 반도체 집적 회로 장치
US6094391A (en) Equilibrate circuit for dynamic plate sensing memories
EP0791932B1 (en) Semiconductor memory device including main/sub-bit line arrangement
US5515315A (en) Dynamic random access memory
US5654933A (en) Equilibrated sam read transfer circuit
US6356476B1 (en) Sensing amplifier of nonvolatile ferroelectric memory device
US5894440A (en) Semiconductor memory device and data transferring structure and method therein
KR100442183B1 (ko) 메모리 셀 및 기준 셀로 구성된 집적 메모리 및 상응하는동작 방법
US5305266A (en) High speed parallel test architecture
US5793689A (en) Sense amplifier for memory

Legal Events

Date Code Title Description
A1A A request for search or an international-type search has been filed
BB A search report has been drawn up
A85 Still pending on 85-01-01
BC A request for examination has been filed
BI The patent application has been withdrawn