DE3048105C2 - Integrierter Halbleiterspeicher - Google Patents

Integrierter Halbleiterspeicher

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DE3048105C2 DE3048105A DE3048105A DE3048105C2 DE 3048105 C2 DE3048105 C2 DE 3048105C2 DE 3048105 A DE3048105 A DE 3048105A DE 3048105 A DE3048105 A DE 3048105A DE 3048105 C2 DE3048105 C2 DE 3048105C2
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Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher nach dem Oberbegriff des Patentanspruches 1.
Bei einem herkömmlichen dynamischen Speicher unter Verwendung von MOSTs besteht eine Speicherzelle aus einem N-Kanal· MOST und einer Kapazität zur Speicherung von Ladungen, die an den MOST angeschlossen ist. Bei der Weiterentwicklung von integrierten Halbleiterschaltungen ist es erforderlich geworden, die Größe einer Speicherzelle immer kleiner zu machen. Wenn die Größe der Speicherzelle kleiner wird, nimmt die Amplitude eines Signals, das aus der Speicherzelle ausgelesen wird, immer mehr ab. Dementsprechend ist ein Lesevertärker zur Abtastung des Signals aus der Speicherzelle erforderlich geworden, der zunehmend bessere Leistungfähigkeit aufweist und unvermeidlicherweise dazu geführt hat, daß er einen großen Platz einnimmt Beim Stande der Technik (US-PS 40 44 340) ist eine große Anzahl von Speicherzellen an ein Paar von Datenleitungen angeschlossen: mit jedem Paar von Datenleitungen ist ein Leseverstärker fest verbunden, um Spannungen auf diesen Datenleitungen differentiell zu verstärken. Bei diesem Speicher werden mit der Adressierung und dem Lesen von Speicherzellen zugleich andere, nicht adressierte Speicherzellen regeneriert. Eine große Anzahl von derartigen Baugruppen ist nebeneinander vorgesehen, um den Speicher zu bilden. Bei einem derartigen herkömmlichen Speicher ist die Größe des Leseverstärkers größer als die der Speicherzelle. Auch wenn die Größe der Speicherzelle verringert wird, kann daher das Intervall der Datenleitungen, die an die verschiedenen Leseverstärker angeschlossen sind, nicht kleiner gemacht werden. Aus diesem Grunde ist es schwierig, eine große Anzahl von Speicherzellen auf einem einzigen Halbleitersubstrat anzuordnen. Insbesondere in dem Falle, wo eine Speicherzelle geringer Größe in der oben angegebenen Weise zu verwenden ist, ist es erforderlich, das Leistungsvermögen oder die Wirksamkeit des Leseverstärkers zu steigern, und somit ist es unmöglich, die Größe des Leseverstärker klein zu machen. Dementsprechend kann der Abstand der Datenleitungen nicht verringert werden, auch wenn die Speicherzelle eine geringe Größe besitzt.
Aufgabe der Erfindung ist es, einen Speicher anzugeben, mit dem es möglich ist, die Abstände der Datenleitungen klein zu machen, auch wenn Leseverstärker vergleichsweise großer Größe verwendet werden, so daß
die Speicherzellen mit höherer Dichte angeordnet werden können.
Die Lösung dieser Aufgabe erfolgt bei einem Halbleiterspeicher nach dem Oberbegriff in PA1, entsprechend den in diesem kennzeichnenden Teil angegebenen Merkmalen.
Die Erfindung wird nachstehend anhand der Beschreibung eines Ausführungsbeispiels und unter Bezugnahme auf die beigefügte einzige Figur der Zeichnung näher erläutert.
In der Zeichnung ist eine Vielzahl von Wortleitungen wie IV0, W0, ... und ein Paar von Blindwortleitungen DW und DW in der Weise angeordnet, daß sie parallel und in der Nähe voneinander angeordnete Datenleitungen D0, D^, D\ und ~D~\ orthogonal kreuzen. Aus Flip-Flops aufgebaute Leseverstärker PA und ~PA sind jeweils an die linke bzw. rechte Seite dieser Datenleitungen angeschlossen. Speicherzellen MC sind an den Kreuzungspunkten zwischen der Wortleitung Wo und den Datenleitungen Dq und D\ und auch an den Kreuzungspunkten zwischen der Wortleitung "R^ und den Datenieiiungen ~Dö und D~{ angeordnet. Auf diese Weise ist eine Speieherzelle AiCnur an einen der beiden Kreuzungspunkte zwischen jedem Paar von Datenleitungen und jeder Wortleitung angeschlossen. In gleicher Weise ist eine Speicherzelle DCnur an einem der beiden Kreuzungspunkte zwischen jeder des Paares von Blindwortleitungen DW und DW und jedem Paar von Datenleitungen angeordnet Das gleiche gilt für die anderen nicht dargestellten Datenleitungen und Wortle;tungen.
Die Technik, wie die Speicherzelle einschließlich der Blindzelle nur an einem der beiden Kreuzungspunkte zwischen einem Paar von benachbarten Datenleitungen und einer Wortleitung, einschließlich der Blindwortleitung, in der oben beschriebenen Weise angeordnet ist, ist in der US-PS 40 44 340 beschrieben. Nachstehend soll der Kürze und Einfachheit halber von einem Speicher die Rede sein, der N-Kanal MOS-Transistoren verwendet, jedoch kann die Erfindung in gleicher Weise auf einen Speicher Anwendung finden, bei dem P-Kanal-MOS-Transiätoren verwendet werden, indem man die Polarität der Spannungen umkehrt
Die Speicherzelle MC ist eine bekannte Speicherzelle, die aus einem MOS-Transistor und einem Kondensator zur Speicherung von Information besteht, während die Blindzelle DC eine herkömmliche BiindEeüe ist, die einen MOS-Transistor, einen Kondensator zur Speicherung einer Referenzspannung und einen parallel zum Kondensator geschalteten MOS-Transistor aufweist
Der Leseverstärker PA besteht aus kreuzgekoppelten MOS-Transistoren Qa und Qb und einem MOS-Transistor Qc zur Verbindung der Source-Anschlüsse dieser Transistoren Qa und Qb mit der Erde. In gleicher Weise besteht der Leseverstärker T5A aus kreuzgekoppelten Transistoren ζΰ und IJb und einem Transistor Q~c zur Verbindung der Source-Anschlüsse dieser Transistoren ~Q~Ä und Q~B mit der Erde. Wenn ein Impuls oder Signal Φα das an die Gate-Elektroden der Transistoren Qc und ^c angelegt wird, seinen hohen Pegel angenommen hat, gehen die Leseverstärker PA und ~PÄ in ihre aktiven Zustände. Der Drain-Anschluß des Transistors Qa im Leseverstärker PA ist über die MOS-Transistoren Qoi bzw. Q\i an die Datenleitungen Dq und D\ angeschlossen, während die Drain-Elektrode des MOS-Transistors Qb im Leseverstärker PA über die MOS-Transistoren Qoi bzw. Qi-) an die Datenleitungen Xb und ~D[ angeschlossen ist. In gleicher Weise ist die Drain-Elektrode des MOS-TransL?ors <3* im Leseverstärker TA über die MOS-Transistoren ^bT bzw. ~QT\ an die Datenleitungen Dq bzw. D\ angeschlossen, während die Drain-Elektrode des MOS-Transistors ~Q~h über die MOS-Transistoren Xfin bzw. ζ?Π an die Datenleitungen Th bzw. Di angeschlossen ist Die Drain-Elektroden der MOS-Transistoren 7JÄ und ^s sind außerdem über die MOS-Transistoren Qd bzw.~Q~ö an die gemeinsamen Datenleitungen CD und CD angeschlossen.
Bei dem erfindungsgemäßen Speicher sind Speicherzellenfelder oder -anordnungen, deren Einheit aus einem Paar von Leseverstärkern und zwei Paaren von Datenlcitungen in der in der Zeichnung dargestellten Weise besteht in vertikaler Richtung nebeneinander angeordnet, wie es in der Zeichnung angedeutet ist, jedoch sind sie der Kürze halber nicht vollständig dargestellt Die Speicherzellen innerhalb der nichtdargestellten Speicherzellenfelder sind an die Wortleitungen Wq, Wq, ... und die Bündwortleitungen DWuid DWm gleicher Weise wie die dargestellten Speicherzellen angeschlossen.
Vor dem Auslesen der Speicherze]!»* sorgen die MOS-Transistoren Qp, die an die gemeinsamen Datenleitungen CD und CD, die Datenleitungen Do, D^, D\ und ~D\ und die Drain-Elektroden der MOSTs QA, Qb, ~Q~Ä und TJb angeschlossen sind, für ein vorheriges Aufladen dieser Datenleitungen und Drain-Anschlüsse der MOS-Transistoren auf eine Versorgungsspannung Vp in Abhängigkeit von einem vorherigen Aufladungssignal ~CE mit hohem Pegel, das an die Gate-Elektroden der MOS-Transistoren Qp angelegt wird. Zu diesem Zeitpunkt werden die Blindzellen DC über eine Leitung 30 mit dem Vorladungssignal Z^ versorgt und ihre Ausgangszustände gesetzt Während der Zeitspanne der Vorladung wird das Signal Φο auf seinem niedrigen Pegel gehalten, so daß die Leseverstärker PA und ~FÄ in ihren inaktiven Zuständen sind. In gleicher Weise sind Treiber XQA und 105 und ein Decodierer 20 so aufgebaut, daß sie ihre Ausgänge während des Vorladens auf niedrigem Pegel halten.
4ö Bei der vorliegenden Ausführungsform werden fünfzehn Adressensignale ao bis^n und dazu komplementäre Adressensignale ao bis au verwendet
Nach Beendigung der Vorladungsperiode liefert der Treiber 10A eine Spannung mit hohem Pegel auf einer Leitung 32, wenn das Adressensignal ao auf seinem hohen Pegel ist, und er liefert eine Spannung mit hohem Pegel auf einer Leitung 34, wenn das Adressensignal äö auf seinem hohen Pegel ist
Andererseits liefert der Decodierer 20 ebenfalls eine Spannung mit hohem Pegel, um die MOS-Transistoren Qd und ^^einzuschalten, wenn die Adressensignale a\ bis ag und a\ bis ag vorgegebe Werte nach Beendigung der Vorladeperiode haben.
Der Treiber 10ß liefert eine Spannung mit hohem Pegel für eine der Wortleitungen W0, ~Wq\... und eine der Blindwortleitungen DW und DW in Abhängigkeit
von den Adressensignalen a\o bis al4 und äiö bis iTi nach Beendigung der Vorladeperiode.
Der Treiber 105 liefert die Spannung mit hohem Pegel selektiv für e;,ie der Blindwortleitungen DW und DW, um die Speicherzelle, die an die eine Datenleitung jedes Paares von Datenleitungen angeschlossen ist, und die Blindzelle DCzu wählen, die an die andere Datenleitung angeschlossen ist.
Es soll nun angenommen werden, daß die zu wählende Speicherzelle die Speicherzelle MC ist, die sich am Kreuzungspunkt zwischen der Datenleitung D0 und der Wortleitung W0 befindet. Der Treiber lOB liefert die
hohe Spannung selektiv zur Wortleitung Wo und der Blindwortleitung DW in Abhängigkeit von den Adressensignalen. Infolgedessen werden diese Speicherzelle und auch sämtliche anderen Speicherzellen, die an die Wortleitung Wo angeschlossen sind, ausgelesen. Dementsprechend werden die beiden Speicherzellen MC, die sich an den Kreuzungspunkten zwischen den Datenleitungen Da und D] und der Wortleitung Wo befinden, ausgelesen, und die Spannungen der Datenleitungen Db und D\ ändern sich in Abhängigkeit von den Signalen, die in den ausgelesenen Speicherzellen MC gespeichert sind. In gleicher Weise werden die beiden Blindzellen DC, die sich an den Kreuzungspunkten zwischen der BUndwortleitung DW und den Datenleitungen D~ö und D] befinden, ausgelesen, und die Spannungen der Datenleitungen 73b und 757 werden auf eine Referenzspannung gesetzt.
Bei der vorliegenden Ausführungsform werden beim Auslesen der Speicherzellen MC. die an die geradzahligen Datenleitungen Do oder ~Dö von oben gerechnet angeschlossen sind, die Adressensignale ao und ao auf hohem bzw. niedrigem Pegel gehalten. Um die Speicherzellen MC auszulesende an die ungeradzahligen Datenleitungen D\ oder D] von oben gerechnet angeschlossen sind, werden die Adressensignale ao und ao jeweils auf niedrigem bzw. hohem Pegel gehalten.
Dementsprechend werden in dem Falle, wo die zu wählende Speicherzelle die Speicherzelle MC ist, die sich am Kreuzungspunkt zwischen der Wortleitung Wo und der Datenleit'mg Do befindet, die Leitungen 32 und 34 mit hoher Spannung bzw. niedriger Spannung vom Treiber 10Λ versorgt.
Auf diese Weise sind die Spannungen der Wortleitungen, einschließlich der Blindwortleitungen, und die Spannungen der Leitungen 32 und 34 nach Beendigung der Vorladeperiode bestimmt. Gleichzeitig damit wird das Signal Φο vom niedrigem Pegel zum hohem Pegel verschoben, so daß die Leseverstärker PA und TA in ihre aktiven Zustände gebracht werden.
Wenn die Spannungen auf den Leitungen 32 und 34 auf hohem Pegel bzw. niedrigem Pegel sind, schalten die MOS-Transistoren QbT. ^bI, Qw und Qn ein, und die Transistoren Qo\, Qo2,^2ü und Qn schalten atx Dementsprechend sind die Datenleitungen Do und D0 über die Transistoren ~Qöi bzw. (Jb! an den Leseverstärker TA auf der rechten Seite angeschlossen. Die Spannungen dieser Datenleitungen werden differenzmäßig verstärkt, und eine von ihnen hält einen Wert dicht bei dem ursprünglichen Vorladepegel Vp, während die andere bis zum Erdpotential entladen wird. Wenn die Speicherzelle an der Datenleitung Dorder 7% zu wählen ist, liefert der Decodierer 20 die hohe Spannung in Abhängigkeit von den Adressensignalen ax bis ag und a\ bis 29, und somit sind die MOSTs Qo und ~Q~ö in ihren eingeschalteten Zuständen. Dementsprechend sind die Drain-Elektroden der MOSTs 1JÄ und ^i des Vorverstärkers PA jeweils an die gemeinsamen Datenleitungen CD bzw. CD angeschlossenInfolgedessen werden die gemeinsamen Datenleitungen CD und VD jeweils geändert, um die gleichen Spannungen wie die Datenleitungen Dq und Do zu haben. Somit erhalten die Spannungen der gemeinsamen Datenleitungen CD und CD Werte, die den gespeicherten Signalen der ausgelesenen Speicherzellen MC entsprechen.
Andererseits werden die Datenleitungen D\ und 757 über die MOS-Transistoren Qw bis Qn an den auf der linken Seite angeordneten Leseverstärker PA angeschlossen. Die Spannungen dieser Datenleitungen werden differenzmäßig verstärkt, und die eine von ihnen ändert sich zum hohen Pegel und die andere zum niedrigen Pegel.
Die gespeicherten Signale der anderen Speicherzellcn, die sich an den Kreuzungspunkten zwischen der Wortleitung W0 und den anderen, nicht dargestellten Datenleitungen befinden, werden in gleicher Weise ausgelesen und in gleicher Weise von nicht dargestellten Leseverstärkern verstärkt.
ίο In dem Falle, wo die auszulesende Speicherzelle die Speicherzelle MC ist, die sich am Kreuzungspunkt zwischen der Wortleitung Wo und Datenleitung D] befindet, werden die Leitungen 32 und 34 jeweils mit Spannungen mit niedrigem Pegel bzw. hohem Pegel vom Treiber 10/4 versorgt. Dementsprechend schalten die Transistoren Q0], Q02, QT\ und (Ji! ein, während die Transistoren Qoi, TJöi. <?ii und Q12 abschalten. Infolgedessen werden die Spannungen der Datenleitungen Do und Ζξ vnm I .eseverstärker PA differenzmäßig verstärkt, und die Spannungen der Datenleitungen D] und 757 werden vom Leseverstärker TA differenzmäßig verstärkt. Die Ausgangssignale des Leseverstärkers TA werden den gemeinsamen Datenleitungen CD und CD zugeführt. Auf diese Weise werden, auch wenn die
2S Wortleitung Wo selektiv auf hohe Spannung gelegt worden ist, um die Vielzahl von daran angeschlossenen Speicherzellen Λ/Causzulesen, die gespeicherten Signale dieser Speicherzellen jeweils vom Leseverstärker PA und TA verstärkt. Dementsprechend ist es möglich, die
jo verstärkten Spannungen wiederum in diese Speicherzellen einzuschreiben. Auch dann, wenn das Auslesen der Speicherzellen ein zerstörendes Auslesen ist, wie es bei herkömmlichen Speicherzellen mit einem Transistor der Fall ist, können somit die ursprünglich gespeicherten Signale jeweils in die Vielzahl von ausgelesenen Speicherzellen eingeschrieben werden.
Nach dem Auslesen der Speicherzellen gehen sämtliche Signale auf die urspünglichen Pegel zurück.
Wenn eine andere Speicherzelle als die an die Datenleitungen D0,75Ö, D1 oder 757 angeschlossenen Speicherzellen zu wählen ist, liefert der Decodierer 20 die Spannung mit niedrigem Pegel, um die MOS-Transistoren Qd und ~Q~ö abzuschalten. Dementsprechend werden die Ausgangssignale des Vorverstärkers PA nicht den gemeinsamen Datenleitungen CD und CD zugeführt.
Wie oben beschrieben, sind die Leseverstärker auf der linken und rechten Seite der beiden Paare von Datenleitungen angeordnet, und die Verbindungen zwischen den entsprechenden Paaren von Datenleitungen und Leseverstärkern werden umgeschaltet, so daß die auszulesende Speicherzelle, wenn sie an die gc ählte Wortleitung angeschlossen ist, ausgelesen werden kann und auch die anderen Speicherzellen, die an diese Wortleitung angeschlossen sind, ausgelesen und wieder eingeschrieben werden können.
Beim externen Speichern eines Signals in eine gewünschte Speicherzelle bei der vorliegenden Ausführungsform werden nach der Durchführung des obigen Lesevorganges hinsichtlich der speziellen Speicherzelle und vor dem Zurückstellen der Signale auf ihre Pegel bei der vorherigen Aufladung, die Spannungen der gemeinsamen Datenleitungen CD und (33 auf die entsprechenden hohen und niedrigen Pegel gesetzt, und zwar in Abhängigkeit von dem einzuschreibenden SignaL Nach Beendigung des Schreibvorganges werden sämtliche Signale auf die urspnjngiichen Pegei bei der vorherigen Aufladung zurückgestellt
Bei der oben beschriebenen Ausführungsform ist es
möglich,diejenigen MOS-Transistoren Qpzum vorherigen Aufladen wegzulassen, die an die entsprechenden Datenleitungen und den Leseverstärker ^4 angeschlossen sind. Zu diesem Zweck ist der Treiber iOA so aufgebaut, daß er die Leitungen 32 und 34 mit der Spannung mit hohem Pegel während der Aufladeperiode versorgt und sie mit Spannungen mit Pegeln versorgt, die in Abhängigkeit von den hohen und niedrigen Pegeln der Adressensignale ao bzw. ao nach Beendigung der Aufladeperiode stehen.
Mit einem derartigen Treiber 10/4 werden während der Aufladeperiode die MOS-Transistoren Qo\, ($ü, Q02, ^2, Qw, Q~ü, Qn und QTi eingeschaltet, und somit können die an den Leseverstärker PA angeschlossenen MOS-Transistoren <?pdie entsprechenden Datenleitungen Da, ~Dö, D\ und ~D\ und auch die Drain-Elektroden der MOSTs Qa und ^s des Lesevertärkers P~Ä vorher laden.
Wie oben dargelegt, können bei dem neuartigen Speicher die Intervalle der Datenleitungen klein gemacht werden. Bei dem neuartigen Speicher sind vier benachbarte Datenleitungen in zwei Paare unterteilt. Ein erstes Paar von Datenleitungen ist an einen ersten Differenz-Leseverstärker und ein zweites Paar von Datenleitungen an einen zweiten Differenz-Leseverstärker und umgekehrt angeschlossen, und zwar in Abhängigkeit davon, von welchen der vier Datenleitungen Information ausgelesen wird. An den Speicherausgang führen nur die ersten Differenz-Leseverstärker.
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Hierzu I Blatt Zeichnungen
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Claims (10)

Patentansprüche: ίο 15
1. Integrierter Halbleiterspeicher mit dynamischen Speicherzellen (MC) und mit Paaren (Dq, Dq-, Du ~D~i) von Datenleitungen, mit einer Anzahl von zu den Datenleitungen orthogonal verlaufenden Wortleitungen (Wq, T^), mit einer Anzahl von Speicherzellen (MC), die an den Oberkreuzungspunkten der Datenleitungen mit den Wortleitungen angeordnet sind, wobei jedes Paar von Datenleitungen (Dq, Dq; Du 75Ϊ) zwei Datenleitungen umfaßt, die parallel angeordnet sind und die die Wortleitungen kreuzen und deren Signale verstärkt werden, mit einer der Anzahl der Datenleitungspaare entsprechenden Anzahl von Leseverstärkern und mit Vorrichtungen (20, Qd, ^d1I, die jeweils einen einzigen Verstärkerausgang vom allen Verstärkern auswählen und dessen Ausgangssignal als Leseinformation einer Speicherzelle as ten Speicherausgang (Datensammelleiiungen CD\ ~ÜD) weiterführen, dadurch gekennzeichr^e_t, daß die Leseverstärker in zwei Gruppen (PA, PA) unterteilt sind, daß zum Auswählen eines ersten Paares bzw. zweiten Paares von Datenleitungen, aus dem gegebenenfalls ein Lesesignal an den Speicherausgang gelangen kann, erste Schaltvorrichtungen mit jeweils einem ersten (Q~öl, Q02) und einem zweiten (Qn, Qn) Schalterpaar vorgesehen sind, um jeweils erste oder zweite Paare von Datenleitungen mit den Leseverstärkern der ersten Gruppe (PÄ) zu verbinden, daß zweite Schaltvorrichtungen mit jeweils einem dritten (Qq\, Q02) und vierten (Qu, Φ12) Sdialterpaar zum Anschließen der ersten bzw. zweiten Paare von Datenleitungen an die Leseverstärker der zweite^ Gruppe (PA) vorgesehen sind, wobei wahlweise die ersten und vierten Schalterpaare bzw. die zweiten und dritten Schalterpaare gleichzeitig betätigbar sind.
2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Datenleitungen parallel nebeneinander liegen und die Anzahl von Wortleitungen kreuzen.
3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Lesevertärker der ersten Gruppe (PA) jeweils an einem ersten Ende eines ersten Paares von Datenleitungen (Dq, ~Dq) auf der Seite der Datensammelleitungen und an dem gleichen Ende des zweiten, dem ersten Paar benachbarten Paar von Datenleitungen (D\, 257) angeordnet sind, und daß die Verstärker der zweiten Gruppe (PA) an dem jeweils anderen, zweiten Ende des ersten Paares (Da, 25b) bzw. zweiten Paares (D\, 757) von Datenleitungen angeordnet sind.
4. Halbleiterspeicher nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherzellen (MC) an einem der beiden Kreuzungspunkte zwischen jedem Paar von Datenleitungen mit der Anzahl von Wortleitungen angeordnet sind.
5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die ersten und die zweiten Leseverstärker (PA, ~FÄ) ein Flip-Flop aufweisen, das ein Paar von kreuzgekoppelten Transistoren umfaßt.
6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste Schaltvorrichtung durch Transistoren gebildet wird.
7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die ersten und vierten Schalterpaare (Q^i, ^2; Qn, Qn) durch ein zweites gemeinsames Steuersignal gesteuert werden, das komplementär zu einem ersten gemeinsamen Steuersignal ist
8. Halbleiterspeicher nach Anspruch 7, dadurch gekennzeichnet, daß die ersten und zweiten Steuersignale ein Adressenpaar sind.
9. Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß jede Speiti.«reelle eine Kapazität zum Speichern eines Signales und einen Transistor aufweist, um die Kapazität mit der entsprechenden Datenleitung zu verbinden.
10. Halbleiterspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß eine Vorladevorrichtung (Qp) zum Vorladen der ersten bis vierten Datenleitungen vorhanden ist, wobei beim Vorladen die ersten bis vierten Schalterpaare jeweils in den leitenden Zustand gebracht werden.
DE3048105A 1979-12-21 1980-12-19 Integrierter Halbleiterspeicher Expired DE3048105C2 (de)

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