DE2647394B1 - MOS-Halbleiterspeicherbaustein - Google Patents

Description

Die Erfindung bezieht sich auf einen MOS-Haibleiterspeicherbaustein mit zwischen Wort- und Bitleitungen angeordneten MOS-Transistorspeicherzellen, bei dem zur Auswertung der auf den Bitleitungen erscheinenden Lesesignalen jeweils symmetrisch zwischen zwei Bitleitungen eine Bewerterschaltung angeordnet ist, bei dem die Bewerterschaltungen in einer Spalte angeordnet sind, und bei dem die an die zu ersten Eingängen der Bewerterschaltungen führenden Bitleitungen angeschlossenen Speicherzellen ein erstes Speicherzellenfeld und die an die zu zweiten Eingängen der Bewerterschaltungen führenden Bitleitungen angeschlossenen Speicherzellen ein zweites Speicherzellenfeld bilden.

Es ist bekannt, MOS-Speicher derart aufzubauen, daß an den Kreuzungsstellen zwischen Wort- und Bitleitungen jeweils eine MOS-Transistorspeicherzelle angeordnet ist. Eine solche Transistorspeicherzelle kann z. B. eine bekannte Eintransistorspeicherzelle sein. Um die beim Lesevorgang auf den Bitleitungen erscheinenden Lesesignale auswerten zu können, die ja sehr klein sind, werden symmetrisch zwischen jeweils zwei Bitleitungen jeweils eine ßewerterschaltung angeordnet. Eine solche Bewerterschaltung kann z. B. aus einem symmetrischen Flip-Flop bestehen. Dann ist ein solcher MOS-Speicher auf einem Speicherbaustein aus einer Spalte von Bewerterschaltungen und zwei Speicherzellenfeldern aufgebaut, von denen ein erstes auf der einen Seite der Spalte der Bewerterschaltungen und ein zweites auf der anderen Seite der Spalte der Bewerterschaltungen angeordnet ist. Ein derartiger MOS-Speicher ergibt sich z. B. aus Electronics, Sept. 13,1973, S. 117 bis 121.

Da die Lesesignale sehr klein sind, muß darauf geachtet werden, daß die Speicherzellenfelder auf beiden Seiten der Bewerterschaltungen möglichst symmetrisch aufgebaut sind. Es müssen also bei der Auswahl einer Speicherzelle beim Lesevorgang die dabei auftretenden Störungen auf beiden Seiten der Bewerterschaltung gleich sein, dabei auf beiden Seiten gleiche Kapazitätszuwächse auftreten und die Bitleitungen vor dem Lesevorgang auf gleiche Vorladepegel aufgeladen werden. Diese Forderungen lassen sich durch folgende Maßnahmen erreichen: Die Bitleitungen werden durch gleiche Vorladetransistoren, die durch ein gleiches Vorladetaktsignal angesteuert werden, vorgeladen. Die Störungen, die durch die Auswahl einer Zellenspalte auf der einen Seite der Bewerterschaltung entstehen, werden durch gleiche Störungen bei Auswahl von sogenannten Kompensationszellen auf der anderen Seite kompensiert. Das kapazitive Gleichgewicht auf beiden Seiten der Bewerterschaltung wird ebenfalls mit Hilfe der Kompensationszellen erreicht, die den

ORIGINAL INSPECTED

Kapazitätszuwachs auf den Bitleitungen durch die aufgerufenen Zellen ausgleichen. Außerdem wird die kapazitive Unsymmetrie, die in Folge der Auswahl eines zwischen einer Bitleitung und einer Datenleitung angeordneten Auswahlschalters entstehen, durch ein besonderes Kompensationselement an der anderen, derselben Bewerterschaltung zugeordneten Bitleitung ausgeglichen.

Bei den bekannten Speicherbausteinen werden jedoch die oben angegebenen Forderungen nur unvollkommen verwirklicht. Der Grund dafür liegt darin, daß die beiden Zellenfelder, die durch eine Bewerterschaltungsspalte getrennt sind, relativ weit auseinanderliegen und sich daher Herstellertoleranzen erheblich auf die Eigenschaften der Bauelemente wie Transistoren, Kapazitäten usw. auswirken. Die der Erfindung zugrundeliegende Aufgabe besteht darin, einen MOS-Speicherbaustein anzugeben, bei der der Einfluß von Herstelltoleranzen beim Bewertungsvorgang von Lesesignalen weitgehend vermieden ist. Diese Aufgabe wird dadurch gelöst, daß alle Speicherzellenfelder auf dem Speicherbaustein auf einer Seite der Spalte von Bewertungsschaltungen angeordnet sind.

Zweckmäßig ist es, die Bewerterschaltungen symmetrisch zwischen den zwei Bitleitungen anzuordnen. Dann müssen auch bei kleinem Bitleitungsraster die Bewertungsschaltungen nicht mehr gestaffelt angeordnet werden.

An den Kreuzungspunkten zwischen einer Wortleitung und den beiden einer Bewerterschaltung zugeordneten Bitleitungen wird nur an dem einen Kreuzungspunkt eine Speicherzelle vorgesehen, an dem anderen Kreuzungspunkt kann eine zusätzliche Kapazität angeordnet werden. Auf diese Weise kann der Kapazitätszuwachs bei Auswahl einer Speicherzelle auf der einen Bitleitung mit Hilfe der zusätzlichen Kapazität ausgeglichen werden. Störungen, die bei der Auswahl der Speicherzelle auftreten, treten in gleicher Weise auch auf der anderen Bitleitung auf. Da die Speicherzelle und die Kapazität sehr nahe beieinander liegen, wirken sich Toleranzschwankungen bei beiden gleich aus.

Die einer Bewerterschaltung zugeordneten Bitleitungen sind mit ihren von den Speicherzellen abgewandten Enden über Auswahlschalter mit Datenleitungen verbunden. Auf diesen Datenleitungen werden die aus einer Speicherzelle ausgelesenen Signale von dem Speicherzellenfeld weggeführt oder neue in das Speicherzellenfeld einzuschreibende Informationen dem Speicherzellenfeld zugeführt. Es sind zwei solche Datenleitungen vorgesehen, wobei die eine Datenleitung jeweils mit der einen einer Bewerterschaltung zugeordneten Bitleitung über einen ersten Auswahlschalter, und die andere Datenleitung mit der anderen der Bewerterschaltung zugeordneten Bitleitung über einen zweiten Auswahlschalter verbunden ist. Die in einer Bewerterschaltung zugeordneten Auswahlschalter werden von einem Taktsignal gemeinsam angesteuert. Bei dieser Ausführung liegen die Auswahlschalter auf dem Speicherbaustein unmittelbar nebeneinander. Da sie zudem gleich ausgelegt sind, liefern sie gleiche zusätzliche Kapazitäten. Es ist daher nicht erforderlich, zusätzliche Kompensationselemente vorzusehen.

Weiterhin ist es vorteilhaft, wenn zwischen die beiden Datenleitungen ein Leseverstärker angeordnet ist. Da auf den beiden Datenleitungen beim Lesevorgang komplementäre Signale auftreten, bringt dies eine schnellere und sichere Arbeitsweise des Leseverstärkers mit sich.

Bevor ein Lesevorgang beginnen kann, müssen die Bitleitungen über Vorladetransistoren aufgeladen werden. Diese Vorladetransistoren liegen auf dem Baustein ebenfalls dicht beieinander. Dies bedingt, daß die durch die Ansteuerung der Vorladetransistoren auf den Bitleitungen entstehenden Störungen die beiden Bitleitungen, die einer Bewerterschaltung zugeordnet sind, gleich sind.

Ein großes Speicherzellenfeld kann in mehreren Speicherzellenfelder aufgeteilt werden, wobei jedes Speicherzellenfeld eine eigene Bewerterschaltungsspalte aufweist. Die einzelnen Speicherfelder mit ihren Bewerterschaltungsspalten können hintereinander geschaltet sein. Auf diese Weise werden die Bitleitungen kürzer, damit auch die Bitleitungskapazitäten kleiner und die Lesesignale größer.

Ein weiterer Vorteil des erfindungsgemäßen MOS-Speicherbausteins liegt darin, daß beim Schreibvorgang die Information über die beiden Datenleitungen und die Auswahlschalter in komplementärer Form direkt zu der Bewerterschaltung und den beiden Bitleitungen läuft. Dies bringt eine Verkürzung der Schreibzeit mit sich.

An Hand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigt

F i g. 1 einen bekannten MOS-Speicher,

F i g. 2 eine prinzipielle Darstellung des erfindungsgemäßen Speichers,

Fig.3 eine Darstellung eines Ausschnitts aus dem erfindungsgemäßen Speicher,

F i g. 4 einen Impulsplan,

F i g. 5 einen Speicher ohne Kompensationszellen,

F i g. 6 einen Impulsplan zum Betrieb des Speichers der F i g. 5,

F i g. 7 die Hintereinanderschaltung mehrerer Speicherzellenfelder,

F i g. 8 einen Impulsplan zum Betrieb des Speichers nach F i g. 7.

F i g. 1 zeigt einen bekannten Speicher mit Eintransistorspeicherzellen SZ. Die Eintransistorspeicherzellen SZ bestehen aus einem Auswahltransistor MS und einem Speicherkondensator CS. Der Auswahltransistor liegt mit seinem Gate an einer Wortleitung X und mit einer gesteuerten Elektrode an einer Bitleitung B. Die Bitleitung B ist mit einer Bewerterschaltung BW verbunden. Dabei sind pro Bewerterschaltung BW zwei Bitleitungen, nämlich BL und BR vorgesehen. Die eine Bitleitung BL liegt an dem einen Eingang der Bewerterschaltung BW, die andere Bitleitung BR an dem anderen Eingang der Bewerterschaltung BW. Im Ausführungsbeispiel der F i g. 1 ist nur eine Speicherzelle auf jeder Seite der Bewerterschaltung B W vorgesehen. Jedoch ist es selbstverständlich, daß eine größere Anzahl von solchen Speicherzellen auf beiden Seiten an den Bitleitungen BL bzw. BR angeschlossen sind. Diese bilden dann Speicherzellenfelder ZF, wobei ein linkes Speicherzellenfeld ZFL und ein rechtes Speicherzellenfeld ZFR entsteht.

Im Ausführungsbeispiel der F i g. 1 ist nur eine Bewerterschaltung BW mit ihren beiden Bitleitungen BL und BR gezeigt. In Wirklichkeit ist eine größere Anzahl solcher Bewerterschaltungen BW in einer Spalte übereinander angeordnet. Dies ist in F ί g. 1 durch die Punkte angedeutet.

Neben den Speicherzellenfeldern ZFL und ZFR ist eine Spalte LS für die Ladetransistoren ML vorgesehen. Mit Hilfe der Ladetransistoren ML werden vor dem

Lesevorgang die Bitleitung BL und BR aufgeladen.

Weiterhin ist auf beiden Seiten der Bewerterschaltungen BW eine Spalte DZ von Kompensationszellen vorgesehen, die aus einem Transistor MD und einem Kondensator CD bestehen. Die Kompensationszellen sollen dafür sorgen, daß bei Auswahl einer Speicherzelle der dadurch auf einer Bitleitung entstehende Kapazitätszuwachs und die dadurch auf die Bitleitung übertragenen Störungen durch Ansteuerung der Kompensationszelle auf der anderen Seite der Bewerterschaltung BW ausgeglichen werden. Die Kompensationszellen sind mit einem Generator GE verbunden, durch den der Kondensator CD auf bekannte Weise auf eine Mittelspannung aufgeladen wird.

Schließlich ist die eine Bitleitung, nämlich die Bitleitung BR, über einen Auswahltransistor MA mit einer Datenleitung DA verbunden. Wenn an den Auswahltransistor MA ein Taktsignal Y angelegt wird, dann wird die Bitleitung BR mit der Datenleitung DA verbunden und es kann Information zwischen der Datenleitung DA und der Bitleitung BR ausgetauscht werden. Die kapazitive Belastung durch den Auswahltransistor MA an der Bitleitung BR wird auf der anderen Bitleitung BL durch einen Kompensationskondensator CYkompensiert.

Weitere in F i g. 1 dargestellte Größen sind das Vorladetaktsignal SV, durch die die Vorladetransistoren ML angesteuert werden, die Vorladespannung UV, die über die Vorladetransistoren ML an die Bitleitung B angelegt wird, die Ansteuerleitungen XDL, XDR für die Kompensationszellen und die Wortleitungen Xi, XN.

Ein Nachteil dieses bekannten Speichers besteht darin, daß, wie F i g. 1 deutlich zeigt, die beiden Speicherzellenfelder ZFL und ZFR durch eine Spalte von Bewerterschaltungen BW voneinander getrennt sind und verhältnismäßig weit auseinander liegen. Damit ist es leicht möglich, daß die Eigenschaften der Transistoren und Kondensatoren in den beiden Speicherzellenfeldern verschieden sind und somit schon vom Aufbau her an den beiden Eingängen einer Bewerterschaltung B W verschiedene Verhältnisse gegeben sind.

Aus F i g. 2 kann ersehen werden, wie dieser Nachteil im Aufbau des bekannten Speichers vermieden wird. Es ist dabei nur prinzipiell das Speicherzellenfeld dargestellt, das mit ZFD bezeichnet ist. Wesentlich ist, daß dieses Speicherzellenfeld ZFD, in dem die beiden Speicherzellenfelder ZFL und ZFR der F i g. 1 zusammengefaßt sind, ausschließlich auf der einen Seite der Spalte der Bewerterschaltung B W angeordnet ist. Die so an den Kreuzungspunkten zwischen den Wort- und Bitleitungen liegenden Speicherzellen sind in Fig.2 durch kleine Kreise dargestellt. Dabei zeigen die ausgefüllten Kreise die Stellen, an denen in der bekannten Anordnung Speicherzellen des Speicherzellenfeldes ZFL angeordnet waren, während die nichtausgefüllten Kreise Stellen angeben, an denen Speicherzellen des anderen Speicherzellenfeldes ZFR in der bekannten Anordnung lagen. Diese Darstellung soll lediglich einen Vergleich des Speichers der F i g. 2 mit w> der bekannten Anordnung der F i g. 1 ermöglichen.

Bei der Darstellung der Fig.2 sind jeweils drei Bitleitungspaare BL und BR vorgesehen, die mit zugeordneten Bewerterschaltungen BWi bis BW3 verbunden sind. Dabei liegt eine Bewerterschaltung BW t>s immer zwischen ihren beiden zugeordneten Bitleitungen, also z. B. die Bewerterschaltung BWi zwischen den Bitleitungen BL1 und BR1. Die Bewerterschaltungen BIVIiegen in einer Spalte übereinander. Die Wortleitungen sind in Fig.2 mit X1,X2,X3,XN-2,XN-I und λ" Ν bezeichnet.

Eine genauere Ausführung des Speichers nach F i g. 2 ergibt sich aus Fig.3. Hier ist wiederum nur ein Ausschnitt aus dem Speicher gezeigt, und zwar eine Bewerterschaltung BWmit den zugeordneten Bitleitungen BL, BR und mit den an diese Bitleitungen BL, BR angeschlossenen Baueinheiten.

Das Speicherzellenfeld ZF hat zwei Wortleitungen Xi und X 2 und zwei Speicherzellen SZ. Die eine Speicherzelle liegt zwischen der Wortleitung Xi und der Bitleitung BL, die andere Speicherzelle zwischen der Wortleitung X 2 und der Bitleitung BR. Es sind jeweils Eintransistorspeicherzellen aus einem Auswahltransistor MS und einem Speicherkondensator CS, die in bekannter Weise aufgebaut sind. Neben dem Zellenfeld ZFIiegt eine Spalte LS mit Vorladetransistoren ML Die Vorladetransistoren ML werden von einem Vorladetaktsignal SV angesteuert und legen dann ein Vorladepotential UV an die Bitleitung BL bzw. BR. Neben der Spalte LS mit den Vorladetransistoren ML liegt eine Spalte DZ mit Kompensationszellen. Diese bestehen in bekannter Weise ebenfalls wie die Speicherzellen aus einem Transistor MD und einem Kondensator CD. Zu ihrem Betrieb ist ein Generator GE vorgesehen, der in den Pausen die Kondensatoren CD auf einen Mittelpegel auflädt.

Neben dem Zellenfeld ZF, der Spalte LS mit den Vorladetransistoren und der Spalte DZ mit den Kompensationszellen ist die Bewerterschaltung BW angeordnet. Die Punkte oberhalb und unterhalb der Bewerterschaltung BW sollen andeuten, daß der Speicher aus einer ganzen Spalte von solchen Bewerterschaltungen BW besteht. Die Bewerterschaltung BWliegt dabei zwischen ihren beiden Bitleitungen BL und BR. Die Bitleitungen BL und BR sind mit ihren von dem Speicherzellenfeld abgewandten Enden über Auswahlschalter MA 1, MA 2 jeweils einer Datenleitung DA i, DA 2 verbunden. Sie werden von einem Auswahlsignal Vgleichzeitig angesteuert. Zwischen den Datenleitungen DA 1 und DA 2 ist eine Leseverstärkerschaltung LV angeordnet, an deren Ausgang ein verstärktes Lesesignal DO abgegeben werden kann. Die Datenleitungen DA 1, DA 2 sind allen Bitleitungen eines Speicherzellenfeldes gemeinsam.

Wenn eine Speicherzelle, z. B. diejenige, die an der Wortleitung Xi liegt, angesteuert wird, so wird der zugeordnete Auswahltransistor MS leitend gesteuert und es kann ein Ladungsaustausch zwischen dem Speicherkondensator CS und der Bitleitung BL erfolgen. Bei der Ansteuerung der Wortleitung Xi jedoch erfolgt durch kapazitive Kopplung auf der Bitleitung BL eine Störung, zudem wird die Kapazität der Bitleitung BL vergrößert. An dem Kreuzungspunkt zwischen der Wortleitung Xi und der anderen Bitleitung BR besteht eine Störkapazität CST, durch die die Bitleitung BR in gleicher Weise beeinflußt wird, wie die Bitleitung BL durch die Speicherzelle. Über diese Störkapazität werden also ebenfalls Störungen auf die Bitleitung BR übergekoppelt und es entsteht ein Kapazitätszuwachs auf der Bitleitung BR. Durch die Störkapazität werden somit die Störungen auf der Bitleitung BL teilweise ausgeglichen, der Rest wird durch die Kompensationszelle beseitigt. Zusätzlich wird der für ein sicheres Lesen notwendige Mittelpegel auf der Bitleitung BR durch die Kompensationszelle DZ eingestellt. Damit können sich die Störungen bei der

Bewertung eines Lesesignals nicht mehr auswirken.

Der Betrieb des Speichers nach F i g. 3 wird an Hand eines Impulsplanes der Fig.4 erläutert. Hier sind Spannungen über der Zeit t dargestellt. Zunächst liegt das Vorladetaktsignal SV an und die Vorladetransistoren ML sind leitend gesteuert. Die Bitleitungen BL und BR laden sich somit auf. Dies ist in der dritten und vierten Zeile der Fig.4 gezeigt. Die Datenleitungen DA 1 und DA 2 sind ebenfalls aufgeladen. Das Vorladetaktsignal SVwird abgeschaltet und ein Signal, to z. B. an die Wortleitung Xi, angelegt Damit wird die Speicherzelle, die zwischen der Bitleitung BL und der Wortleitung Xi liegt, ausgewählt. Entsprechend stellt sich auf der Bitleitung eine Spannungsänderung ein, die davon abhängt, ob der Speicherkondensator CS aufgeladen war oder nicht, also ob entweder eine binäre 1 oder eine binäre 0 im Speicherkondensator CS gespeichert war. War eine binäre 1 gespeichert, so steigt die Spannung an der Bitleitung BL an (ausgezogene Kurve, Zeile 3), war dagegen die Information im Speicherkondensator CS binär 0, dann sinkt die Spannung auf der Bitleitung BL ab (gestrichelte Kurve in Zeile 3). Die Spannungsänderung auf der Bitleitung BL bei Auswahl einer Speicherzelle ist also zunächst auf die ausgelesene Information zurückzuführen. Gleichzeitig wirkt sich aber auch eine Störung auf der Bitleitung BL aus, deren Ursache bereits oben beschrieben worden ist. Diese Störung tritt gleichzeitig auf der anderen Bitleitung BR durch die Kompensationszelle und die Störkapazität CST auf. Dies ist in der vierten Zeile der Fig.4 dargestellt. Die Kompensationszelle und die Störkapazität CSTsind so ausgelegt, daß die Störungen auf der Bitleitung BR mit der Störung übereinstimmt, die auf der Bitleitung BL bei Auswahl der Speicherzelle auftritt.

Zu den in Zeile 3 und 4 durch den Pfeil angegebenen Zeitpunkten beginnt die Bewertung des Lesesignals durch die Bewerterschaltung BW. Oa. die Bewerterschaltung BW ein symmetrisches Flip-Flop ist, wird dieses durch das anliegende Lesesignal in die eine stabile Lage gekippt Damit ergibt sich auf der einen Bitleitung BL eine Spannung, die der einen stabilen Lage der Flip-Flop-Schaltung entspricht, während auf der anderen Bitleitung BR sich eine Spannung ergibt, die der anderen stabilen Lage des Flip-Flops entspricht.

Die entsprechenden Verhältnisse auf den Bitleitungen BL und BR sind in der Zeile 3 und 4 der Fig.4 ausgezogen und gestrichelt dargestellt Dabei gehören die ausgezogenen Kurven zueinander und die gestrichelten.

Nachdem die Bewerterschaltung BW das Lesesignal bewertet hat, können die Auswahltransistoren MA durch das Signal Y angesteuert werden. Damit werden die Spannungsverhältnisse auf den Bitleitungen BL und BR auf die Datenleitungen DA 1 und DA 2 übertragen. Das wird in den letzten beiden Zeilen der F i g. 4 gezeigt

Von dort gelangt das Lesesignal zu dem Leseverstärker LV, der dieses Signal verstärkt und an seinem Ausgang DO abgibt

Auf die genauere Funktion der Kompensationszellen ist hier nicht eingegangen worden. Die Funktion dieser Kompensationszellen ist aus der Literatur bekannt

Ein weiteres Ausführungsbeispiel ist in Fig.5 dargestellt Dieses Ausführungsbeispiel unterscheidet sich von dem der F i g. 3 dadurch, daß keine Kompensationszellen DZ vorgesehen sind. Ein Verzicht auf die Kompensationszellen ist möglich, wenn mit Hilfe der Störkapazitäten CST der Kapazitätszuwachs auf der einen Bitleitung, der durch Auswahl einer Speicherzelle auftritt, wieder wettgemacht werden kann. Dazu können die Störkapazitäten entsprechend ausgelegt werden. Mit Hilfe einer an die Ladetransistoren ML angelegten Referenzspannung UR können die Bitleitungen BL und BR auf den zum sicheren Lesen notwendigen Mittelpegel vorgeladen werden. Im übrigen ist der Speicher nach F i g. 5 identisch mit dem Speicher nach F i g. 3.

Fig.6 zeigt einen Impulsplan zum Betrieb des Speichers der F i g. 5. Es sind Spannungen über der Zeit t aufgetragen. Die Verhältnisse entsprechen dabei fast vollständig denjenigen, die in F i g. 4 dargestellt worden sind. Der einzige Unterschied besteht darin, daß die Störung auf der Bitleitung, die nicht mit der ausgewählten Speicherzelle verbunden ist, jetzt allein durch die Störkapazität CSrverursacht wird. Durch entsprechende Wahl dieser Störkapazität CSrkann der Kapazitätszuwachs auf beiden Bitleitungen und die kapazitive Kopplung zwischen Wort- und Bitleitung bei beiden Bitleitungen in etwa gleich gemacht werden.

In Fig.7 ist der Fall dargestellt, daß ein großes Speicherzellenfeld in mehrere, im Ausführungsbeispiel zwei, kleinere Speicherzellenfelder unterteilt ist Damit werden kürzere Bitleitungen in einem Speicherzellenfeld erreicht. Jedes Speicherzellenfeld ZF hat eine eigene Spalte mit Bewerterschaltungen. Zum Beispiel hat das Speicherzellenfeld ZFl eine Spalte BWS \ an Bewerterschaltungen BW und das Speicherzellenfeld ZF2 eine Spalte B WS 2 mit Bewerterschaltungen BW. Jeweils ein Bewerter ist pro Bewerterschaltungsspalte B WS dargestellt. Auch hier liegen die einer Bewerterschaltungsspalte zugeordneten Speicherzellenfelder auf der einen Seite der Spalte mit Bewerterschaltungen. Die einzelnen Zellenfelder ZF sind dabei mit Hilfe von Verbindungsschaltern hintereinandergeschaltet Das heißt, die Bitleitungen sind über Verbindungsschalter mit den Bitleitungen des benachbarten Speicherzellenfeldes verbunden. Die Bitleitungen BL1 und BR1 des Speicherzellenfeldes ZFi sind also über Verbindungsschalter MD mit den Bitleitungen des Speicherzellenfeldes ZF2, im Ausführungsbeispiel BL2 und BR2 verbunden. Die freien Enden dieser Bitleitungen liegen über Auswahlschalter MA an den Datenleitungen DA 1 und DA 2. Die Verbindungsschalter MD werden mit Hilfe eines Taktsignals D angesteuert, während an den Auswahlschaltern MA das Signal Fangelegt wird.

Mit Hilfe der Fig.8 wird die Wirkungsweise der Schaltungsanordnung der Fig.7 beschrieben. Zum Beispiel wird in dem Speicherzellenfeld ZFl die Wortleitung Xi ausgewählt. Das dabei auftretende Lesesignal wird der Bewerterschaltung BW der Spalte BWSi zugeführt. Diese Bewerterschaltung wird aktiviert und verstärkt das Lesesignal. Anschließend werden die Verbindungstransistoren MD durch ein Signal D angesteuert und leitend gemacht Das verstärkte Lesesignal wird damit über die Bitleitungen BL2 und BR2 an die Bewerterschaltung BW der Bewerterschaltungsspalte B WS 2 weitergeleitet Diese Bewerterschaltung Z? Wkippt in die gleiche Lage wie die Bewerterschaltung BW der Bewerterschaltungsspalte BWSi. Nachdem auch die Bewerterschaltung Blöder Bewerterschaltungsspalte B WS 2 in eine stabile Lage gelangt ist, kann an die Auswahltransistoren MA das Signal ^angelegt werden und das verstärkte Lesesignal den Datenleitungen DA 1 und DA 2 übergeben werdea

Beim Schreibvorgang wird in umgekehrter Reihenfolge vorgegangen. Die einzuschreibende Information

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wird von den Datenleitungen DA 1 und DA 2 über die Schalter MA zunächst den Bitleitungen BL2 und BR2 zugeführt. Entsprechend wird die Bewerterschaltung BW der Bewerterschaltungsspalte BWS2 eingestellt. Anschließend werden die Verbindungstransistoren MD leitend gesteuert und die Information zu der Bewerterschaltung der Bewerterschaltungsspalte BWS\ weitergeleitet. Diese Bewerterschaltung wird ebenfalls in die entsprechende Lage gekippt. Der Einschreibvorgang in eine Speicherzelle erfolgt dann durch Auswahl einer Wortleitung innerhalb des Speicherfeldes.

Beim Regenerier-Vorgang bleiben die Speicherzellenfelder mit ihren zugehörigen Bewerterschaltungen immer getrennt. Das heißt, die Verbindungstransistoren MD und die Auswahltransistoren MA sind gesperrt. In jedem Speicherzellenfeld wird jeweils eine Spalte aufgerufen, die Lesesignale in der zugehörigen Bewerterschaltung verstärkt und den Speicherzellen wieder zugeführt. Damit wird die Zahl der Regenerier-Zyklen durch die Aufspaltung des großen Speicherzellenfeldes in mehrere Teile reduziert.

Die technologische Realisierung des erfindungsgemäßen Speichers kann mit allen bisher bekannten MOS-Technologien erfolgen. Durch die Anordnung des Speicherzellenfeldes auf der einen Seite der Bewerterschaltung ergeben sich keine besonderen technologischen Probleme.

Der Vorteil des erfindungsgemäßen Speichers ergibt sich dadurch, daß die Speicherzellen des Speicherzellenfeldes alle auf einer Seite der Bewerterschaltungen angeordnet sind. Damit ist es möglich, die Bewerterschaltungen zwischen die zugeordneten Bitleitungen zu

ίο legen, jede Bitleitung direkt über einen Auswahlschalter mit einer Datenleitung zu verbinden, die Auswahlschalter nebeneinander zu legen, entsprechend auch die Ladetransistoren nebeneinander zu legen und komplementäre auf die Datenleitungen übertragene Signale beim Lesevorgang einem Leseverstärker an dessen beiden Eingängen zuzuführen. Da die bei einem Leseoder Schreibvorgang zusammenwirkenden Bauelemente auf dem Speicherbaustein unmittelbar nebeneinander liegen, sind die Eigenschaften dieser Bauelemente im wesentlichen gleich. Störungen wirken damit in gleicher Weise auf die Bewerterschaltungen ein und werden durch die Bewerterschaltung beseitigt.

Hierzu 4 Blatt Zeichnungen

Claims (10)

Patentansprüche:

1. MOS-Halbleiterbaustein mit zwischen Wort- und Bitleitungen angeordneten MOS-Transistor-Speicherzellen, bei dem zur Auswertung der auf den Bitleitungen erscheinenden Lesesignalen jeweils symmetrisch zwischen zwei Bitleitungen eine Bewerterschaltung angeordnet ist, bei dem die Bewerterschaltungen in einer Spalte angeordnet sind, und bei dem die an die zu ersten Eingängen der Bewerterschaltungen führenden Bitleitungen angeschlossenen Speicherzellen ein erstes Speicherzellenfeld und die an die zu zweiten Eingängen der Bewerterschaltungen führenden Bitleitungen angeschlossenen Speicherzellen ein zweites Speicherzellenfeld bilden, dadurch gekennzeichnet, daß alle Speicherzellenfelder auf dem Speicherbaustein auf einer Seite der Spalte der Bewerterschaltungen (B W) angeordnet sind.

2. Halbleiterbaustein nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen (BL₁BR) so auf dem Speicherbaustein angeordnet sind, daß die zu einer Bewerterschaltung (B W) führenden zwei Bitleitungen (BL.BR) nebeneinander angeordnet sind und daß die zugeordnete Bewerterschaltung zwischen den zwei Bitleitungen liegt.

3. Halbleiterspeicherbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß an den Kreuzungspunkten einer Wortleitung (X) mit den Bitleitungen (B) jeweils nur an einem der zwei Kreuzungspunkte der Wortleitung mit den zwei einer Bewerterschaltung (BW) zugeordneten Bitleitungen (BL₁BR) eine Speicherzelle angeordnet ist.

4. Halbleiterspeicherbaustein nach Anspruch 3, dadurch gekennzeichnet, daß an dem zweiten Kreuzungspunkt eine zusätzliche Kapazität (CST) angeordnet ist, durch die die durch die Auswahl der an dem einen Kreuzungspunkt liegenden Speicherzelle auf der einen Bitleitung entstehende kapazitive Störungen durch eine Störung auf der anderen Bitleitung ausgeglichen wird.

5. Halbleiterspeicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen den zu einer Bewerterschaltung (BW) führenden zwei Bitleitungen (BL₁BR) und den Speicherfeldern gemeinsamen Datenleitungen (DA 1, DA 1) für Entnahme und Eingabe von Daten in die Speicherfelder jeweils zwei von einem Auswahlsignal (Y) gemeinsam angesteuerte Auswählschalter (MA) angeordnet sind.

6. Halbleiterspeicherbaustein nach Anspruch 5, dadurch gekennzeichnet, daß die Auswahlschalter (MA) auf der den Zellenfeldern (ZF) gegenüberliegenden Seite der Bewerterschaltungen (B W) an- ⁵^ geordnet sind und die einer Bewerterschaltung zugeordneten Auswahlschalter auf dem Speicherbaustein unmittelbar nebeneinander liegen.

7. Halbleiterspeicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zur Vorladung der Bitleitungen (B) erforderlichen Vorladetransistoren (ML) für die einer Bewerterschaltung zugeordneten Bitleitungen auf dem Speicherbaustein dicht nebeneinander liegen. ■ &5

8. Halbleiterspeicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß auf einem Speicherbaustein mehrere Zellenfelder mit je einer Spalte von Bewerterschaltungen nebeneinander angeordnet sind.

9. Halbleiterspeicherbaustein nach Anspruch 8, dadurch gekennzeichnet, daß die nebeneinander angeordneten Zellenfelder (ZFl, ZF2) mit ihren Bitleitungen hintereinander geschaltet sind.

10. Halbleiterspeicherbaustein nach Anspruch 9, dadurch gekennzeichnet, daß zwischen zwei benachbart liegenden Speicherfeldern (ZFl, ZF2) in den Bitleitungen Schalter (MD) zur Auftrennung der Verbindung zum benachbarten Zellenfeld angeordnet sind.