DE2633558C2 - Speicherbaustein - Google Patents

Speicherbaustein

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DE2633558C2 DE2633558A DE2633558A DE2633558C2 DE 2633558 C2 DE2633558 C2 DE 2633558C2 DE 2633558 A DE2633558 A DE 2633558A DE 2633558 A DE2633558 A DE 2633558A DE 2633558 C2 DE2633558 C2 DE 2633558C2
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Description

Die Erfindung bezieht sich auf einen Speicherbaustein mit zwischen Wort- und Bitleitungen angeordneten, einen Speicherkondensator und einen Zellenauswahltransistor enthaltenden Speicherzellen, bei dem jede Bitleitung durch Einfügung jeweils eines Leseverstärkers in zwei Bitleitungsabschnitte eingeteilt wird und an jedem Bitleitungsabschnitt eine Kompensationszelle angeordnet ist, die aus einem an den Bitleitungsabschnitt angeschlossenen Auswahltransistor und einem zwischen einer Betriebsspannung und dem Auswahltransistor angeordneten Kondensator besteht, bei dor vor einem Lesevorgang der Verbindungspunkt zwischen Kondensator und Auswahltransistor auf eine Spannung solcher Größe aufgeladen wird, daß der Bitleitungsabschnitt mit Beginn des Lesevorganges auf eine in der Mitte zwischen der einer binären »1« zugeordneten und der einer binären »0« zugeordneten Spannung liegenden Mittelspannung eingestellt wird, wobei bei Auswahl einer Speicherzelle der der Summe der Kapazitäten des Zellenauswahltransistors und des Speicherkondensators entsprechende auf der einen Bitleitung auftretende Kapazitätszuwachs gleich groß ist wie der bei Auswahl einer Kompensationszelle am anderen Bitleitungsabschnitt auftretende, der Summe der Kapazitäten des Auswahltransistors und des
Kondensators entsprechende Kapazitätszuwachs. Speicherbausteine, bei denen zwischen Wort- und
3itleitungen Speicherzellen mit Transistoren angeordnet sind, sind bekannt Ein Beispiel dafür ist aus Electronics, Sept 13,1973, S. 116 bis 121, zu entnehmen. Bei diesen Zellenfeldern ist an den Kreuzungspunkten zwischen Wortleitung und Bitleitung jeweils eine
Μ Speicherzelle vorgesehen. Eine Speicherzelle kann z. B. aus einem MOS-Transistor, dem Zellenauswahltransistor, und einem Speicherkondensator bestehen. Dabei ist die gesteuerte Elektrode des Zellenauswahltransistors an eine Wortleitung angeschlossen, während eine Elektrode der gesteuerten Strecke des Zellenauswahltransistors an einer Bitleitung liegt, die andere Elektrode an den Spejcherkondensator angeschlossen ist In Fig. 1 ist der Aufbau eines solchen bekannten Speicherfeldes dargestellt Dabei ist aus dem Speicherfeld jeweils nur eine Bitleitung und mehrere Wortleitungen herausgegriffen. Die Wortleitungen sind mit W bezeichnet, während die Bitleitung mit B benannt ist An den Kreuzungspunkten zwischen der Wortleitung W jnd der Bitleitung B liegt jeweils eine Speicherzelle SZ. Sie besteht aus einem MOS-Transistor MS, dem Zellenauswahltransistor, und einem Speicherkondensator CS. Das gesamte Zellenfeld ist nun in zwei Bereiche X1 und X2 unterteilt Die Unterteilung erfolgt dadurch, daß jeweils eine Bitleitung B in zwei Abschnitte BL und BR aufgeteilt ist wobei zwischen diesen beiden Abschnitten der Bitleitung ein Leseverstärker LV angeordnet ist Zwischen den beiden Zellenbereichen X1 und X2 liegt somit eine Leseverstärkerspalte. Diese Leseverstärker können z. B. als getaktete Flip-Flops aufgebaut sein, wie dies in der oben angegebenen Literaturstelle beschrieben ist.
Bestehen die Speicherzellen SZ aus Eintransistorspeicherzellen, dann, sind die beim Lesen einer
so Speicherzelle entstehenden Lesesignale sehr klein. Werden an einer Wortleitung liegende Speicherzellen ausgewählt, also den Steuereingängen der Transistoren MS, die an die Wortleitung angeschlossen sind, ein Signal zugeführt, durch das diese Transistoren leitend gesteuert werden, dann werden aufgrund der kapazitiven Kopplung zwischen den Wortleitungen und den Bitleitungen Störsignale auf die Bitleitungen überkoppelt Diese Störsignale überlagern sich den Lesesignalen, so daß ein Auswerten der Lesesignale oft nicht möglich ist Aus diesem Grunde werden die Kompensationszellen vorgesehen, mit deren Hilfe die durch die Auswahl einer Wortleitung auf die Bitleitungen übergekoppelten Störsignale kompensiert werden sollen. Dabei ist auf jeder Seite des Leseverstärkers L V in jedem Bitleitungsabschnitt jeweils eine solche Kompensationszelle LZ vorgesehen. Sie besteht, wie die Speicherzelle SZ, jeweils aus einem Transistor MD, dem Auswahltransistor, und einem Kondensator CD.
Mit Hilfe der Kompensationszellen wird die durch Auswahl der Wortleitung auf die Bitleitungen übergekoppelten Störungen kompensiert Dabei wird folgendermaßen vorgegangen: Vor Aufruf einer Wortleitung des Zellenfeldes werden die Kondensatoren CD der Kompensationszellen durch einen Generator G auf eine Spannung aufgeladen, die in der Mitte zwischen der »((«-Spannung und der »1 «-Spannung der Speicherzellen liegt. Diese Spannung soll Mittelspannung genannt werden. Bei Aufruf einer Wortleitung werden jeweils die im anderen Zellenbereich angeordneten Kompensationszeüen aufgerufen. Wird z. B. die Wortleitung Wi angesteuert, dann werden die im Zellenbereich liegenden Kompensationszellen LZ durch ein Signal auf der Leitung WDR ebenfalls angesteuert Durch Auswahl der Wortleitung W\ entstehen Störungen auf dem Bitleitungsabschnitt BL und durch Auswahl der Leitung WDR entstehen Störungen auf dem Bitleitungsabschnitt BR. Diese Störungen werden dem Leseverstärker LV zugeführt und können dadurch kompensiert werden. Entsprechendes gilt, wenn die Wortleitung WN angesteuert wird. Dann wird gleichzeitig die Leitung WDL ausgewählt
Wenn in der bekannten Anordnung der F i g. 1 der Auswahltransistor entsprechend dem Zellenauswahltransistor der Speicherzelle und der Kondensator entsprechend dem Speicherkondensator der Speicherzelle dimensioniert ist, dann wird der Kapazitätszuwachs auf jedem Bitleitungsabschnitt bei Auswahl einer Kompensationszelle und einer Speicherzelle gleich groß sein. Mit Hilfe des Generators G wird an den Kondensator der Kompensationszelle eine Spannung angelegt die der Mittelspannung auf dem Bitleitungsabschnitt entspricht Der Nachteil dieser bekannten Anordnung liegt darin, daß zur Erzeugung der Mittelspannung auf dem Bitleitungsabschnitt ein zusätzlicher Generator G notwendig ist Dieser Generator muß Bauelementeschwankungen, Temperaturschwankungen und Versorgungsspannungsschwankungen ausregeln können. Das bedingt einen entsprechenden Aufwand.
In der deutschen Offenlegungsschrift 24 22 136 ist darum vorgeschlagen worden, den Generator G der F i g. 1 wegzulassen und statt dessen den Verbindungspunkt zwischen dem Auswahltransistor MD und dem Kondensator CD jeder Kompensationszelle mit einer auf dem Speicherbaustein vorhandenen Betriebsspannung zu verbinden. Wenn z. B. die Kondensatoren der Speicherzellen und der Kompensationszellen mit einer Betriebsspannung VDD vo-bunden sind, kann an dem Verbindur.gspunkt zwischen dem Auswahltransistor MD und dem Kondensator CD der Kompensationszelle eine andere Betriebsspannung VSS vor Beginn des Lesevorganges angelegt werden. Durch entsprechende Wahl der Kapazität Lies Kondensators CD kann wieder auf dem Bitleitungsabschnitt eine Mittelspannung, die zwischen der »1«- und der »(!«-Spannung der Lesesignale liegt, eingestellt werden. Wenn z.B. der »!«-Spannung etwa VDD entspricht und der »O«-Spannung etwa VSS, dann kann die Kapazität CD der Kompensationszelle gleich der halben Kapazität CD der Kompensationszelle gleich der halben Kapazität des Speicherkondensators CS gewählt werden. Dieser Vorschlag hat aber den Nachteil, daß der Kapazitätszuwachs bei Auswahl einer Speicherzelle und einer Kompensationszelle auf den zugeordneten Bitleitungsabschnitten verschieden ist, wodurch die Empfindlichkeit der Anordnung stark reduziert wird.
Die der Erfindung zugrunde Hegende Aufgabe besteht darin, die Kompensationszelle des Speicherbausteins so zu verbessern, daß die Kondensatoren der Kompensationszellen auf eine Betriebsspannung vorgeladen werden können und trotzdem der Kapazitätszuwachs auf einem Bitleitungsabschnitt bei Auswahl einer Kompensationszelle dem Kapazitätszuwachs auf dem anderen Bitleitungsabschnitt entspricht, der durch Auswahl einer Speicherzelle auftritt. Diese Aufgabe wird dadurch gelöst daß die Kapazitäten des Auswahltransistors und des Kondensators der Kompensationszelle unterschiedlich und ungleich den Kapazitäten des Zellenauswahltransistors und des Speicherkondensators sind.
Bei der Auswahl einer Speicherzelle wird die Kapazität des Bitleitungsabschnittes immer durch die Parallelschaltung von Speicherkondensator und Zellenauswahltransistor erhöht Entsprechendes gilt auch für die Kompensationszellen. Auch hier wirken sich die Kapazität des Auswahltransistors un'4 des Kondensators der Kompensationszelle bei Auswahl der Kompensationszelle auf den Bitleitungsabschnitt aus. Soll der Kapazitätszuwachs auf einem Bitleitungsabschnitt, der durch die Kompensationszelle bzw. die Speicherzelle verursacht wird, jeweils gleich sein, ist es daher nicht erforderlich, die Kondensatoren in der Kompensationszelle und der Speicherzelle gleich zu bemessen, sondern es genügt, wenn die Summe der Eingangskapazität des Zellenauswahltransistors und der Kapazität des Speicherkondensators den gleichen Wert hat wie die Summe der Eingangskapazität des Auswahltransistors und der Kapazität des Kondensators der Kompensationszelle. Damit ist es möglich, den Wert der Kapazitäten des Auswahltransistors und des Kondensators so zu wählen, daß die Summe dieser Kapazitäten gleich der Summe der Kapazitäten des Zellenauswahltransistors und des Speicherkondensators ist und die einzelnen Werte nicht mehr denen der Speicherzelle entsprechen. Dann ist es auch möglich, die Kapazitäten der Kompensationszelle so zu wählen, daß trotz Vorlpdung des Kondensators auf eine Betriebsspannung auf dem Bitleitungsabschnitt die Mittelspannung beim Lesevorgang erzeugt werden kann. Dazu wird die Kapazität des Kondensators der Kompensationszelle gegenüber der Kapazität des Speicherkondensators verkleinert und die Kapazität des Auswahltransistors der Kompensationszelle gegenüber der Kapazität des Zellenauswahltransistors der Speicherzelle entsprechend vergrößert.
Es ist zweckmäßig, den Wert der Kapazität des Kondensators der Kompensationszelle so zu wählen, daß sie zwischen 25 und 75% der Kapazität des Speicherkondensators der Speicherzelle ausmacht und entsprechend die Kapazität des Auswahltransistors der Kompensationszelle so zu wählen, daß ihr WtTt zwischen 25% und 75% größer ist als die Kapazität des Zellenauswahltransistors der Speicherzelle. Diese Bereiche für die Kapazitätswerte sind darum erforderlich, da in der Praxis zusätzliche parasitäre Kapazitäten die Mittelspannung beeinflussen.
Falls der Auswahltransistor und der Kondensator der Kompensationszelle in einem integrierte! Baustein realisiert sind, können die Werte der Kapazitäten des Kondensators und des Auswahltransistors durch die Wahl der Gate-Elektrode de? Auswahltransistors bzw. der Elektrode des als Varaktor ausgeführten Kondensators dimensioniert werden.
Anhand von Ausführunssbeispielen, die in den
Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigt:
F i g. 2 eine schaltungsgemäße Ausführung der Kompensationszelle,
F i g. 3 den Querschnitt durch eine Speicherzelle in Doppelsilizium-Gate-Technologie,
Fig.4 einen Querschnitt durch die Kompensationszelle in Doppelsilizium-Gate-Technologie.
Eine Ausführung der Kompensationsizelle zeigt F i g. 2. Die eigentliche Kompensationszelle besteht aus einem Auswahltransistor MD und einem Kondensator CD. Zur Vorladung des Kondensators CD wird ein Schalter Sch verwendet.
Der Auswahltransistor MD ist mit seiner gesteuerten Strecke zwischen den Bitleitungsabschnitten BL bzw. BR und dem Kondensator CD geschaltet, sein Steuereingang ist an eine Wortleitung WDL bzw. WDR angeschlossen. Der Kondensator CD liegt außerdem an einer festen Betriebsspannung V DD. Zur Vorladung des Kondensators CD wird der Schalter Sch durch ein Signal S an seinem Steuereingang eingeschaltet und damit eine andere Betriebsspannung VP = VSS an CD angelegt und der Verbindungspunkt zwischen dem Auswahltransistor MD und dem Kondensator CD auf VPaufgeladen.
Die Kapazität des Kondensators CD und die Eingangskapazität des Auswahltransistors MD werden so gewählt, daß ihre Summe gleich der Summe der Kapazitäten des Speicherauswahltransistors MS und des Speicherkondensators CS ist. Damit ist gewährleistet, daß bei Auswahl der Kompensationszelle der Kapazitätszuwachs auf dem mit der Kompensationszelle verbundenen Bitleitungsabschnitt ebenso groß ist, wie der Kapazitätszuwachs bei Auswahl einer Speicherzelle auf den mit dieser Speicherzelle verbundenen Bitleitungsabschnitt.
Die Mittelspannung auf dem Bitleitungsabschnitt kann bei Vorladung des Kondensators CD auf eine Betriebsspannung VP = VSS dadurch eingestellt werden, daß die Kapazität des Kondensators CD entsprechend gewählt wird. Theoretisch müßte diese Kapazität gleich der halben Kapazität des Speicherkondensators der Speicherzelle sein. Da dadurch aber die Gesamtkapazität der Kompensationszelle, die sich auf den Bitleitungsabschnitt auswirkt, geändert wird, muß auch die Eingangskapazität des Auswahltransistors MD gleichzeitig geändert werden, sie muß vergrößert werden. Theoretisch müßte diese Kapazität gleich der Kapazität des Zellenauswahltransistors der Speicherzelle plus der halben Kapazität des Speicherkondensators sein. Da in der Praxis zusätzliche parasitäre Kapazitäten die Mittelspannung beeinflussen, schwanken die tatsächlichen Werte der Kapazität des Kondensators CD und des Auswahltransistors MD um die theoretischen Werte. Es hat sich dabei herausgestellt, daß der Wert des Kondensators CD zwischen 25% und 75% des Wertes der Kapazität des Speicherkondensators liegt, der Wert der Kapazität des Auswahltransistors MD aber zwischen 25% und 75% größer ist als die Kapazität des Zellenauswahltransistors. Auf jeden Fall kann durch entsprechende Wahl der Kapazitätswerte des Kondensators CD und des Auswahltransistors MD erreicht werden, daß trotz Vorladung des Kondensators CD auf die Betriebsspannung VP = VSS auf dem Bitleitungsabschnitt bei Ansteuerung des Auswahltransistors eine in der Mitte zwischen der »!«-Spannung und der »O«-Spannung liegende Mittelspannung erzeugt wird.
F i g. 3 zeigt einen Querschnitt durch eine Speicherzelle in Doppel-Silizium-Gate-Technologie. In ein Halbleitersubstrat SU ist im Bereich der Speicherzelle eine Bitleitung Bhineindiffundiert. Der Anschluß an den in das Substrat SU hineindiffundierten Bereich der Bitleitung erfolgt z. B. mit einer Metalleitung BM, die oberhalb des Substrates geführt ist. Neben der Bitleitung B, diese teilweise überlappend, ist oberhalb des Substrates SU und isoliert zu diesem die
ίο Steuerelektrode C des Zellenauswahltransistors MS angeordnet. Die Steuerelektrode G liegt dabei in der Wortleitung W. Neben der Steuerelektrode G, diese teilweise überlappend, ist eine weitere Elektrode E angeordnet, mit deren Hilfe der Speicherkondensator CS gebildet wird. Diese Elektrode fist ebenfalls von dem Halbleitersubstrat SU isoliert. Weiterhin besteht eine Isolierschicht zwischen der Steuerelektrode G, der Elektrode Eund der Metalleitung BM.
Die Länge des Auswahltransistors, die im wesenthchen der Länge der Steuerelektrode G entspricht, ist mit A bezeichnet. Die Länge des Speicherkondensators, der als Varaktor ausgeführt ist, ist mit Vbenannt. Weiterhin ist gezeigt, aus welchen Kapazitätsbestandteilen die Kapazitäten des Zellenauswahltransistors und des Speicherkondensators sich zusammensetzen. Die Kapazität des Zellenauswahltransistors besteht aus Bestandteilen CA 1, die zwischen der Steuerelektrode G und der Oberfläche des Halbleitersubstrates liegt und dem Bestandteil CA 2, der zwischen der Oberfläche des Halbleitersubstrates und dem Halbleitersubstrat selbst liegt. Entsprechend setzt sich die Kapazität des Speicherkondensators aus Bestandteilen CVl und CV2 zusammen.
Fig. 4 zeigt den Aufbau der Kompensationszelle in Doppel-Silizium-Gate-Technologie. Dieser Aufbau entspricht im wesentlichen dem Aufbau der Speicherzelle. Es ist lediglich zur Vorladung des Kondensators der Kompensationszelle der Schalter Sch hinzugefügt. Auch hier ist die Bitleitung B teilweise in das Halbleitersubstrat SU hineindiffundiert, der Anschluß erfolgt über die Metalleitung BM. Neben der Bitleitung ßim Halbleitersubstrat SU ist der Auswahltransistor AiD angeordnet, dazu ist eine Steuerelektrode GA isoliert über dem Halbleitersubstrat SU angeordnet. Die Breite dieser Steuerelektrode beträgt AD. Neben dem Auswahltransistor liegt der Kondensator CD, der ebenfalls als Varaktor ausgeführt ist. Dazu ist isoliert zu dem Halbleitersubstrat SU eine Elektrode GD angeordnet. Sie hat eine Breite von VD. Zur Vorladung des
so Kondensators ist noch ein Schalter Sch vorgesehen, der neben dem Kondensator liegt. Dazu wird über dem Halbleitersubstrat und isoliert zu diesem eine Elektrode SA vorgesehen. Schließlich ist noch neben der Elektrode SA im Halbleitersubstrat SU ein Diffusionsbereich DF vorgesehen, durch den die Betriebsspannung VSS zugeführt wird. Die Kapazität des Auswahltransistors besteht aus den Bestandteilen CDI und CD 2, während die Kapazität des Kondensators aus den Bestandteilen CDVl und CDV2 sich zusammensetzt
Die Ausführung von Transistoren und Kondensatoren in Doppelsilizium-Technologie ist bekannt Hier soll nur gezeigt werden, wie durch Änderung der Länge des Auswahltransistors und des Kondensators der Kompensationszelle bei gleichbleibender Breite die Kapazitäts-
fö werte des Auswahltransistors und des Kondensators eingestellt werden kann. Bei der Kompensationszelle wird im Vergleich zur Speicherzelle die Länge VD gegenüber V bei der Speicherzelle verkürzt und die
Länge ADdvs Auswahltransistors gegenüber der Länge A des Zellemauswahltransistors verlänger!. Die Gesamtlänge AD + VD muß in erster Näherung gleich der Gesamtläng«; / + A sein. Dadurch wird dann die Belastung des Leseverstärkers nicht verändert, es kann dagegen die Mittelspannung auf dem Bitleitungsabschnitt eingestellt werden.
Vv ε Fig. 3 und Fig. 4 zeigen, ist es auf einfache
Weise möglich, die Kapazitätswerte für den Kondensator und den Auswähltransistor der Kompensationszellen so zu wählen, daß die Belastung der Bitleitungsabschnitte durch die Kompensationszellen genauso groß ist wie die Belastung der Bitleitungsabschnitt durch die Speicherzellen und zudem auf den Bitleitungsabschnitten die Mittelspannung eingestellt werden kann.
Hierzu 2 Blatt Zeichnungen

Claims (3)

Patentansprüche:
1. Speicherbaustein mit zwischen Wort- und Bitleitungen angeordneten, einen Speicherkondensator und einen Zellenauswahltransistor enthaltenden Speicherzellen, bei dem jede Bitleitung durch Einfügung jeweils eines Leseverstärkers in zwei Bitleitungsabschnitte eingeteilt wird und an jedem Bitleitungsabschnitt eine Kompensationszelle angeordnet ist, die aus einem an den Bitleitungsabschnitt angeschlossenen Auswahltransistor und einem zwischen einer Betriebsspannung und dem Auswahltransistor angeordneten Kondensator besteht, bei der vor einem Lesevorgang der Verbindungspunkt zwischen Kondensator und Auswahltransistor auf eine Spannung solcher Größe aufgeladen wird, daß der Bitleitungsabschnitt mit Beginn des Lesevorganges auf eine in der Mitte zwischen der einer binären »1« zugeordnteten und einer binären »0« zugeordneten Spannung liegenden Mittelspannung eingestellt wird, wobei bei Auswahl einer Speicherzelle der der Summe der Kapazitäten des Zellenauswahltransistors und des Speicherkondensators entsprechende, auf der einen Bitleitung auftretende Kapazitätszuwachs gleich groß ist wie der bei Auswahl einer Kompensationszelle am anderen Bitleitungsabschnitt austretende, der Summe der Kapazitäten des Auswahltransistors und des Kondensators entsprechende Kapazitätszuwachs, dadurch gekennzeichnet, daß die Kapazitäten des Auswahltransistors (MD) und des Kondensators (CD) der Kompensationszelle unterschiedlich und ungleich den Kapazitäten -jes Zellenauswahltransistors (MS) und des Speicherkondensators (CS) sind.
2. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß der Wert der Kapazität des Kondensators (CD) der Kompensationszelle zwischen 25% und 75% der Kapazität des Speicherkondensators (CS) der Speicherzelle liegt und die Kapazität des Auswahltransistors (MD) um einen Wert zwischen 25% und 75% größer ist als die Kapazität des Zellenauswahltransistors (MS) einer Speicherzelle.
3. Speicherbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Realisierung der Kapazität des Auswahltransistors (MD) und des Kondensators (CD) der Kompensationszelle durch die Dimensionierung der Fläche der Gate-Elektrode des Auswahltransistors und der Elektrode des Kondensators erfolgt.
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