JPS61296598A - Ｍｏｓダイナミツクｒａｍのダミ−ワ−ド線駆動回路 - Google Patents
Ｍｏｓダイナミツクｒａｍのダミ−ワ−ド線駆動回路Info
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- JPS61296598A JPS61296598A JP60136535A JP13653585A JPS61296598A JP S61296598 A JPS61296598 A JP S61296598A JP 60136535 A JP60136535 A JP 60136535A JP 13653585 A JP13653585 A JP 13653585A JP S61296598 A JPS61296598 A JP S61296598A
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- dummy word
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野］
この発明は、Ｍ ＯＳダイナミックＲＡＭのダミーワー
ド線駆動回路に関するものである。
ド線駆動回路に関するものである。
［従来の技術］
１１・・ランジスタ型のＭＯＳダイナミックＲＡ Ｍは
、ＭＯＳキャパシタに１ｆｌｌされた゛電荷の有無を情
報の１′と“０″に対応さゼている。
、ＭＯＳキャパシタに１ｆｌｌされた゛電荷の有無を情
報の１′と“０″に対応さゼている。
従来のメモリアレイの構成を第３図に示す。図中、１は
Ｃｓの容量を持つメモリキャパシタとＭ○Ｓトランジス
タで構成されるメモリセルである。
Ｃｓの容量を持つメモリキャパシタとＭ○Ｓトランジス
タで構成されるメモリセルである。
メモリセルからセンスアンプ２へ伝達される電圧信号、
ブなわちビットＩＢＬまた（４ビツト線Ｂしに現われる
信号電圧は、メモリキャパシタに蓄積された信号電荷１
ｔＱｓとビット線の浮遊容■Ｃｂとの比で決まる。今、
メモリキャパシタに書込まれた電圧を情報°゛１′′の
ときにはｉ！源電圧レしルＶｃｃ（Ｖ）、”○′°ノと
きニハ接地しベ／Ｌ、０（Ｖ）とづると、” １ ”と
°Ｏ°′の信号電圧の差ΔＶば、ΔＶ−Ｃｓ Ｖｃｃ／
（Ｃｓ ＋Ｑｂ ＞となる。また、信号電圧Ｖｃｃま
たはＯがダミーセル４から読出されると準電圧とセンス
アンプ２において比較されることにより情報の１″、“
ｏ°′が判定されている。したがって、ダミーセル４は
メモリキャパシタの半分の容１１ｉａｃｓ／２をダミー
キャパシタとして用い、常にＯｖを書込むように構成さ
れている。
ブなわちビットＩＢＬまた（４ビツト線Ｂしに現われる
信号電圧は、メモリキャパシタに蓄積された信号電荷１
ｔＱｓとビット線の浮遊容■Ｃｂとの比で決まる。今、
メモリキャパシタに書込まれた電圧を情報°゛１′′の
ときにはｉ！源電圧レしルＶｃｃ（Ｖ）、”○′°ノと
きニハ接地しベ／Ｌ、０（Ｖ）とづると、” １ ”と
°Ｏ°′の信号電圧の差ΔＶば、ΔＶ−Ｃｓ Ｖｃｃ／
（Ｃｓ ＋Ｑｂ ＞となる。また、信号電圧Ｖｃｃま
たはＯがダミーセル４から読出されると準電圧とセンス
アンプ２において比較されることにより情報の１″、“
ｏ°′が判定されている。したがって、ダミーセル４は
メモリキャパシタの半分の容１１ｉａｃｓ／２をダミー
キャパシタとして用い、常にＯｖを書込むように構成さ
れている。
従来のメモリの動作を、第３図の構成と、第４図の波形
図とによって説明する。まず、アドレス入力に従って複
数個あるＸデコーダ５から１つが選択され、ワード線駆
動信号φＸをサブデコードした信号φｘＯにより、１本
のワード線ＷＬｏがワードドライバ７−１により選択駆
動される（ここでは、ワード線ＷＬＯが選択された場合
を例にとって説明をする。）。
図とによって説明する。まず、アドレス入力に従って複
数個あるＸデコーダ５から１つが選択され、ワード線駆
動信号φＸをサブデコードした信号φｘＯにより、１本
のワード線ＷＬｏがワードドライバ７−１により選択駆
動される（ここでは、ワード線ＷＬＯが選択された場合
を例にとって説明をする。）。
このとき、同時に、ダミーフード＠０ＷＬ（＋がダミー
ワードドライバ９−′２により駆動される。
ワードドライバ９−′２により駆動される。
その結巣、ビット線ＢＬには、メモリキャパシタに蓄え
られていた情報が転送され、一方、ビット＄ＩＢＬには
ダミーキャパシタに蓄えられていた情報が転送される。
られていた情報が転送され、一方、ビット＄ＩＢＬには
ダミーキャパシタに蓄えられていた情報が転送される。
そして、両者の間に生じた微小電位差はセンスアンプ２
で差動増幅される。センスアンプ２に接続されたアクテ
ィブリストア回路１０（ま、ｔｆＩＪ壜娼の際に生じた
高レベル側のビット線電圧の落ら込力を電Ｒｆ８圧ＶＣ
ＣレベルまでＩＪ：舌さぜる′ＩＩＢきをする。なお、
信号φＤＲは、ダミーキャパシタにＯＶ企１１込むダミ
ーリセット信号、信号ΦＷＲは、メモリサイクル終了時
に選択駆動されていたワード線電圧を放電するワードリ
セット信号である。
で差動増幅される。センスアンプ２に接続されたアクテ
ィブリストア回路１０（ま、ｔｆＩＪ壜娼の際に生じた
高レベル側のビット線電圧の落ら込力を電Ｒｆ８圧ＶＣ
ＣレベルまでＩＪ：舌さぜる′ＩＩＢきをする。なお、
信号φＤＲは、ダミーキャパシタにＯＶ企１１込むダミ
ーリセット信号、信号ΦＷＲは、メモリサイクル終了時
に選択駆動されていたワード線電圧を放電するワードリ
セット信号である。
［発明が解決しようとする問題点１
以上で述べたよ〕な従来の構成では、ダミーセル４のダ
ミーキャパシタの容量をメモリキャパシタの容」の半分
にづることが必要であり、微細化によってメモリの大容
量化が進めば、ダミーキャパシタのレイアラ１−が困難
になり、ダミーセル４の大きさがメモリの８１ｒｔｉを
規定プるようになるので、高密度化への妨げとなるとい
う欠点があった。
ミーキャパシタの容量をメモリキャパシタの容」の半分
にづることが必要であり、微細化によってメモリの大容
量化が進めば、ダミーキャパシタのレイアラ１−が困難
になり、ダミーセル４の大きさがメモリの８１ｒｔｉを
規定プるようになるので、高密度化への妨げとなるとい
う欠点があった。
［問題点を解決でるだめの手段］
この発明は、ダミーワード線のｒ！端に、ダミーワード
ドライバに入力されているものと逆のザブデ」−ト信号
と、非選択のダミーセルにピッ１〜線情報を出込むだめ
のダミーセッｌ〜信月とが入力されるダミーワード線コ
ントローラが接続され、２つのダミーセルには、ダミー
ワード線が駆動される前に両者をイコライズするための
ダミーイコライズ信号を与える手段が接続さねている。
ドライバに入力されているものと逆のザブデ」−ト信号
と、非選択のダミーセルにピッ１〜線情報を出込むだめ
のダミーセッｌ〜信月とが入力されるダミーワード線コ
ントローラが接続され、２つのダミーセルには、ダミー
ワード線が駆動される前に両者をイコライズするための
ダミーイコライズ信号を与える手段が接続さねている。
［作用］
ビット線ペアにつながる２つの、メモリキャパシタと同
じ大ぎきのダミーキャパシタを持つダミーセル（フルサ
イズダミーセル）にｔＪｌそれぞれ、ダミーワード線コ
ン１−ローラによって、ピッ１〜線から１′′と°０″
とが書込まれる。そして、ワード線が駆動される前に両
名（ｊイコライズさねで、信＠電荷Ｈの半分を得るよう
にされている。
じ大ぎきのダミーキャパシタを持つダミーセル（フルサ
イズダミーセル）にｔＪｌそれぞれ、ダミーワード線コ
ン１−ローラによって、ピッ１〜線から１′′と°０″
とが書込まれる。そして、ワード線が駆動される前に両
名（ｊイコライズさねで、信＠電荷Ｈの半分を得るよう
にされている。
Ｕ発明の実ｔＡ例］
以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実胎例のメモリアレイの構成を
示す図でおり、第２図は、第１図のｖＪ作を説明するた
めの波形図である。第２図の波形図は、ワード線ＷＬＯ
が選択された場合番例にとって示している。なお、この
実施例において、メモリセルの動作については、前述し
た従来のメモリセルと同様であり、ここでの説明は省略
する。
示す図でおり、第２図は、第１図のｖＪ作を説明するた
めの波形図である。第２図の波形図は、ワード線ＷＬＯ
が選択された場合番例にとって示している。なお、この
実施例において、メモリセルの動作については、前述し
た従来のメモリセルと同様であり、ここでの説明は省略
する。
この発明の回路では、ダミーワード線ＤＷＬの！？端に
、ダミーワード線コントローラ１１が接続されている。
、ダミーワード線コントローラ１１が接続されている。
ダミーワード線コントローラ１１には、ダミーワードド
ライバ９−３．９−４に入力されているものと逆のサブ
デコード信号φＸＯ９φＸ１と、非選択のダミーセルに
ピッＩ−Ｉｌ！情報を書込むためのダミーセット信号φ
ＤＳとが入力されでいる。ダミーセット信号φＤＳは、
センスアンプ１０が活性された後に高レベルになり、ワ
ード線駆動信号φＸとほぼ同時に低レベルになる信号で
ある。この、ダミーセット信号φＤＳにより、非選択の
ダミーセル４に、選択されたダミーセル４に対応するビ
ット線情報が書込まれる。
ライバ９−３．９−４に入力されているものと逆のサブ
デコード信号φＸＯ９φＸ１と、非選択のダミーセルに
ピッＩ−Ｉｌ！情報を書込むためのダミーセット信号φ
ＤＳとが入力されでいる。ダミーセット信号φＤＳは、
センスアンプ１０が活性された後に高レベルになり、ワ
ード線駆動信号φＸとほぼ同時に低レベルになる信号で
ある。この、ダミーセット信号φＤＳにより、非選択の
ダミーセル４に、選択されたダミーセル４に対応するビ
ット線情報が書込まれる。
ここで、ダミーセル４１．：含まれるダミーキャパシタ
は、メモリキャパシタと同じ大きざの容！唾Ｃ３を持つ
ようにされている。そして、２つのダミ・−キャパシタ
に書込まれている″１”、”Ｏ”は、ワード線（ダミー
ワード線）が駆動される前に、ダミーイコライズ信号φ
ＤＥによってイコライズされ、メモリセルの信号電荷の
半分の基準電荷となるようにされている。つまり、ダミ
ーイコライズ信号φＤＥは、すべてのラインの信号が低
レベルのときに、ダミーキャパシタをイコライズするた
めに高レベルとなる信号である。
は、メモリキャパシタと同じ大きざの容！唾Ｃ３を持つ
ようにされている。そして、２つのダミ・−キャパシタ
に書込まれている″１”、”Ｏ”は、ワード線（ダミー
ワード線）が駆動される前に、ダミーイコライズ信号φ
ＤＥによってイコライズされ、メモリセルの信号電荷の
半分の基準電荷となるようにされている。つまり、ダミ
ーイコライズ信号φＤＥは、すべてのラインの信号が低
レベルのときに、ダミーキャパシタをイコライズするた
めに高レベルとなる信号である。
さらに、この実ｔＭ Ｉ’Ａでは、ダミーワードドライ
バ９−３．９−４には、ワードｔａｗＬ＜およびダミー
ワード線Ｄ Ｗ Ｌ ）の立ち上がり時に高レベルで、
ダミーセラ（−信号φＤＳが立ち下がる前に低レベルに
なり、ダミーセット信号φＤＳが高レベルの間低レベル
を慄つダミーセラ１−バー信号φＤＳが入力されている
。したがって、ダミーセラ１〜バー信号φＤＳにより、
非選択のダミーセル４はダミーワードドライバ９−３で
信号φＸ１のラインと切離されるため、ダミーワード線
ＤＷＬ １に瑛われる高レベル信号が、信号φＸ１のラ
インに影響を与えることが防止されている。
バ９−３．９−４には、ワードｔａｗＬ＜およびダミー
ワード線Ｄ Ｗ Ｌ ）の立ち上がり時に高レベルで、
ダミーセラ（−信号φＤＳが立ち下がる前に低レベルに
なり、ダミーセット信号φＤＳが高レベルの間低レベル
を慄つダミーセラ１−バー信号φＤＳが入力されている
。したがって、ダミーセラ１〜バー信号φＤＳにより、
非選択のダミーセル４はダミーワードドライバ９−３で
信号φＸ１のラインと切離されるため、ダミーワード線
ＤＷＬ １に瑛われる高レベル信号が、信号φＸ１のラ
インに影響を与えることが防止されている。
［発明の効果］
以上のように、この発明によれば、ダミーセルのダミー
キャパシタの容量値をメモリセルのメモリキャパシタの
容量値の半分にする必要がなく、ダミーセルの大きさの
ために、メモリの集積度が規定されるということを避け
ることができる。そして、メモリセルの大きさそのもの
によって、メモリの集積度を規定することが可能になる
。つまり、メモリセルラ最小パターンで作成することが
できるので、集積度の向上が可能になる。
キャパシタの容量値をメモリセルのメモリキャパシタの
容量値の半分にする必要がなく、ダミーセルの大きさの
ために、メモリの集積度が規定されるということを避け
ることができる。そして、メモリセルの大きさそのもの
によって、メモリの集積度を規定することが可能になる
。つまり、メモリセルラ最小パターンで作成することが
できるので、集積度の向上が可能になる。
さらに、この発明のダミーワードドライバは、従来と同
じくワードドライバと同じ回路、レイアウト構成になっ
ており、ワード線とダミーワード線との信号伝達特性を
揃えることができるので、メモリの安定動作が可能とな
る。
じくワードドライバと同じ回路、レイアウト構成になっ
ており、ワード線とダミーワード線との信号伝達特性を
揃えることができるので、メモリの安定動作が可能とな
る。
また、製造プロセスにおいてキャパシタの仕上り寸法が
ばらついた場合でも、正確に半分の基準電圧を発生する
ことができるという効果がある。
ばらついた場合でも、正確に半分の基準電圧を発生する
ことができるという効果がある。
ざらに、非選択のダミーワード線を立ち上げるダミーワ
ード線コントローラの駆動は、ダミーワードドライバを
実効的に切離して行なう構成をとっているので、メモリ
の動作に何らの悪Ｉ％ｇ １５を及ぼすことはない。
ード線コントローラの駆動は、ダミーワードドライバを
実効的に切離して行なう構成をとっているので、メモリ
の動作に何らの悪Ｉ％ｇ １５を及ぼすことはない。
第１図は、この発明のダミーワード線駆動回路を有した
Ｎ１０ＳダイナミツクＲＡ＼・１の偶成を示す図である
。第２図は、この発明のダミーワード線駆動回路の動作
を説明するための波形図である。 第３図は、従来のダミーワード線駆動回路を有したＭ
ＯＳダイナミックＲＡ Ｍの構成を示す図である。第４
図は、従来のＭ ＯＳダイナミックＲＡＭの動作を説明
するための波形図である。 図において、１はメモリセル、２はセンスアンプ、３（
まビ・ント線、４はダミーごル、５はン〈デコーダ、７
はワードドライバ、０はダミーワードドライバ、１０は
アクティブリス１へア回路、１１はダミーワードコント
ローラ、＼へＩｌ−はツー１−線、ＤＷＬはダミーワー
ド線を示す。 第１図 第２図 第３図 第４図
Ｎ１０ＳダイナミツクＲＡ＼・１の偶成を示す図である
。第２図は、この発明のダミーワード線駆動回路の動作
を説明するための波形図である。 第３図は、従来のダミーワード線駆動回路を有したＭ
ＯＳダイナミックＲＡ Ｍの構成を示す図である。第４
図は、従来のＭ ＯＳダイナミックＲＡＭの動作を説明
するための波形図である。 図において、１はメモリセル、２はセンスアンプ、３（
まビ・ント線、４はダミーごル、５はン〈デコーダ、７
はワードドライバ、０はダミーワードドライバ、１０は
アクティブリス１へア回路、１１はダミーワードコント
ローラ、＼へＩｌ−はツー１−線、ＤＷＬはダミーワー
ド線を示す。 第１図 第２図 第３図 第４図
Claims (2)
- （１）メモリセル情報の“１”または“０”を、メモリ
セルからビット線への出力信号電圧とダミーセルからビ
ット線への出力基準電圧とを比較することで判定するＭ
ＯＳダイナミックＲＡＭのダミーワード線駆動回路であ
つて、 ビット線ペアと、 前記ビット線ペアに接続された、メモリキャパシタと同
じ大きさのダミーキャパシタを含む１対のダミーセルと
、 前記ダミーセルのいずれかを選択するために、各ダミー
セルに接続されたダミーワード線と、前記ダミーワード
線の一端に接続され、ダミーワード線を選択的に駆動す
るためのダミーワードドライバと、 前記ダミーワード線の他端に接続され、前記ダミーワー
ドドライバに入力されているものと逆のサブデコード信
号および非選択のダミーセルにビット線情報を書込むた
めのダミーセット信号が入力されるダミーワード線コン
トローラと、 前記１対のダミーセルに接続され、前記ダミーワード線
が駆動される前に、信号電荷量の半分の基準電荷を得る
ために、両者をイコライズする信号を出力するイコライ
ズ信号出力手段とを含む、ＭＯＳダイナミックＲＡＭの
ダミーワード線駆動回路。 - （２）前記ダミーワード線ドライバには、ダミーワード
線の立ち上がり時に高レベルで、前記ダミーセット信号
が立ち下がる前に低レベルとなつて、非選択のダミーワ
ード線に現われる信号が他の信号ラインに影響を与えな
いように、非選択のワード線を切離すためのダミーセッ
トバー信号が入力されている、特許請求の範囲第１項記
載のＭＯＳダイナミックＲＡＭのダミーワード線駆動回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136535A JPS61296598A (ja) | 1985-06-21 | 1985-06-21 | Ｍｏｓダイナミツクｒａｍのダミ−ワ−ド線駆動回路 |
| KR1019850009010A KR900004634B1 (ko) | 1985-06-21 | 1985-12-02 | 모스 다이나믹 램의 더미 워드선 구동회로 |
| DE19863620225 DE3620225A1 (de) | 1985-06-21 | 1986-06-16 | Blindwortleitungstreiberstromkreis fuer einen dynamischen mos-ram |
| US06/876,912 US4757476A (en) | 1985-06-21 | 1986-06-20 | Dummy word line driving circuit for a MOS dynamic RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136535A JPS61296598A (ja) | 1985-06-21 | 1985-06-21 | Ｍｏｓダイナミツクｒａｍのダミ−ワ−ド線駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296598A true JPS61296598A (ja) | 1986-12-27 |
Family
ID=15177456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60136535A Pending JPS61296598A (ja) | 1985-06-21 | 1985-06-21 | Ｍｏｓダイナミツクｒａｍのダミ−ワ−ド線駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4757476A (ja) |
| JP (1) | JPS61296598A (ja) |
| KR (1) | KR900004634B1 (ja) |
| DE (1) | DE3620225A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214601A (en) * | 1986-12-11 | 1993-05-25 | Mitsubishi Denki Kabushiki Kaisha | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| JPH0713863B2 (ja) * | 1989-07-20 | 1995-02-15 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JP3179848B2 (ja) * | 1992-03-27 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
| US5841720A (en) * | 1997-08-26 | 1998-11-24 | International Business Machines Corporation | Folded dummy world line |
| US6317376B1 (en) * | 2000-06-20 | 2001-11-13 | Hewlett-Packard Company | Reference signal generation for magnetic random access memory devices |
| HUE031329T2 (hu) | 2006-07-06 | 2017-07-28 | Daewoong Co Ltd | Humán növekedési hormon stabil folyékony készítménye |
| KR101150159B1 (ko) | 2009-12-01 | 2012-05-25 | 휴켐스주식회사 | 니트로 화합물의 제조 과정에서 발생하는 폐수의 처리방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2647394C2 (de) * | 1976-10-20 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | MOS-Halbleiterspeicherbaustein |
| JPS5644189A (en) * | 1979-09-19 | 1981-04-23 | Hitachi Ltd | Semiconductor memory |
| JPS5862893A (ja) * | 1981-10-09 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS5891594A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| JPS6085492A (ja) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | ダイナミツクメモリ装置 |
| US4547868A (en) * | 1984-07-26 | 1985-10-15 | Texas Instruments Incorporated | Dummy-cell circuitry for dynamic read/write memory |
-
1985
- 1985-06-21 JP JP60136535A patent/JPS61296598A/ja active Pending
- 1985-12-02 KR KR1019850009010A patent/KR900004634B1/ko not_active IP Right Cessation
-
1986
- 1986-06-16 DE DE19863620225 patent/DE3620225A1/de active Granted
- 1986-06-20 US US06/876,912 patent/US4757476A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR900004634B1 (ko) | 1990-06-30 |
| US4757476A (en) | 1988-07-12 |
| DE3620225C2 (ja) | 1989-09-07 |
| DE3620225A1 (de) | 1987-01-02 |
| KR870000701A (ko) | 1987-02-20 |
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