JPH0312900A - Ｒａｍテスト用記録回路 - Google Patents
Ｒａｍテスト用記録回路Info
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
〈産業」二の利用分野）
本発明は高密度に集積された記録素子、例えばＤＲＡＭ
に対するＲＡＭテストの所要時間を大幅に短縮すること
のてきるＲＡＭテスト用記録回路に関する。
に対するＲＡＭテストの所要時間を大幅に短縮すること
のてきるＲＡＭテスト用記録回路に関する。
（従来の技術）
従来から、記録素子の製造において記録素子の集積度の
増加に対応じて各種の厳密な製造管理が要求されてきた
。
増加に対応じて各種の厳密な製造管理が要求されてきた
。
例えば、記録素子の製造工程時において埃及び汚染物質
などが記録素子に付着しないようにしなければならない
。
などが記録素子に付着しないようにしなければならない
。
しかしながら、記録素子の集積度が増加するにつれて埃
及び汚染物質などが付着することが多くなるので、記録
素子の不良率の増加は避は難いことである。
及び汚染物質などが付着することが多くなるので、記録
素子の不良率の増加は避は難いことである。
そこで、記録素子の内部に記録素子の品質テスト、即ち
ＲＡＭテストを行うことのできる回路を設け、製造され
た記録素子に対しＲＡＭテストを行っていた。
ＲＡＭテストを行うことのできる回路を設け、製造され
た記録素子に対しＲＡＭテストを行っていた。
しかし、記録素子の集積度が高くなるほどＲＡＭテスト
に要する時間が長くなるという欠点かあすな。
に要する時間が長くなるという欠点かあすな。
その理由は、従来のＲＡＭテストは所定のビット群、例
えば４ビツト、８ビツト、あるいは１６ビツトを一括し
た単位で行い、テスト用の並列テ夕をＲＡＭテスト対象
であるＲＡＭに内蔵されな入出力ラインを介して」−記
ＲＡＭに書き込み、次いで」１記ＲＡＭから読み出し、
書き込み及び読み出しデータを比較して相違点の有無を
調へ、上記ＲＡＭの品質検査を行うものであるからであ
る。
えば４ビツト、８ビツト、あるいは１６ビツトを一括し
た単位で行い、テスト用の並列テ夕をＲＡＭテスト対象
であるＲＡＭに内蔵されな入出力ラインを介して」−記
ＲＡＭに書き込み、次いで」１記ＲＡＭから読み出し、
書き込み及び読み出しデータを比較して相違点の有無を
調へ、上記ＲＡＭの品質検査を行うものであるからであ
る。
この場合、ＲＡＭテストに要する時間はＲＡＭの集積度
を」１記のビット群単位で除算した値、即ち集積度／ビ
ット群単位に比例して増加していた。
を」１記のビット群単位で除算した値、即ち集積度／ビ
ット群単位に比例して増加していた。
そこで、データを並列に書き込む方式の欠点を解決する
ために、入出力ラインを用いることなく直接にビットラ
インに電荷を２准将号゛０°“′１°′からなるデータ
として書き込み、」１記電荷を」１記ビットラインに接
続するメモリセルに移送及び保持し、かつ上記ビットラ
イン及びメモリセルからなる回路を並列に多数設け、複
数のデータ慶 を−度に記録する高速ＲＡＭテスト方式（ｅｘｔｅｎｄ
ｅｄ 「１ａｓｈ Ｄｌ？ＡＭ ｔｅｓｔｉｎｇ ｍｅ
ｔｈｏｄ）が用いられている。
ために、入出力ラインを用いることなく直接にビットラ
インに電荷を２准将号゛０°“′１°′からなるデータ
として書き込み、」１記電荷を」１記ビットラインに接
続するメモリセルに移送及び保持し、かつ上記ビットラ
イン及びメモリセルからなる回路を並列に多数設け、複
数のデータ慶 を−度に記録する高速ＲＡＭテスト方式（ｅｘｔｅｎｄ
ｅｄ 「１ａｓｈ Ｄｌ？ＡＭ ｔｅｓｔｉｎｇ ｍｅ
ｔｈｏｄ）が用いられている。
しかしながら、」二連した方式では、データが伝播する
ビットライン間、即ち第１ビットラインと第２ビットラ
インの間に電圧差を生しさせるものであるなめ、データ
゛０パが書き込まれる第１ビットラインとデータ゛１゛
が書き込まれる第２ビットラインが交互に配列されるこ
とになり、ビットラインに接続するメモリセルの全てに
同一のデータ“０゛′あるいはパ１゛を書き込むことが
できなかった。
ビットライン間、即ち第１ビットラインと第２ビットラ
インの間に電圧差を生しさせるものであるなめ、データ
゛０パが書き込まれる第１ビットラインとデータ゛１゛
が書き込まれる第２ビットラインが交互に配列されるこ
とになり、ビットラインに接続するメモリセルの全てに
同一のデータ“０゛′あるいはパ１゛を書き込むことが
できなかった。
（発明が解決しようとする課題）
」二連の如く、記録素子に対し記録素子に内蔵された入
出力ラインを用いてＲＡＭテストを行うと、記録素子の
集積度が高くなるほどＲＡＭテストに要する時間が長く
なるという欠点があった。
出力ラインを用いてＲＡＭテストを行うと、記録素子の
集積度が高くなるほどＲＡＭテストに要する時間が長く
なるという欠点があった。
それで、入出力ラインを用いることなく、直接にビット
・ラインに電荷を与えてデータを記録する高速ＲＡＭテ
スト方式が用いられているか、同一のデータを同時に書
き込むことかできないという問題があった。
・ラインに電荷を与えてデータを記録する高速ＲＡＭテ
スト方式が用いられているか、同一のデータを同時に書
き込むことかできないという問題があった。
そこで、本発明は」１記従来技術の問題点を解消するも
ので、その目的とするところは、大幅にＲＡＭテストの
所要時間を短縮でき、かつ同一のデータを同時に書き込
むことかできるＲＡＭテスト・用記録回路を提供するこ
とである。
ので、その目的とするところは、大幅にＲＡＭテストの
所要時間を短縮でき、かつ同一のデータを同時に書き込
むことかできるＲＡＭテスト・用記録回路を提供するこ
とである。
［発明の構成］
（課題を解決するための手段）
」１記課題を解決するための本発明は、２進符号のデー
タが伝播する第１ビットライン及び第２ビットラインか
らなる一対のビットラインと、第１ビットラインを伝播
するデータを記録する第１メモリセル及び第２ビットラ
インを伝播するデータを記録する第２メモリセルとから
形成される記録単位部を並列に多段に設け、各記録単位
部の一対のビットラインを互いに相異なるデータを入出
力する一対の入出力ラインにそれぞれ接続し、この入出
力ラインから入力されるデータを各記録単位部に記録し
、かつ記録されたデータを入出力ラインに出力するよう
にしたＲＡＭテスト用記録回路において、奇数段目の記
録単位部の第１ビットライン及び偶数段目の記録単位部
の第２ビットラインを連結する第１連結部、並びに奇数
段目の記録単位部の第２ビットライン及び偶数段目の記
録単位部の第１ビツト・ラインを連結する第２連結部と
からなるビットライン連結部と、該ビットライン連結部
を介して各記録単位部の一対のビットラインに２進符号
データとなる電荷を与え各ビットラインの電位を設定す
るビットライン電位設定部とを備えたことを特徴とする
。
タが伝播する第１ビットライン及び第２ビットラインか
らなる一対のビットラインと、第１ビットラインを伝播
するデータを記録する第１メモリセル及び第２ビットラ
インを伝播するデータを記録する第２メモリセルとから
形成される記録単位部を並列に多段に設け、各記録単位
部の一対のビットラインを互いに相異なるデータを入出
力する一対の入出力ラインにそれぞれ接続し、この入出
力ラインから入力されるデータを各記録単位部に記録し
、かつ記録されたデータを入出力ラインに出力するよう
にしたＲＡＭテスト用記録回路において、奇数段目の記
録単位部の第１ビットライン及び偶数段目の記録単位部
の第２ビットラインを連結する第１連結部、並びに奇数
段目の記録単位部の第２ビットライン及び偶数段目の記
録単位部の第１ビツト・ラインを連結する第２連結部と
からなるビットライン連結部と、該ビットライン連結部
を介して各記録単位部の一対のビットラインに２進符号
データとなる電荷を与え各ビットラインの電位を設定す
るビットライン電位設定部とを備えたことを特徴とする
。
また、前記ビットライン電位設定部は、高電位の電荷を
通す第１Ｍ０３Ｆ−ランジスタ及び電荷を逃がす第２Ｍ
ＯＳトランジスタを第１連結部に接続し、かつ高電位の
電荷を通す第３ＭＯＳトランジスタ及び電荷を逃がす第
４ＭＯ８＞−ランジスタを第２連結部に接続して形成さ
れ、データを各記録単位部に記録するとき該データに応
じて定まる状態信号により第１ＭＯＳトランジスタ乃至
第４ＭＯＳトランジスタを選択的に導通状態あるいは非
導通状態とすることを特徴とする。
通す第１Ｍ０３Ｆ−ランジスタ及び電荷を逃がす第２Ｍ
ＯＳトランジスタを第１連結部に接続し、かつ高電位の
電荷を通す第３ＭＯＳトランジスタ及び電荷を逃がす第
４ＭＯ８＞−ランジスタを第２連結部に接続して形成さ
れ、データを各記録単位部に記録するとき該データに応
じて定まる状態信号により第１ＭＯＳトランジスタ乃至
第４ＭＯＳトランジスタを選択的に導通状態あるいは非
導通状態とすることを特徴とする。
（作用）
本発明のＲＡＭテスト用記録回路では、互いに相異なる
２進符号データを入出力する一対の入出力ラインを介し
、第１ビットラインに接続する第１メモリセル及び第２
ビツト・ラインに接続する、第２メモリセルに相異なる
データを記録する従来のＲＡＭテスト用記録回路に対し
、ビットライン連結部及びビットライン電位設定部が新
たに設けられ、入出力ラインを用いることなく第１メモ
リセル及び第２メモリセルに同一のデータが記録される
。
２進符号データを入出力する一対の入出力ラインを介し
、第１ビットラインに接続する第１メモリセル及び第２
ビツト・ラインに接続する、第２メモリセルに相異なる
データを記録する従来のＲＡＭテスト用記録回路に対し
、ビットライン連結部及びビットライン電位設定部が新
たに設けられ、入出力ラインを用いることなく第１メモ
リセル及び第２メモリセルに同一のデータが記録される
。
即ち、ビットライン連結部は奇数段目の記録単位部の第
１ビットライン及び偶数段目の記録単位部の第２ビット
ラインを連結する第１連結部と、奇数段目の記録単位部
の第２ビットライン及び偶数段目の記録単位部の第１ビ
ットラインを連結する第２連結部とを有し、第１連結部
あるいは第２連結部の一方にビットライン電位設定部で
設定された電位、例えばデータ“１”であるＨレベルか
与えられると第１ビットラインに接続する第１メモリセ
ル及び第２ビットラインに接続する第２メモリセルは同
時に同一のデータを記録する。
１ビットライン及び偶数段目の記録単位部の第２ビット
ラインを連結する第１連結部と、奇数段目の記録単位部
の第２ビットライン及び偶数段目の記録単位部の第１ビ
ットラインを連結する第２連結部とを有し、第１連結部
あるいは第２連結部の一方にビットライン電位設定部で
設定された電位、例えばデータ“１”であるＨレベルか
与えられると第１ビットラインに接続する第１メモリセ
ル及び第２ビットラインに接続する第２メモリセルは同
時に同一のデータを記録する。
ここで、ビットライン電位設定部は第１連結部に接続す
る高電位設定用の第１ＭＯＳトランジスタ及び零電位設
定用の第２Ｍ０３Ｆ−ランジスタと、第２連結部に接続
する高電位設定用の第３ＭＯＳトランジスタ及び零電位
設定用の第４Ｍ０８）ランジスタとを備え、かつメモリ
セルに記録するべきデータに応じて定まる状態信号によ
り第１ＭＯＳトランジスタ乃至第４ＭＯＳトランジスタ
は選択的に導通状態あるいは非導通状態となり、第１連
結部あるいは第２連結部は選択的に高電位あるいは零電
位に設定される。
る高電位設定用の第１ＭＯＳトランジスタ及び零電位設
定用の第２Ｍ０３Ｆ−ランジスタと、第２連結部に接続
する高電位設定用の第３ＭＯＳトランジスタ及び零電位
設定用の第４Ｍ０８）ランジスタとを備え、かつメモリ
セルに記録するべきデータに応じて定まる状態信号によ
り第１ＭＯＳトランジスタ乃至第４ＭＯＳトランジスタ
は選択的に導通状態あるいは非導通状態となり、第１連
結部あるいは第２連結部は選択的に高電位あるいは零電
位に設定される。
従って、本発明では入出力ラインを用いることなく直接
にビットラインを介してメモリセルにデータを記録する
ので、データの記録は速やかに行うことができる。
にビットラインを介してメモリセルにデータを記録する
ので、データの記録は速やかに行うことができる。
また、高速ビットラインは第１ビットライン及び第２ビ
ットラインを連結しているので、ビットライン電位設定
部で設定された電位からなるテタは高速ビットラインを
介して第１メモリセル及び第２メモリセルに同一のデー
タとして同時に記録することができる。
ットラインを連結しているので、ビットライン電位設定
部で設定された電位からなるテタは高速ビットラインを
介して第１メモリセル及び第２メモリセルに同一のデー
タとして同時に記録することができる。
（実施例）
以下本発明の実施例を図面を参照して説明する。
第１図に本発明の一実施例に係わるＲＡＭテスト用記録
回路を示す。
回路を示す。
図示するように、ＲＡＭテスト用記録回路は電荷の有無
により２准将号′°０゛、” １ ”からなるデータを
記録するデータ記録部１ａ、］、ｂ、・・を多数並列に
配置しく本実施例ではデータ記録部１ａ、及びデータ記
録部１ｂのみを示す。）、デーラダ記録部１ａ、１ｂ、
・・のデータ伝送路である一対のビットライン２ａ、２
ｂを遮断あるいは短絡させるビットライン切替部３と、
データ記録部１ａ、１ｂ、・・の一対のビットライン２
ａ、２ｂを連結するビットライン連結部４と、データ記
録部１；〕、１ｂ、・・・の一対のビットライン２ａ、
２ ｂの電位を設定するビットライン電位設定部５から
構成される。
により２准将号′°０゛、” １ ”からなるデータを
記録するデータ記録部１ａ、］、ｂ、・・を多数並列に
配置しく本実施例ではデータ記録部１ａ、及びデータ記
録部１ｂのみを示す。）、デーラダ記録部１ａ、１ｂ、
・・のデータ伝送路である一対のビットライン２ａ、２
ｂを遮断あるいは短絡させるビットライン切替部３と、
データ記録部１ａ、１ｂ、・・の一対のビットライン２
ａ、２ｂを連結するビットライン連結部４と、データ記
録部１；〕、１ｂ、・・・の一対のビットライン２ａ、
２ ｂの電位を設定するビットライン電位設定部５から
構成される。
データ記録部１ａ、１ｂ、・・は記録単位部６ａ、６
ｂ、６ｃ、６ｄを４段並列にそれぞれ設けて構成される
。
ｂ、６ｃ、６ｄを４段並列にそれぞれ設けて構成される
。
最−に段の記録単位部６ａは互いに異なるデータが伝送
される入出力ライン７．８にそれぞれ接続するビットラ
イン２ａ及びビットライン２ｂと、ビットライン２ ａ
、、２ｂを入出力ライン７．８からそれぞれ切り離す切
離用ＭＯ３）ランジスタＭ］、Ｍ２と、ビットライン２
ａとビットライン２ｂの間の電位差を増幅するセンスア
ンプつと、電位を増幅されたビットライン２ａ、２ｂの
電荷をそれぞれ吸収することによりデータを記録するメ
モリセルＭＳＩ、ＭＳ２とからなる。
される入出力ライン７．８にそれぞれ接続するビットラ
イン２ａ及びビットライン２ｂと、ビットライン２ ａ
、、２ｂを入出力ライン７．８からそれぞれ切り離す切
離用ＭＯ３）ランジスタＭ］、Ｍ２と、ビットライン２
ａとビットライン２ｂの間の電位差を増幅するセンスア
ンプつと、電位を増幅されたビットライン２ａ、２ｂの
電荷をそれぞれ吸収することによりデータを記録するメ
モリセルＭＳＩ、ＭＳ２とからなる。
第２段目の記録単位部６ｂは、記録単位部６ａが入出力
ライン７．８に接続するのに対し、入出力ライン１０．
１１に接続される。
ライン７．８に接続するのに対し、入出力ライン１０．
１１に接続される。
第３段目の記録単位部６Ｃは記録単位部６ａの構成に対
し、メモリセルＭＳＩ−ＭＳ２とビットライン２ａ、２
ｂとの接続関係を逆にしたものである。即ち、ビットラ
イン２ａにはメモリセルＭＳ２が接続し、ビットライン
２ｂには、メモリセルＭＳＩが接続する。また、同様に
第４段目の記録単位部６ｄは記録単位部６ｂの構成に対
し、メモリセルＭＳ１、ＭＳ２とヒ゛ットライン２．］
、２七）との接続関係を逆にしている。即ち、ビットラ
イン２ａにはメモリセルＭＳ２が接続し、ビットライン
２ｂにはメモリセルＭＳＩが接続する。
し、メモリセルＭＳＩ−ＭＳ２とビットライン２ａ、２
ｂとの接続関係を逆にしたものである。即ち、ビットラ
イン２ａにはメモリセルＭＳ２が接続し、ビットライン
２ｂには、メモリセルＭＳＩが接続する。また、同様に
第４段目の記録単位部６ｄは記録単位部６ｂの構成に対
し、メモリセルＭＳ１、ＭＳ２とヒ゛ットライン２．］
、２七）との接続関係を逆にしている。即ち、ビットラ
イン２ａにはメモリセルＭＳ２が接続し、ビットライン
２ｂにはメモリセルＭＳＩが接続する。
ここで、メモリセルＭＳＩはＭＯＳトランジスタＳ１と
キャパシタＣ１とを直列接続してなる。
キャパシタＣ１とを直列接続してなる。
また、メモリセルＭＳ２はメモリセルＭＳＩがＭＯＳト
ランジスタＳ１を有するのに対しＭＯＳトランジスタＳ
２を有するものである。
ランジスタＳ１を有するのに対しＭＯＳトランジスタＳ
２を有するものである。
そして、ワードラインＷ／Ｌｌがデータ記録部１ａ、１
ｂ、・・の全てのメモリセルＭＳＩのＭＯＳトランジス
タＳ１のゲート側に接続する共通なラインとなっている
。また、ワードラインＷ／１．。
ｂ、・・の全てのメモリセルＭＳＩのＭＯＳトランジス
タＳ１のゲート側に接続する共通なラインとなっている
。また、ワードラインＷ／１．。
２がデータ記録部１ａ、１ｂ、・・の全てのメモリセル
ＭＳ２のＭＯＳ）ランジスタＳ２のゲート側に接続する
共通なラインとなっている。
ＭＳ２のＭＯＳ）ランジスタＳ２のゲート側に接続する
共通なラインとなっている。
即ち、ＭＯ３＋ヘランジスタＳ１はワードラインＷ／１
，１からの信号を受けて導通しビットライン２ａあるい
はビットライン２ｂとキャパシタＣ１との間で電荷が交
換される態様となっている。また、ＭＯＳ）ランジスタ
Ｓ２はワードラインＷ／Ｉ−２からの信号を受けて導通
しビットライン２ ａ。
，１からの信号を受けて導通しビットライン２ａあるい
はビットライン２ｂとキャパシタＣ１との間で電荷が交
換される態様となっている。また、ＭＯＳ）ランジスタ
Ｓ２はワードラインＷ／Ｉ−２からの信号を受けて導通
しビットライン２ ａ。
あるいはビットライン２ｂとキャパシタＣ１との間で電
荷が交換される態様となっている。
荷が交換される態様となっている。
また、切離用ＭＯ３）ランジスタＭ１、Ｍ２は、そのゲ
ート側にカラム選択ラインＣ３Ｌを接続し、このカラム
選択ラインＣ３Ｉ−からのカラム選択信号を受けて導通
状態あるいは非導通状態となる。
ート側にカラム選択ラインＣ３Ｌを接続し、このカラム
選択ラインＣ３Ｉ−からのカラム選択信号を受けて導通
状態あるいは非導通状態となる。
ビットライン切替部３はデータ記録部１ａ、１ｂ、・・
の全てのビットライン２ａ、２ｂに対しそれぞれ直列に
接続するＭＯＳトランジスタＭ３、Ｍ４と、」１記ビッ
トライン２ａとビットライン２ｂを短絡さぜるＭＯＳト
ランジスタＭ５とから構成される。
の全てのビットライン２ａ、２ｂに対しそれぞれ直列に
接続するＭＯＳトランジスタＭ３、Ｍ４と、」１記ビッ
トライン２ａとビットライン２ｂを短絡さぜるＭＯＳト
ランジスタＭ５とから構成される。
ビットライン連結部４はデータ記録部１ａ、１ｂ、−の
記録単位部６ａ、６ｂのビット・ライン２ａ及びデータ
記録部１ン〕、ｌｂ、・・の記録単位部６ｃ、６ｄのビ
ットライン２ｂを連結する高速ビットライン１２と、デ
ータ記録部１２］、１ｂ、の記録単位部６ａ、６ｂのビ
ットライン２ｂ及びデータ記録部１ａ、１ ｂ、・の記
録単位部６０．６ｄのビットライン２ ａを連結する高
速ビットライン１３とから構成される。
記録単位部６ａ、６ｂのビット・ライン２ａ及びデータ
記録部１ン〕、ｌｂ、・・の記録単位部６ｃ、６ｄのビ
ットライン２ｂを連結する高速ビットライン１２と、デ
ータ記録部１２］、１ｂ、の記録単位部６ａ、６ｂのビ
ットライン２ｂ及びデータ記録部１ａ、１ ｂ、・の記
録単位部６０．６ｄのビットライン２ ａを連結する高
速ビットライン１３とから構成される。
ビットライン電位設定部５はビット・ライン短絡指令部
１４と、ビットライン２ａ、２ｂへ書き込むべきデータ
となる電荷を発生する書込データ発生部１５と、ビット
ライン２ａ、２ｂへプリチャジ電位Ｖ Ｈ１−を供給す
るプリチャージ電位供給部１６とから構成される。
１４と、ビットライン２ａ、２ｂへ書き込むべきデータ
となる電荷を発生する書込データ発生部１５と、ビット
ライン２ａ、２ｂへプリチャジ電位Ｖ Ｈ１−を供給す
るプリチャージ電位供給部１６とから構成される。
ビットライン短絡指令部１４は高速ビットライン１２と
高速ビットライン１３を短絡するＭＯＳトランジスタＭ
６からなる。即ち、ピッ１〜ライン２ａ、２ｂへのプリ
チャージに先立ちＭＯＳ）ランジスタＭ６はそのゲート
側に等電位信号φＥＱを受けて導通し高速ビット・ライ
ン１２と高速ビットライン１３を短絡し等電位にする態
様となっている。
高速ビットライン１３を短絡するＭＯＳトランジスタＭ
６からなる。即ち、ピッ１〜ライン２ａ、２ｂへのプリ
チャージに先立ちＭＯＳ）ランジスタＭ６はそのゲート
側に等電位信号φＥＱを受けて導通し高速ビット・ライ
ン１２と高速ビットライン１３を短絡し等電位にする態
様となっている。
また同時に、ビットライン短絡指令部１４は等電位信号
φＥＱをビットライン切替部３のＭＯＳトランジスタＭ
５のゲート側へ送り、ＭＯ３Ｆ−ランジスタＭ５を導通
しビットライン２ａ及びビットライン２ｂを等電位にす
る態様となっている。
φＥＱをビットライン切替部３のＭＯＳトランジスタＭ
５のゲート側へ送り、ＭＯ３Ｆ−ランジスタＭ５を導通
しビットライン２ａ及びビットライン２ｂを等電位にす
る態様となっている。
書込データ発生部１５は一方の端子か高速ビットライン
１２に接続するＭＯＳトランジスタＭ７、Ｍ８と、一方
の端子か高速ビットライン１３に接続するＭＯＳトラン
ジスタＭ９、ＭＩＯと、データ書込時及びプリチャージ
時にＭＯＳトランジスタＭ５、Ｍ６を導通させるパルス
φＦＷの入力端子１７から構成される。
１２に接続するＭＯＳトランジスタＭ７、Ｍ８と、一方
の端子か高速ビットライン１３に接続するＭＯＳトラン
ジスタＭ９、ＭＩＯと、データ書込時及びプリチャージ
時にＭＯＳトランジスタＭ５、Ｍ６を導通させるパルス
φＦＷの入力端子１７から構成される。
Ｍ ＯＳ トランジスタＭ７、Ｍ９は他方の端子が電位
Ｖｃｃの電源に接続され、ＭＯＳトランジスタＭ８、Ｍ
ＩＯは他方の端子が接地電位Ｖ ｓ ｓの端子に接続さ
れる。また、ＭＯＳトランジスタＭ７乃至ＭＩＯのゲー
ト側にはＲＡＭテストに用いるテストデータ（”０”あ
るいは′１“）に応じて定まる状態信号Ａ乃至りが入力
される。つまり、テストデータに応じてＭＯＳトランジ
スタＭ７、乃至ＭＯＳトランジスタＭＩＯのうち少なく
とも１のＭＯＳトランジスタが導通し、高速ビットライ
ン１２ないし高速ビットライン１３を介してビットライ
ン２ａないしビットライン２ｂは電源電位Ｖ ｃ ｃな
いし接地電位ＶＳＳになる態様となっている。
Ｖｃｃの電源に接続され、ＭＯＳトランジスタＭ８、Ｍ
ＩＯは他方の端子が接地電位Ｖ ｓ ｓの端子に接続さ
れる。また、ＭＯＳトランジスタＭ７乃至ＭＩＯのゲー
ト側にはＲＡＭテストに用いるテストデータ（”０”あ
るいは′１“）に応じて定まる状態信号Ａ乃至りが入力
される。つまり、テストデータに応じてＭＯＳトランジ
スタＭ７、乃至ＭＯＳトランジスタＭＩＯのうち少なく
とも１のＭＯＳトランジスタが導通し、高速ビットライ
ン１２ないし高速ビットライン１３を介してビットライ
ン２ａないしビットライン２ｂは電源電位Ｖ ｃ ｃな
いし接地電位ＶＳＳになる態様となっている。
プリチャージ電位供給部１６は高速ビットライン１２．
１３にプリチャージ電位Ｖ、１．を与えるプリチャージ
端子１８と、高速ビットライン１２に対し直列に接続さ
れるＭＯＳトランジスタＭｌｌ。
１３にプリチャージ電位Ｖ、１．を与えるプリチャージ
端子１８と、高速ビットライン１２に対し直列に接続さ
れるＭＯＳトランジスタＭｌｌ。
と、高速ビットライン１３に対し直列に接続されるＭＯ
ＳトランジスタＭ１２とからなる。さらに、ＭＯＳトラ
ンジスタＭｌｌ及びＭＯＳトランジスタＭ１２はそのゲ
ート側にビットライン２ａ、２ｂをプリチャージすると
き送信される状態信号Ｅをそれぞれ受けて導通し、高速
ビットライン１２．１３を介してデータ記録部１ａ、ｌ
ｂ、・・のビットライン２ａ、２ｂへプリチャージ電位
ＶＢＩ、を与える態様となっている。
ＳトランジスタＭ１２とからなる。さらに、ＭＯＳトラ
ンジスタＭｌｌ及びＭＯＳトランジスタＭ１２はそのゲ
ート側にビットライン２ａ、２ｂをプリチャージすると
き送信される状態信号Ｅをそれぞれ受けて導通し、高速
ビットライン１２．１３を介してデータ記録部１ａ、ｌ
ｂ、・・のビットライン２ａ、２ｂへプリチャージ電位
ＶＢＩ、を与える態様となっている。
以」二の構成に基づき、ＲＡＭテスト用記録回路の動作
を説明する。
を説明する。
まず、従来のＲＡＭテストを行う場合、状態信号Ａ乃至
りによりＭＯ３ｔ−ランジスタＭ７乃至Ｍ１０は非導通
状態となる。また、ＭＯＳトランジスタＭ３．４は非導
通状態に維持され、データ記録部１ａ、１１）、・・は
ビットライン電位設定部５から遮断される。そして、Ｍ
ＯＳ トランジスタＭ１、Ｍ２はカラム選択ラインＣ
３Ｉ−からカラム選択信号を受けて導通し、ビットライ
ン２ａ、２ｂ及び゛センスアンプ９は入出力ライン７．
８あるいは入出力ライン１０．１１と電気的に接続する
。
りによりＭＯ３ｔ−ランジスタＭ７乃至Ｍ１０は非導通
状態となる。また、ＭＯＳトランジスタＭ３．４は非導
通状態に維持され、データ記録部１ａ、１１）、・・は
ビットライン電位設定部５から遮断される。そして、Ｍ
ＯＳ トランジスタＭ１、Ｍ２はカラム選択ラインＣ
３Ｉ−からカラム選択信号を受けて導通し、ビットライ
ン２ａ、２ｂ及び゛センスアンプ９は入出力ライン７．
８あるいは入出力ライン１０．１１と電気的に接続する
。
このような状態で、例えば入出力ライン７がＨレベルの
データ゛１′を伝播し入出力ライン８が１−レベルのデ
ータ゛′０“を伝播する場合、データ記録部１ａ、ｌｂ
、・の記録単位部６ａにおいてデータ゛１゛がビットラ
イン２ａへ伝播しデータパ０“′がビットライン２ｂへ
伝播する。すると、センスアンプ９はビットライン２ａ
の電位がＨしベルへ変化しビットライン２ｂの電位がＬ
レベルへ変化するのを検出し、ビットライン２ａとビッ
トライン２ｂの間の電位差を増幅する。次いで、ビット
ライン２ ａ、のデータ゛′１°°はメモリセルＭＳ１
へ移送されビットライン２ ｂのデータ゛０“はメモリ
セルＭＳ２へ移送されデータの書き込みが終了する。即
ち、メモリセルＭＳＩはワードラインＷ／Ｌｌからの信
号を受けてＭＯＳトランジスタＳ１を導通させキャパシ
タＣ１にビットライン２ ａ、の電荷を移送し蓄える。
データ゛１′を伝播し入出力ライン８が１−レベルのデ
ータ゛′０“を伝播する場合、データ記録部１ａ、ｌｂ
、・の記録単位部６ａにおいてデータ゛１゛がビットラ
イン２ａへ伝播しデータパ０“′がビットライン２ｂへ
伝播する。すると、センスアンプ９はビットライン２ａ
の電位がＨしベルへ変化しビットライン２ｂの電位がＬ
レベルへ変化するのを検出し、ビットライン２ａとビッ
トライン２ｂの間の電位差を増幅する。次いで、ビット
ライン２ ａ、のデータ゛′１°°はメモリセルＭＳ１
へ移送されビットライン２ ｂのデータ゛０“はメモリ
セルＭＳ２へ移送されデータの書き込みが終了する。即
ち、メモリセルＭＳＩはワードラインＷ／Ｌｌからの信
号を受けてＭＯＳトランジスタＳ１を導通させキャパシ
タＣ１にビットライン２ ａ、の電荷を移送し蓄える。
また、メモリセルＭＳ２はワードラインＷ／Ｌ２からの
信号を受けてＭＯＳトランジスタＳ２を導通させるがキ
ャパシタＣ１には電荷が蓄えられない。
信号を受けてＭＯＳトランジスタＳ２を導通させるがキ
ャパシタＣ１には電荷が蓄えられない。
次にデータの読み出し時には、メモリセルＭＳ１はワー
ドラインＷ／Ｌｌからの信号を受けてＭＯＳトランジス
タＳ１を導通させ、キャパシタＣ１に蓄えられた電荷は
ビットライン２８へ放電される。すると、センスアンプ
９はビットライン２ａの電位変化を検出して増幅し、ビ
ットライン２ａの増幅された電位を入出力ライン７へ伝
える。
ドラインＷ／Ｌｌからの信号を受けてＭＯＳトランジス
タＳ１を導通させ、キャパシタＣ１に蓄えられた電荷は
ビットライン２８へ放電される。すると、センスアンプ
９はビットライン２ａの電位変化を検出して増幅し、ビ
ットライン２ａの増幅された電位を入出力ライン７へ伝
える。
なお、このような動作は通常のＤＲＡＭ素子の動作と同
しである。
しである。
また、記録単位部６ａでの動作として説明したが他の全
ての記録単位部でも同様である。
ての記録単位部でも同様である。
次に、本発明の一実施例である高速にＲＡＭテストを行
う時の動作を説明する。
う時の動作を説明する。
本実施例ではＭＯＳトランジスタＭ１、Ｍ２はカラム選
択ラインＣＳ ｌ、からカラム選択信号を受けて非導通
状態となる。つまり、全ての入出力ラインはビットライ
ン２ａ、２ｂと遮断される。
択ラインＣＳ ｌ、からカラム選択信号を受けて非導通
状態となる。つまり、全ての入出力ラインはビットライ
ン２ａ、２ｂと遮断される。
このような状態でプリチャージサイクルが実行される
即ち、状態信号Ａ乃至りによりＭＯＳトランジスタＭ７
乃至ＭＩＯは非導通状態となる。また、書込データ発生
部１５のパルスφＦＷの入力端子１７からパルスφＦＷ
が入力されＭＯＳトランジスタＭ３、Ｍ４が導通する。
乃至ＭＩＯは非導通状態となる。また、書込データ発生
部１５のパルスφＦＷの入力端子１７からパルスφＦＷ
が入力されＭＯＳトランジスタＭ３、Ｍ４が導通する。
次いで、ビットライン短絡指令部１４が等電位信号φＥ
ＱをＭＯＳトランジスタＭ５、Ｍ６へそれぞれ送、信し
、ＭＯＳトランジスタＭ５、Ｍ６をそれぞれ導通させる
。すると、高速ビットライン１２と高速ビットライン１
３及びビットライン２ａとビットライン２ｂは短絡され
等電位になる。
ＱをＭＯＳトランジスタＭ５、Ｍ６へそれぞれ送、信し
、ＭＯＳトランジスタＭ５、Ｍ６をそれぞれ導通させる
。すると、高速ビットライン１２と高速ビットライン１
３及びビットライン２ａとビットライン２ｂは短絡され
等電位になる。
次いで、状態信号Ｅを受けてＭＯＳトランジスタＭｌｌ
−Ｍ１２が導通しプリチャージ電位Ｖ Ｈ１゜（０＜Ｖ
ＢＬ＜Ｖｃ ｃ ）がプリチャージ端子１８から高速ビ
ットライン１２．１３及びビットライン２ａ、２ｂへ印
加される。
−Ｍ１２が導通しプリチャージ電位Ｖ Ｈ１゜（０＜Ｖ
ＢＬ＜Ｖｃ ｃ ）がプリチャージ端子１８から高速ビ
ットライン１２．１３及びビットライン２ａ、２ｂへ印
加される。
」二連したプリチャージサイクルが終了すると、ＭＯＳ
トランジスタＭ５、Ｍ６、Ｍ］１、及びＭ１２は非導通
状態に変えられ、データ記録サイクルへ移行する。
トランジスタＭ５、Ｍ６、Ｍ］１、及びＭ１２は非導通
状態に変えられ、データ記録サイクルへ移行する。
データ記録サイクルでは、例えばＲＡＭテスト用のテス
トデータ゛１”に合わぜてメモリセルＭＳ１に電荷を充
電しデータ” １ ”の書き込みがなされる。
トデータ゛１”に合わぜてメモリセルＭＳ１に電荷を充
電しデータ” １ ”の書き込みがなされる。
即ち、データ記録部１ａ、１ｂ、−へデータの書き込み
時ローアドレス（ｒｏｗ ａｄｄｒｅｓｓ ）によって
例えばワードラインＷ／Ｌｌが選択され、メモリセルＭ
ＳＩはワードラインＷ／Ｌｌからの信号つ１ を受けて全てのＭＯＳトランジスタＳ１を導通させる。
時ローアドレス（ｒｏｗ ａｄｄｒｅｓｓ ）によって
例えばワードラインＷ／Ｌｌが選択され、メモリセルＭ
ＳＩはワードラインＷ／Ｌｌからの信号つ１ を受けて全てのＭＯＳトランジスタＳ１を導通させる。
上記ＭＯ３）−ランジス２８１群はビットライン２ａあ
るいはビットライン２ｂを介して高速ビットライン１２
に連結するものである。
るいはビットライン２ｂを介して高速ビットライン１２
に連結するものである。
このような状態で、書込データ発生部１５のパルスφＦ
Ｗの入力端子１７からパルスφＦＷが入力されＭＯＳト
ランジスタＭ３、Ｍ４が導通する。
Ｗの入力端子１７からパルスφＦＷが入力されＭＯＳト
ランジスタＭ３、Ｍ４が導通する。
次いで、テストデータ゛′１゛′に合わぜて状態信号Ａ
乃至りがＭＯ３Ｆ−ランジスタＭ７乃至ＭＩＯのゲート
側へ入力される。すると、ＭＯ３Ｆ−ランジスタＭ７、
ＭＩＯは導通し、ＭＯＳトランジスタＭ８、Ｍ９は非導
通状態となる。それで、高速ビットライン１２はＭＯＳ
トランジスタＭ７を介して電位Ｖｃｃの電源に接続し、
例えば電位ＶｃＣに印加される。また、高速ビットライ
ン１３はＭＯＳトランジスタＭＩＯを介して接地電位Ｖ
ｓＳの端子に接続し、例えば零電位になる。
乃至りがＭＯ３Ｆ−ランジスタＭ７乃至ＭＩＯのゲート
側へ入力される。すると、ＭＯ３Ｆ−ランジスタＭ７、
ＭＩＯは導通し、ＭＯＳトランジスタＭ８、Ｍ９は非導
通状態となる。それで、高速ビットライン１２はＭＯＳ
トランジスタＭ７を介して電位Ｖｃｃの電源に接続し、
例えば電位ＶｃＣに印加される。また、高速ビットライ
ン１３はＭＯＳトランジスタＭＩＯを介して接地電位Ｖ
ｓＳの端子に接続し、例えば零電位になる。
高速ビットライン１２の電位Ｖｃｃは記録単位部６ａ、
６ｂのビットライン２ａ及び記録単位部６０．６ｄのビ
ットライン２ｂへ伝えられる。即２ ち、記録単位部６ａ、６ｂのビットライン２ａ及び記録
単位部６Ｃ１６ｄのビットライン２ｂはプリチャージ電
位Ｖ Ｂｌ−（Ｖ ＢＬ＜ Ｖ ｃ ｃ ）から電位■
ｃｃへ印加される。
６ｂのビットライン２ａ及び記録単位部６０．６ｄのビ
ットライン２ｂへ伝えられる。即２ ち、記録単位部６ａ、６ｂのビットライン２ａ及び記録
単位部６Ｃ１６ｄのビットライン２ｂはプリチャージ電
位Ｖ Ｂｌ−（Ｖ ＢＬ＜ Ｖ ｃ ｃ ）から電位■
ｃｃへ印加される。
同様に高速ビットライン１３の零電位は記録単位部６ａ
、６ｂのビットライン２ｂ及び記録単位部６Ｃ１６ｄの
ビットライン２ａへ伝えられる。
、６ｂのビットライン２ｂ及び記録単位部６Ｃ１６ｄの
ビットライン２ａへ伝えられる。
即ち、記録単位部６ａ、６ｂのビットライン２））及び
記録単位部６Ｃ１６ｄのビットライン２ａはプリチャー
ジ電位Ｖ ｓ １． （０＜ Ｖ ｓ ＋、 ）から零
電位になる。
記録単位部６Ｃ１６ｄのビットライン２ａはプリチャー
ジ電位Ｖ ｓ １． （０＜ Ｖ ｓ ＋、 ）から零
電位になる。
この時、センスアンプ９はビットライン２ａ、２ｂの電
位変化を検出しビットライン２ａ、２ｂの電位差を増幅
する。即ち、記録単位部６ ａ、、６ｂのビットライン
２ａ及び記録単位部６Ｃ１６ｄのビットライン２ｂの電
位を増幅する。このように電位を増幅されたビットライ
ン２ａ、２ｂはワドラインＷ／Ｌｌからの信号を受ける
メモリセルＭＳＩを接続するので、上記ビットライン２
ａ、、２ｂの電荷はメモリセルＭＳＩの上記信号を受
けて導通したＭＯＳトランジスタＳ１を介して速やかに
キャパシタＣ１に蓄えられる。つまり、キャパシタＣ１
にデータ゛１゛を意味する電荷が保持されることにより
データ゛′１′′が記録される。また、このデータ゛１
′′の記録は、ビットライン２ａ及びビットライン２ｂ
に接続する全てのメモリセルＭＳＩにおいて同時に実行
されるものである。
位変化を検出しビットライン２ａ、２ｂの電位差を増幅
する。即ち、記録単位部６ ａ、、６ｂのビットライン
２ａ及び記録単位部６Ｃ１６ｄのビットライン２ｂの電
位を増幅する。このように電位を増幅されたビットライ
ン２ａ、２ｂはワドラインＷ／Ｌｌからの信号を受ける
メモリセルＭＳＩを接続するので、上記ビットライン２
ａ、、２ｂの電荷はメモリセルＭＳＩの上記信号を受
けて導通したＭＯＳトランジスタＳ１を介して速やかに
キャパシタＣ１に蓄えられる。つまり、キャパシタＣ１
にデータ゛１゛を意味する電荷が保持されることにより
データ゛′１′′が記録される。また、このデータ゛１
′′の記録は、ビットライン２ａ及びビットライン２ｂ
に接続する全てのメモリセルＭＳＩにおいて同時に実行
されるものである。
このように高速データ記録サイクル（ｅＸｔｅｎｄｅｄ
１’１ａＳｈ Ｗｌ゛ｉｔｉｎｇ ｃｙｃｌｅ）が終了
するとデータの読出及び検査サイクルへ移行する。
１’１ａＳｈ Ｗｌ゛ｉｔｉｎｇ ｃｙｃｌｅ）が終了
するとデータの読出及び検査サイクルへ移行する。
即ち、ワードラインＷ／Ｌｌへ信号が再度送信されてＭ
ＯＳトランジスタＳ１が導通し、キャパシタＣ１の電荷
は続出データとしてビットラインを介して図示されてい
ないが適宜の検査回路に送られ、テストデータと比較さ
れる。比較の結果、続出データがテストデータと一致す
る場合ＲＡＭテストの対象と・なったｒ（ＡＭの記録単
位部は正常とみなされる。続出データがテストデータと
一致しない場合、上記ＲＡＭは不良とみなされる。
ＯＳトランジスタＳ１が導通し、キャパシタＣ１の電荷
は続出データとしてビットラインを介して図示されてい
ないが適宜の検査回路に送られ、テストデータと比較さ
れる。比較の結果、続出データがテストデータと一致す
る場合ＲＡＭテストの対象と・なったｒ（ＡＭの記録単
位部は正常とみなされる。続出データがテストデータと
一致しない場合、上記ＲＡＭは不良とみなされる。
このようにデータの続出及び検査サイクルが終了すると
再び前述したブリヂャージサイクルが実行される。
再び前述したブリヂャージサイクルが実行される。
従って、本実施例では入出力ラインを経由することなく
ビットラインを介してメモリセルに直接にデータを記録
することができるので、データを速やかに記録できる。
ビットラインを介してメモリセルに直接にデータを記録
することができるので、データを速やかに記録できる。
また、」１記データのメモリセルへの記録は同時に行う
ことができるので、データの記録は更に素早くでき、Ｒ
ＡＭテストに要する時間を大幅に減することができる。
ことができるので、データの記録は更に素早くでき、Ｒ
ＡＭテストに要する時間を大幅に減することができる。
さらに、１の高速ビットラインはビットライン２ａ及び
ビットライン２ｂを連結するので、このビットライン２
ａ及びビットライン２ｂに接続するメモリセル、即ちメ
モリセルＭＳＩあるいはメモリセルＭＳ２に同一のデー
タを上記高速ビットラインを介して同時に記録すること
ができる。
ビットライン２ｂを連結するので、このビットライン２
ａ及びビットライン２ｂに接続するメモリセル、即ちメ
モリセルＭＳＩあるいはメモリセルＭＳ２に同一のデー
タを上記高速ビットラインを介して同時に記録すること
ができる。
換言すれば、ビットライン２ａあるいはビットライン２
ｂに接続するメモリセルに限ることなく、ワードライン
Ｗ／Ｌｌからの信号を受ける全てのメモリセルＭＳ１、
あるいはワードラインＷ／１−２からの信号を受ける全
てのメモリセルＭＳ２に同一のデータを同時に記録する
ことができる。
ｂに接続するメモリセルに限ることなく、ワードライン
Ｗ／Ｌｌからの信号を受ける全てのメモリセルＭＳ１、
あるいはワードラインＷ／１−２からの信号を受ける全
てのメモリセルＭＳ２に同一のデータを同時に記録する
ことができる。
さらにまた、本実方色例ではデータを記録する特別の回
路がビットラインに設けられていない従来のＤＲＡＭの
配置を変えることなく、かつデータ記録部内にデータを
記録する回路を追加することなくデータ記録部外にビッ
トライン連結部を介してデータを記録する回路であるビ
ットライン電位設定部を設けたので、ＤＲＡＭの配置は
複雑になることがない。また、一対のビットライン間を
短絡した場合全てのビットラインが速やかに等電位にな
ると共に安定した電位を維持することができる。
路がビットラインに設けられていない従来のＤＲＡＭの
配置を変えることなく、かつデータ記録部内にデータを
記録する回路を追加することなくデータ記録部外にビッ
トライン連結部を介してデータを記録する回路であるビ
ットライン電位設定部を設けたので、ＤＲＡＭの配置は
複雑になることがない。また、一対のビットライン間を
短絡した場合全てのビットラインが速やかに等電位にな
ると共に安定した電位を維持することができる。
以上のＲＡＭテスト用記録回路の動作説明ではテストデ
ータとして１”°の場合について行ったが、テストデー
タとして０“°の場合も同様である。
ータとして１”°の場合について行ったが、テストデー
タとして０“°の場合も同様である。
即ち、テストデータが′０“である場合、ワドラインＷ
／Ｌｌへ信号を送信してメモリセル間Ｓ１内のＭＯＳト
ランジスタＳ１を導通させ、次いでＶＯ３トランジスタ
Ｍ８、Ｍ９を導通させＭＯＳトランジスタＭ７、ＭＩＯ
を非導通にする。
／Ｌｌへ信号を送信してメモリセル間Ｓ１内のＭＯＳト
ランジスタＳ１を導通させ、次いでＶＯ３トランジスタ
Ｍ８、Ｍ９を導通させＭＯＳトランジスタＭ７、ＭＩＯ
を非導通にする。
すると、高速ビットライン１２は零電位になり高速ビッ
トライン１３はＶｃｃ電位になる。それで、メモリセル
ＭＳＩのキャパシタＣ１にはＭＯ５Ｆ−ランジスタＳ１
を介してデータ゛０゛を示ず零電位が保持される。
トライン１３はＶｃｃ電位になる。それで、メモリセル
ＭＳＩのキャパシタＣ１にはＭＯ５Ｆ−ランジスタＳ１
を介してデータ゛０゛を示ず零電位が保持される。
また、データ記録サイクルでは必ずしもＭＯＳトランジ
スタＭ７及びＭＩＯの両方を同時に導通させる必要はな
く一方のＭＯＩ−ランジスタのみを導通させても良い。
スタＭ７及びＭＩＯの両方を同時に導通させる必要はな
く一方のＭＯＩ−ランジスタのみを導通させても良い。
その理由は、上記一方のＭ ＯＳ ）−ランシスタが導
通する前に高速ビットライン１２．１３は電位ＶＢＬ
（０＜ＶｅＬ＜Ｖｃ ｃ ）にプリチャージされている
ので、一方のＭＯＳトランジスタが導通すると上記ＭＯ
Ｓトランジスタに接続するビットラインが零電位あるい
はＶｃｃ電位へ変化し、センスアンプ９がこの電位変化
を検出してビットライン２ａとビットライン２ｂの間の
電位差を増幅するからである。
通する前に高速ビットライン１２．１３は電位ＶＢＬ
（０＜ＶｅＬ＜Ｖｃ ｃ ）にプリチャージされている
ので、一方のＭＯＳトランジスタが導通すると上記ＭＯ
Ｓトランジスタに接続するビットラインが零電位あるい
はＶｃｃ電位へ変化し、センスアンプ９がこの電位変化
を検出してビットライン２ａとビットライン２ｂの間の
電位差を増幅するからである。
さらに、メモリセルＭＳＩにデータ゛１゛°を記録さぜ
たか、メモリセルＭＳ２にデータ記録部を記録させても
同様である。
たか、メモリセルＭＳ２にデータ記録部を記録させても
同様である。
さらにまた、プリチャージ電位ＶＢＬはＶｃｃ電位より
低いとしたが、プリチャージ電位Ｖ Ｂ ＬをＶＯ（：
電位具−１−としても良い。プリチャージ電位Ｖ３０．
がＶｃｃ電位と等しい場合、ビットラインをプリチャー
ジ後ビットラインにＶｃｃ電位を印加してもビットライ
ンの電位は変化しない。これはデータ″１“をメモリセ
ルに記録する所用時間が零であるとみなぜる。また、プ
リチャージ電位■Ｉ］１、及びＶｃｃ電位は正電位であ
るとしたが、負電位でも良い。この場合Ｖｃｃ電位はＬ
レベル、即ち′“０゛データを意味し、零電位はＨレベ
ル、即ち“１“データを意味する。
低いとしたが、プリチャージ電位Ｖ Ｂ ＬをＶＯ（：
電位具−１−としても良い。プリチャージ電位Ｖ３０．
がＶｃｃ電位と等しい場合、ビットラインをプリチャー
ジ後ビットラインにＶｃｃ電位を印加してもビットライ
ンの電位は変化しない。これはデータ″１“をメモリセ
ルに記録する所用時間が零であるとみなぜる。また、プ
リチャージ電位■Ｉ］１、及びＶｃｃ電位は正電位であ
るとしたが、負電位でも良い。この場合Ｖｃｃ電位はＬ
レベル、即ち′“０゛データを意味し、零電位はＨレベ
ル、即ち“１“データを意味する。
本発明は、」１記実施例に限定されるものではなく、適
宜の設計的変更により、適宜の態様で実施し得るもので
ある。
宜の設計的変更により、適宜の態様で実施し得るもので
ある。
［発明の効果］
以」二説明したように本発明によれば、奇数段目の記録
単位部の第１ビットライン及び偶数段目の記録単位部の
第２ビットラインを連結する第１連結部、並びに奇数段
目の記録単位部の第２ピツｌへライン及び偶数段目の記
録単位部の第１ピツＩ・ラインを連結する第２連結部と
からなるビットライン連結部と、該ビットライン連結部
を介して各記録単位部の一対のビットラインに２進符号
データとなる電荷を与え各ビットラインの電位を設定す
るビットライン電位設定部とを備え、このビットライン
電位設定部は、高電位の電荷を通す第１ＭＯＳトランジ
スタ及び電荷を逃がす第１ＭＯＳトランジスタを第１連
結部に接続し、かつ高電位の電荷を通す第３ Ｍ ＯＳ
トランジスタ及び電荷を逃がす第４ＭＯＳトランジス
タを第２連結部に接続して形成され、データを各記録単
位部に記録するとき該データに応じて定まる状態信号に
より第１ＭＯＳトランジスタ乃至第４Ｍ０８トランジス
タを選択的に導通状態あるいは非導通状態になるように
したため、入出力ラインを経由することなく直接にビッ
トラインへデータを書き込むことが可能であり、かつ同
時にデータをメモリセルに記録できるので、大幅にＲＡ
Ｍテストの所要時間を短縮でき、かつ同一のデータを第
１ビットライン及び第２ビットラインに接続するメモリ
セル群に同時に記録することができる。
単位部の第１ビットライン及び偶数段目の記録単位部の
第２ビットラインを連結する第１連結部、並びに奇数段
目の記録単位部の第２ピツｌへライン及び偶数段目の記
録単位部の第１ピツＩ・ラインを連結する第２連結部と
からなるビットライン連結部と、該ビットライン連結部
を介して各記録単位部の一対のビットラインに２進符号
データとなる電荷を与え各ビットラインの電位を設定す
るビットライン電位設定部とを備え、このビットライン
電位設定部は、高電位の電荷を通す第１ＭＯＳトランジ
スタ及び電荷を逃がす第１ＭＯＳトランジスタを第１連
結部に接続し、かつ高電位の電荷を通す第３ Ｍ ＯＳ
トランジスタ及び電荷を逃がす第４ＭＯＳトランジス
タを第２連結部に接続して形成され、データを各記録単
位部に記録するとき該データに応じて定まる状態信号に
より第１ＭＯＳトランジスタ乃至第４Ｍ０８トランジス
タを選択的に導通状態あるいは非導通状態になるように
したため、入出力ラインを経由することなく直接にビッ
トラインへデータを書き込むことが可能であり、かつ同
時にデータをメモリセルに記録できるので、大幅にＲＡ
Ｍテストの所要時間を短縮でき、かつ同一のデータを第
１ビットライン及び第２ビットラインに接続するメモリ
セル群に同時に記録することができる。
第１図は本発明の一実施例に係わるＲＡＭテスト用記録
回路を示す回路図である。 １ａ、１ｂ、・・・データ記録部 ２ａ、２ｂ・・ビットライン ３・・ビットライン切替部 ４・・ビットライン連結部 ５・・ビットライン電位設定部 ６ａ、６ｂ、６ｃ、６ ｄ −記録単位部７．８．１０
．１１・・入出力ライン ９・−センスアンプ １２．１３・・高速ビットライン １４−・ビットライン短絡指令部 １５・・書込データ発生部 １６・プリチャージ電位供給部 ０ Ｍｌ、Ｍ２・切離用ＭＯＳトランジスタＭ３、Ｍ４、Ｍ
５、Ｍ６、Ｍｌ、 Ｍ８、Ｍ９、ＭＩＯｌＭｌｌ、Ｍｌ２、Ｓｌ、Ｓ２・・
・ＭＯＳトランジスタ ＭＳＩ、ＭＳ２・・メモリセル Ｃ１・・キャパシタ Ｗ／Ｌ １ 、Ｗ／Ｌ ２・・・ワードライン１
回路を示す回路図である。 １ａ、１ｂ、・・・データ記録部 ２ａ、２ｂ・・ビットライン ３・・ビットライン切替部 ４・・ビットライン連結部 ５・・ビットライン電位設定部 ６ａ、６ｂ、６ｃ、６ ｄ −記録単位部７．８．１０
．１１・・入出力ライン ９・−センスアンプ １２．１３・・高速ビットライン １４−・ビットライン短絡指令部 １５・・書込データ発生部 １６・プリチャージ電位供給部 ０ Ｍｌ、Ｍ２・切離用ＭＯＳトランジスタＭ３、Ｍ４、Ｍ
５、Ｍ６、Ｍｌ、 Ｍ８、Ｍ９、ＭＩＯｌＭｌｌ、Ｍｌ２、Ｓｌ、Ｓ２・・
・ＭＯＳトランジスタ ＭＳＩ、ＭＳ２・・メモリセル Ｃ１・・キャパシタ Ｗ／Ｌ １ 、Ｗ／Ｌ ２・・・ワードライン１
Claims (5)
- （１）２進符号のデータが伝播する第１ビットライン及
び第２ビットラインからなる一対のビットラインと、第
１ビットラインを伝播するデータを記録する第１メモリ
セル及び第２ビットラインを伝播するデータを記録する
第２メモリセルとから形成される記録単位部を並列に多
段に設け、各記録単位部の一対のビットラインを互いに
相異なるデータを入出力する一対の入出力ラインにそれ
ぞれ接続し、この入出力ラインから入力されるデータを
各記録単位部に記録し、かつ記録されたデータを入出力
ラインに出力するようにしたＲＡＭテスト用記録回路に
おいて、 奇数段目の記録単位部の第１ビットライン及び偶数段目
の記録単位部の第２ビットラインを連結する第１連結部
、並びに奇数段目の記録単位部の第２ビットライン及び
偶数段目の記録単位部の第１ビットラインを連結する第
２連結部とからなるビットライン連結部と、 該ビットライン連結部を介して各記録単位部の一対のビ
ットラインに２進符号データとなる電荷を与え各ビット
ラインの電位を設定するビットライン電位設定部とを備
えたことを特徴とするＲＡＭテスト用記録回路。 - （２）記録単位部は、該記録単位部を構成する一対のビ
ットライン間を短絡用ＭＯＳトランジスタで連結しビッ
トラインを等電位化する等電位化部を備えたことを特徴
とする請求項（１）記載のＲＡＭテスト用記録回路。 - （３）ビットライン電位設定部は、高電位の電荷を通す
第１ＭＯＳトランジスタ及び電荷を逃がす第２ＭＯＳト
ランジスタを第１連結部に接続し、かつ高電位の電荷を
通す第３ＭＯＳトランジスタ及び電荷を逃がす第４ＭＯ
Ｓトランジスタを第２連結部に接続して形成され、デー
タを各記録単位部に記録するとき該データに応じて定ま
る状態信号により第１ＭＯＳトランジスタ乃至第４ＭＯ
Ｓトランジスタを選択的に導通状態あるいは非導通状態
にすることを特徴とする請求項（１）又は請求項（２）
記載のＲＡＭテスト用記録回路。 - （４）ビットライン電位設定部の第１ＭＯＳトランジス
タ乃至第４ＭＯＳトランジスタは記録単位部を構成する
一対のビットライン間に電位差を発生させることを特徴
とする請求項（３）記載のＲＡＭテスト用記録回路。 - （５）ビットライン電位設定部はプリチャージ電位の電
荷を通す第５ＭＯＳトランジスタ及び第６ＭＯＳトラン
ジスタを第１連結部及び第２連結部にそれぞれ接続して
形成され、記録単位部にデータを記録する前に前記第５
ＭＯＳトランジスタ及び第６ＭＯＳトランジスタを導通
させ該記録単位部の全てのビットラインをプリチャージ
することを特徴とする請求項（１）又は請求項（２）記
載のＲＡＭテスト用記録回路。
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|---|---|
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| JP3006768B2 JP3006768B2 (ja) | 2000-02-07 |
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| NL (1) | NL9000270A (ja) |
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