CN1049742A - 扩展的用于dram检测的快速写入电路 - Google Patents

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Abstract

一种扩展的用于存储器电路中DRAM检测的 快速写入电路具有均衡和连接部分，节点连接部分以 及写信号处理部分。所构成的快速位线节点结构将 所有位线连接起来并通过该快速位线形成一条数据 写入通道；因此，DRAM的布局简单而且用于均衡 作用的位线的电平稳定性相当可靠。根据本发明，无 需使用I/O线，通过位线直接将数据写入每个存储 单元，而且有可能在同一时刻快速把数据写入连接到 一个所选择的字线上的每个存储单元上。

Description

本发明涉及一种存储器件，比如一种高密度的DRAM，具体涉及一种扩展的用于DRAM检测的快速写入电路。
随着DRAM的日益高度集成化，要求对多层图形作精密的加工处理，而且DRAM的故障率则取决于灰尘或污染的程度，特别是随着DRAM集成度的提高，故障率也随之增加，于是，近来将DRAM检测电路设置在存储器件的内部，以便进行内部测试。但既使DRAM检测在器件内部完成，该DRAM的检测时间也由于在比较高度集成的情况下而变得更长了。
通常的DRAM检测是通过使用检测信号的位单元（X4，X8，X16，）实现该DRAM检测的。该检测所花费的时间是随着集成密度/X位的提高而增加的。因此，集成密度越高，检测时间越长。因为数据的写入和读出要由X位单元通过I/O线执行，而且要将数据相互进行比较，方可检测出错误。
为了解决并行写入方法的这类问题，在此提出一种扩展的快速DRAM检测方法。该方法不使用I/O线，通过在位线上直接写入数据并比较数据就可以一次将数据写入每个连接到所选择的字线上的存储单元上，并且还给出一种通过I/O线进行写入的快速写入方法。但是，由于位线B/L和 B/L按固定的顺序设置，即：B/L， B/L，B/L， B/L， B/L，B/L， B/L，B/L，…，因此，这种方法不能根据位线和存储单元的位置把所有相同的数据（1或0）写入连接到所选择的字线上的存储单元上。
本发明的目的是提供一种无需使用I/O线而能够快速将数据写入位线的扩展的用于DRAM检测的快速写入电路。
本发明的另一目的是提供一种能够将所有相同的数据写入连接到所选择的字线上的所有存储单元上的扩展的用于DRAM检测的快速写入电路。
这些目的可通过设置一对将所有位线连接在一起的快速位线节点，并通过该快速位线节点完成数据写入来实现。以此，在同一时刻，把相同的数据写入每个由内部每个字块选择的字线所存取的存储单元的位线上。
根据本发明，在包括有多个读出放大器，多个存储单元和多个MOS晶体管的存储器电路中，一种扩展的用于DRAM检测的快速写入电路，其特征在于包括：具有多组带有均衡MOS晶体管及在一对每个均连有读出放大器的位线上一对进行相互连接的MOS晶体管的均衡和连接装置;通过所选择的字线存取的一个存储单元把该对位线连接到一对节点上的节点连接装置;以及当把数据写入该存储单元时，用来把一个电压差送到上述节点连接装置的信号处理装置。
图1是本发明实施方案中的电路图。
现结合附图对本发明进行详细描述。
第一组成部分1和第二组成部分2与常规的DRAM结构是相同的。这说明它们是集成电路（IC）必不可少的结构。该第一组成部分1包括连接在一对位线B/L和 B/L之间的读出放大器S1;将输入/输出线I/Oφ及 I/0φ连接到该读出放大器S1上的MOS晶体管M9及M10;以及连接在一对字线W/L1及W/L2之间，从而向该对位线读写数据的存储单元MS1及MS5。该第一组成部分1还包括读出放大器S2，MOS晶体管M11及M12，以及存储单元MS2及MS6。
同样，I/O线和存储单元也设置在读出放大器S3及S4的左侧及右侧。该第二组成部分2具有和第一组成部分1相同的结构。从其组成，即连接状态来看，连接到读出放大器S1及S2的一对位线B/L与 B/L以及I/O线不同于连接到读出放大器S3及S4的一对位线和I/O线。但该第二组成部分2具有与第一组成部分1相同的组成结构。
同样，均衡和连接装置5包括有介于位线对B/L及 B/L之间用作均衡的MOS晶体管M6，还包括有一对将位线对B/L及 B/L连接到一对节点FBL及 FBL上的MOS晶体管M7与M8。另外，读出放大器也具有相同的结构。通过把一对字线W/L1及W/L2选择的存储单元MS1，MS2，…的位线连接到节点对FBL及 FBL上构成节点连接装置4。
将写信号处理装置3连接到节点连接部分4。该写信号处理装置3包括有一个用于均衡节点FBL及 FBL的MOS晶体管M5，数据判定部分，以及电源电压的供电部分。当快速将数据写入时，由控制逻辑信号A-D驱动的数据判定部分包括有向节点对FBL及 FBL提供电源电压电平（Vcc-电平）的MOS晶体管M1与M3，以及向节点对FBL及 FBL提供地电平（Vss-电平）的MOS晶体管M2与M4。
控制逻辑信号A-E根据存储在存储单元中的数据（1或0）控制该MOS晶体管M1，M2及M3，M4，从而向两个节点FBL及 FBL给出电源电压VBL。在充电前的周期期间，用于在提供电源电压VBL的过程中进行位线均衡的部分包括有向两个节点FBL及 FBL给出电源电压VBL的MOS晶体管M21与M22。该节点连接装置4也包括把在写信号处理部分3中产生的电压加给位线上的一对节点FBL及 FBL。
具体来说，通过把由所选择的字线进行存取的位线连接起来（无需区分究竟是B/L线还是 B/L线）组成节点FBL，而把其他的位线也连接起来形成节点 FBL。当然，在这时，节点对FBL与 FBL之间，以及位线对B/L与 B/L之间，均不存在有任何不同。因此，连接到所选择的字线上的存储单元，均具有完全相同的数据。关于这一点，在使用I/O线的写入方法与本发明提出的写入方法之间，是存在有基本差别的。
现在将详细说明以上本发明提出的结构。
常规的DRAM具有交替重复的第一组成部分1和第二组成部分2的结构。具体来说，根据I/O线I/oφ， I/Oφ，I/O1， I/O1，…的连接顺序，把组成部分中的位线B/L， B/L与 B/L，B/L交替地在第一组成部分1中和第二组成部分2中连接起来，于是，当存取一条字线时，就可以把每个存储单元MS1，MS2，MS3及MS4均连接到位线B/L或 B/L上。
在通常情况下，当给出列选择信号CSL时，通过I/O线把数据传送到位线B/L上，把存储单元MS1与MS2中的MOS晶体管S11与S12连接到I/O线上，同时把MS3与MS4中的MOS晶体管S13与S14连接到I/O线上;因此，将存储在由一条字线选择的存储单元里的数据按照“1”和“0”这样相混合起来。这意味着，不能在内部写入相同的数据，但是在外部却把这些数据认为是相同的。
本发明就是解决以上所提及的问题的。根据节点对FBL及 FBL，借助于所形成的节点连接部分5，并且把所存取的一对位线B/L， B/L连接到该节点对FBL及FBL上，来写入数据;从而通过一条所选择的字线把相同的数据写入所存取的存储单元上。
首先，写操作和读操作均与通常的DRAM是相同的。此时，写信号处理装置3中的MOS晶体管M1-M4是截止的。这就是说，当列选择信号CSL使MOS晶体管M9与M10导通，而后选择出I/O线时，则把该I/O线连接到读出放大器S1及位线B/L与 B/L上。在数据的写入操作当中，通过该读出放大器S1及其位线将字线W/L1及列选择信号CSL所选择的存储单元MS1中的电容器C1进行充电。
第二，在数据的读出操作当中，通过该存储单元MS1内的MOS晶体管S11将存储在该电容器C1上的电荷向位线B/L进行放电。该读出放大器S1检测该位线的这个状态信号，并把放大了的信号加给该I/O线。这种操作与常规的DRAM操作是相同的。其他存储单元的操作也与以上所述一样。
现在将根据本发明描述为以高速检测DRAM快速写入数据的过程。
在写入操作当中，由于不使用I/O直接把数据传送给位线，所以将列信号忽略不计，从而使MOS晶体管M9与M10截止。通过加给节点E的信号也使MOS晶体管M21与M22截止，于是切断加给节点对FBL与 FBL的电源电压VBL。
在读出操作当中，通过行地址选择字线W/L，并且把各个控制逻辑信号A-D加给信号处理部分3。根据这些控制逻辑信号，确定加给所存取的存储单元的位线对B/L与 B/L上的数据。在选择当前字线，并把相同的数据“1”写入内部存储单元MS1，MS2，…的情况下，通过控制逻辑信号A-D使MOS晶体管M1与M4截止，而使MOS晶体管M2与M3导通。
这样，将电源电压Vcc通过MOS晶体管M3加给节点FBL，而电平Vss则通过MOS晶体管M2加给节点 FBL。读出放大器S1，S2，…，检测并放大来自节点FBL及 FBL的电压差△V，并把放大了的输出电压加给位线对B/L及 B/L，因而，将数据“1”完全相同地存储到存储单元MS1，MS2，…之中（实现INT“1”）。
现在将说明本发明的另一实施方案。
晶体管M2及M3均不导通，但当把完全相同的数据写入存储单元MS1MS2，…时，则MOS晶体管M2与M3中仅只一个晶体管可使其导通。既使仅只一个晶体管导通，也可以在节点FBL与 FBL之间产生出电压差△V，并把它传送给位线对B/L及 B/L。同样，读出放大器S1，S2，…，检测该电压差，并把它分别作为Vcc与Vss电平加给位线对B/L及 B/L。因此，可把相同的数据“1”存入存储单元MS1，MS2，…。此时，在节点FBL与 FBL之间这两种产生出电压差的方法之中，加给MOS晶体管M6栅极上的均衡脉冲φEQ均为低电平，因此MOS晶体管M6保持截止。但是，脉冲FM处于高电平，从而使MOS晶体管M7与M8导通。因而，把节点FBL与 FBL分别连接到位线B/L与 B/L上，于是传送出用于检测所要求的电压差△V。
当该扩展的写周期结束时，则把相同的数据写入连接到字线W/L1上的所有存储单元MS1，MS2，…。该写周期之后，在充电前的周期期间，按照高电平产生该均衡脉冲φEQ，因而将晶体管M5与M6导通，从而均衡节点FBL， FBL及位线B/L， B/L。在这种情况下，借助于连接到每条位线B/L与 B/L的节点FBL及 FBL，完全可以实现该高速均衡。在充电前的周期期间和常态周期期间里，MOS晶体管M1-M4截止，而在充电前的周期期间里，MOS晶体管M21与M22导通，从而向位线给出电源电压。
到此，所有的说明都是关于把相同的数据“1”写入存储单元的情形，然而写入数据“0”的情况除了使MOS晶体管M1-M4导通之外，均与写入数据“1”的情形是相同的。
如上所述，本发明不仅能在不使用I/O线的情况下直接通过位线B/L和 B/L将数据写入每个存储单元，而且也能同时快速地将数据写入连接到一条所选择的字线上的每个存储单元上;因此，可大大减少DRAM检测所花费的时间。另外，本发明还可以把所有数据写入由一条所选择的字线存取的所有存储单元上，而且还可以在内部写入完全相同的数据（实现INT“1”或“0”）。
再者，本发明采用现有的一般DRAM的布局，每条位线不具有写信号处理源，而且不把写信号处理部分设置在带有节点的存储阵列之内。因此，根据本发明，可简化布局，而且用于均衡的位线的电平稳定性是相当可靠的。
本发明并不局限于上述实施方案。参阅本发明的说明书，本发明的其他实施方案以及所揭示的实施方案的各种改型，对于本专业领域内的中等技术人员而言，均会成为显而易见。因此，可予料，附后的权利要求书将覆盖任何落入本发明范围内的改型或实施方案。

Claims (6)

1、在包括有多个读出放大器，多个存储单元和多个MOS晶体管的存储器电路中，一种扩展的用于DRAM检测的快速写入电路，其特征在于包括：具有多组带有均衡MOS晶体管及在一对每个均连有读出放大器的位线上一对进行相互连接的MOS晶体管的均衡和连接装置；通过所选择的字线存取的一个存储单元把该对位线连接到一对节点上的节点连接装置；以及当把数据写入该存储单元时，用来把一个电压差送至上述节点连接装置的信号处理装置。
2、根据权利要求1中的一种扩展的用于DRAM检测的快速写入电路，其中将上述均衡和连接装置中的均衡MOS晶体管连接在节点之间并在位线均衡期间使用，之中把一个进行连接的MOS晶体管连接在一条位线与一个节点之间，而把另一个进行连接的MOS晶体管连接在另一条位线与另一个节点之间，其特征是上述均衡和连接装置分别按写入方式和常态方式进行操作。
3、根据权利要求1中的一种扩展的快速写入电路，其特征是上述写信号处理装置包括用于均衡节点的一个均衡MOS晶体管，用于向节点提供电源电压（Vcc）电平的由控制逻辑信号驱动的多个MOS晶体管，用于向节点提供接地（Vss）电平的多个MOS晶体管，以及用于连接一条恒定电压线的多个MOS晶体管。
4、根据权利要求1或3中的一种扩展的快速写入电路，其特征是在写操作期间驱动的MOS晶体管由控制逻辑信号进行控制，并且按照数据“1”或“0”来确定这些控制逻辑信号。
5、根据权利要求1或3中的一种扩展的快速写入电路，其特征是用于向节点提供接地电平的多个MOS晶体管，在充电前的周期期间里给出该恒定电压，而在高速检测DRAM的写周期期间里则切断该恒定电压。
6、根据权利要求1，3或4中的一种扩展的快速写入电路，其特征是由控制逻辑信号驱动的该多个MOS晶体管向该诸节点方向产生出一个电压差（△V）。
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