JP2838425B2

JP2838425B2 - 半導体記憶装置

Info

Publication number: JP2838425B2
Application number: JP2002286A
Authority: JP
Inventors: 繁菊田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-01-08
Filing date: 1990-01-08
Publication date: 1998-12-16
Anticipated expiration: 2013-12-16
Also published as: JPH03250500A; US5903575A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体記憶装置に関し、特に、内部回路の機
能テストに要する時間を短縮できる半導体記憶装置に関
する。

［従来の技術］半導体記憶装置の大容量化に伴って、上記テスト時間
の増大が重要な問題となっている。J.Inoue et al.“PA
RALLEL TESTING TECHNOLOGY FOR VLSI MEMORIES",ITC P
roceedings.pp.1066−1071;1987および、昭和62年電子
情報通信学会半導体・材料部門全国大会講演番号165,p.
166“超大容量メモリに適した試験効率化技術”におい
て、VLSIメモリの機能テストの時間を減少するための並
列テスト技術が提案されている。この並列テスト技術で
は、メモリの機能テストを行なうテスト回路を被テスト
回路の同一のチップ上に設けるオンチップテスト回路方
式を導入することにより、同一のワード線に接続される
すべてのメモリセルが同時にテストされる。

第９図は、後者の文献に示されたオンチップテスト回
路（非テスト回路と同一チップ上に設けられたテスト用
回路）を備えるメモリの構成を示す概略ブロック図であ
る。

第９図を参照して、メモリアレイ10は、複数対のビッ
ト線と、これに交差するように配される複数のワード線
と、前記ビット線と前記ワード線との交点の各々に対応
して１個ずつ設けられたメモリセルとを含む。

このメモリにおいて、通常のデータ書込時にはデータ
入力回路101が外部から入力されたデータD_INを取込み、
外部から入力されるアドレス信号はアドレスバッファ10
6を介してコラムデコーダ104およびロウデコーダ108に
与えられる。コラムデコーダ104は、与えられたアドレ
ス信号をデコードして、与えられたアドレス信号に対応
するメモリセルに接続されるビット線を選択する。ロウ
デコーダ107は、与えられたアドレス信号をデコーダし
て与えられたアドレス信号に対応するメモリセルに接続
されるワード線を選択する。ワードドライバ108はロウ
デコーダ107によって選択されたワード線を、それに接
続されるメモリセルに対するデータの書込み／読出しが
可能となるように活性化する。そして、データ入力回路
101によって取込まれたデータは、マルチプレクサ103を
介して、コラムデコーダ104によって選択されたビット
線と、ワードドライバ108によって活性化されたワード
線との交点に対応して設けられたメモリセルに書込まれ
る。

通常のデータ読出時には、コラムデコーダ104および
ロウデコーダ107が各々、アドレスバッファ106を介して
与えられるアドレス信号に対応するビット線およびワー
ド線を選択する。ワードドライバ108は、通常のデータ
書込時と同様に、ロウデコーダ107が選択したワード線
を活性化する。これによって、コラムデコーダ104が選
択したビット線とロウデコーダ107によ選択されたワー
ド線の交点に対応して設けられたメモリセルの記憶デー
タによって、コラムデコーダ104が選択したビット線の
電位が上昇（記憶データが“H"の場合）または下降（記
憶データが“L"の場合）する。

データの読出し／書込みが行なわれないときには、各
ビット線対を構成する２本のビット線は、所定の電位
（一般に電源電位の1/2の電位V_cc/2）にイコライズされ
る。そして、データ読出時には、選択されたビット線の
電位が、選択されたメモリセルの記憶データによって前
記所定の電位V_cc/2から上昇または下降する。センス回
路105は、各ビット線対を構成する２本のビット線の電
位を入力として受ける差動増幅回路である。

具体的には、センス回路105は、選択されたメモリセ
ルに接続されるビット線の電位がイコライズ時の電位よ
りも上昇すると、このビット線の電位を論理レベル“H"
に対応する高電位（電源電位）まで引上げると同時に、
このビット線と対をなすビット線の電位の論理レベル
“L"に対応する低電位（接地電位）まで引下げる。逆
に、選択されたメモリセルに接続されたビット線の電位
がイコライズ時の電位よりも下降すると、センス回路10
5は、このビット線の電位を論理レベル“L"に対応する
低電位まで引下げると同時に、このビット線と対をなす
ビット線の電位を論理レベル“H"に対応する高電位まで
引上げる。この結果、選択されたビット線およびこれと
対となすビット線には、選択されたメモリセルの記憶デ
ータに応じた互いに相補的なデータが読出される。

通常のデータ読出時には、センス回路105が上述のよ
うに動作する結果、選択されたメモリセルに接続された
ビット線（コラムデコーダ104によって選択されたビッ
ト線）上に現われた電位が、選択されたメモリセルの記
憶データとしてマルチプレクサ103を介してデータ出力
回路102に伝達される。データ出力回路102は、マルチプ
レクサ103からのデータを最終的な読出データD_OUTとし
て外部に出力する。

さて、メモリアレイ内のメモリセルの欠陥の有無は、
たとえば、メモリアレイ内のテストすべきメモリセルに
予めデータを書込んでおき、このメモリセルからデータ
を読出して、予め書込んでおいたデータと同じデータが
読出されるか否かによって判別される。このような場
合、メモリセルアレイ内のすべてのメモリセルをテスト
するには、すべてのメモリセルに予めデータを書込んだ
後、各メモリセルからデータを読出す必要がある。しか
しながら、通常のデータ書込みでは、１回に１個のメモ
リセルにしかデータを書込むことができない。したがっ
て、メモリの大容量化によってメモリアレイ内のメモリ
セルの総数が増大すると、テストのためのデータ書込み
に多くの時間が費やされ、結果として、前述のようなメ
モリセルの欠陥の有無等を調べるメモリの機能テストに
要する時間が増大する。

そこで、第９図に示されるメモリは、テストのための
データ書込みに要する時間を短縮するために、通常のデ
ータ書込みと異なる経路でテストのためのデータ書込み
を行なう書込回路30を含むテスト回路20を、メモイアレ
イ10,データ入力回路101,データ出力回路102,マルチプ
レクサ103,コラムデコーダ104,センス回路105,アドレス
バッファ106,ロウデコーダ107,およびワードドライバ10
8と同一チップ上に備える。

テスト回路20は、書込回路30,比較回路40,および検出
回路50によって構成される。テスト時には、書込回路30
に、予め書込まれるテスト用データD_TEが入力される。
書込回路30は、１本のワード線に接続されるすべてのメ
モリセルに同時に前記データD_TEを書込む。この書込み
が終了すると、比較回路40に、予め書込まれたデータD_T
の反転データ▲▼が期待値データとして与えられ
るとともに、ロウデコーダ107によってデータD_Tが予め
書込まれた、前記１本のワード線に接続されるすべての
メモリセルから同時にデータ読出しが行なわれる。比較
回路40は、このデータ読出しによって読出されたデータ
と、前記反転データ▲▼とを比較する。

検出回路50は、比較回路40における比較の結果、読出
されたデータのいずれも反転データ▲▼と一致し
ない場合、つまり、前記１本のワード線に接続れたメモ
リセルのいずれからも予め書込んでおいたデータと同じ
データが読出された場合、不良メモリセルがないことを
示す所定の論理レベルのフラグ信号DSを出力する。逆
に、比較回路40における比較の結果、読出されたデータ
のいずれかが反転データ▲▼と一致した場合、す
なわち、前記１本のワード線に接続されたすべてのメモ
リセルのうちの少なくとも１つから予め書込んでおいた
データと異なるデータが読出された場合、検出回路50は
不良メモリセルがあることを示す、前記所定の論理レベ
ルとは逆の論理レベルのフラグ信号DSを出力する。

このように、このメモリでは、テスト回路20によっ
て、メモリアレイ10内のすべてのメモリセルの欠陥の有
無が、同一のワード線方向（行方向）配列されるすべて
のメモリセルに関して同時に行なわれる、いわゆるライ
ンテストが行なわれる。

第10図は、テスト回路20およびその周辺の構成を示す
回路図である。第11図において、メモリアレイ10には、
テスト回路20が接続される。第11図においては、４本の
ワード線WL1〜WL4および２組のビット線対B1,▲▼
およびB2,▲▼が代表的に示される。

書込回路30は、ＮチャネルMOSトランジスタQ1〜Q4,書
込制御線WC,および書込線W,を含む。比較回路40は、
各ビット線対に対応して設けられる同一構成の比較器を
含む。第11図において、この比較器は、ビット線対B1,
▲▼およびB2,▲▼に対応して設けられるもの
が代表的に示される。ビット線対B1,▲▼に対応し
て設けられる比較器CP1はＮチャネルMOSトランジスタQ5
およびQ6を含み、同様に、ビット線対B2,▲▼に対
応して設けられる比較器CP2はＮチャネルMOSトランジス
タQ7およびQ8を含む。

次にラインテスト時のテスト回路20の動作について説
明する。

まず、書込線Ｗおよびにたとえば、それぞれ論理レ
ベル“H"のデータおよび論理レベル“L"のデータが与え
られ、書込制御線WCの電位がハイレベルに立上げられ
る。これにより、トランジスタQ1〜Q4が導通し、ビット
線B1およびB2の電位が“H"レベルとなり、ビット線▲
▼および▲▼の電位が“L"レベルとなる。ここ
で、第９図におけるワードドライバ108によって、たと
えばワード線WL1が活性化されるべく、ワード線WL1の電
位が“H"レベルに立上げられる。これに応答して、メモ
リセルM1およびM3には、“H"レベルのデータが書込まれ
る。この書込後、ワードドライバ108によって、ワード
線WL1が不活性化されるべくワード線WL1の電位が“L"レ
ベルにされるとともに、書込制御線WCの電位は“L"レベ
ルにされる。

その後、ワードドライバ108によってワード線WL1の電
位が再び“H"レベルに立上げられると、メモリセルM1お
よびM3に記憶されたデータに応じた電位変化が、ビット
線B1およびB2に生じる。この、ビット線対B1およびB2上
の電位変化は前述したように、第９図におけるセンス回
路105により増幅される。この結果、ビット線対B1,▲
▼およびB2,▲▼は各々、メモリセルM1およびM3
からの読出データに応じた相補的な電位となる。

次に、書込線Ｗおよびにそれぞれ、データ書込時と
は逆に“L"レベルのデータおよび“H"レベルのデータが
与えられる。

さて、検出回路50は、インバータG1と、インバータG1
の入力端と接地との間に接続されて、トランジスタQ5お
よびQ6の接続点（比較器CP1の出力端）の電位をゲート
に受けるＮチャネルMOSトランジスタQ9および、トラン
ジスタQ7およびQ8の接続点（比較器CP2の出力端）の電
位をゲートに受けるＮチャネルMOSトランジスタQ10と、
前記トランジスタQ9およびQ10ならびにインバータG1を
接続する接続線N11に接続されるプリチャージ回路51を
含む。実際には、インバータG1と接地との間には、トラ
ンジスタQ9およびQ10だけでなく、他のすべてのビット
線対の各々に対応して設けられた比較器ごとにＮチャネ
ルMOSトランジスタが設けられている。プリチャージ回
路51は、テスト開始にあたって前記接続線N11を“H"レ
ベルにプリチャージする。

前述のようにしてテスト用のデータを書込まれたメモ
リセルM1およびM3からデータが読出されたとき、この読
出されたデータが、予め書込まれたテスト用のデータと
同じ“H"レベルのときには、ビット線B1およびB2の電位
は“H"レベルとなり、ビット線▲▼および▲▼
の電位は“L"レベルとなる。これにより、比較器CP1お
よびCP2においてトランジスタQ5およびQ7が導通し、比
較器CP1とトンランジスタQ9とを接続する接続線N9およ
び、比較器CP2とトランジスタQ10とを接続する接続線N1
0の電位はともに書込線Ｗの電位によって“L"レベルと
なる。このため、トランジスタQ9およびQ10はOFFの状態
となり、プリチャージ回路51によってプリチャージされ
た接続線N11の電位は降下しない。したがって、ワード
線WL1に接続される他のいずれのメモリセルから読出さ
れたデータも、予め書込まれたデータと同じ“H"レベル
であれば、検出回路50において各比較器に対応して設け
られたいずれのＮチャンネルMOSトランジスタも導通せ
ず、インバータG1からは、不良メモリセルがないことを
示す“L"レベルの信号が出力される。このインバータG1
の出力が前述のフラグ信号DSである。

ここで、たとえばメモリセルM1が不良であると仮定す
る。この場合、メモリセルM1およびM3に“H"レベルのデ
ータが書込まれたにもかかわらず、メモリセルM1および
M3から読出されたデータがそれぞれ“L"レベルおよび
“H"レベルとなる。これに応答して、センス回路105は
前述の場合とは逆の動作を行ない、ビット線B1の電位を
“L"レベルとし、ビット線▲▼の電位を“H"レベル
とする。一方、書込線Ｗおよびには、それぞれ“L"レ
ベルのデータおよび“H"レベルのデータが与えられてい
る。このため、トランジスタQ6は、ビット線▲▼の
“H"レベルの電位を受けて導通し、接続線N9は“H"レベ
ルに充電される。これによって、トランジスタQ9が導通
し、接続線N11は接地に結合されて“L"レベルに放電さ
れる。この結果、インバータG1からは不良メモリセルが
あることを示す“H"レベルのフラグ信号DSが出力され
る。つまり、選択されたワード線に接続されるすべての
メモリセルのいずれか１つに欠陥があると、欠陥のある
メモリセルに対応するビット線対に対応して設けられた
比較回路の出力が、検出回路50内の対応するトランジス
タを導通させて、接続線N11の電位を“L"レベルに引下
げる。これによって、フラグ信号DSは“H"レベルとな
る。

このように、書込線Ｗおよびを介して、選択された
１本のワード線に接続される１行のメモリセルに同一の
データが書込まれる。そして、その１行のメモリセルか
らデータが読出され、かつ、書込線Ｗおよびに先に与
えられデータとは逆のデータがそれぞれ与えられる。そ
して、１行のメモリセルから読出されたデータが、前に
これら１行のメモリセルに書込まれたデータとすべて一
致するときには、フラグ信号DSが不良メモリセルがない
ことを示す論理レベルとなる。一方、前記１本のワード
線に接続される１行のメモリセルのうち少なくとも１つ
が不良であり、そのメモリセルから読出されたデータ
が、予め書込まれたデータと一致しないときには、フラ
グ信号DSは不良メモリセルがあることを示す論理レベル
となる。

このように、第９図に示したオンチップテスト回路を
備えたメモリにおいては、１本のワード線に接続される
すべてのメモリセルに同時にテストのためのデータが書
込まれた後、同時にテストが行なわれる。したがって、
テスト時間の大幅な短縮が期待される。

［発明が解決しようとする課題］以上のように、テスト時間の短縮を可能にする従来の
半導体記憶装置においては、第10図に示されるように書
込制御線および書込線がすべてのビット線に共通に設け
られるので、１本のワード線に接続される１行のメモリ
セルが同一のデータしか書込むことができない。すなわ
ち、１行のメモリセルに入力されるテストデータのパタ
ーンはすべて“H"レベルのデータまたはすべて“L"レベ
ルのデータとなる。このため、行方向に隣接する２つの
メモリセルに互いに異なるデータを書込むことにより可
能となるテスト、たとえば、隣接するメモリセル間のリ
ークの検出等を行なうことは不可能である。したがっ
て、従来技術では、ラインテストによりテスト時間が短
縮され得るが、短いテスト時間で実施可能なテストの種
類が限定されるため、不良のメモリセルを多くの局面か
ら検出することが困難となり、結果的に、不良メモリセ
ルに対する検出感度が低下するという問題が生じる。

本発明の目的は、上記のような問題点を解決し、不良
メモリセルに対する検出感度を損なうことなく、高速の
機能テストが実施され得る半導体記憶装置を提供するこ
とである。

［課題を解決するための手段］上記のような目的を達成するために本発明に係る半導
体記憶装置は、それぞれがワード線とビット線とに接続
され、かつ、行方向および列方向にマトリクス状に配さ
れた複数のメモリセルと、それぞれが予備のワード線と
前記ビット線とに接続され、かつ、前記行方向および前
記列方向にマトリクス状に配された複数の予備のメモリ
セルと、予備のワード線に接続された、１行分の予備の
複数のメモリセルにデータを書込む書込手段と、この書
込手段によって、１つの予備のワード線に接続された１
行分の複数のメモリセルに書込まれたデータを同時に読
出す読出手段と、この読出手段の読出しに応答して、少
なくとも１つのワード線を選択して活性化する選択・活
性化手段と、この選択・活性化手段によって活性化され
た少なくとも１つのワード線に接続される少なくとも１
行分の複数のメモリセルに、読出手段によって読出され
たデータを転送する手段とを備える。

［作用］上記のように、本発明に係る半導体記憶装置は、予備
の複数のメモリセルに書込まれたデータを１行分同時に
読み出す手段の読出しに応答して、予備のメモリセルと
は別に設けられた複数のメモリセルに接続される少なく
とも１つのワード線を選択して活性化する手段を有す
る。このため、読出手段が予備のメモリセルからデータ
読出しを行なう期間内に、選択・活性化手段とによって
活性化された、予備のメモリセルとは別に設けられた複
数のメモリセルに対するデータ書込みを行なうことが可
能となる。本発明に係る半導体記憶装置は、前記選択・
活性化手段に加えて、選択・活性化手段によって活性化
されたワード線に接続された複数のメモリセルに、予備
のメモリセルから読出されたデータを転送する手段も備
える。したがって、読出手段による１回の読出し動作期
間内に、読出された予備のメモリセルの記憶データを、
少なくとも１行分の複数のメモリセルに同時に書込むこ
とができる。したがって、予備のメモリセルとは別に設
けられた複数のメモリセルへのデータ書込みを高速に行
なうことが可能となる。

［実施例］第１図は、本発明の一実施例の半導体記憶装置の全体
構成を示す概略ブロック図である。

第１図を参照して、この半導体記憶装置は、通常のメ
モリアレイ201に加えて、前記通常のメモリアレイ201内
に欠陥のあるメモリセルが存在した場合にこの欠陥のあ
るメモリセルに代わって使用される予備のメモリセルア
レイを含む予備のメモリアレイ202を含む、いわゆる冗
長回路方式を取入れた構成の半導体記憶装置である。

通常のメモリアレイ201は、第10図に示されるメモリ
アレイ10と同様の構成を有し、複数のビット線対B1およ
び▲▼,B2および▲▼，…Blおよび▲▼
（ｌは自然数）と、これらビット線対に交差するように
配される複数のワード線WL1〜WLm（ｍは自然数）と、こ
れらビット線対を構成するすべてのビット線とワード線
との交点の各々に対応して１個ずつ設けられるメモリセ
ル（図示せず）とを含む。

予備のメモリアレイ202は、通常のメモリアレイ201の
ビット線と共通のビット線B1,▲▼,B2,▲▼，
…Bl,▲▼と、通常のメモリアレイ201のワード線
（通常ワード線）WL1〜WLmとは別のワード線（スペアワ
ード線）SWL1〜SWL2と、前記共通のビット線B1,▲
▼〜Bl,▲▼と、前記スペアワード線SWL1およびSWL
2との交点の各々に対応して設けれる予備のメモリセル
（図示せず）とを含む。

この半導体記憶装置は、さらに、外部からのアドレス
信号をバッファするアドレスバッファ205と、前記アド
レスバッファ205によってバッファされたアドレス信号
に応答して、通常のメモリアレイ201内のワード線WL1〜
WLmから前記アドレス信号に対応する１本のワード線を
選択する通常ロウデコーダ203aと、前記アドレス信号に
応答して、予備のメモリアレイ202内のスペアワード線S
WL1およびSWL2から前記アドレス信号に対応する１本の
スペアワード線を選択する予備ロウデコーダ203bとを含
む。

さらに、この半導体記憶装置は、通常ロウデコーダ20
3aによって選択されたワード線を、それに対応して設け
られたメモリセルへのデータ書込み／読出しが可能とな
るように活性化する通常ワードドライバ204aと、予備ロ
ウデコーダ203bによって選択されたスペアワード線を、
それに対応して設けられたメモリセルへのデータ書込み
／読出しが可能となるように、活性化する予備ワードド
ライバ204bと、センス回路・I/O制御回路206と、コラム
デコーダ207と入出力回路208とを含む。

第９図に示される半導体記憶装置の場合と同様に、コ
ラムデコーダ207は、アドレスバッファ205を介して与え
られるアドレス信号に応答して、ビット線対B1,▲
▼〜Bl,▲▼から前記アドレス信号に対応する１対
のビット線を選択し、センス回路・I/O制御回路206は、
データ読出時に前記コラムデータ207によって選択され
たビット線対に現われたデータを増幅し、入出力回路20
8に出力する。データ読出時には、センス回路・I/O制御
回路206は、入出力回路208から与えられたデータに応じ
た相補的な電位を、コラムデコーダ207によって選択さ
れたビット線対を構成する２本のビット線に与える。

入出力回路208は、外部から入力されるデータを取付
み、かつ、センス回路・I/O制御回路206から与えられる
データを外部へ出力する。

この半導体記憶装置の全体構成は、上述のように、従
来の、予備メモリアレイを備えた半導体記憶装置と同様
である。しかし、この半導体記憶装置において、通常ロ
ウデコーダ203aおよび通常ワードドライバ204aならびに
予備ロウデコーダ203bおよび予備ワードドライバ204b
は、１つのメモリセルへのデータ書込みが開始されてか
ら完了するまでの１書込サイクル内に、予備メモリアレ
イ202内の任意の１本のワード線に対応して設けられた
すべてのメモリセルの記憶データを各々、通常メモリア
レイ201内の少なくとも１本のワード線に対応して設け
られたすべてのメモリセルに同時に転送できるように構
成される。

第２図（ａ）は、通常ロウデコーダ203aおよび通常ワ
ードドライバ204aの構成を示す回路図であり、第２図
（ｂ）は、予備ロウデコーダ203bおよび予備ワードドラ
イバ204bの構成を示す回路図である。

第２図（ａ）を参照して、第１図における通常ロウデ
コーダ203aは、第１図のアドレスバッファ205を介して
与えられるｎ＋１ビットのアドレス信号を構成するｎ個
のビットのデータA₁〜A_n（ｎは任意の自然数）の各々
を、非反転状態または反転状態でゲートに受けるＮチャ
ネルMOSトランジスタT₁〜T_nと、前記アドレス信号を構
成するもう１つのビットのデータRX₀を反転状態および
非反転状態で各々受けるインバータINV1およびINV2と、
外部からのロウデコーダプリチャージ信号PREをゲート
に受けるＮチャネルMOSトランジスタTr1およびＰチャネ
ルMOSトランジスタTr2と、後述する通常デコーダ不活性
化信号NEDおよび前記インバータINV1の出力を入力とし
て受ける２入力NORゲート２と、前記通常デコーダ不活
性化信号NEDおよび前記インバータINV2の出力を入力と
して受ける２入力NORゲート３とによって構成される回
路ブロック300aを含む。アドレス信号RX₀は、第１図の
通常メモリセル201内のワード線WL1を選択するか否かを
示す。

トランジスタT₁〜T_nは並列接続されて、電源V_DDと接
地V_SSとの間に設けられる。トランジスタTr2は、電源V
_DDと、トランジスタT₁〜T_nの一方の共通接続線N1との間
に直列接続され、トランジスタTr1はトランジスタT₁〜T
_nのもう一方の共通接続線と接地V_SSとの間に直列接続さ
れる。

データ書込み／読出しが行なわれないアドレス不活性
時において、ロウデコーダプリチャージ信号RREは、
“L"レベルでありトランジスタTr2およびTr1を各々ON状
態およびOFF状態にする。これによって、接続線N1は、
トランジスタT₁〜T_nの各ゲートへの入力信号のレベルに
かかわらず、電源V_DDの高電位によって“H"レベルにプ
リチャージされる。そして、データ書込み／読出しが開
始されると、前記プリチャージ信号PREは“H"レベルに
切換わる。これによって、スタンバイ時とは逆に、トラ
ンジスタTr1がON状態となり、トランジスタTr2はOFF状
態となる。さて、データ書込／読出時には、第１図のア
ドレスバッファ205からアドレス信号A₀〜A_n，RX₀が反転
状態および非反転状態で与えられる。したがって、デー
タ書込／読出時には、回路ブロック300aにおいて、トラ
ンジスタT₁〜T_nの各ゲートへの入力信号のうちの少なく
とも１つが“H"レベルであると、トランジスタT₁〜T_nの
うちこのハイレベルの信号をゲートに受けたトランジス
タおよびトランジスタTr1が接続線N1に電位を接地V_SSの
低電位によって“L"レベルに引下げる。

一方、通常デコーダ不活性化信号NEDは、通常ロウデ
コーダ203aのワード線選択動作を不能化または能動化す
るための信号である。通常デコーダ不活性化信号NEDが
“H"レベルであると、通常ロウデコーダ203aのワード線
選択動作は不能化され、通常デコーダ不活性化信号NED
が“L"レベルであると、通常ロウデコーダ203aのワード
線選択動作は能動化される。

通常デコーダ不活性化信号NEDが“H"レベルである
と、NORゲート２および３の出力は、各々、アドレス信
号RX₀およびその反転信号▲▼の論理レベルにか
かわらず“L"レベルとなる。しかし、通常デコーダ不活
性化信号NEDが“L"レベルであると、NORゲート２および
３は各々、アドレス信号RX₀およびその反転信号▲
▼の論理レベルを反転して出力する。すなわち、NOR
ゲート２および３からは各々、アドレス信号RX₀および
その反転信号▲▼が出力される。

さて、回路ブロック400aは、第１図における通常ワー
ドドライバ204aを構成しており、NORゲート２の出力端
と接地V_SSとの間に設けられるＮチャネルMOSトランジス
タTr6およびTr7と、NORゲート３の出力端と接地V_SSとの
間に設けられるＮチャネルMOSトランジスタTr8およびTr
9と、前記接続線N1の電位を反転するインバータ１とを
含む。前記トランジスタTr7およびTr9は、インバータ１
の出力をゲートに受ける。回路ブロック400aは、さら
に、電源V_DDの電位をゲートに受けて導通し接続線N1の
電位をトランジスタTr6およびTr8のゲートに各々与える
ＮチャネルMOSトランジスタTr3およびTr4と、インバー
タ１の出力をゲートに受けて、電源V_DDとインバータ１
の入力端との間に設けられるＰチャネルMOSトランジス
タTr5とを含む。トランジスタTr6およびTr7の接続点
は、第１図に通常メモリアレイ201内のワード線WL1に接
続され、トランジスタTr8およびTr9の接続点は、通常メ
モリアレイ201内にワード線WL2に接続される。

データ書込／読出時に、アドレス信号の入力によって
回路ブロック300aにおける接続線N1の電位が“L"レベル
になると、回路ブロック400aにおいて、インバータ１の
出力が“H"レベルとなって、トランジスタTr7およびTr9
が導通する。これによって、ワード線WL1およびWL2の電
位は、各々、トランジスタTr6およびTr8の導通状態にか
かわらずともに“L"レベルとなる。つまり、回路ブロッ
ク300aは、ワード線WL1およびWL2のいずれもを選択せ
ず、それゆえ、回路ブロック400aはワード線WL1およびW
L2のいずれも活性化しない。

データ書込／読出時において、アドレス信号が入力さ
れても接続線N1の電位がプリチャージ時の電位、すなわ
ち、“H"レベルに保持された場合、インバータ１はトラ
ンジスタTr7およびTr9のいずれも導通させない。一方、
この場合、インバータ１の入力端の電位、すなわち、接
続線N1の電位は“H"レベルであるため、トランジスタTr
6およびTr8は導通して、ワード線WL1およびWL2には各
々、NORゲート２および３の出力が伝達される。したが
って、このとき通常デコーダ不活性化信号NEDが“L"レ
ベルであると、ワード線WL1およびWL2には、各々、相補
的な信号RX₀および▲▼が伝達される。すなわ
ち、ワード線WL1およびWL2のうちのいずれか一方のみが
選択的に“H"レベルとなる。しかし、通常デコーダ不活
性化信号NEDが“H"レベルであると、NORゲート２および
３の出力はともに“L"レベルであるから、ワード線WL1
およびWL2のいずれも活性化されず“L"レベルとなる。

具体的には、トランジスタT₁〜T_nの各ゲートに付与さ
れるデータは、ワード線WL1またはWL2が選択されるべき
アドレス信号が入力されたときのみ、トランジスタT₁〜
T_nがすべてOFF状態となって、接続線N1の電位が“H"レ
ベルに保持されるように選ばれる。したがって、データ
書込／読出時には、通常デコーダ不活性化信号NEDが
“L"レベルであれば、ワード線WL1およびWL2に対応して
設けられたメモリセルを選択するアドレス信号A₁〜A_n，
RX₀に応答して、回路ブロック400aは選択されるべきメ
モリセルに対応した方のワード線を活性化する。

実際には、第１図における通常ロウデコーダ203aは回
路ブロック300aと同一構成の回路ブロックを複数個含
み、通常ワードドライバ204aは回路ブロック400aと同一
構成の回路ブロックを複数個含む。すなわち、通常ロウ
デコーダ203aは、回路ブロック300aに加えて、メモリア
レイ201内のワード線WL3およびWL4に対応して設けられ
たメモリセルを選択するアドレス信号を受けたときにの
み、接続線N1の電位を“H"レベルに保持するように、ト
ランジスタT₁〜T_nの各ゲートへの入力信号を設定された
回路ブロック，ワード線WL5およびWL6に対応して設けら
れたメモリセルを選択するアドレス信号を受けたときに
のみ接続線N1の電位を“H"レベルに保持するように、ト
ランジスタT₁〜T_nの各ゲートへの入力信号が設定された
回路ブロック，…，ワード線WL（ｍ−１）およびWLmに
対応して設けられたメモリセルを選択するアドレス信号
を受けたときにのみ選択線N1の電位を“H"レベルに保持
するように、トランジスタT₁〜T_nの各ゲートへの入力信
号を設定された回路ブロックを含む。そして、通常ワー
ドドライバ204aは、回路ブロック400aに加えて、回路ブ
ロック300aと同一構成の上記回路ブロックに各々対応し
て、ワード線WL3およびWL4に対応して設けられたメモリ
セルを選択するアドレス信号に応答して接続線N1に保持
された“H"レベルの電位を受けてワード線WL3およびWL4
のうちのいずれか一方の電位を“H"レベルにする回路ブ
ロック，ワード線WL5およびWL6に対応して設けられたメ
モリセルを選択するアドレス信号に応答して接続線N1に
保持された“H"レベルの電位を受けてワード線WL5およ
びWL6のうちのいずれか一方の電位を“H"レベルにする
回路ブロック，…，ワード線WL（ｍ−１）およびWLmに
対応して設けられたメモリセルを選択するアドレス信号
に応答して接続線N1に保持された“H"レベルの電位を受
けてワード線WL（ｍ−１）およびWLmのうちのいずれか
一方の電位を“H"レベルにする回路ブロックとを含む。

通常デコーダ不活性化信号NEDが“L"レベルであるデ
ータ書込／読出時には、外部からのアドレス信号に応答
して、第１図の通常メモリアレイ201において、１本の
ワード線のみが選択・活性化されて“H"レベルとなり、
他のワード線はすべて“L"レベルとなる。

次に、第１図における予備ロウデコーダ203bおよび予
備ワードドライバ204bの構成について説明する。

第２図（ｂ）を参照して、予備ロウデコーダ203bは、
第１図におけるアドレスバッファ205からのアドレス信
号A₁〜A_nおよびその反転信号▲▼〜▲▼を各々
ゲートに受ける、ＮチャネルMOSトランジスタTs1,Ts3,
…,Ts（2n−１）および、ＮチャネルMOSトランジスタTs
2,Ts4,…,Ts（2n）の並列接続回路と、前記プリチャー
ジ信号PREをゲートに受けるＰチャネルMOSトランジスタ
Tr12と、前記プリチャージ信号PREの反転信号▲
▼および後述するスペアイネーブル信号SEを受ける２入
力ORゲート５と、前記ORゲート５の出力をゲートに受け
るＮチャネルMOSトランジスタTr10と、前記スペアイネ
ーブル信号SEの反転信号▲▼をゲートに受けるＰチ
ャネルMOSトランジスタTr11とを含む。

前記並列回路，トランジスタTr10およびTr12は、電源
V_DDと接地V_SSとの間に直列接続され、トランジスタTr11
はトランジスタTr12と並列に接続される。そして、トラ
ンジスタTs1〜Ts（2n）の各々と、トランジスタTr11と
の間には、ヒューズf1〜ｆ（2n）が介在される。ヒュー
ズf1〜ｆ（2n）は、第１図における通常メモリアレイ20
1内に欠陥のあるメモリセルが存在した場合、この欠陥
のあるメモリセルと同一の行にあるすべてのメモリセル
へのアクセスを、予備のメモリアレイ202内のスペアワ
ード線SWL1またはSWL2のいずれかに対応して設けられた
予備のメモリセルへのアクセスに切換えるために設けら
れる。

機能テストによって、メモリアレイ201内に不良メモ
リセルが検出されると、この不良メモリセルを選択する
アドレス信号が入力されたときに、予備ロウデコーダ20
3bにおいて、トランジスタTs1〜Ts（2n）のうちのいず
れのトランジスタを介しても接続線N2がトランジスタTr
10に電気的に接続されないように、ヒューズf1〜ｆ（2
n）が選択的に切断される。

次に、この予備ロウデコーダ203bの動作について説明
する。

データの書込み／読出しが行なわれないアドレス不活
性時には、プリチャージ信号PREは“L"レベルであるか
ら、NORゲート５の出力が“L"レベルとなりトランジス
タTr10はOFF状態となる。したがって、通常ロウデコー
ダを構成する回路ブロック300aにおけると同様に、トラ
ンジスタTr12の導通によって、アドレス信号を受けるト
ランジスタTs1〜Ts（2n）をヒューズを介して共通に接
続する接続線N2は“H"レベルにプリチャージされる。

さて、スペアイネーブル信号SEは、予備メモリアレイ
から通常メモリアレイへのデータ転送を行なわない通常
動作時においては“L"レベルである。したがって、通常
動作時にはトランジスタTr11はOFF状態であるととも
に、NORゲート５は、プリチャージ信号PREの反転信号▲
▼を反転して出力する、すなわち、プリチャージ
信号PREを常に非反転状態で出力する。

データ書込／読出時には、プリチャージ信号PREは
“H"レベルに切換わるため、データ書込時にはトランジ
スタTr12はOFF状態となり、変わってトランジスタTr10
がON状態となる。したがって、データ書込／読出時に、
不良メモリセルに対応するワード線に接続されたメモリ
セルを選択するアドレス信号が入力されない限り、予備
ロウデコーダ203bにおいて、トランジスタTs1〜Ts（2
n）のうち少なくとも１つのトランジスタが必ず導通し
て、接続線N2の電位は、接地V_SSの低電位によって“L"
レベルに引下げられる。しかし、不良メモリセルに対応
するワード線を選択するアドレス信号が入力されると、
トランジスタTs1〜Ts（2n）のうち導通状態のトランジ
スタに対応して設けられたヒューズがすべて予め切断さ
れているために、接続線N2の電位は“H"レベルに保持さ
れる。

予備ワードドライバ204bは、ＮチャネルMOSトランジ
スタTr16およびTr17の直列接続と、ＮチャネルMOSトラ
ンジスタTr18およびTr19の直列接続と、電源V_DDの電位
をゲートに受けて導通して接続線N2の電位をTr17および
Tr18のゲートに各々与えるＮチャネルMOSトランジスタT
r13およびTr14とを含む。この予備ドライバ204bは、さ
らに、接続線N2の電位を反転してトランジスタTr17およ
びTr19のゲートに付与するインバータ４と、インバータ
４の入力端と、電源V_DDとの間の設けられるＰチャネルM
OSトランジスタTr15とを含む。トランジスタTr15のゲー
トには、インバータ４の出力が付与され、トランジスタ
Tr16およびTr18のドレインには、各々アドレス信号RX₀
およびその反転信号▲▼が付与される。

インバータ４の出力端の電位、すなわち、接続線N2の
電位は、通常デコーダ不活性化信号NEDとして、第２図
に代表的に示された回路ブロック300aを含む、第１図の
通常ロウデコーダ203aを構成する回路ブロックの各々に
与えられる。トランジスタTr16およびTr17の接続点の電
位は第１図におけるスペアワード線SWL1に与えられ、ト
ランジスタTr18およびTr19の接続点の電位は第１図にお
けるスペアワード線SWL2に与えられる。

前述したように、通常動作時には、アドレス信号が欠
陥のあるメモリセルに対応するワード線を選択するもの
であれば、接続線N2の電位は“H"レベルであり、アドレ
ス信号が欠陥のあるメモリセルに対応するワード線を選
択するものでなければ接続線N2の電位は“L"レベルであ
る。したがって、通常動作時にアドレス信号が前者であ
れば、予備ワードドライバ204bにおいて、ドランジスタ
Tr15,Tr16およびTr18がすべてON状態、トランジスタTr1
7およびTr19はともにOFF状態となる。このため、トラン
ジスタTr16およびTr17の接続点には、アドレス信号RX₀
が伝達され、トランジスタTr18およびTr19の接続点に
は、前記アドレス信号RX₀の反転信号▲▼が伝達
される。この結果、スペアワード線SWL1およびSWL2のう
ちのいずれか一方の電位が“H"レベルとなる。つまり、
欠陥のあるメモリセルに対応するワード線がアドレス信
号によって指示されると、スペアワード線SWL1およびSW
L2のうちのいずれか一方に対応して設けられたメモリセ
ルに対するデータの書込み／読出しが可能となる。一
方、この場合には、通常デコーダ不活性化信号NEDが
“H"レベルであるから、第２図における回路ブロック30
0aに代表される、通常ロウデコーダを構成する各回路ブ
ロックにおいて、NORゲート２および３の出力がともに
“L"レベルとなる。これによって、回路ブロック400aに
代表される、第１図の通常ワードドライバ204aを構成す
る回路ブロックによって、通常メモリアレイ201内のす
べてのワード線が“L"レベルとなる。したがって、この
場合には、通常メモリアレイ201内の不良メモリセルに
代わって、第１図における予備のメモリアレイ202内の
メモリセルが選択される。

しかし、逆に、アドレス信号が後者の場合には、接続
線N2の電位は“L"レベルとなるため、先の場合とは逆
に、予備ワードドライバ204bにおいて、トランジスタTr
15,Tr16およびTr18がOFF状態、トランジスタTr17および
Tr19がON状態となる。したがって、この場合には、スペ
アワード線SWL1およびSWL2はともに“L"レベルとなる。
つまり、第１図における予備メモリアレイ202内のいず
れのスペアワード線に対応して設けられたメモリセルも
選択されない。一方、この場合には、通常デコーダ不活
性化信号NEDが“L"レベルであるから、回路ブロック300
aに代表される、第１図の通常ロウデコーダ203aを構成
する各回路ブロックにおいて、NORゲート２および３か
らは各々アドレス信号RX₀およびその反転信号▲
▼が出力される。これによって、回路ブロック400aに代
表される、第１図の通常ワードドライバ204aを構成する
回路ブロックのいずれかによって、通常メモリセル201
内のいずれか１本のワード線が選択される。つまり、ア
ドレス信号によって欠陥のないメモリセルに対するワー
ド線が指示されると、第１図における通常メモリアレイ
201内のメモリセルが選択される。

なお、アドレス信号A₁〜A_n，RX₀は、いずれのメモリ
セルに対してもデータの読出し／書込みが行われないア
ドレス不活性時にはすべて“L"レベルとなる。したがっ
て、アドレス不活性時には、通常ロウデコーダ300aにお
いてトランジスタT₁〜T_nはすべて非導通状態であり、予
備ロウデコーダ203bにおいてトランジスタTs1〜Ts（2
n）はすべて非導通状態である。

第３図は、第１図の半導体記憶装置に、たとえば、ワ
ード線WL1を指示するアドレス信号が入力された場合
の、上記一連の回路ブロックの動作を示すタイムチャー
ト図である。次に、第３図を参照して、第２図に示され
る回路ブロックの動作についてさらに詳細に説明する。

スペアイネーブル信号SEが“L"レベルである通常動作
時において、データ書込み／読出しが行われる際、プリ
チャージ信号PREが第３図（ａ）に示されるように、一
定期間ハイレベルとなる。そして、ワード線WL1を指示
するアドレス信号が入力される。すなわち、アドレス信
号A₁〜A_n，RX₀およびその反転信号▲▼〜▲
▼，▲▼が、すべて“L"レベルであるアドレス不
活性状態から、ワード線WL1を指示するように、アドレ
ス信号A₁〜A_n，RX₀およびその反転信号は▲▼〜▲
▼，▲▼のうちの少なくとも１つ（アドレス
信号RX₀を含む）が、第３図（ｂ）に示されるように、
プリチャージ信号PREが“H"レベルである期間内に所定
期間“H"レベルとなる。

プリチャージ信号PREが“L"レベルである時刻t₁にお
いては、第２図の回路ブロック300aに代表される、通常
ロウデコーダ203aを構成する各回路ブロックにおいて、
接続線N1が“H"レベルにプリチャージされる。そして、
プリチャージ信号PREが“H"レベルに立上がった時刻t₂
においては、通常ロウデコーダ203aを構成する前記各回
路ブロックにおいて、接続線N1をプリチャージするため
のトランジスタTr2がOFF状態となるとともに、トランジ
スタTr1によってアドレス信号A₁〜A_nまたはその反転信
号▲▼〜▲▼を受けるトランジスタT₁〜T_nと、
接地V_SSとが電気的に接続される。

同様に、第２図に示される予備ロウデコーダ203bで
は、時刻t₁において接続線N2が“H"レベルにプリチャー
ジされる。そして、時刻t₂においては、接続線N2がプリ
チャージするためのトランジスタTr12がOFF状態となる
とともに、トランジスタTr10によって、アドレス信号A₁
〜A_nおよびその反転信号▲▼〜▲▼をそれぞれ
受けるトランジスタTs1,Ts3,…,Ts（2n−１）およびト
ランジスタTs2,Ts4,…,Ts（2n）と接地V_SSとが電気的に
接続される。

そして、ワード線WL1を指示するアドレス信号が入力
された時刻t₃において、通常ロウデコーダ203aでは、ワ
ード線WL1およびWL2に対応して設けられた回路ブロック
300aにおいてのみ、接続線N1の電位が第２図（ｃ）にお
いてで示されるように、プリチャージ信号PREが“L"
レベルである期間における電位“H"に保持される。一
方、予備ロウデコーダ204bにおいては、ワード線WL1お
よびWL2に対応して設けられたメモリセルに欠陥がなけ
れば、ヒューズf1〜ｆ（2n）のうちのいずれも切断され
ていないために接続線N2の電位は第３図（ｃ）における
で示されるように、プリチャージ信号PREが“L"レベ
ルに立下がるまで“L"レベルとなる。接続線N2の電位
（通常デコーダ不活性化信号NEDの電位）が“L"レベル
となることによって、通常ロウデコーダ203a内にワード
線WL1およびWL2に対応して設けられた回路ブロック300a
においては、アドレス信号入力後も接続線N1の電位が
“H"レベルであることに応答してNORゲート２および３
の各出力X₀および▲▼に各々“H"レベルのアドレス
信号RX₀およびその反転信号▲▼が現われる。

プリチャージ信号PREが“L"レベルである期間には、
通常デコーダ不活性化信号NEDの電位は“H"レベルであ
るから、通常デコーダ不活性化信号NEDを受けるNORゲー
ト２および３の出力X₀および▲▼はともに“L"レベ
ルである。したがって、NORゲート２の出力X₀は、接続
線N2の電位が立下がった後に“H"レベルに立上がる。一
方、NORゲート３の出力▲▼は、第３図（ｄ）にお
いてで示されるように接続点N2の電位が立下がった後
も“L"レベルに保持される。

接続線N1の電位が“H"レベルとなり、NORゲート２の
出力X₀が“H"レベルとなることによって、通常ワードド
ライバ204aを構成する回路ブロック400aは、ワード線WL
1の電位のみを“H"レベルに立上げる。したがって、ワ
ード線WL1の電位は、第３図（ｅ）においてで示され
るように、NORゲート２の出力X₀が立上がりに応答して
“H"レベルに立上がる。

一方、接続線N2の電位が立下がることによって、予備
ワードドライバ204bは、スペアワード線SWL1およびSWL2
のいずれも選択せず、これらの電位を“L"レベルにす
る。したがって、スペアワード線SWL1およびSWL2ならび
に通常ワード線WL1以外の選択されなかった他のワード
線WL2〜WLmの電位はすべて、第３図（ｅ）においてで
示されるように、アドレス信号RX₀およびその反転信号
▲▼入力後も“L"レベルのままである。

このようにして、たとえば、ワード線WL1に対応して
設けられたメモリセルに対するアクセスが行われた場合
には、ワード線WL1の電位のみが、時刻t₄において“H"
レベルとなる。そして、このメモリセルへのアクセスが
完了すると、アドレス信号A₁〜A_n，RX₀およびその反転
信号▲▼〜▲▼，▲▼は、再び、すべて
“L"レベルに戻り（第３図（ｂ）参照）、これに応答し
て、NORゲート２の出力X₀の電位も“L"レベルに立下が
る。この結果、選択されていたワード線WL1の電位も
“L"レベルに戻り、すべての通常ワード線およびスペア
ワード線が不活性化される。

なお、ワード線WL1およびWL2に対応して設けられたメ
モリセルのいずれかに欠陥が検出され、予備ロウデコー
ダ203bにおいてヒューズf1〜ｆ（2n）が予め、選択的に
切断されている場合には、たとえば、ワード線WL1を指
示するアドレス信号が入力されると、接続線N2の電位は
プリチャージ信号PREが“H"レベルに立上がった後も、
第３図（ｃ）におけるで示されるように、“H"レベル
に保持される。これによって、通常デコーダ不活性化信
号NEDが“H"レベルとなり、通常ロウデコーダ203aを構
成する前記各回路ブロックにおいて、NORゲート２およ
び３の出力X₀および▲▼はともに、第３図（ｄ）に
おけるで示されるように“L"レベルとなる。したがっ
て、通常メモリアレイ201のすべてのワード線WL1〜WLm
は、第３図（ｅ）におけるで示されるように、アドレ
ス信号入力後も“L"レベルのままとなる。

逆に、予備ワードドライバ204bは、接続線N2の電位が
アドレス信号入力後も“H"レベルであることに応答し
て、“H"レベルのアドレス信号RX₀によってスペアワー
ド線SWL1の電位のみを、第３図（ｅ）におけるで示さ
れるように“H"レベルに立上げる。この結果、本来選択
されるべきワード線WL1の代わりに、欠陥のない予備の
メモリセルに対応して設けられたスペアワード線SWL1が
自動的に選択される。

以上は、スペアイネーブル信号SEが“L"レベルである
通常動作時における、通常ロウデコーダ203a,通常ワー
ドドライバ204a,予備ロウデコーダ203b,および予備ワー
ドドライバ204bの動作である。以下、スペアイネーブル
信号SEの電位レベルを切換えることによって実現され
る、この半導体記憶装置の機能について第４図を参照し
て説明する。第４図は、予備メモリアレイから通常メモ
リアレイにデータ転送を行なう場合の、通常ロウデコー
ダ203a,通常ワードドライバ204a,予備ロウデコーダ203
b,および予備ワードドライバ204bの動作を示すタイムチ
ャート図である。

前記データ転送を行う場合には、スペアイネーブル信
号SEが第４図（ｂ）に示されるように所定期間“H"レベ
ルとされ、スペアイネーブル信号SEの立上がり後すぐに
プリチャージ信号PREが、第４図（ａ）で示されるよう
に、スペアイネーブル信号SEが“H"レベルである期間よ
りも長い所定の期間“H"レベルとされる。そして、アド
レス信号A₁〜A_nがプリチャージ信号PREが立上がった後
に入力される。すなわち、アドレス信号A₁〜A_nおよびそ
の反転信号▲▼〜▲▼のうちの少なくともいず
れか１つがプリチャージ信号PREが立上がった後に“H"
レベルに立上がる。

そして、アドレス信号RX₀は、他のアドレス信号A₁〜A
_nよりも若干遅れて入力される。したがって、たとえ
ば、アドレス信号RX₀がワード線WL1を指示するものであ
れば、アドレス信号RX₀は、第４図（ｄ）に示されるよ
うに、アドレス信号A₁〜A_nおよびその反転信号▲▼
〜▲▼のうちの少なくとも１つが立上がった後に
“H"レベルとなる。

スペアイネーブル信号SEが時刻t₅において“H"レベル
となると、予備ロウデコーダ203bにおいて、NORゲート
５の出力がプリチャージ信号PRE反転信号▲▼の
電位レベルにかかわらず“L"レベルとなる。これによっ
て、トランジスタTr10はOFF状態となる。同時に、スペ
アイネーブル信号SEの反転信号▲▼が“L"レベルと
なるため、トランジスタTr11が導通する。この結果、プ
リチャージ信号PREが立上がった後も、接続線N2の電位
（通常デコーダ不活性化信号NEDの電位）は、第４図
（ｆ）で示されるように、ヒューズf1〜ｆ（2n）の切断
の有無にかかわらず“H"レベルに保持される。接続線N2
の電位が“H"レベルであると、予備ワードドライバ204b
によって、与えられたアドレス信号RX₀および反転信号
▲▼が各々スペアワード線SWL1およびSWL2に伝達
される。したがって、入力されたアドレス信号が、たと
えばワード線WL1を指示するものである場合には、スペ
アワード線SWL1の電位が第４図（ｉ）で示されるよう
に、アドレス信号RX₀の立上がりに応答して“H"レベル
となる。一方、第２図の回路ブロック300aに代表され
る、通常ロウデコーダ203aを構成する各回路ブロックに
おいては、プリチャージ信号PREが立上がった後も通常
デコーダ不活性化信号NEDが“H"レベルであるために、N
ORゲート２および３の出力X₀および▲▼がともに
“H"レベルとなり、第２図の回路ブロック400に代表さ
れる、通常ワードドライバ203bを構成するいずれの回路
ブロックによっても、通常メモリアレイ201内のワード
線は一切選択されない。この結果、スペアワード線SWL1
が“H"レベルである時刻t₆においては、スペアワード線
SWL₁に対応して設けられた１行の予備のメモリセルの各
々の記憶データが、対応するビット線上に読出され、第
１図のセンス回路205によって増幅される。

アドレス信号がワード線WL1を指示するものである場
合には、通常ロウデコーダ203a内の、ワード線WL1およ
びWL2に対応して設けられた回路ブロック300aにおい
て、接続線N1の電位が第４図（ｅ）におけるで示され
るように、アドレス信号が入力された後も“H"レベルに
保持される。しかし、他の通常ワード線WL3〜WLmに対応
して設けられた回路ブロックにおける接続線N1の電位
は、第４図（ｅ）においてで示されるように、アドレ
ス信号の入力に応答して“L"レベルに立下がる。

その後、スペアイネーブル信号SEが立下がると、予備
ロウデコーダ203b内のNORゲート５からは、プリチャー
ジ信号PREが出力される。スペアイネーブル信号SEの立
下がり時にはプリチャージ信号PREは“H"レベルである
から、スペアイネーブル信号SEの立下がりに応答してト
ランジスタTr10が導通し、接続線N2の電位を“L"レベル
に引下げる（第４図（ｆ）参照）。これによって、予備
ワードドライバ204bにおいては、トランジスタTr17によ
ってスペアワード線SWL1の電位が“L"レベルに引下げら
れる（第４図（ｉ）参照）。

一方、通常デコーダ不活性化信号NEDが“L"レベルと
なることによって、通常ロウデコーダ203a内の、ワード
線WL1およびWL2に対応して設けられた回路ブロック300a
においてNORゲート２および３の出力X₀および▲▼
に各々、“H"レベルのアドレス信号RX₀およびその反転
信号▲▼が現われる。この結果、NORゲート２の
出力X₀は第４図（ｇ）に示されるように、通常デコーダ
不活性化信号NEDの立下がりに応答して“H"レベルとな
る。これに応答して、ワード線WL1の電位が第４図
（ｈ）に示されるように、アドレス信号RX₀によって
“H"レベルとなる。つまり、通常デコーダ不活性化信号
NEDが“L"レベルである時刻t₇においては、いずれのス
ペアワード線も選択されず、通常ロウデコーダ203aおよ
び通常ワードドライバ204aによって、通常のワード線WL
1の電位のみが“H"レベルとされる。したがって、時刻t
₇においては、ワード線WL1に対応して設けられたすべて
のメモリセルは、対応するビット線に与えられたデータ
を書込まれ得る状態となる。ここで、第１図における通
常メモリアレイ201および予備メモリアレイ202に共通の
ビット線B1,▲▼，…,Bl,▲▼には、時刻t₆に
おいてスペアワード線SWL1に対応して設けられたメモリ
セルの各々から読出され増幅されたデータが現われてい
る。したがて、時刻t₇においては、ビット線B1,▲
▼，…,Bl,▲▼の各々に現われた、スペアワード線
SWL1に対応して設けられた１行の予備メモリセルのデー
タが、各々、ワード線WL1に対応して設けられた１行の
通常メモリセルに、対応するビット線を介して転送され
書込まれる。

その後、上記書込みが終了すると、アドレス信号A₁〜
A_n，RX₀およびその反転信号▲▼〜▲▼，▲
▼はすべて“L"レベルとなりアドレス不活性化状態
となる。これに応答して、NORゲート２の信号X₀が“L"
レベルに立下がる。この結果、ワード線WL1の電位も
“L"レベルとなり、ワード線WL1は不活性状態となる。
その後、プリチャージ信号PREは、再び“L"レベルとな
り、接続線N1およびN2がプリチャージされる。これによ
って、通常デコーダ不活性化信号NEDも“H"レベルに戻
る。

なお、不良メモリセルに対応して設けられたワード線
を指示するアドレス信号が入力された場合には、スペア
イネーブル信号SEが立下がっても、予備ロウデコーダ20
3bにおいて接続線N2の電位は“H"レベルに保持される。
このため、たとえば、アドレス信号RX₀が“H"レベルで
あれば、第４図における時刻t₇においては、スペーアワ
ード線SWL1の電位が“H"レベルであり、逆に、通常ワー
ドドライバ204aに接続されるすべてのワード線の電位は
“L"レベルである。したがって、この場合には、アドレ
ス信号RX₀によって選択された１本のスペアワード線に
対応して設けられた１行の予備のメモリセルから時刻t₆
において読出されたデータが、時刻t₇において再び同じ
メモリセルに書込まれる。

以上のように、データ転送を行う場合には、アドレス
信号RX₀によって選択される１本のスペアワード線に対
応して設けられた１行の予備のメモリセルの記憶データ
が同時に読出され、アドレス信号A₁〜A_n，RX₀によって
選択される１本の通常ワード線に対応して設けられた１
行の通常メモリセルに同時に書込まれる。すなわち、第
１図において、予備メモリアレイ202内の１つのメモリ
セルからデータを読出す、１リードサイクル（または１
リフレッシュサイクル）に相当する期間に、通常メモリ
アレイ201内の１行分のメモリセルが同時にデータ書込
みを行なうとができる。したがって、スペアワード線に
接続される１行のメモリセルに、隣接して異なるデータ
を予め書込んでおけば、この１行のメモリセルの記憶デ
ータによって、通常メモリアレイの機能テストのため
の、ワード線方向に互いに異なるデータを１行の通常メ
モリセルに迅速に書込むことができる。すなわち、機能
テストのためにワード線方向に異なるデータを与える必
要がある場合（たとえば隣接するメモリセル間のリーク
検出）にも、テスト用データの書込みが高速に行なわ
れ、テスト時間が短縮される。

そこで、通常メモリアレイ201のテストのために、通
常メモリアレイ201に書込んでおきたいデータパターン
に応じて、予備メモリアレイ202に、予めデータを書込
んでおけば、スペアイネーブル信号SEを用いて上述のよ
うに、通常メモリアレイに機能テストのためのデータを
所望のパターンで迅速に書込むとができる。

なお、予備メモリアレイ202に任意のパターンでデー
タを書込むには、スペアイネーブル信号SEを“H"レベル
にして、通常ロウデコーダ203aおよび通常ワードドライ
バ204aを不能化し、コラムデコーダ207ならびに予備ロ
ウデコーダ203bおよび予備ワードドライバ204bによって
予備メモリアレイ202内のメモリセルが１個ずつ選択さ
れるように通常のデータ書込みを行なえばよい。

しかし、予備メモリアレイ202において、１本のスペ
アワード線に接続されるすべてのメモリセルに同一のデ
ータを書込む場合には、スペアイネーブル信号SEを“H"
レベルにして、すべてのビット線B1,▲▼，…,Bl,
▲▼に、書込むべきデータに応じた電位を付与すれ
ばよい。すなわち、スペアイネーブル信号SEを“H"レベ
ルとすることによって、アドレス信号RX₀によって選択
された１本のスペアワード線SWL1またはSWL2が“H"レベ
ルとなり、第１図の入出力回路208より入力されたデー
タがビット線B1〜Blまたは▲▼〜▲▼の各々を
介して前記１本のスペアワード線に接続された予備のメ
モリセルに同時に書込まれる。このように、スペアイネ
ーブル信号SEを用いることによって、予備メモリアレイ
202内の１行のメモリセルに同一のデータを同時に書込
むことができる。そこで、通常メモリアレイ201内のメ
モリセルの記憶データを、すべて“H"レベルまたは“L"
レベルのいずれかに統一する（オールクリア）場合に
は、予め上述のようにしてスペアイネーブル信号SEを用
いて予備メモリアレイ202に“H"レベルまたは“L"レベ
ルのいずれかのデータを書込み、その後、第３図に示さ
れるようなタイミングで、スペアイネーブル信号SEおよ
びプリチャージ信号PREの電位レベルの切換えおよび、
アドレス信号の入力を行なえば、通常メモリアレイ201
内のメモリセルにはｍ回のリードサイクルに対応する時
間で“H"または“L"のいずれか一方のデータが書込まれ
る。すなわち、本実施例によれば、通常メモリ201を高
速にオールクリアすることも可能である。

本実施例では、スペアワード線は２本であるので、入
力されたアドレス信号RX₀が“L"レベルである場合およ
び“H"レベルである場合の各々の場合に、異なるスペア
ワード線に接続された１行の予備のメモリセルの記憶デ
ータを、通常メモリセル内の異なる行のメモリセルに書
込むことができる。そこで、スペアワード線SWL1に対応
する行とスペアワード線SWL2に対応する行に予め異なる
パターンでデータを書込んでおけば、データ転送後の通
常メモリアレイにおいて、一方のスペアワード線SWL1に
対応するメモリセルからデータ転送された行のデータパ
ターンと、他方のスペアワード線SWL2に対応するメモリ
セルからデータ転送された行のデータパターンとは互い
に異なる。つまり、通常メモリアレイに高速書込みが可
能なデータパターンの、列方向の自由度が増す。

また、スペアワード線を増やし、それに応じて予備の
メモリセル，予備のロウデコーダおよび予備ワードドラ
イバを増やせば、通常メモリセルに、より多くの種類の
データパターンを高速書込みすることができる。このよ
うな場合には、スペアイネーブル信号SEが各予備ロウデ
コーダに分割して付与すればよい。スペアワード線およ
び予備メモリセルを増加させれば、半導体記憶装置の冗
長性も向上される。したがって、このような方法によれ
ば、機能テストに要する時間の短縮に伴うデメリットを
ほとんど招来せずに、高速書込可能なテスト用もデータ
パターンを多様化することができる。

また、予備のメモリセル，スペアワード線，予備ロウ
デコーダ，および予備ワードドライバ等を増加させるこ
となく、高速書込可能なテスト用のデータパターンの自
由度を向上させることも可能である。上記実施例では、
アドレス信号RX₀が、スペアワード線SWL1またはSWL2を
活性化するために用いられる。このため、通常メモリア
レイのどの行に、スペアワード線SWL1およびSWL2のうち
のいずれに対応する行の記憶データが転送されるかが、
予備ワードドライバに付与するアドレス信号によって一
意的に決定され、これを任意に選択することはできな
い。このような選択の自由度を拡げれば、前記データパ
ターンの自由度を拡げることができる。第６図は、この
ような観点から前記データパターンの多様化を実現し
た、本発明の他の実施例の半導体記憶装置における予備
ロウデコーダおよび予備ワードドライバの構成を示す回
路図である。この半導体記憶装置の全体構成と、通常ロ
ウデコーダおよび通常ワードドライバの構成とは先の実
施例の場合と同一である。しかし先の実施例の場合とは
異なり、スペアセレクト信号SSおよび、アドレスに依存
しないワード線活性化信号RXが新たに、予備ワードドラ
イバに付与される。

第６図を参照して、この予備ロウデコーダ213bは、第
２図に示される予備ロウデコーダ103bと同一の構成を有
する。しかし、予備ワードドライバ214bは、第２図に示
される予備ワードドライバ204bに含まれる回路素子に加
えて、ドランジスタTr16と直列に接続されるＰチャネル
MOSトランジスタTr20と、トランジスタTr18と直列に接
続されるＰチャネルMOSトランジスタTr21と、トランジ
スタTr16およびTr20の接続点に接続される、Ｐチャネル
MOSトランジスタTr22およびTr23の直列接続と、トラン
ジスタTr18およびTr21の接続点に接続される、Ｐチャネ
ルMOSトランジスタTr24およびTr25の直列接続とを含
む。

トランジスタTr20は、スペアイネーブル信号SEによっ
て制御されて、アドレス信号RX₀を選択的にトランジス
タTr16に伝達する。同様に、トランジスタTr21は、スペ
アイネーブル信号SEによって制御されて、アドレス信号
RX₀の反転信号▲▼を選択時にトランジスタTr18
に伝達する。トランジスタTr22およびTr24のゲートに
は、スペアイネーブル信号SEの反転信号▲▼が付与
され、トランジスタTr23およびTr25のゲートには各々、
スペアセレクト信号SSおよびその反転信号▲▼が付
与される。トランジスタTr22およびTr23の直列接続の一
端および、トランジスタTr24およびTr25の直列接続の一
端にはワード線活性化信号RXが付与される。ワード線活
性化信号RXは、ワード線を活性化する電位レベル“H"を
有する。

スペアイネーブル信号SEが“L"レベルある通常動作時
には、トランジスタTr20およびTr21がON状態となって、
予備ワードドライバ214bは、第２図で示された予備ドラ
イバ204bと同様の動作を行なうので、通常動作時におけ
る、予備ロウデコーダ213bおよび予備ワードドライバ21
4bの動作の説明は省略する。

スペアイネーブル信号SEが“H"レベルのときには、ト
ランジスタTr20およびTr21がOFF状態となるので、トラ
ンジスタTr16およびTr18は、それぞれ、アドレス信号RX
₀およびその反転信号▲▼と切り離される。一
方、トランジスタTr22およびTr24はON状態となるので、
スペアセレクト信号SSが“L"レベルであれば、トランジ
スタTr23によってスペアワード線SWL1にワード線活性化
信号RXが転送される。逆に、スペアセレクト信号SSが
“H"レベルであれば、トランジスタTr25によって、スペ
アワード線SWL2にワード線活性化信号RXが伝達される。
したがって、入力されるアドレス信号とは独立に、スペ
アセレクト信号SSによってスペアワード線を任意に選択
することができる。このため、１行の予備のメモリセル
のデータを通常メモリアレイ内の任意の行のメモリセル
に転送することが可能となる。つまり、本実施例によれ
ば、予備のデコーダおよび予備のメモリセルを増加させ
ることなく、通常メモリセルへの高速書込みが可能なデ
ータパターンの、列方向（ビット線方向）の自由度を増
すことが可能となる。もちろん、より多くのスペアワー
ド線および予備のメモリセルを設け、このような構成の
予備ロウデコーダ213bおよび予備ワードドライバ214bを
複数個用いれば、さらに前記データパターンの自由度が
向上される。

また、上記２つの実施例においては、予備ロウデコー
ダが冗長機能と、通常メモリアレイへの高速書込機能の
両方を兼ね備えているが、冗長機能のみを実現する回路
ブロックを別に設けて、予備ロウデコーダの機能から冗
長機能を別途分離することも可能である。

上記第２実施例においてスペアイネーブル信号SEは、
予備ロウデコーダのスペアワード線選択動作を不能化お
よび能動化するための信号であり、スペアセレクト信号
SSは、予備ワードドライバによって活性化されるスペア
ワード線を、アドレス信号にかかわらず任意に選択する
ための信号である。スペアイネーブル信号SE,スペアセ
レクト信号SS,およびワード線活性化信号RXは、第２図
および第６図で示される実施例において、従来の半導体
記憶装置に用いられる制御信号に加えて新たに取入れら
れた信号であり、外部から入力されてもよいし、内部で
作成されてもよい。

予備ロウデコーダおよび予備ワードドライバとして、
第２図または第６図に示される構成の回路を採用した場
合、従来のラインテストの場合と異なり、通常メモリア
レイ内の行方向に隣接するメモリセルに互いに異なるデ
ータをテスト用データとして高速に書込むことが可能で
ある。第５図は第２図に示される予備ロウデコーダおよ
び予備ワイドドライバを用いて予備メモリアレイから通
常メモリアレイにデータを転送することによって、通常
メモリアレイに高速書込みすることができるデータパタ
ーン例を示す図であり、第７図は、第６図に示される予
備ロウデコーダおよび予備ロウドライバを用いて予備メ
モリアレイから通常メモリアレイにデータを転送するこ
とによって、通常メモリアレイに高速書込みするとが可
能なデータパターン例を示す図である。

第５図および第７図に示される表において、横方向は
各ワード線に対応するロウアドレス、縦方向は各ビット
線に対応するコラムアドレスをそれぞれ示し、表には、
ビット線とワード線との交点の各々に対応するメモリセ
ルに書込まれるデータが、“H"レベルのデータに対応す
る論理値“1",“L"レベルのデータに対応する論理値
“0"として示される。

第２図に示される予備および通常のロウデコーダおよ
びワードドライバによれば、第５図（ａ）および（ｂ）
に示されるように、通常メモリアレイのすべてのメモリ
セルに“1"または“0"のデータを高速に書込む高速オー
ルクリア機能が実現されるとともに、第５図（ｄ）に示
されるように、列方向に隣接したメモリセルに異なるデ
ータを高速に書込むことや、第５図（ｃ），（ｅ）およ
び（ｆ）で示されるような、行方向に隣接するメモリセ
ル間でデータが異なるようなパターンでデータを高速に
書込むことも可能となる。第６図に示される予備ロウデ
コーダおよび予備ワードドライバによれば、たとえば第
７図（ａ）および（ｂ）にそれぞれ示されるように、通
常メモリアレイに、行方向および列方向に隣接する任意
のメモリセルに同一のデータまたは異なるデータを高速
に書込むことが可能となる。

このように、第２図および第６図に示される予備およ
び通常のロウデコーダおよびワードドライバによれば、
通常メモリアレイ内の行方向に隣接するメモリセルに互
いに異なるデータをテスト用のデータとして高速に書込
むことが可能である。しかし、このような場合には、第
10図に示される従来のテスオ回路を用いてラインテスト
を行なうことはできない。第８図は、上記２つの実施例
の予備および通常のロウデコーダおよびワードドライバ
を用いて、通常メモリアレイに、テスト用データを高速
書込みするとともに、行方向にランダムなテストデータ
が書込まれた場合にも、１行のメモリセルに対する機能
テストを同時に行なうことができる半導体記憶装置の部
分概略ブロック図であり、本発明のさらに他の実施例を
示す。なお、この半導体記憶装置は、第１図に示される
半導体記憶装置におけるそれと同一構成の、通常メモリ
アレイ，予備メモリアレイ，予備ロウデコーダ，予備ワ
ードドライバ，通常ロウデコーダ，通常ワードドライ
バ，コラムデコーダ，アドレスバッファ，センス回路・
I/O制御回路に加えて、日経マイクロデバイス・1989年
３月号,P59〜P63に藤島らによって発表された構成のテ
スト用回路ブロックを含む。第８図には、本実施例の半
導体記憶装置における、前記テスト用回路ブロックおよ
びその周辺部の構成が示される。

第８図において、I/O線対I/O,▲▼と、Ｎチャ
ネルMOSトランジスタTr32およびTr33と、センスアンプ
１とはセンス回路・I/O制御回路206を構成し、ビット線
対B1および▲▼,B2および▲▼，…と、ワード
線WL1と、メモリセルM1,M2、…とは、通常メモリアレイ
201を構成する。センスアンプ１は各ビット線対に対応
して設けられ、転送用ＮチャネルMOSトランジスタTr32
およびTr33はそれぞれ、各ビット線対を構成する２本の
ビット線の各々に対応して設けられる。そして、各ビッ
ト線対に対応して設けられる一致検出回路２およびレジ
スタ３ならびに、転送用ＮチャネルMOSトランジスタTr3
0およびTr31は前記テスト用回路ブロック209を構成す
る。ビット線対B1,▲▼はセンスアンプ１に接続さ
れ、ビット線B1とワード線WL1との交点にはメモリセルM
1が接続される。センスアンプ１は一致検出回路２に接
続されるとともに、転送信号DTを信号線１からゲート
に受ける転送用トランジスタTr30およびTr31を介して接
続線N3およびN4の一端に接続される。接続線N3およびN4
には一致検出回路２とデータレジスタ３とが接続され
る。

レジスタ３はそれぞれの入出力が接続された２つのイ
ンバータを含み、ラインテスト時に入力される期待値を
一時的に保持するために設けられる。

一致検出回路２は、EXOR回路を含み、このEXOR回路に
よって、レジスタ３に保持されている期待値とメモリセ
ルM1に記憶されているデータとの一致／不一致を検出す
るために設けられる。

接続線N3およびN4の他端は各々、転送用トランジスタ
Tr32およびTr33を介してI/O線対I/O,▲▼に接続
される。一致検出回路２にはラインテストの結果を示す
信号DSを出力するための信号l2が接続される。転送用ト
ランジスタTr32およびTr33は、アドレス信号に応じたビ
ット線対を選択すべく、コラムデコーダ（図示せず）か
ら出力される選択信号Yiによって制御される。

通常のデータ書込時には、入出力回路（図示せず）に
よって取込まれた入力データに応じた電位がI/O線対I/
O,▲▼に与えられる。そして、コラムデコーダ
（図示せず）から、アドレス信号に応じた１対のビット
線に接続されるトアンジスタTr32およびTr33に“H"レベ
ルの信号Yiが出力される。たとえばメモリセルM1を指示
するアドレス信号が入力されると、コラムデコーダから
ビット線対B1,▲▼に対応して設けられたトランジ
スタTr32およびTr33のゲートに“H"レベルの選択信号Yi
が与えられる。これによって、トランジスタTr32および
Tr33が導通し、接続線N3およびN4に各々、I/O線▲
▼およびI/Oの電位が伝達される。このとき、信号線
１に“H"レベルの転送信号DTが付与され、接続N3およ
びN4に伝達された入力データは、センスアンプ１を介し
てビット線B1と、通常ワードドライバ（図示せず）によ
って活性化されたワード線WL1との交点に対応して設け
られたメモリセルM1に書込まれる。

また、たとえばメモリセルM1からの通常のデータ読出
時には、コラムデコーダからビット線対B1,▲▼に
対応して設けられたトランジスタTr32およびTr33のゲー
トに“H"レベルの選択信号Yiが付与され、信号線１に
“H"レベルの転送信号DTが付与され、通常ロウドライバ
（図示せず）によってワード線WL1が“H"レベルに活性
化されることによって行なわれる。

メモリセルM1からビット線B1に読出されたデータはセ
ンスアンプ１によって増幅され、接続線N3およびN4に各
々メモリセルM1からの読出データおよびその反転データ
が現われる。接続線N3およびN4に現われたデータは各
々、I/O線対▲▼,I/Oを介して入出力回路に与え
られる。

次に、この半導体記憶装置のラインテスト時の動作に
ついて説明する。

まず、転送信号DTが“H"レベルとなってトランジスタ
Tr30およびTr31を導通させる。そして、第２図または第
４図に示される構成の予備または通常のロウデコーダお
よびワードドライバによって、通常メモリアレイまたは
予備メモリアレイ内の１本の通常ワード線（またはスペ
アワード線）に接続された１行のメモリセルにテストデ
ータが書込まれる。このとき、各ビット線には、この書
込データが現われる。レジスタ３は、この、１行の通常
メモリセルまたは１行のスペアメモリセルへの書込デー
タをラッチする。次に、選択信号Yiによって、順次ワー
ド線が選択され、選択されたワード線に接続されるメモ
リセルの記憶データが読出された後、対応するセンスア
ンプ１によって増幅される。そして、読出されたデータ
とレジスタ３にラッチされているデータとの一致／不一
致が一致検出回路２により検出される。

一致検出回路２は、その検出結果を検出信号DSとして
出力する。この検出信号DSは信号線l2を介して外部に出
力される。

検出回路２およびレジスタ３は、ともに各ビット線対
に対応して設けられているため、検出回路２では、対応
するビット線対に接続されたメモリセルからの読出デー
タと、対応するレジスタ３のラッチデータ、すなわち、
テストデータとして書込まれたデータとが比較される。
したがって、このテスト用回路ブロック209によれば、
ワード線方向に隣接するメモリセルに異なったデータを
テストデータとして書込んだ場合でも１行のメモリセル
に対して同時に欠陥の有無の検出を行なうことができ
る。この結果、本実施例の半導体記憶装置によれば、予
備および通常のロウデコーダおよびワードドライバを第
２図または第４図に示される構成とすることがよるテス
トデータの書込み時間の短縮と、上述のようなテスト用
回路ブロックによる不良メモリセルの検出時間の短縮と
いう両面から、機能テストに要する時間の短縮を図るこ
とができる。

本実施例では、１つのビット線対に１つの一致検出回
路が設けられるため、ビット線対を構成する２本のビッ
ト線に接続されるメモリセルに対する機能テストを単一
の期待値との比較によって行なうことしかできない。そ
こで、期待値をラッチするためのレジスタを、各ビット
線対ごとに複数個設ければ、ビット線対を構成する２本
のビット線に接続されるメモリセルの記憶データに対し
て多くの期待値との比較を行なうことができる。この結
果、テスト用の種々のデータパターンを用いた機能テス
トを高速に行なうことができるようになり、テスト時間
がより短縮される。

なお、ビット線方向およびワード線方向に書込まれた
任意のデータをレジスタ３にラッチさせておく期待値と
して用いるには、１本のワード線またはスペアワード線
に接続されたメモリセルの記憶データを対応するレジス
タに同時に書込めばよい。

［発明の効果］以上のように、本発明によれば、予備のメモリアレイ
に書込んだデータを高速に通常メモリアレイに転送でき
るため、機能テストのための回路部の面積増加を抑えな
がらも、ランダムなデータパターンを用いて、通常メモ
リアレイの機能テストとを高速、かつ、高感度に行なう
ことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置の全体構成
を示す概略ブロック図、第２図は第１図における予備お
よび通常のロウデコーダおよびワードドライバの構成を
示す回路図、第３図および第４図は第２図に示される回
路部の動作を説明するためのタイムチャート図、第５図
は第２図で示される予備および通常のロウデコーダおよ
びワードドライバによって通常メモリアレイに高速書込
可能なデータパターン例を示す図、第６図は本発明の他
の実施例を示す予備ロウデコーダおよび予備ワードドラ
イバの回路図、第７図は第６図で示される予備ロウデコ
ーダおよび予備ワードドライバによって通常メモリアレ
イに高速書込可能なデータパターン例を示す図、第８図
は本発明のさらに他の実施例の半導体記憶装置の部分概
略ブロック図、第９図はラインテストが可能な従来の半
導体記憶装置の全体構成を示す概略ブロック図、第10図
は第９図におけるテスト回路およびその付近の構成を示
す回路図である。図において、PREはロウデコーダプリチャージ信号、NED
は通常デコーダ不活性化信号、SEはスペアイネーブル信
号、A₁〜A_n，RX₀はアドレス信号、WL1〜WLmはワード
線、SWL1およびSWL2はスペアワード線、B1〜Blおよび▲
▼〜▲▼はビット線、201は通常メモリアレ
イ、202は予備メモリアレイ、203aは通常ドウデコー
ダ、203bおよび213bは予備ロウデコーダ、204aは通常ワ
ードドライバ、204bおよび214bは予備ワードドライバで
ある。なお、図中、同一符号は同一または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】それぞれがワード線とビット線とに接続さ
れ、かつ、行方向および列方向にマトリクス状に配列さ
れた複数のメモリセルと、それぞれが予備のワード線と前記ビット線とに接続さ
れ、かつ、前記行方向および前記列方向にマトリクス状
に配列された複数の予備のメモリセルと、前記予備のワード線に接続された、１行分の前記予備の
複数のメモリセルにデータを書込む手段と、前記書込手段によって、前記予備のワード線に接続され
る１行分の複数の予備のメモリセルに書込まれたデータ
を、同時に読出す読出手段と、前記読出手段の読出しに応答して、少なくとも１つの前
記ワード線を選択して活性化する選択・活性化手段と、前記選択・活性化手段によって活性化された前記少なく
とも１つのワード線に接続された、少なくとも１行分の
複数のメモリセルに、前記読出手段によって読出された
データを転送する転送手段とを備えた、半導体記憶装
置。