JP2863012B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、そのテスト時間を短縮するための構成に関す
る。

【０００２】

【従来の技術】半導体技術の発展に伴なって半導体記憶
装置の記憶容量は大幅に増大してきている。その記憶容
量の増大は急激であり、約３年ごとに記憶容量が４倍に
増大している。このような半導体記憶装置は、品質保証
の観点から、その製造後正常に動作するか否かを試験す
る必要がある。この試験に要する時間（テスト時間）は
半導体記憶装置の記憶容量の増大に伴なって大幅に（指
数関数的に）増大してきている。テスト時間の増大は、
半導体記憶装置単体のコストのみならず、それを利用す
るシステムのコストの上昇をもたらす。このためテスト
時間短縮技術の導入が必須となる。このようなテスト時
間短縮技術の１つに、複数ビットのメモリセルを同時に
テストする複数ビット並列テスト方式がある。

【０００３】図１８は、従来の複数ビット並列テスト機
能を備えた半導体記憶装置の全体の構成を概略的に示す
図である。図１８において、従来の半導体記憶装置は、
行および列からなるマトリクス状に配列された複数のメ
モリセルを含むメモリセルアレイ１００と、外部から与
えられるアドレスＡ０〜Ａｎを受け内部アドレスを発生
するアドレスバッファ１０２と、アドレスバッファ１０
２からの内部行アドレスに従ってメモリセルアレイ１０
０の対応の行を選択する行デコーダ１０４と、アドレス
バッファ１０２からの内部列アドレスに応答してメモリ
セルアレイ１００の対応の列を選択する信号を発生する
列デコーダ１０６と、この列デコーダ１０６からの列選
択信号に応答して、メモリセルアレイ１００内の選択さ
れた列を共通データバス１０８へ接続するＩ・Ｏゲート
１１０を含む。

【０００４】メモリセルアレイ１００は４つのブロック
ＭＢ１、ＭＢ２、ＭＢ３およびＭＢ４に分割される。こ
のメモリセルブロックＭＢ１〜ＭＢ４から１ビットずつ
合計４ビットのメモリセルが同時に選択され共通データ
バス１０８に接続される。したがって、行デコーダ１０
４は各メモリセルブロックＭＢ１〜ＭＢ４から１行を選
択し、かつ列デコーダ１０６はこのメモリセルブロック
ＭＢ１〜ＭＢ４からそれぞれ１列ずつを選択する列選択
信号を発生する。共通データバス１０８は、４ビットの
データを並列に伝達するように、４本のデータバス線１
０８ａ、１０８ｂ、１０８ｃおよび１０８ｄを含む。

【０００５】この半導体記憶装置はさらに、データ書込
時に、内部書込指示信号Ｗに応答して活性化され、外部
からの書込データＤｉｎを受けて内部書込データを発生
する書込回路１１２と、アドレスバッファ１０２からの
ブロック指定信号をデコードし、メモリセルブロックＭ
Ｂ１〜ＭＢ４のうちの１つのブロックを選択するブロッ
クデコーダ１１４と、このブロックデコーダ１１４によ
り選択されたメモリセルブロックからの読出データを受
け外部読出データＤｏｕｔを発生する読出回路１１６
と、この共通データバス１０８上に読出された４ビット
のメモリセルデータを同時に受けて所定の演算処理をほ
どこして、この４ビットのメモリセルが正常であるか否
かを示す信号を発生するテスト回路１１８を含む。テス
ト回路１１８はテストモード指示信号Ｔに応答して活性
化され、共通データバス１０８上の４ビットのデータに
対し所定の演算処理を行なう。読出回路１１６は、テス
トモード指示信号の反転信号／Ｔに応答して、このテス
トモード時には出力ハイインピーダンス状態に設定され
る。ブロックデコーダ１１４は、テストモード時におい
てデータ書込を示す内部書込指示信号Ｗとテストモード
指示信号Ｔとの論理積信号Ｗ・Ｔに応答して、内部デー
タバス１２０を４本の共通データバス線１０８ａ〜１０
８ｄへ接続する。それにより、テストモード時のデータ
書込は４ビット並列に行なわれる。この半導体記憶装置
はデータの入出力が１ビット単位で行なわれる×１ビッ
ト構成の半導体記憶装置である。次に動作について説明
する。

【０００６】まず通常モード時の動作について説明す
る。外部からのアドレスＡ０〜Ａｎに応答して、アドレ
スバッファ１０２は内部行アドレスおよび内部列アドレ
スを発生する。行デコーダ１０４はこの内部行アドレス
をデコードし、メモリセルアレイ１００の各メモリセル
ブロックＭＢ１〜ＭＢ４から１行を選択する。列デコー
ダ１０６はこの内部列アドレスのうちたとえば最下位２
ビットを除く内部列アドレスを受けてデコードし、各メ
モリセルブロックＭＢ１〜ＭＢ４から１列を選択する信
号を発生する。Ｉ・Ｏゲート１１０は、この列デコーダ
１０６からの列選択信号に応答して、各メモリセルブロ
ックＭＢ１〜ＭＢ４からの１列をそれぞれ共通データバ
ス線１０８ａ〜１０８ｄへ接続する。これにより行デコ
ーダ１０４と列デコーダ１０６により選択されたメモリ
セル４ビットのメモリセルが共通データバス線１０８ａ
〜１０８ｄへ接続される。

【０００７】データ書込時においては、内部書込指示信
号Ｗに応答して書込回路１１２が活性化されて外部から
の書込データＤｉｎから内部書込データを生成し内部デ
ータバス１２０上へ伝達する。ブロックデコーダ１１４
はアドレスバッファ１０２からの内部列アドレスのうち
たとえば最下位２ビットからなるブロックアドレスをデ
コードし、このデータバス線１０８ａ〜１０８ｄのうち
の１本を内部データバス１２０へ接続する。これによ
り、同時に選択された４ビットのメモリセルのうち、ブ
ロックデコーダ１１４が指定するブロックのメモリセル
へのデータの書込が行なわれる。

【０００８】データ読出時においては、内部書込指示信
号Ｗは不活性状態にあり、書込回路１１２は出力ハイイ
ンピーダンス状態となる。読出回路１１６は、このブロ
ックデコーダ１１４により選択された１本の共通データ
バス線から伝達された読出データを増幅し外部読出デー
タＤｏｕｔを生成する。これにより１ビットのメモリセ
ルのデータの読出が完了する。この読出回路１１６はデ
ータ書込時において動作してもよく、またデータ書込時
においては出力ディスエーブル状態またはハイインピー
ダンス状態に設定される構成のいずれであってもよい。
また、テスト回路１１８は、このとき通常動作モード時
においては、テストモード指示信号Ｔは不活性状態にあ
り、その出力はハイインピーダンス状態に設定されてい
る。

【０００９】次にテストモード時の動作について説明す
る。このテストモード時においては予め定められた論理
値（“１”または“０”）の外部書込データＤｉｎが与
えられる。このテストモード時において書込回路１１２
から発生された内部書込データ１２０はブロックデコー
ダ１１４へ与えられる。ブロックデコーダ１１４は活性
状態の信号Ｗ・Ｔに応答して、この内部データバス１２
０上のデータを４本の共通データバス線１０８ａ〜１０
８ｄ上へ伝達する。これにより、通常動作モード時と同
様にして選択されていた４ビットのメモリセルへ同時に
同一のデータが書込まれる。この動作をメモリセルアレ
イ１００内のすべてのメモリセルに対して実行すること
により、このメモリセルアレイ１００内のメモリセルに
はすべて同一のデータが書込まれる。

【００１０】この半導体記憶装置の機能テストでは、メ
モリセルアレイ１００内の各メモリセルが与えられたデ
ータを正確に保持しているか否かをテストする。

【００１１】メモリセルアレイ１００内のすべてのメモ
リセルへの同一のデータの書込が完了した後、通常動作
モード時と同様にして、各メモリセルブロックＭＢ１〜
ＭＢ４から４ビットのメモリセルのデータが読出され、
４本の共通データバス線１０８ａ〜１０８ｄ上へ伝達さ
れる。テスト回路１１８はテストモード指示信号Ｔに応
答して活性化され、この共通データバス線１０８ａ〜１
０８ｄ上の４ビットのメモリセルデータに対し所定の演
算処理を施し、該演算結果を示す信号を出力する。この
テスト回路１１８からの出力は外部データＤｏｕｔとし
て出力される。この外部データＤｏｕｔを外部でモニタ
することにより、この半導体記憶装置における不良ビッ
ト（たとえば記憶データの反転）などを検出する。

【００１２】テストモード時においては、読出回路１１
６は反転信号／Ｔに応答して出力ハイインピーダンス状
態に設定される。この図１８に示す構成において、テス
ト回路１１８と読出回路１１６との出力を受け、そのい
ずれか一方をテストモード指示信号Ｔに応答して選択的
に通過させて外部データＤｏｕｔを出力するマルチプレ
クサが設けられる構成もある。テスト回路１１８が行な
う演算機能としては種々のものが提案されている。

【００１３】図１９は「１／０／Ｈｉ−Ｚ」方式のテス
ト機能を実現するテスト回路１１８の構成を概略的に示
す図である。図１９において、テスト回路１１８は、共
通データバス１０８上の４ビットのデータＤ０〜Ｄ３を
受けかつテストモード指示信号Ｔを受けるＡＮＤ型のゲ
ート回路Ｇ１と、テストモード指示信号Ｔを反転するイ
ンバータ回路Ｇ２と、共通データバス１０８上の４ビッ
トのデータＤ０〜Ｄ３とインバータ回路Ｇ２の出力を受
けるＮＯＲ型のゲート回路Ｇ３と、ゲート回路Ｇ１の出
力をそのゲートに受ける第１の出力トランジスタＯＴ１
と、ゲート回路Ｇ３の出力をそのゲートに受ける第２の
出力トランジスタＯＴ２を含む。

【００１４】ゲート回路Ｇ１は、その与えられた信号が
すべて“Ｈ”のとき、“Ｈ”の信号を出力する。ゲート
回路Ｇ３は与えられた信号がすべて“Ｌ”のときに
“Ｈ”の信号を出力する。出力トランジスタＯＴ１およ
びＯＴ２はそのゲートに与えられる信号が“Ｈ”となっ
たときオン状態となる。第１の出力トランジスタＯＴ１
はオン状態となったとき、出力ノードＮＡを動作電源電
位Ｖｃｃレベルの“Ｈ”に充電する。第２の出力トラン
ジスタＯＴ２はオン状態となったときにこの出力ノード
ＮＡをたとえば接地電位である電位Ｖｓｓレベルの
“Ｌ”レベルに放電する。この電位“Ｈ”を論理“１”
に、電位“Ｌ”を論理“０”に対応させる。次にこの図
１９に示すテスト回路１１８の動作について説明する。

【００１５】テストモード時においては、テストモード
指示信号Ｔは“Ｈ”に設定され、インバータ回路Ｇ２の
出力が“Ｌ”となる。４ビットの読出データＤ０〜Ｄ３
がすべて論理“１”のとき、ゲート回路Ｇ１の出力電位
は“Ｈ”となり、ゲート回路Ｇ３の出力電位は“Ｌ”と
なる。第１の出力トランジスタＯＴ１がオン状態、第２
の出力トランジスタＯＴ２がオフ状態となり、出力ノー
ドＮＡは電位“Ｈ”に充電される。これにより論理
“１”の出力データＤｏｕｔが得られる。

【００１６】４ビットの読出データＤ０〜Ｄ３がすべて
論理“０”の場合、ゲート回路Ｇ１の出力電位は
“Ｌ”、ゲート回路Ｇ３の出力電位は“Ｈ”となる。こ
れにより、第１の出力トランジスタＯＴ１がオフ状態、
第２の出力トランジスタＯＴ２がＯＮ状態となり、出力
ノードＮＡが電位Ｖｓｓレベルの“Ｌ”に放電され、論
理“０”の出力データＤｏｕｔが発生される。

【００１７】４ビットのメモリセルデータＤ０〜Ｄ３が
論理“０”と“１”両者を混在させている場合には、ゲ
ート回路Ｇ１およびＧ３の出力電位はともに“Ｌ”とな
る。この場合、出力トランジスタＯＴ１およびＯＴ２は
ともにオフ状態となり、出力ノードＮＡはハイインピー
ダンス状態となる。メモリセルアレイ１００内のメモリ
セルにはすべて同一のデータが書込まれている。したが
って、この同時に選択された４ビットのメモリセルに不
良ビットが存在する場合には、出力データＤｏｕｔはハ
イインピーダンス状態となる。この４ビットのメモリセ
ルデータＤ０〜Ｄ３の論理値がすべて一致している場合
には、このメモリセルデータと同じ論理値の出力データ
Ｄｏｕｔが得られる。この同時に選択された４ビットの
メモリセルのデータＤ０〜Ｄ３がすべて書込データと論
理が反転している場合においても、出力データＤｏｕｔ
は、期待値（読出されるべきデータ）と逆の論理値とな
り、不良を検出することができる。

【００１８】図２０は「一致／不一致」方式に従ったテ
スト機能を備えるテスト回路の概略構成を示す図であ
る。図２０において、テスト回路１１８は、４ビットの
読出データＤ０〜Ｄ３を受ける一致検出回路Ｇ４と、テ
ストモード指示信号Ｔに応答してオン状態となり、一致
検出回路Ｇ４の出力を通過させるトランスミッションゲ
ートＴＭを含む。この図２０に示すテスト回路１１８の
構成においては４ビットの読出データＤ０〜Ｄ３の論理
値がすべて一致していれば一致検出回路Ｇ４からは論理
“１”が出力される。この４ビットの読出データＤ０〜
Ｄ３に論理“１”と“０”が混在する場合には一致検出
回路Ｇ４からは論理“０”が出力される。

【００１９】メモリセルアレイ１００においてはすべて
のメモリセルに対し同一の論理のデータが書込まれてい
る。したがって出力データＤｏｕｔが論理“０”となる
場合は、この半導体記憶装置の誤動作を意味する。

【００２０】半導体記憶装置のテスト時間を短縮するた
めの構成の具体例は、たとえばクマノヤ等による「テス
トモード付９０ナノ秒１ＭビットＤＲＡＭ」、１９８５
アイ・イー・イー・イー、アイ・エス・エス・シー・シ
ー、ダイジェスト・オブ・テクニカルペーパーズの第２
４０頁に示されている（Ｍ．Ｋｙｍａｎｏｙａ “Ａ９
０ ｎｓ １ Ｍｂ ＤＲＡＭ ｗｉｔｈ ｍｕｌｔｉ
−ｂｉｔ ｔｅｓｔｍｏｄｅ”，１９８５ ＩＥＥＥ、
ＩＳＳＣＣ、Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ、ｐ２４０）。このクマノヤの文献は、
１Ｍ（メガ）ワード×１ビット構成のアドレス多重化方
式のダイナミック型ランダム・アクセス・メモリ（ＤＲ
ＡＭ）において４ビットのメモリセルを同時に試験する
方法を開示している。

【００２１】

【発明が解決しようとする課題】上述の先行技術の説明
においては４ビットのメモリセルの並列テストが示され
ているが、この方法は、原理的には、より多くのメモリ
セルを同時に試験する方法へ拡張することができる。し
かし、この拡張のためには、同時にテストされるメモリ
セルと同数の共通データバス線を設ける必要がある。ま
た、この共通データバス線には通常、信号電位を増幅す
るプリアンプなどの増幅回路が設けられている。このた
め、テスト時間の短縮のためにより多くのメモリセルを
同時にテストするためには、共通データバス線および増
幅回路の増設を必要とし、チップ面積および消費電力が
増大するという問題が生じる。

【００２２】この問題は、データの入出力が共通データ
バス線を介して行なわれる半導体記憶装置のみならず、
データ読出を高速で行なうためにデータ書込バスとデー
タ読出バスとが別々に設けられている半導体記憶装置に
おいても、データ読出バスには読出データ増幅回路が設
けられており、上で説明した場合と同様の問題が生じ
る。

【００２３】このテスト時間とチップ面積および消費電
力との両者を考慮して、実際においては、１Ｍビットの
ＤＲＡＭにおいては４ビット、４ＭビットのＤＲＡＭに
おいては８ビット、１６ＭビットのＤＲＡＭにおいては
１６ビットのメモリセルを同時に試験することが一般に
行なわれている。この半導体記憶装置の記憶容量と同時
にテストされるメモリセルのビット数との関係を見れば
わかるように、記憶容量の増大に直線的に対応させて同
時に試験するメモリセルの数を増大させることは実際に
は困難であり、記憶容量の増大に伴なってテスト時間が
大幅に増大することが問題となってきている。たとえ
ば、１ＭビットのＤＲＡＭと１６ＭビットのＤＲＡＭに
おいては記憶容量は１６倍になっているが、同時にテス
トすることのできるメモリセルの数は４倍にしか増えて
いない。したがって、単純計算すれば、１６Ｍビットの
ＤＲＡＭのテスト時間は１ＭビットのＤＲＡＭのそれの
約４倍となる。

【００２４】それゆえに、この発明の目的は、テスト時
間を短縮することのできる半導体記憶装置を提供するこ
とである。

【００２５】この発明の他の目的は、チップ面積および
消費電力の増大を伴なうことなく数多くのメモリセルを
同時にテストすることのできる半導体記憶装置を提供す
ることである。

【００２６】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列される複数のメモリセルを含む
メモリセルアレイと、メモリセルの各列に対応して配置
され、各々に対応の列のメモリセルが接続される複数対
のビット線と、通常動作モードおよびテスト動作モード
の両動作モードにおいてメモリセルアレイ内の選択され
たメモリセルから読出されたデータを伝達するための読
出データ伝達線対とを含む。

【００２７】この発明に係る半導体記憶装置は、さら
に、テスト動作モード時アドレス信号に従ってメモリセ
ルアレイにおいて複数のメモリセルを同時に選択しかつ
これら同時に選択された複数のメモリセルの記憶データ
を同時に読出データ伝達線対へ読出す読出手段と、この
読出データ伝達線対上の各信号両者の電位の関係に従っ
て同時に選択された複数のメモリセルに不良メモリセル
が存在するか否かを判定する判定手段を備える。好まし
くは、読出手段は、各ビット線対に対応して設けられ、
それぞれが対応のビット線対の各ビット線がそれぞれの
ゲートに接続される絶縁ゲート型電界効果トランジスタ
と、アドレス信号に従って生成される列選択信号をゲー
トに受ける絶縁ゲート型電界効果トランジスタで構成さ
れる列選択ゲートの直列体を含む。この直列体は、所定
の電圧を与える電源と読出データ伝達線対の間に接続さ
れる。好ましくは、判定手段は、読出データ伝達線上の
電位と基準電位とを比較し、その比較結果に従って同時
に選択された複数のメモリセルに不良メモリセルが存在
するか否かを判定する手段を含む。好ましくは、読出デ
ータ伝達線対の各読出データ伝達線は、プリチャージ手
段により所定電位にプリチャージされる。さらに好まし
くは、基準電位を発生する手段と、読出データ伝達線と
平行に配設され、この基準電位を判定手段へ伝達する基
準電位伝達手段とを含む。プリチャージ手段および基準
電位判定手段は、読出データ伝達線および基準電位伝達
線の一方側に配置され、判定手段は読出データ伝達線お
よび基準電位伝達線の他方側に配置される。また好まし
くは、判定手段は、読出データ伝達線対の一方の読出デ
ータ伝達線の電位と基準電位とを比較する第１の比較手
段と、この読出データ伝達線対の他方の読出データ伝達
線の電位と基準電位とを比較する第２の比較手段と、こ
れら第１および第２の比較手段の出力信号の論理の一致
／不一致を判別する手段を含む。また好ましくは、読出
データ伝達線対は、通常動作モード時メモリセルアレイ
の選択メモリセルへ書込データを伝達するための書込デ
ータ伝達線と別に設けられる。

【００２８】

【００２９】

【作用】テストモード時には、複数のメモリセルのデー
タが同時に読出データ伝達線上へ伝達される。この読出
データ伝達線上の信号電位は同時に選択された複数のメ
モリセルの記憶データに応じて変化する。判定手段は基
準電位とこの読出データ伝達線上の信号電位両者の関係
に応じて、この同時に選択された複数のメモリセルに不
良ビットがあるか否かを判定する。

【００３０】通常モード時においては、メモリセルアレ
イから１ビットのメモリセルが選択され、この選択され
た１個のメモリセルのデータが読出データ伝達線へ伝達
される。これにより、読出データ伝達線を増設すること
なく、複数のメモリセルの良／不良を同時に判定するこ
とができる。

【００３１】また、このテストモード時に同時に選択さ
れるメモリセルの数は、単に通常動作モード時とテスト
動作モード時とでアドレス選択態様を切換えることによ
り、容易に任意の数に設定することができ、容易に同時
に選択されるメモリセルの数を増加させることができ
る。また、読出手段は、絶縁ゲート型電界効果トランジ
スタの直列体で構成し、ビット線対と読出データ伝達線
対とを切離すことにより、複数のビット線対が並列に読
出データ伝達線対に接続されても、何ら各ビット線の電
圧レベルに影響を与えることがなく、ビット線の読出デ
ータに悪影響を及ぼすことなく正確に各ビット線対の電
位に応じた電圧変化を読出データ伝達線対に生成するこ
とができる。また、読出データ伝達線対の各読出データ
伝達線と基準電位との比較結果に従って、メモリセルの
良／不良を判定することにより、正確にメモリセルの良
／不良を判定することができる。また、読出データ伝達
線対をプリチャージ手段により所定電位にプリチャージ
し、この読出データ伝達線対の電位と基準電位発生手段
からの基準電位とを比較することにより、選択メモリセ
ルに不良メモリセルが存在するか否かに従って読出デー
タ伝達線対の各電位がプリチャージ電圧を保持するかま
たはそのプリチャージ電位と異なる電位レベルへ駆動さ
れるかのいずれかとなり、正確かつ高速で不良メモリセ
ルが存在するか否かを判定することができる。また、こ
れらプリチャージ手段および基準電位発生手段は読出デ
ータ伝達線および基準電位伝達線の一方側に配置し、か
つ判定手段は読出データ伝達線および基準電位伝達線の
他方側に配置し、この基準電位伝達線および読出データ
伝達線を平行に配設することにより、読出データ伝達線
および基準電位伝達線の電気的特性が同じとなり、判定
手段に対する信号を同じ電気的特性を持って伝達するこ
とができ、正確な判定動作を行なうことができる。さら
に、読出データ伝達線対の各読出データ伝達線の信号電
位と基準電位とを比較し、そのそれぞれの比較結果の論
理の一致／不一致を判定することにより、高速かつ正確
に不良メモリセルの有無を判定することができる。

【００３２】

【発明の実施例】図１はこの発明の一実施例である半導
体記憶装置の全体の構成を概略的に示す図である。図１
において、半導体記憶装置２００は、行および列からな
るマトリクス状に配列された複数のメモリセルからなる
メモリセルアレイ１と、外部からのアドレスＡ０〜Ａｎ
を受けて内部アドレスを発生するアドレスバッファ２
と、アドレスバッファ２からの内部行アドレスをデコー
ドしてメモリセルアレイ１の１行を選択する行デコーダ
３と、テストモード指示信号Ｔに応答して、アドレスバ
ッファ２からの内部列アドレスをブロック指示アドレス
と列指定アドレスとに切換えるアドレス切換回路４と、
アドレス切換回路４からのアドレスをデコードし、メモ
リセルアレイ１の１列または複数列を選択する信号を発
生する列デコーダ５を含む。この半導体記憶装置は１ビ
ット単位でのデータの入出力を行なう×１ビット構成が
示されているが、複数ビット単位でデータの入出力を行
なう半導体記憶装置に対しても本発明は適用可能であ
る。複数ビット単位でのデータの入出力を行なう構成の
場合、メモリセルアレイ１を１つのブロックとし、この
ブロックが複数個設けられておりこの各ブロックに対し
て並列にアクセスする構成を付加すれば容易に、この複
数ビット単位でのデータの入出力を行なう半導体記憶装
置の構成は得られる。

【００３３】アドレス切換回路４は、テストモード指示
信号Ｔが活性状態にありテストモード動作を示している
場合には、アドレスバッファ２からの列アドレスのう
ち、所定の下位ビットをすべて選択状態の値に変換して
列デコーダ５へ与える。したがって、このときアドレス
切換回路４からのアドレス信号は、メモリセルアレイ１
における１つのブロックを示す信号となる。このテスト
モード指示信号Ｔが不活性状態にあり通常モード動作を
示している場合には、アドレス切換回路４は、アドレス
バッファ２からの内部列アドレスをそのまま列デコーダ
５へ伝達する。したがって、この場合列デコーダ５は、
メモリセルアレイ１の１列を選択する信号を発生する。

【００３４】テストモード指示信号Ｔは半導体記憶装置
２００の外部からピン端子を介して与える構成であって
もよく、また通常のＤＲＡＭにおいて用いられている制
御信号たとえば／ＲＡＳ、／ＣＡＳ、および／ＷＥの所
定のタイミングの組合せにより発生してもよい。この制
御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥのタイミング設
定によりテストモード指示信号Ｔを発生する構成はたと
えばＷＣＢＲ（ＷＥおよびＣＡＳビフォーＲＡＳ）方式
として従来から知られている。

【００３５】上述の構成において、通常動作モード時に
おいては、アドレスバッファ２からのアドレスにより、
行デコーダ３および列デコーダ５によりメモリセルアレ
イ１の１ビットのメモリセルが選択される。したがっ
て、このアドレスバッファ２、行デコーダ３および列デ
コーダ５が第１の読出手段を形成する。テストモード動
作時においては、アドレス切換回路４の機能により、列
デコーダ５が複数列を同時に選択する。したがって、ア
ドレスバッファ２、行デコーダ３、アドレス切換回路４
および列デコーダ５が第２の読出手段を構成する。

【００３６】アドレスバッファ２は、外部アドレスＡ０
〜Ａｎから内部行アドレスおよび内部列アドレスを生成
するが、このタイミングは、従来からのアドレスマルチ
プレクス方式のＤＲＡＭと同様ローアドレスストローブ
信号／ＲＡＳおよびコラムアドレスストローブ信号／Ｃ
ＡＳにより与える構成であってもよく、またアドレスノ
ンマルチプレクス方式のＤＲＡＭのようにチップイネー
ブル信号／ＣＥまたはチップセレクト信号／ＣＳを用い
て同時に内部行アドレスおよび内部列アドレスを発生す
る構成であってもよい。また、テストモード時のアドレ
スは、装置内部でたとえばカウンタなどにより順次発生
されてもよく、外部から与えられてもよい。

【００３７】この半導体記憶装置はさらに、メモリセル
アレイ１内の、行デコーダ３により選択された１行のメ
モリセルのデータを検知し増幅するセンスアンプ回路６
と、スタンバイ時にメモリセルアレイ１内の各列（ビッ
ト線対）を所定の電位にプリチャージするプリチャージ
回路７と、内部書込指示信号Ｗに応答して活性化され、
メモリセルアレイ１内の、列デコーダ５により選択され
た列上へ書込回路９からの内部書込データを伝達する入
力ブロック８とを含む。書込回路９は、ノードＮＤへ与
えられた書込データＤｉｎから内部書込データを生成す
る。ノードＮＤは直接外部入力端子に接続されてもよ
く、また入力バッファを介して外部入力端子に接続され
てもよい。入力ブロック８の構成については後に詳述す
る。

【００３８】この半導体記憶装置２００はさらに、列デ
コーダ５からの列（またはブロック）選択信号に応答し
て、メモリセルアレイ１内の対応の列上のメモリセルの
データを読出して読出データ伝達線１５へ伝達する出力
ブロック１０と、この読出データ伝達線１５上の内部読
出データを増幅して出力する読出回路１６と、読出デー
タ伝達線１５上の内部読出データと基準電位（図１には
示さず）とに基づいて、メモリセルアレイ１内の同時に
選択された複数のメモリセルの良／不良を判定する信号
を発生するテスト回路１７と、テストモード指示信号Ｔ
に応答して、読出回路１６の出力とテスト回路１７の出
力のいずれか一方を選択的に通過させてノードＮＱへ与
える選択回路１８を含む。このノードＮＱは、直接外部
出力端子に接続される構成であってもよく、またさらに
出力バッファを介して外部出力端子へ接続される構成で
あってもよい。またこの出力データＤｏｕｔと書込デー
タＤｉｎは同一の外部ピン端子を介して入出力される構
成であってもよく、また別々のピン端子を介して入出力
される構成であってもよい。

【００３９】出力ブロック１０は、通常モード動作時に
おいては、列デコーダ５からの列選択信号に応答して、
メモリセルアレイ１内の１個のメモリセルのデータを読
出データ伝達線へ伝達する。テストモード動作時におい
ては、出力ブロック１０は、列デコーダ５からのブロッ
ク選択信号に従って、複数のメモリセルのデータを同時
にこの読出データ伝達線１５上へ伝達する。次に各回路
の具体的構成について説明する。

【００４０】図２は図１に示す半導体記憶装置の要部の
構成を示す図である。図２において、メモリセルアレイ
１は、各々に１行のメモリセルが接続される複数のワー
ド線ＷＬ１〜ＷＬｎと、各々に１列のメモリセルが接続
されるビット線対ＢＬ，／ＢＬを含む。ビット線ＢＬと
ビット線／ＢＬとは対をなして配設され、互いに相補な
信号が伝達される。この図２においては、２本のワード
線ＷＬ１およびＷＬｎと、４対のビット線ＢＬ１，／Ｂ
Ｌ１、ＢＬ２，／ＢＬ２、ＢＬ３，／ＢＬ３およびＢＬ
４，／ＢＬ４が代表的に示される。

【００４１】ワード線ＷＬ１には１行のメモリセル１ａ
ｎ、１ｂｎ、１ｃｎ、…１ｄｎが接続される。ワード線
ＷＬ１にはメモリセル１ａ１、１ｂ１、１ｃ１、…１ｄ
１が接続される。ビット線対ＢＬ１，／ＢＬ１にはメモ
リセル１ａ１〜１ａｎが接続される。ビット線対ＢＬ
２，／ＢＬ２にはメモリセル１ｂ１〜１ｂｎが接続され
る。ビット線対ＢＬ３，／ＢＬ３には１列のメモリセル
１ｃ１〜１ｃｎが接続される。ビット線対ＢＬ４，／Ｂ
Ｌ４には１列のメモリセル１ｄ１〜１ｄｎが接続され
る。１対のビット線ＢＬ，／ＢＬと１本のワード線ＷＬ
との交点に１個のメモリセルが配置される。したがっ
て、１対のビット線ＢＬ，／ＢＬにおいては、一方のビ
ット線にメモリセルのデータが伝達され、かつ他方は基
準電位に維持される。

【００４２】センスアンプ回路６は、各ビット線対ＢＬ
１，／ＢＬ１〜ＢＬ４，／ＢＬ４に対して設けられるセ
ンスアンプ６０ａ，６０ｂ，６０ｃおよび６０ｄを含
む。このセンスアンプ６０ａ〜６０ｄはセンスアンプ活
性化信号ＳＮおよびＳＰに応答して活性化され、対応の
ビット線対の信号電位を差動的に増幅する。

【００４３】入力ブロック８は、各ビット線対ＢＬ１，
／ＢＬ１〜ＢＬ４，／ＢＬ４それぞれに対応して設けら
れ、列デコーダ５（図２には示さず）からの列選択信号
Ｙｊ（ｊ＝１〜４）と信号線２１を介して伝達される内
部書込指示信号Ｗとに応答してオン状態となり、書込デ
ータ伝達線２０ａおよび２０ｂ上のデータを対応のビッ
ト線上へ伝達する入力ゲート（Ｉゲート）８０ａ，８０
ｂ，８０ｃおよび８０ｄを含む。この書込データ伝達線
２０ａおよび２０ｂ上には図１に示す書込回路９からの
互いに相補な内部書込データＩＬおよび／ＩＬが伝達さ
れる。

【００４４】プリチャージ回路７は、ビット線対ＢＬ
１，／ＢＬ１〜ＢＬ４，／ＢＬ４それぞれに対応して設
けられ、プリチャージ・イコライズ指示信号φＥＱに応
答して対応のビット線対を所定のプリチャージ電位ＶＢ
Ｌへプリチャージするプリチャージ・イコライズ回路７
０ａ、７０ｂ、７０ｃおよび７０ｄを含む。このプリチ
ャージ電位ＶＢＬは、動作電源電位Ｖｃｃの１／２に設
定されるのが一般的である。

【００４５】出力ブロック１０は、ビット線対ＢＬ１，
／ＢＬ１〜ＢＬ４，／ＢＬ４それぞれに対応して設けら
れ、列デコーダ５（図１参照）からの列選択信号Ｙｊに
応答してオン状態となり、対応のビット線対上の電位を
増幅して読出データ伝達線１５ａおよび１５ｂ上へ伝達
する出力ゲート（Ｏゲート）５０ａ、５０ｂ、５０ｃお
よび５０ｄを含む。この読出データ伝達線１５ａと読出
データ伝達線１５ｂは対をなして配設され、互いに相補
な読出データを伝達する。この出力ブロック１０はさら
に、出力プリチャージ指示信号ＯＬＥＱに応答して活性
化され、読出データ伝達線１５ａおよび１５ｂをたとえ
ば動作電源電位Ｖｃｃであるプリチャージ電位にプリチ
ャージしかつこの読出データ伝達信号線１５ａおよび１
５ｂの電位をイコライズする第２のプリチャージ・イコ
ライズ回路５５を含む。

【００４６】テスト回路１７は、列選択信号Ｙｊと同様
のタイミングで発生される制御信号Ｙに応答し所定の基
準電位Ｖｒｅｆを発生して基準電位伝達線１７ｃ上へ伝
達する基準電位発生回路（Ｖｒｅｆ発生回路）１７ａ
と、読出データ伝達線１５ａおよび１５ｂ上の信号電位
と基準電位伝達信号線１７ｃ上の電位とを受け、この受
けた信号電位の関係に応じ、同時に選択された複数のメ
モリセルに不良が存在するか否かを判定する判定回路１
７ｂを含む。この第２のプリチャージ・イコライズ回路
５５はまた、出力プリチャージ指示信号ＯＬＥＱに応答
して、この基準電位伝達線１７ｃを読出データ伝達線１
５ａおよび１５ｂと同一電位にプリチャージしかつイコ
ライズする回路部分を含んでいる。したがって、図２に
おいては、この第２のプリチャージ・イコライズ回路５
５は出力ブロック１０とテスト回路１７に共用されるよ
うに示されている。

【００４７】図３は図２に示す１対のビット線ＢＬｊ，
／ＢＬｊ（ｊ＝１〜４）に関連する回路の構成をより具
体的に示す図である。図３において、入力ゲート（Ｉゲ
ート）８０は、内部書込指示信号Ｗに応答してオン状態
となり、書込データ伝達線２０ａおよび２０ｂ上の内部
書込データＩＬおよび／ＩＬをそれぞれノードＮ３およ
びＮ４へ伝達するｎチャネルＭＯＳトランジスタ（絶縁
ゲート型電界効果トランジスタ）Ｑ１２およびＱ１３
と、列デコーダ５（図１参照）からの列選択信号Ｙｊに
応答してオン状態となり、ノードＮ３およびＮ４上の信
号電位をそれぞれビット線ＢＬｊおよび／ＢＬｊ上へ伝
達するｎチャネルＭＯＳトランジスタＱ１０およびＱ１
１を含む。したがって、この入力ゲート８０は、内部書
込指示信号Ｗと列選択信号Ｗｊがともに“Ｈ”の活性状
態となったときにのみ書込データ伝達線２０ａおよび２
０ｂ上の内部書込データＩＬおよび／ＩＬを対応のビッ
ト線ＢＬｊおよび／ＢＬｊ上へ伝達する。なお入力ゲー
ト８０は、入力ゲート８０ａ〜８０ｄを総称的に表わし
ており、以下の説明においても、各回路部分に対する添
字は省略して説明する。

【００４８】センスアンプ６０は、第１のセンスアンプ
活性化信号ＳＮに応答して活性化され、対応のビット線
ＢＬｊおよび／ＢＬｊのうち低電位側のビット線を電位
Ｖｓｓレベルの“Ｌ”へ放電するためのｎチャネルＭＯ
ＳトランジスタＱ１およびＱ２と、第２のセンスアンプ
活性化信号ＳＰに応答して活性化され、対応のビット線
ＢＬｊおよび／ＢＬｊのうち高電位側のビット線の電位
を動作電源電位Ｖｃｃレベルまで昇圧するためのｐチャ
ネルＭＯＳトランジスタＱ３およびＱ４を含む。トラン
ジスタＱ１はそのゲートがビット線ＢＬｊに接続され、
そのドレインが相補ビット線／ＢＬｊに接続され、その
ソースが第１のセンスアンプ活性化信号ＳＮを受ける。
トランジスタＱ２は、そのゲートが相補ビット線／ＢＬ
ｊに接続され、そのドレインがビット線ＢＬｊに接続さ
れ、そのソースが第１のセンスアンプ活性化信号ＳＮを
受ける。トランジスタＱ３はそのゲートがビット線ＢＬ
ｊに接続され、そのソースが相補ビット線／ＢＬｊに接
続され、そのドレインに第２のセンスアンプ活性化信号
ＳＰを受ける。トランジスタＱ４はそのゲートが相補ビ
ット線／ＢＬｊに接続され、そのソースがビット線ＢＬ
ｊに接続され、そのドレインに第２のセンスアンプ活性
化信号ＳＰが与えられる。センスアンプ６０の動作時に
おいては、第１のセンスアンプ活性化信号ＳＮが“Ｌ”
に立下がり、第２のセンスアンプ活性化信号ＳＰが
“Ｈ”に立上がる。この第１および第２のセンスアンプ
活性化信号ＳＮおよびＳＰは不活性時には本実施例にお
いてはビット線プリチャージ電位と同様のＶｃｃ／２の
レベルに保持される。

【００４９】メモリセル１ｉｎおよび１ｉ１はともに１
トランジスタ１キャパシタ型の構成を有しており、情報
を電荷の形で記憶するメモリキャパシタＣ０と、対応の
ワード線上の信号電位に応答してオン状態となりこのメ
モリキャパシタＣ０を対応のビット線へ接続するトラン
スファゲートトランジスタＱ０を含む。メモリセル１ｉ
ｎはワード線ＷＬｎが選択された場合にその記憶データ
を相補ビット線／ＢＬｊ上へ伝達する。メモリセル１ｉ
１はワード線ＷＬ１が選択されたときに、その記憶デー
タをビット線ＢＬｊ上へ伝達する。

【００５０】ビット線用のプリチャージ回路７０は、ビ
ット線プリチャージ指示信号φＥＱに応答してオン状態
となり、ビット線ＢＬｊとビット線／ＢＬｊとを電気的
に短絡するｎチャネルＭＯＳトランジスタＱ７と、ビッ
ト線プリチャージ指示信号φＥＱに応答して、所定のプ
リチャージ電位ＶＢＬをビット線ＢＬｊおよび／ＢＬｊ
上へそれぞれ伝達するｎチャネルＭＯＳトランジスタＱ
８およびＱ９を含む。このビット線用プリチャージ・イ
コライズ回路７０により、各ビット線対ＢＬｊおよび／
ＢＬｊはスタンバイ時には所定の基準電位ＶＢＬにプリ
チャージされかつこの両者の電位が平衡化される。

【００５１】出力ゲート（Ｏゲート）５０は、ビットＢ
Ｌｊおよび／ＢＬｊ上の信号電位を反転増幅してノード
Ｎ７およびＮ８へそれぞれ伝達するｎチャネルＭＯＳト
ランジスタＱ１６およびＱ１７と、列デコーダ５（図１
参照）からの列選択信号Ｙｊに応答してオン状態とな
り、ノードＮ７およびＮ８上の信号電位を読出データ伝
達信号線１５ｂおよび１５ａ上へそれぞれ伝達するｎチ
ャネルＭＯＳトランジスタＱ１８およびＱ１９を含む。
トランジスタＱ１６およびＱ１７の一方導通端子はそれ
ぞれ“Ｌ”レベルの電位Ｖｓｓに接続され、そのゲート
がそれぞれビット線ＢＬｊおよび／ＢＬｊに接続され
る。したがって、ビット線ＢＬｊの電位が“Ｈ”となる
と、トランジスタＱ１６を介して“Ｌ”の信号電位がノ
ードＮ７へ伝達される。このとき、相補ビット線／ＢＬ
ｊは“Ｌ”レベルであるため、トランジスタＱ１７はオ
フ状態であり、ノードＮ８はフローティング状態とな
る。列選択信号Ｙｊが“Ｈ”に立上がると、このノード
Ｎ７が読出データ伝達線１５ｂに接続され、この読出デ
ータ伝達線１５ｂのプリチャージ電位を電位Ｖｓｓレベ
ルへ放電する。一方、トランジスタＱ１９はオン状態と
なっても、この読出データ伝達線１５ａの電位はプリチ
ャージ電位（Ｖｃｃレベル）に保持される。

【００５２】図４は、データ出力に関連する部分の回路
の構成をより詳細に示す図である。図４において、読出
回路１６は、読出制御信号φ０に応答して活性化され、
読出データ伝達線１５ａおよび１５ｂ上の読出データＯ
Ｌおよび／ＯＬを差動的に増幅して出力データＯＮを導
出する差動増幅回路を備える。この制御信号φ０はデー
タの出力タイミングを与える内部制御信号である。

【００５３】基準電位発生回路１７ａは、動作電源電位
Ｖｃｃをそのゲートに受け、その一方導通端子が電位Ｖ
ｓｓに接続されるｎチャネルＭＯＳトランジスタＱ２２
と、基準電位発生指示信号Ｙをそのゲートに受け、その
一方導通端子が基準電位伝達線１７ｃに接続され、その
他方導通端子がＭＯＳトランジスタＱ２２の他方導通端
子に接続されるｎチャネルＭＯＳトランジスタＱ２１を
含む。このトランジスタＱ２１およびＱ２２のチャネル
幅（またはゲート幅）は出力ゲート５０に含まれるトラ
ンジスタのそれよりも小さくされている。これにより、
この基準電位発生回路１７ａの電流駆動能力は出力ゲー
ト５０のそれよりも小さくされており、この基準電位伝
達線１７ｃの放電速度は、読出データ伝達線１５ａおよ
び１５ｂに１個のメモリセルが接続された場合のときの
それよりもさらに遅くされる。

【００５４】第２のプリチャージ・イコライズ回路５５
は、出力部プリチャージ指示信号ＯＬＥＱに応答してオ
ン状態となり、読出データ伝達線１５ａと読出データ伝
達線１５ｂを電気的に短絡するｎチャネルＭＯＳトラン
ジスタＱ２３と、この出力部プリチャージ指示信号ＯＬ
ＥＱに応答してオン状態となり、この読出データ伝達線
１５ａおよび１５ｂをそれぞれ動作電源電位Ｖｃｃに充
電するｎチャネルＭＯＳトランジスタＱ２４およびＱ２
５と、この出力部プリチャージ指示信号ＯＬＥＱに応答
してオン状態となり、読出データ伝達線１５ａと基準電
位伝達線１７ｃとを電気的に短絡するｎチャネルＭＯＳ
トランジスタＱ２６を含む。

【００５５】判定回路１７ｂは、読出データ伝達線１５
ａ上の信号電位と基準電位伝達線１７ｃ上の信号電位を
差動的に増幅して出力する差動増幅器１７０と、読出デ
ータ伝達線１５ｂ上の信号電位と基準電位伝達線１７ｃ
上の基準電位とを差動的に増幅して出力する第２の差動
増幅器１７５を含む。この差動増幅器１７０および１７
５は、読出回路１６と同様内部制御信号φ０に応答して
活性化される。この判定回路１７ｂはさらに、差動増幅
器１７０からの出力ＯＴと差動増幅器１７５からの出力
／ＯＴとを受ける不一致検出回路１７７を含む。この不
一致検出回路１７７は差動増幅器１７０および１７５か
らの出力信号ＯＴおよび／ＯＴがともに同一の論理値を
示しているときに“Ｌ”の信号を出力し、この両者の論
理値が異なっている場合には“Ｈ”の信号を出力する。

【００５６】選択回路１８は、テストモード指示信号Ｔ
に応答してオン状態となり、不一致検出回路１７７の出
力をノードＮ１５へ伝達する第１の選択ゲートＱ３１
と、テストモード指示信号の反転信号／Ｔに応答してオ
ン状態となり、読出回路１６からの出力ＯＮをノードＮ
１５へ伝達する第２の選択ゲートＱ３２を含む。この選
択ゲートＱ３１およびＱ３２はともにｎチャネルＭＯＳ
トランジスタにより構成される。

【００５７】読出回路１６および判定回路１７ｂは読出
データ伝達線１５ａおよび１５ｂと基準電位伝達線１７
ｃの一方端側に設けられ、出力部プリチャージ・イコラ
イズ回路５５および基準電位発生回路１７ａはこの基準
電位伝達線１７ｃおよび読出データ伝達線１５ａおよび
１５ｂの他方端に設けられる。この出力部プリチャージ
・イコライズ回路５５および基準電位発生回路１７ａを
同一の位置に配置することにより、この読出回路１６お
よび判定回路１７ｂに対する読出データ伝達線１５ａお
よび１５ｂと基準電位伝達線１７ｃの容量分布を同一と
することができ、かつこの信号線１５ａ、１５ｂおよび
１７ｃ上の電気特性を同一とし、これによりこれらの信
号線１５ａおよび１５ｂならびに１７ｃ上の信号変化特
性を所望の値に設定することができる。また、この基準
電位伝達線１５ａおよび１５ｂと基準電位伝達線１７ｃ
は互いに平行に配置される。次に動作について説明す
る。

【００５８】まず通常モード動作時においてワード線Ｗ
Ｌ１を選択し、かつメモリセル１ａ１に論理“１”のデ
ータを書込む場合について説明する。

【００５９】内部アドレスＡ０〜Ａｎによりアドレスバ
ッファ２から内部行アドレスおよび内部列アドレスが発
生される。アドレス切換回路４は、通常モード動作時で
あるため、この与えられた内部列アドレスをそのまま列
デコーダ５へ与える。行デコーダ３はこのアドレスバッ
ファ２からの内部行アドレスに応答してワード線ＷＬ１
を選択状態の“Ｈ”に立上げる。列デコーダ５はこのア
ドレスバッファ２からの内部列アドレスに応答して、列
選択信号Ｙ１のみを“Ｈ”に立上げる。データ書込時に
おいては、外部から与えられる書込指示信号（図示せ
ず）により内部書込指示信号Ｗが“Ｈ”に設定される。
書込回路９からは、内部書込データＤｉｎが論理“１”
であるため、論理“１”のデータＩＬを書込データ伝達
線２０ａ上へ伝達し、論理“０”のデータ／ＩＬを書込
データ伝達線２０ｂ上へ伝達する。

【００６０】メモリセルアレイ１においては、選択ワー
ド線ＷＬ１の電位が“Ｈ”になった後、センスアンプ回
路６が動作し、このワード線ＷＬ１に接続される１行の
メモリセル１ａ１〜１ｄ１のデータが対応のビット線上
に伝達され、この各ビット線対ＢＬ１，／ＢＬ１〜ＢＬ
４，／ＢＬ４上の信号電位を増幅しラッチする。

【００６１】この状態において、列デコーダ５からの列
選択信号ＹＩが活性状態となり、書込データ伝達線２０
ａおよび２０ｂ上に伝達された内部書込データＩＬおよ
び／ＩＬがこのビット線ＢＬ１および／ＢＬ１上へ伝達
される。ビット線ＢＬ１上には論理“１”のデータが伝
達され、相補ビット線／ＢＬ１上には論理“０”のデー
タが伝達される。このビット線ＢＬ１上の論理“１”の
データはメモリセル１ａ１の転送ゲートトランジスタＱ
０を介してそのメモリセルキャパシタＣ０へ書込まれ
る。この後にワード線ＷＬ１の電位が“Ｌ”に立上り、
センスアンプ回路６が不活性状態となり、データの書込
が完了する。

【００６２】論理“０”のデータをメモリセル１ａ１に
書込む場合には、内部書込データＩＬおよび／ＩＬが論
理“０”および論理“１”となる。選択ワード線ＷＬ１
に接続されるメモリセル１ａ１〜１ｄ１のうち非選択メ
モリセル１ｂ１〜１ｄ１に対してはデータの書込は行な
われず単にその記憶データのリフレッシュが行なわれて
いる。

【００６３】次にこのメモリセル１ａ１に書込まれた論
理“１”のデータを読出す場合の動作をその動作波形図
である図５を参照して説明する。半導体記憶装置２００
がスタンバイ状態にある間ビット線プリチャージ指示信
号φＥＱは動作電源電圧Ｖｃｃレベルの“Ｈ”レベルに
あり、また出力部のプリチャージ指示信号ＯＬＥＱも動
作電源電位Ｖｃｃレベルの“Ｈ”にある。この場合図３
に示すように、ビット線プリチャージ回路７０に含まれ
るトランジスタＱ７〜Ｑ９はすべてオン状態にあり、各
ビット線対ＢＬｊ，／ＢＬｊ（ｊ＝１〜４）は所定のプ
リチャージ電位ＶＢＬにプリチャージされかつイコライ
ズされている。図５においては、このプリチャージ電位
ＶＢＬが動作電源電位Ｖｃｃの１／２の場合が示されて
いる。

【００６４】また出力部のプリチャージ・イコライズ回
路５５においてはトランジスタＱ２３〜Ｑ２６がすべて
オン状態にあり、読出データ伝達線１５ａおよび１５ｂ
ならびに基準電位伝達線１７ｃをＶｃｃ−Ｖｔｈの
“Ｈ”のレベルにプリチャージしている。ここでＶｔｈ
はトランジスタＱ２４およびＱ２５のしきい値電圧であ
る。またこのスタンバイ状態においては第１のセンスア
ンプ活性化信号ＳＮはＶｃｃ／２のプリチャージ電位レ
ベルにあり、また第２のセンスアンプ活性化信号ＳＰも
Ｖｃｃ／２のプリチャージ電位レベルにある。同様に読
出回路１６の出力ＯＮもＶｃｃ／２のプリチャージ電位
レベルにある。

【００６５】時刻ｔ０においてこの半導体基板装置２０
０がメモリサイクルに入ると、このビット線イコライズ
指示信号φＥＱが“Ｈ”から“Ｌ”へ立下がる。これに
よりビット線プリチャージ回路７０の各トランジスタＱ
７〜Ｑ９がすべてオフ状態となり、ビット線対ＢＬｊ，
／ＢＬｊがそのプリチャージ電位Ｖｃｃ／２でフローテ
ィング状態となる。

【００６６】次いでアドレスバッファ２からの内部行ア
ドレスに従って行デコーダ３が行選択動作を行ない、ワ
ード線ＷＬ１の電位を時刻ｔ１において“Ｈ”に立上げ
る。この選択ワード線ＷＬ１の“Ｈ”の電位レベルはＶ
ｃｃ＋Ｖｔｈよりも高いレベルに設定される。ここでＶ
ｔｈはメモリセルに含まれる転送ゲートトランジスタＱ
０のしきい値電圧である。このようにワード線ＷＬ１の
電位を動作電源電位Ｖｃｃ以上に昇圧するのは、通常、
大記憶容量の半導体記憶装置においては、この動作電源
電圧Ｖｃｃとしては３．３Ｖなどの電圧が用いられるた
め、メモリキャパシタＣ０に記憶された電荷をすべて損
失なく対応のビット線に読出すためである。このワード
線ＷＬ１の電位が“Ｈ”に立上がると、この選択ワード
線ＷＬ１に接続されるメモリセルのデータが対応のビッ
ト線ＢＬｊ（または／ＢＬｊ）上へ伝達される。ビット
線ＢＬ１は、メモリセル１ａ１が論理“１”のデータを
記憶しているため、その電位がＶｃｃ／２よりも上昇
し、時刻ｔ２において、そのビット線ＢＬ１の上昇電位
量はΔＶとなる。一方、相補ビット線／ＢＬの電位はＶ
ｃｃ／２のプリチャージ電位のままである。

【００６７】このワード線ＷＬ１の電位が“Ｈ”に立上
がり、各ビット線対ＢＬｊ，／ＢＬｊにおいて必要最小
限の電位差ΔＶが生じたとき、時刻ｔ３において第１の
センスアンプ活性化信号ＳＮが“Ｌ”に立下がる。これ
により、図３に示すトランジスタＱ１およびＱ２からな
るセンスアンプが動作し、低電位のビット線／ＢＬ１の
電位がＶｃｃ／２から“Ｌ”レベルへ降下する。このト
ランジスタＱ１およびＱ２による放電動作が高速で行な
われ、その相補ビット線／ＢＬ１の電位はほぼ時刻ｔ３
において“Ｌ”にまで放電される。このとき、まだ高電
位側のビット線ＢＬ１の電位はそのメモリセルデータが
伝達された状態とほぼ同様の電位レベルを保持してい
る。

【００６８】時刻ｔ４において第２のセンスアンプ活性
化信号ＳＰが“Ｈ”に立上がると、図３に示すトランジ
スタＱ４およびＱ４からなるセンスアンプが動作しこの
高電位側のビット線ＢＬ１の電位Ｖｃｃ／２＋ΔＶを動
作電源電位レベルの“Ｈ”まで高速で上昇させる。これ
により、ビット線ＢＬ１および／ＢＬ１の電位レベルが
それぞれ動作電源電位Ｖｃｃおよび接地電位レベルの０
となり、センスアンプ６０によるセンスおよび増幅動作
が完了する。

【００６９】一方、出力側においては、このセンス動作
と並行して、時刻ｔ５において出力プリチャージ指示信
号ＯＬＥＱが“Ｈ”から“Ｌ”に立下がる。これによ
り、読出データ伝達信号線１５ａおよび１５ｂはＶｃｃ
−Ｖｔｈレベルのフローティング状態となる。

【００７０】このプリチャージ指示信号ＯＬＥＱが
“Ｌ”に立下がった後時刻ｔ６において、列デコーダ５
からの列選択信号Ｙ１が“Ｈ”へ立上がる。これにより
図３に示す出力ゲート５０に含まれるトランジスタＱ１
８およびＱ１９がオン状態となる。トランジスタＱ１６
およびＱ１７はそのゲートにビット線ＢＬ１および／Ｂ
Ｌ１の信号電位を受けている。今、ビット線ＢＬ１の電
位が“Ｈ”、および相補ビット線／ＢＬ１の信号電位が
“Ｌ”にあり、トランジスタＱ１６がオン状態、トラン
ジスタＱ１７がオフ状態となる。したがって、このオン
状態のトランジスタＱ１８およびＱ１６を介して読出デ
ータ伝達信号線１５ｂのプリチャージ電位Ｖｃｃ−Ｖｔ
ｈは接地電位レベルの０Ｖ程度にまで放電され、一方、
読出データ伝達信号線１５ａは、そのプリチャージ電位
Ｖｃｃ−Ｖｔｈを維持する。

【００７１】この列選択信号Ｙ１が立上がった後すぐに
データ読出指示信号φ０が時刻ｔ７において“Ｈ”に立
上がり、読出回路１６が活性状態とされ、この読出デー
タ伝達信号線１５ａおよび１５ｂ上の信号電位を差動的
に増幅して出力データＯＮを生成する。時刻ｔ８におい
て、この読出回路１６からは論理“１”のデータが出力
される。この出力データＯＮはオン状態のトランジスタ
Ｑ３２を介して出力される。この上述の動作により、論
理“１”のデータが読出される。

【００７２】論理“０”のデータの読出の場合には、ビ
ット線ＢＬ１および／ＢＬ１の電位レベルが上の論理
“１”の読出時と逆となり、同一の動作が行なわれる。
この場合、読出回路１６からは論理“０”のデータが出
力される。ここで読出回路１６は、読出データ伝達信号
線１５ａ上の信号電位が読出データ伝達信号線１５ｂの
信号電位よりも高いときに論理“１”のデータを出力す
るように構成されている。

【００７３】次いでテストモード時の動作について説明
する。今、図２においてワード線ＷＬ１に接続される４
ビットのメモリセル１ａ１、１ｂ１、１ｃ１および１ｄ
１へ同時に同一のデータ（論理“１”または“０”）を
書込み、かつ同時に４ビットのメモリセル１ａ１、１ｂ
１、１ｃ１および１ｄ１から同時に読出す場合を考え
る。ここで、一度に選択されるメモリセルの数を４ビッ
トに設定しているが、この同時に選択されるメモリセル
の数は任意であり、同時に選択されるメモリセルの数は
アドレス切換回路４により２個、８個、この１行に接続
されるすべてのメモリセル等任意の数に設定することが
できる。まず論理“１”のデータの書込みの場合につい
て説明する。

【００７４】テストモード動作時においてはテストモー
ド指示信号Ｔは“Ｈ”の活性状態に設定される。アドレ
ス切換回路４は、この活性状態のテストモード指示信号
Ｔに応答して、アドレスバッファ２から与えられる内部
列アドレスのうち下位２ビットを変換し、同時に４ビッ
トのメモリセルが選択されるように変換した後列デコー
ダ５へ与える。列デコーダ５は、このアドレス切換回路
４からの変換された内部列アドレスをデコードしメモリ
セルアレイ１から４ビットのメモリセルを選択するため
に列選択信号Ｙ１、Ｙ２、Ｙ３およびＹ４を同時に
“Ｈ”に立上げる。

【００７５】すなわち、このテストモード動作時におい
ては、メモリセルアレイ１は４ビット単位のブロックに
分割され、列デコーダ５はこのブロックを選択するブロ
ックデコーダとして機能している。データ書込時におい
ては通常モード動作時と同様、内部書込データＩＬが論
理“１”、内部書込データ／ＩＬが論理“０”、内部書
込指示信号Ｗが“Ｈ”の活性状態、また列選択信号Ｙ
１、Ｙ２、Ｙ３およびＹ４が同時に“Ｈ”となる。ま
た、この状態において、すでにワード線ＷＬ１は選択状
態の“Ｈ”に立上がっている。これにより入力ゲート８
０ａ、８０ｂ、８０ｃおよび８０ｄが同時にオン状態と
なり、この内部書込データＩＬおよび／ＩＯＬをそれぞ
れビット線ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４上へ伝
達する。これにより、４ビットのメモリセル１ａ１、１
ｂ１、１ｃ１および１ｄ１へ論理“１”のデータが書込
まれる。

【００７６】この４ビットのメモリセル１ａ１〜１ｄ１
から論理“１”のデータを同時に読出してそのメモリセ
ル１ａ１〜１ｄ１の良／不良を判定するための動作につ
いてその動作波形図である図６を参照して説明する。こ
こで図６においては、図５と同一部分の動作波形は省略
して示している。図５に示す場合と同様にして、センス
アンプ回路６（図１参照）によるセンス動作が完了する
と、時刻ｔ５（図５参照）においてビット線ＢＬ１、Ｂ
Ｌ２、ＢＬ３およびＢＬ４の信号電位がＶｃｃレベルの
“Ｈ”に、相補ビット線／ＢＬ１、／ＢＬ２、／ＢＬ３
および／ＢＬ４の電位が接地電位レベルの“Ｌ”となっ
ている。この状態により、出力ゲート５０ａ、５０ｂ、
５０ｃおよび５０ｄにおいては、ビット線ＢＬ１、ＢＬ
２、ＢＬ３およびＢＬ４の信号電位をゲートに受けるト
ランジスタＱ１６がオン状態となり、一方トランジスタ
Ｑ１７はオフ状態となる。したがって、ノードＮ７の電
位は“Ｌ”、ノードＮ８はフローティング状態にある。

【００７７】この状態において、時刻ｔ６（図５参照）
において、列デコーダ５からの列選択信号Ｙ１、Ｙ２、
Ｙ３およびＹ４が同時に“Ｈ”に立上がると、この出力
ゲート５０ａ、５０ｂ、５０ｃおよび５０ｄに含まれる
トランジスタＱ１８およびＱ１９がオン状態となり、読
出データ伝達信号線１５ｂの電位が“Ｌ”へと下降す
る。今、４つの出力ゲート５０ａ、５０ｂ、５０ｃおよ
び５０ｄが同時にオン状態となるためこの読出データ伝
達信号線１５ｂの電位降下速度は、通常モード時の１個
の出力ゲートによる放電速度に比べて速くなる。

【００７８】一方、この列選択信号Ｙ１〜Ｙ４の“Ｈ”
への立上がりとほぼ同一のタイミングで基準電位発生指
示信号Ｙが“Ｈ”に立上がる。この基準電位発生指示信
号Ｙは、列デコーダ５に含まれるテストモード時におい
てのみ活性状態とされるダミーデコーダから発生される
構成であってもよく、また出力プリチャージ指示信号Ｏ
ＬＥＱの反転遅延信号を用いて発生する構成であっても
よい。この基準電位発生指示信号Ｙに応答して、トラン
ジスタＱ２１がオン状態となる。トランジスタＱ２２の
ゲートへは動作電源電位Ｖｃｃが与えられており常時オ
ン状態である。これにより、基準電位伝達信号線１７ｃ
のプリチャージ電位は“Ｌ”のレベルへと放電される。
ここで、前述のごとく、トランジスタＱ２１およびＱ２
２のトランジスタ幅（チャネル幅またはゲート幅）は出
力ゲートに含まれるトランジスタＱ１６およびＱ１８
（またはＱ１７およびＱ１９）のそれよりも小さくたと
えば１／２に設定されており、この基準電位伝達信号線
１７ｃにおける基準電位Ｖｒｅｆの降下速度は基準電位
読出データ伝達信号線１７ｂのそれに比べてはるかに緩
やかとなる。

【００７９】時刻ｔ７において、内部読出指示信号φ０
が“Ｈ”に立上がる。この時刻ｔ７においては、すでに
書込データ伝達信号線１５ａおよび１５ｂと基準電位伝
達信号線１７ｃ上の基準電位Ｖｒｅｆとはすでに差が生
じており、差動増幅回路１７０および１７５は高速でこ
の対応の信号線対の電位差を差動的に増幅する。差動増
幅器１７０は、基準電位伝達信号線１７ｃ上の基準電位
Ｖｒｅｆが読出データ伝達信号線１５ａ上の信号電位Ｏ
Ｌよりも低いときに“１”の信号を出力し、差動増幅回
路１７５は、この基準電位Ｖｒｅｆが読出データ／ＯＬ
よりも小さいときに“１”の出力を導出する。したがっ
て、この差動増幅回路１７０からの出力信号ＯＴがその
プリチャージ電位レベルＶｃｃ／２から電源電位Ｖｃｃ
レベルの論理“１”へ上昇し、一方差動増幅回路１７５
からの出力信号／ＯＴはそのプリチャージレベルＶｃｃ
／２から接地電位レベルの“Ｌ”（論理０）へ降下す
る。

【００８０】不一致検出回路１７７は、この出力信号Ｏ
Ｔと出力信号／ＯＴの論理が不一致の場合に論理“１”
の信号を出力する。したがって、この場合では、不一致
検出回路１７７の出力は論理“１”となり、時刻ｔ８に
おいて、オン状態のトランジスタＱ３１を介してこの出
力はノードＮ１５へ伝達される。この判定回路１７ｂか
らの出力信号の論理値が“１”である場合には、同時に
選択される４個のメモリセル１ａ１〜１ｄ１の記憶デー
タはすべて論理が一致していることを示しており、この
半導体記憶装置２００が正常に動作していることを示し
ている。

【００８１】４個のメモリセル１ａ１〜１ｄ１が論理
“０”のデータを記憶している場合には、この読出デー
タ伝達信号線１５ａおよび１５ｂ上に伝達される読出デ
ータＯＬおよび／ＯＬは論理“０”および“１”とな
る。この場合、差動増幅回路１７０からの出力ＯＴが論
理“０となり、一方差動増幅回路１７５からの出力信号
／ＯＴが論理“１”となる。この場合においても、不一
致検出回路１７７の出力は論理“１”となり、同時に選
択された４ビットのメモリセル１ａ１〜１ｄ１の記憶デ
ータがすべて同一論理であることを示しており、この場
合においても半導体記憶装置２００が正常に動作してい
ることを意味している。次にこの半導体記憶装置が誤動
作を起こした場合についてその動作波形図である図７を
参照して説明する。

【００８２】この半導体メモリセルが誤動作している場
合は、同時に選択された４ビットのメモリセル１ａ１〜
１ｄ１からの読出データが論理“１”と論理“０”を含
んでいる場合である。今、４ビットのメモリセル１ａ
１、１ｂ１、１ｃ１、１ｄ１に論理“１”を書込み、こ
の４ビットのメモリセル１ａ１〜１ｄ１からデータを読
出す場合、メモリセル１ａ１のみが誤動作をし論理
“０”を出力した場合を考える。この場合、メモリセル
１ａ１からの論理“０”の読出データにより、ビット線
ＢＬ１の信号電位は論理“０”となり、相補ビット線／
ＢＬ１上の信号電位は論理“１”となる。これにより、
出力ゲート５０に含まれるトランジスタＱ１７がオン状
態となり、列選択信号Ｙ１〜Ｙ４発生時において、読出
データ伝達信号線１５ａのプリチャージ電位Ｖｃｃ−Ｖ
ｔｈの放電が行なわれ、その電位が降下する。

【００８３】一方、残りのメモリセル１ｂ１、１ｃ１お
よび１ｄ１においては、ビット線ＢＬ２、ＢＬ３および
ＢＬ４上の信号電位が論理“１”となり、読出データ伝
達信号線１５ｂの放電が行なわれ、この上の読出データ
／ＯＬが降下する。

【００８４】また、この基準電位伝達信号線１７ｃ上の
基準電位Ｖｒｅｆはこの同時に選択されたメモリセル１
ａ１〜１ｄ１の読出したデータに無関係に、一定の速度
で降下する。この状態における読出データＯＬ、／ＯＬ
と基準電位Ｖｒｅｆの関係と判定回路１７ｂからの出力
の関係を図７に拡大して示す。前述のごとく、基準電位
発生回路１７ａに含まれるトランジスタＱ２１およびＱ
２２のトランジスタ幅（チャネル幅またはゲート幅）は
この出力ゲートに含まれるトランジスタＱ１６〜Ｑ１９
のそれよりも小さくされている。したがって、この基準
電位伝達信号線１７Ｃ上の基準電位Ｖｒｅｆの電位降下
速度は読出データ伝達信号線１５ａおよび１５ｂの電位
降下速度よりも遅い。

【００８５】したがって、時刻ｔ７において内部読出指
示信号φ０が“Ｈ”へ立上がり、差動増幅回路１７０お
よび１７５の増幅動作が行なわれる場合に、この読出デ
ータ伝達信号線１５ａおよび１５ｂ上の信号ＯＬおよび
／ＯＬの電位は基準電位Ｖｒｅｆよりも小さくなってい
る。したがって、この場合、差動増幅回路１７０および
１７５からの出力ＯＴおよび／ＯＴはともに“０”とな
り、同一の論理値となる。したがって、不一致検出回路
１７７の出力（ノードＮ１６の電位）は論理“０”とな
る。

【００８６】時刻ｔ８において、ノードＮ１５の電位が
確定すると、トランジスタＱ３１を介してノードＮ１６
の信号電位がノードＮ１５へ伝達されるため“０”のデ
ータが出力される。したがって、テストモード時におい
て、論理“０”のデータが出力された場合には、この４
ビットのメモリセル１ａ１〜１ｄ１のうちのいずれかに
不良が発生したと判定することができる。

【００８７】上述の説明においては、メモリセル１ａ１
のみがその記憶データを反転して論理“０”のデータを
出力する場合について説明したが、この不良メモリセル
の数は２個、３個になった場合においても、この図７に
示す出力ＯＬおよび／ＯＬの電位降下の勾配が変化する
だけであり、同様に論理“０”の不良ビット存在を示す
信号が出力される。

【００８８】以上のようにこの発明によれば、同時に選
択された複数のメモリセルからの読出データの論理が一
致（すべて論理“０”または“１”）の場合には、この
出力Ｄｏｕｔが論理“１”となり、同時に選択されたメ
モリセルからの読出データが“０”と“１”を混在させ
ている場合にはこの出力Ｄｏｕｔを論理“０”とするこ
とができ、このメモリセルアレイにおいて不良ビットが
存在するか否かをこの出力Ｄｏｕｔの論理値を識別する
ことにより判定することができる。

【００８９】なお、上記実施例においては、テストモー
ド指示信号Ｔは外部からの入力端子を介して与えられる
構成でもよく、またはＷＣＢＲ方式のように外部クロッ
ク信号のタイミング条件を特定の組合せに設定して発生
してもよいとして説明したが、これはまたさらに任意の
入出力端子（たとえばテストモード動作時において不用
となるアドレスピン等）に通常使用範囲外の電圧を与え
て発生する構成としてもよく、またこの電圧条件とタイ
ミング条件とを組合わせて記憶装置内部で発生させる構
成であってもよい。

【００９０】また上記実施例においては半導体記憶装置
としてダイナミック型のランダム・アクセス・メモリに
ついて説明したが、スタティック型メモリ（ＳＲＡＭ）
のように、メモリセルから相補性の信号が読出される半
導体記憶装置であっても上記実施例と同様の効果を得る
ことができる。このＳＲＡＭの場合、ビット線用のセン
スアンプ回路６、ビット線用のプリチャージ回路７は特
に設ける必要はない。

【００９１】また、上記実施例において、テストモード
時において同時に選択された複数のメモリセルから読出
されたデータの論理値が一致した場合に出力の論理値を
“０”、その読出データの論理値に“０”と“１”が混
在する場合に出力を論理“１”としても同様の効果を得
ることができる。

【００９２】また、この判別回路１７ｂは内部書込読出
指示信号φ０に応答して活性化されているが、これはテ
ストモード指示信号Ｔと内部読出指示信号φ０との論理
積の信号を与える構成としてもよい。

【００９３】次に、通常モード動作時においては１ビッ
トのメモリセルを選択し、テストモード時においては複
数ビットのメモリセルを同時に選択するための構成につ
いて説明する。今、図８に示すように、列デコーダ５は
ＮＯＲ型のデコーダである場合を考える。この図８にお
いては、単位列デコーダが示されている。この単位列デ
コーダＮＲへは、アドレスバッファ２からの内部列アド
レスＡ０，／Ａ０〜Ａｎ／Ａｎのうちの任意の組合せの
内部列アドレスか与えられる。列デコーダＮＲはこの与
えられた内部列アドレスがすべて“Ｌ”のときにその列
選択信号Ｙｉを“Ｈ”に立上げる。

【００９４】図９はこのＮＯＲ型デコーダ構成を用いた
図１に示すアドレス切換回路４および列デコーダ５の具
体的構成を示す図である。列デコーダ５は、複数のブロ
ックに分割される。図９においては、１つのブロックＢ
Ｓｉのみが代表的に示される。デコーダブロックＢＳｉ
は、４つのＮＯＲ回路ＮＲ１、ＮＲ２、ＮＲ３およびＮ
Ｒ４を含む。ＮＯＲ回路ＮＲ１〜ＭＲ４から列選択信号
Ｙ１〜Ｙ４がそれぞれ発生される。このブロックＢＳｉ
に含まれるＮＯＲ回路ＮＲ１〜ＮＲ４に対しては、上位
列アドレスＡ２〜Ａｎの同一の組合せが同様に与えられ
るが、図面を簡略化するためにこの上位列アドレスビッ
トは省略している。この上位列アドレスビットＡ２〜Ａ
ｎがブロック選択信号として利用される。

【００９５】アドレス切換回路４は、２つのＮＯＲ回路
４０１および４０２を含む。ＮＯＲ回路４０１はその一
方入力に列アドレスビットＡ１を受け、その他方入力に
テストモード指示信号Ｔを受ける。第２のＮＯＲ回路４
０２はその一方入力に列アドレスビットＡ０を受け、そ
の他方入力にテストモード指示信号Ｔを受ける。

【００９６】再び列デコーダ５の構成にもどって、ＮＯ
Ｒ回路ＮＲ１は、ＮＯＲ回路４０１の出力とＮＯＲ回路
４０２の出力とを受ける。ＮＯＲ回路ＮＲ２は列アドレ
スビットＡ０とＮＯＲ回路４０１の出力とを受ける。Ｎ
ＯＲ回路ＮＲ３は列アドレスビットＡ１とＮＯＲ回路４
０２の出力とを受ける。ＮＯＲ回路ＮＲ４は列アドレス
ビットＡ０およびＡ１を受ける。次に動作について簡単
に説明する。

【００９７】通常動作モード時においては、テストモー
ド指示信号Ｔは“Ｌ”に設定される。ＮＯＲ回路４０１
および４０２は、したがって、インバータとして機能す
る。デコーダブロックＢＳｉが選択された場合におい
て、列アドレスビットＡ０およびＡ１がともに“Ｌ”の
場合を考える。ＮＯＲ回路４０１および４０２の出力は
“Ｈ”となる。したがって、このＮＯＲ回路４０１およ
び／または４０２の出力を受けるＮＯＲ回路ＮＲ１〜Ｎ
Ｒ３からの列選択信号Ｙ１〜Ｙ３は“Ｌ”となる。一
方、ＮＯＲ回路ＮＲ４はその両入力がともに“Ｌ”とな
るため、列選択信号Ｙ４は“Ｈ”に立上がる。

【００９８】列アドレスビットＡ０が“Ｌ”、列アドレ
スビットＡ１が“Ｈ”の場合：この場合、ＮＯＲ回路４
０１の出力が“Ｌ”、ＮＯＲ回路４０２の出力が“Ｈ”
となる。このときには、列アドレスビットＡ０とＮＯＲ
回路４０１の出力とを受けるＮＯＲ回路ＮＲ２からの列
選択信号Ｙ２のみが“Ｈ”となり、残りの列選択信号Ｙ
１、Ｙ３およびＹ４は“Ｌ”となる。

【００９９】列アドレスビットＡ０が“Ｈ”、列アドレ
スビットＡ１が“Ｌ”の場合：この場合、ＮＯＲ回路４
０１の出力が“Ｈ”、ＮＯＲ回路４０２の出力が“Ｌ”
となる。列アドレスビットＡ１とＮＯＲ回路４０２の出
力とを受けるＮＯＲ回路ＮＲ３からの列選択信号Ｙ３の
みが“Ｈ”に立上がり、残りの列選択信号Ｙ１、Ｙ２お
よびＹ４は“Ｌ”となる。

【０１００】列アドレスビットＡ０およびＡ１がともに
“Ｈ”の場合：ＮＯＲ回路４０１および４０２の出力が
ともに“Ｌ”となる。このＮＯＲ回路４０１および４０
２の両出力を受けるＮＯＲ回路ＮＲ１からの列選択信号
Ｙ１のみが“Ｈ”に立上がり、残りの列選択信号Ｙ２〜
Ｙ４はすべて“Ｌ”となる。

【０１０１】この上述の構成により、アドレス切換回路
４は、列アドレスビットＡ０およびＡ１を反転させて出
力するため、列アドレスビットＡ２〜Ａｎにより選択さ
れたブロックＢＳｉのうちこの下位２ビットの列アドレ
スＡ０およびＡ１が指定する列が選択され、１ビットの
メモリセル選択が実現される。

【０１０２】テストモード動作時においては、テストモ
ード指示信号Ｔが“Ｈ”となる。ＮＯＲ回路４０１およ
び４０２の出力はともに“Ｌ”となる。このとき、下位
２ビットの列アドレスＡ０およびＡ１がともに“Ｌ”に
あれば、このデコーダブロックＢＳｉに含まれる４つの
ＮＯＲ回路ＮＲ１〜ＮＲ４はすべてその両入力に“Ｌ”
の信号を受ける。これにより、列選択信号Ｙ１〜Ｙ４は
すべて“Ｈ”に立上がる。これにより４ビットのメモリ
セルの同時選択が可能になる。

【０１０３】すなわち、テストモード動作時において、
下位２ビットの列アドレスＡ０およびＡ１を“Ｌ”に設
定し、残りの上位列アドレスビットＡ２〜Ａｎを順次変
化させることにより、４ビット単位でのテストを行なう
ことができる。

【０１０４】図１０はアドレス切換回路４の他の構成を
示す図である。図１０において、アドレス切換回路４
は、列アドレスビットＡ１とテストモード指示信号Ｔを
受けるＮＯＲ回路４０１と、列アドレスビットＡ０を受
けるインバータ回路４０４を含む。列デコーダ５は図９
に示すものと同様の構成を有している。次に動作につい
て簡単に説明する。

【０１０５】通常モード動作時においてはテストモード
指示信号Ｔは“Ｌ”にあり、ＮＯＲ回路４０１はインバ
ータ回路として動作する。したがってこの場合は図９に
示す構成と同様に、この２ビットの列アドレスＡ１およ
びＡ０の組合せにより、ＮＯＲ回路ＮＲ１〜ＮＲ４のい
ずれかが選択される。

【０１０６】テストモード動作時においては、テストモ
ード指示信号Ｔが“Ｈ”となり、ＮＯＲ回路４０１の出
力は“Ｌ”となる。列アドレスビットＡ１およびＡ０が
ともに“Ｌ”の場合、ＮＯＲ回路ＮＲ２およびＮＲ４が
選択される。すなわち、列選択信号Ｙ２およびＹ４が
“Ｈ”に立上がる。残りの２つの列選択信号Ｙ１および
Ｙ３はともに“Ｌ”になる。列アドレスビットＡ０が
“Ｈ”、列アドレスビットＡ１が“Ｌ”の場合、ＮＯＲ
回路ＮＲ１およびＮＲ３が選択され、列選択信号Ｙ１お
よびＹ３が“Ｈ”となる。

【０１０７】したがって、この場合列アドレスビットＡ
１〜Ａｎをブロック選択信号としてみなせば、列デコー
ダ５は１つのブロックが２つのＮＯＲ回路からなる複数
のブロックに分割され、このブロックにおける列選択が
最下位列アドレスビットＡ０により行なわれる。したが
って、この場合２ビット単位でメモリセルのテストを行
なうことができる。

【０１０８】この図９および図１０に示す構成は単なる
一例であり、この構成は容易に複数ビットのメモリセル
を同時に選択するアドレス切換回路および列デコーダ回
路の構成へ拡張することができる。また、この列デコー
ダの構成はＮＯＲ型のデコーダ回路の構成でなく、ＮＡ
ＮＤ型の単位デコーダ回路を用いても上記実施例と同様
の効果を得ることができる。

【０１０９】図１１は、このアドレス切換回路４および
列デコーダ５の他の構成例を概略的に示す図である。図
１１において、この列選択信号発生系は、アドレスバッ
ファ２からのブロック選択信号（たとえば内部列アドレ
スのうちの所定の上位内部列アドレスビット）をデコー
ドし、メモリセルアレイ内の対応のブロックを選択する
信号を発生するブロック選択回路４５２と、アドレスバ
ッファ２からのブロック列アドレス（残りの下位列アド
レスビット）を受け、このブロック内の列を選択する信
号を発生するブロック列選択回路４５４と、このブロッ
ク選択回路４５２からのブロック選択信号とブロック列
選択回路４５４からのブロック列選択信号とに応答して
メモリセルアレイ内の列を選択する列選択信号Ｙｉを発
生する列選択回路４５６を含む。

【０１１０】ブロック列選択回路４５４は、テストモー
ド指示信号Ｔが活性状態の“Ｈ”の場合には、このブロ
ック内のすべての列を選択状態とする信号を発生する。
通常モード動作時においては、ブロック列選択回路４５
４はこのアドレスバッファ２からの内部列アドレスビッ
トをデコードし、ブロック列を指定する信号を発生す
る。ブロック選択回路４５２は、通常モード動作時およ
びテストモード動作時いずれにおいてもアドレスバッフ
ァ２からのブロック指定アドレスをデコードし、対応の
ブロックを選択する信号を発生する。列選択回路４５６
はこのブロック選択回路４５２からのブロック選択信号
とブロック列選択回路４５４からのブロック列選択信号
とのたとえば論理積をとり、対応の列を選択状態とする
列選択信号Ｙｉを発生する。

【０１１１】この図１１に示すような構成によっても、
一度に１つのブロックに含まれる複数のメモリセルを同
時に選択状態とすることができ、複数ビット単位でメモ
リセルのテストを行なうことができる。このブロック選
択回路４５２、ブロック列選択回路４５４および列選択
回路４５６からなる列選択回路の階層構造は、たとえば
大容量のＤＲＡＭなどにおいて用いられている列アドレ
スプリデコード方式を採用することができる。

【０１１２】図１２は、この発明の他の実施例である列
アドレス選択信号発生系の構成を示す図である。図１２
においては列デコーダ５の出力にアドレス切換回路４０
０が設けられる。アドレス切換回路４００から列選択信
号Ｙ０〜Ｙｎが出力される。列デコーダ５は、それぞれ
が予め定められた組合せの内部列アドレスＡ０，／Ａ
０、Ａｎ，／Ａｎを受けるｍ個のＮＯＲ回路ＮＲ１〜Ｎ
Ｒｍを含む。この列デコーダ５の構成は図８ないし１０
に示すものと同様である。

【０１１３】アドレス切換回路４００は、列デコーダ５
のＮＯＲ回路ＮＲ１〜ＮＲｍそれぞれに対応して設けら
れるＯＲ回路ＯＲ１〜ＯＲｍを含む。ＯＲ回路ＯＲ１〜
ＯＲｍのそれぞれは対応のＮＯＲ回路ＮＲ１〜ＮＲｍの
出力とテストモード指示信号Ｔとを受ける。このＯＲ回
路ＯＲ１〜ＯＲｍから列選択信号Ｙ１〜Ｙｍが出力され
る。この図１２に示す構成においては、テストモード動
作時においては、アドレス切換回路４００からの列選択
信号Ｙ１〜Ｙｍはすべて“Ｈ”となる。通常モード動作
時においては、列デコーダ５により選択された１つの列
選択信号Ｙｉ（ｉ＝１〜ｍ）のみが“Ｈ”に立上がる。
この構成によれば、１行に接続されるメモリセルをすべ
て同時にテストすることができる。

【０１１４】図１３は、出力ゲート回路５０の他の構成
を示す図である。図１３において、出力ゲート回路５０
は、４つのｎチャネルＭＯＳトランジスタＱ５０、Ｑ５
１、Ｑ５２およびＱ５３を含む。トランジスタＱ５０は
そのゲートがビット線ＢＬに接続され、その一方導通端
子が読出データ伝達信号線１５ａに接続される。トラン
ジスタＱ５１はそのゲートが相補ビット線／ＢＬに接続
され、その一方導通端子が読出データ伝達信号線１５ｂ
に接続される。

【０１１５】トランジスタＱ５２はそのゲートに列選択
信号Ｙｉを受け、オン状態となり、トランジスタＱ５０
の他方導通端子をたとえば接地電位である電位Ｖｓｓに
接続する。トランジスタＱ５３は、同様に列選択信号Ｙ
ｉに応答してオン状態となり、トランジスタＱ５１の他
方導通端子を電位Ｖｓｓに接続する。この図１３に示す
ような出力ゲート回路５０を用いても、図３に示す出力
ゲート回路５０と同様に、ビット線対ＢＬおよび／ＢＬ
上の信号電位を増幅して読出データ伝達信号線１５ａお
よび１５ｂ上へ伝達することができる。この動作は図３
に示す出力ゲート回路５０と同様である。

【０１１６】図１４はこの出力ゲート回路のさらに他の
構成を示す図である。図１４において、出力ゲート回路
５０は、３個のｎチャネルＭＯＳトランジスタＱ５５、
Ｑ５６およびＱ５７を含む。トランジスタＱ５５はその
ゲートがビット線ＢＬに接続され、その一方導通端子が
読出データ伝達信号線１５ｂに接続される。トランジス
タＱ５６はそのゲートが相補ビット線／ＢＬに接続さ
れ、その一方導通端子が読出データ伝達信号線１５ａに
接続される。トランジスタＱ５７は列選択信号Ｙｉに応
答してオン状態となり、トランジスタＱ５５およびＱ５
６の他方導通端子を接地電位Ｖｓｓに接続する。この構
成においても、図３および図１３に示す出力ゲート回路
の構成と同様の効果を得ることができる。

【０１１７】図１５は、図２および図４に示す基準電位
発生回路１７ａの他の構成例を示す図である。図１５に
おいて、基準電位発生回路１７ａは、そのゲートおよび
一方導通端子に動作電源電位Ｖｃｃを受けるｎチャネル
ＭＯＳトランジスタＱ６０と、トランジスタＱ６０の他
方導通端子と接地電位Ｖｓｓとの間に直列に接続される
抵抗素子Ｚ１およびＺ２とを含む。この抵抗素子Ｚ１と
抵抗素子Ｚ２の接続ノードＮＺから基準電位Ｖｒｅｆが
発生される。この図１５に示す構成においては、トラン
ジスタＱ６０はそのゲートと一方導通端子とが動作電源
電位Ｖｃｃに結合されているため、このトランジスタＱ
６０の他方導通端子にはＶｃｃ−Ｖｔｈの電位が伝達さ
れる。ここでＶｔｈはトランジスタＱ６０のしきい値電
圧である。抵抗素子Ｚ１および抵抗素子Ｚ２は同一の抵
抗値Ｒを有している。したがって、基準電位Ｖｒｅｆは
（Ｖｃｃ−Ｖｔｈ）／２の一定電位となる。この図１５
に示す基準電位発生回路１７ａを用いた際の読出データ
ＯＬ，／ＯＬと基準電位Ｖｒｅｆとの関係を図１６に示
す。

【０１１８】図１６において、内部読出データＯＬ，／
ＯＬはその論理値に応じて直線または直線に従って
その電位が降下する。ここで、直線は読出データ伝達
信号線１５ａまたは１５ｂにおける最遅ケースでの電位
降下速度を示し、直線はこの最速の場合の電位降下を
示す。したがって、この直線の基準電位Ｖｒｅｆとの
交点の時刻Ｔ以後のある時点において読出回路１６また
は判定回路１７ｂを駆動すれば、確実に内部読出データ
の増幅および同時に選択された複数のメモリセルにおけ
る不良ビットの存在の有無を判定することができる。

【０１１９】図１７は、図２および図３に示す入力ゲー
ト回路８０の他の構成例を示す図である。図１７におい
て、入力ゲート回路８０は、列選択信号Ｙｉと内部書込
指示信号Ｗとを受けるＡＮＤ回路８５０と、このＡＮＤ
回路８５０の出力に応答してオン状態となり、書込デー
タ伝達信号線２０ａおよび２０ｂをそれぞれビット線Ｂ
Ｌおよび／ＢＬへ接続するｎチャネルＭＯＳトランジス
タＱ１２およびＱ１３を含む。このＡＮＤ回路８５０は
その両入力がともに“Ｈ”のときのみ“Ｈ”の信号を出
力する。したがって、データ読出時においては、内部書
込指示信号Ｗは“Ｌ”となるため、ＡＮＤ回路８５０を
不能動状態とすることができ、誤ったデータの書込を防
止することができる。

【０１２０】なお、データ出力系において、データ書込
時においてこのデータ出力系（読出回路１６およびテス
ト回路１７、ならびに選択回路１８）が動作するか否か
は任意である。データ書込時においてこの出力データの
装置外部への出力を防止するためには、図１に示すノー
ドＮＱと選択回路１８との出力との間にデータ書込に応
答してノードＮＱをハイインピーダンス状態に設定する
バッファ回路を設ければよい。また、このときにテスト
回路１７および読出回路１６をこの内部書込指示信号に
応答して不能動状態とする構成を用いてもよい。

【０１２１】

【発明の効果】以上のように、この発明に従えば、テス
トモード時において複数のメモリセルの記憶データを同
時に読出データ伝達線対へ伝達し、この読出データ伝達
線対上の信号電位両者の関係に従って同時に選択された
複数のメモリセルに不良メモリセルが存在するか否かを
判定するように構成しているため、チップ面積および消
費電力の増大を伴うことなく任意の数のメモリセルを同
時にテストすることのできる半導体記憶装置を得ること
ができる。また、読出手段を、ビット線がゲートに接続
されるＭＯＳトランジスタとアドレス信号に応答して選
択的に導通するＭＯＳトランジスタの直列体で構成する
ことにより、複数のビット線対が読出データ伝達線対に
同時に接続される場合においても、何ら各ビット線の電
位は変化せず、正確に、読出データ伝達線対に、各ビッ
ト線上の読出データに応じた電圧変化を生じさせること
ができる。また、この不良メモリセルの有無判定におい
て、基準電位と読出データ伝達線対の信号電位とを比較
することにより、正確な判定動作を行なうことができ
る。また、基準電位伝達線と読出データ伝達線とを平行
に配置し、この読出データ伝達線を所定電位にプリチャ
ージするプリチャージ手段および基準電位発生手段と判
定手段とをこの読出データ伝達線対および基準電位伝達
線の一方側および他方側にそれぞれ対向して配置するこ
とにより、この判定手段に対する基準電位伝達線からの
基準電位および読出データ伝達線からの読出データを伝
達するための信号線の電気的特性が同じとなり、正確な
判定動作が可能となる。また、読出データ伝達線対の各
読出データ伝達線の信号電位各々と基準電位とを比較
し、これらの比較結果の論理の一致／不一致により不良
メモリセルの有無の判定を行なうことにより、より正確
な判定動作が可能となる。さらに、読出データ伝達線と
書込データ伝達線とを別々に設けることにより、テスト
のための専用の信号線配設する必要がなく、通常動作モ
ード時において用いられる読出データ伝達線対および読
出ゲートを用いてメモリセルデータを並列に読出すこと
ができ、チップ面積の増大を抑制することができる。

【図面の簡単な説明】

【図１】この発明の一実施例である半導体記憶装置の全
体の構成を示す図である。

【図２】図１に示す半導体記憶装置の要部の構成を示す
図である。

【図３】図２に示す１対のビット線に関連する回路の構
成を具体的に示す図である。

【図４】図２に示す第２のプリチャージ・イコライズ回
路、テスト回路、読出回路および選択回路の構成を具体
的に示す図である。

【図５】図１ないし図４に示す半導体記憶装置の通常モ
ード動作時におけるデータ読出動作を示す信号波形図で
ある。

【図６】図１ないし図４に示す半導体記憶装置のテスト
モード動作時における不良ビット判定時において不良ビ
ットが存在しない場合の動作を示す信号波形図である。

【図７】テストモード動作時において不良ビットが存在
した場合の判定動作を示す信号波形図である。

【図８】列デコーダに含まれる単位列デコーダ回路の構
成を示す図である。

【図９】図１に示すアドレス切換回路および列デコーダ
の具体的構成の一例を示す図である。

【図１０】図１に示すアドレス切換回路および列デコー
ダの他の構成例を示す図である。

【図１１】この発明による半導体記憶装置における列選
択信号発生系の他の構成例を示す図である。

【図１２】この発明による半導体記憶装置における列選
択信号発生回路の他の構成例を示す図である。

【図１３】図２に示す出力ゲート回路の他の構成例を示
す図である。

【図１４】図２に示す出力ゲート回路のさらに他の構成
例を示す図である。

【図１５】図２および図４に示す基準電位発生回路の他
の構成例を示す図である。

【図１６】図１５に示す基準電位発生回路を用いた場合
の読出データ伝達信号線の信号電位と基準電位との関係
を示す図である。

【図１７】図２に示す入力ゲート回路の他の構成例を示
す図である。

【図１８】従来の半導体記憶装置の全体の構成を概略的
に示す図である。

【図１９】従来の半導体記憶装置において用いられるテ
スト回路の構成例を示す図である。

【図２０】従来の半導体記憶装置において用いられるテ
スト回路の他の構成例を示す図である。

【符号の説明】

１：メモリセルアレイ ２：アドレスバッファ ３：行デコーダ ４：アドレス切換回路 ５：列デコーダ ６：ビット線用センスアンプ回路 ７：ビット線用プリチャージ回路 ８：入力ブロック ９：書込回路 １０：出力ブロック １５：読出データ伝達線 １６：読出回路 １７：テスト回路 １７ａ：基準電位発生回路 １７ｂ：判定回路 １８：選択回路 １７０，１７５：差動増幅回路 １７７：不一致検出回路 ４００：アドレス切換回路 ４５２：ブロック選択回路 ４５４：ブロック列選択回路 ４５６：列選択回路

フロントページの続き (56)参考文献 特開 昭63−244400（ＪＰ，Ａ) 特開 平２−247891（ＪＰ，Ａ) 特開 平２−10600（ＪＰ，Ａ) 特開 平２−310885（ＪＰ，Ａ) 特開 昭62−183100（ＪＰ，Ａ) 特開 平３−295100（ＪＰ，Ａ) 特開 平４−3393（ＪＰ，Ａ) 特公 昭60−31038（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 行列状に配列される複数のメモリセルを
   含むメモリセルアレイ、 前記メモリセルの各列に対応して配置され、各々に対応
   の列のメモリセルが接続される複数対のビット線、 通常動作モードおよびテスト動作モードの両動作モード
   時に、前記メモリセルアレイの選択されたメモリセルか
   ら読出されたデータを伝達するための読出データ伝達線
   対、および前記テスト動作モード時、アドレス信号に従
   って前記メモリセルアレイにおいて複数のメモリセルを
   同時に選択しかつ該同時に選択された複数のメモリセル
   の記憶データを同時に前記読出データ伝達線対へ伝達す
   るための読出手段を備え、前記読出手段は、各ビット線
   対に対応して設けられ、対応の対のビット線がそれぞれ
   のゲートに接続される絶縁ゲート型電界効果トランジス
   タと前記アドレス信号に従って生成される列選択信号を
   ゲートに受ける絶縁ゲート型電界効果トランジスタで構
   成される列選択ゲートの直列体を含み、各前記直列体
   は、所定の電圧を与える電源と前記読出データ伝達線対
   の間に接続され、 前記読出データ伝達線対の伝達線両者の信号電位の関係
   に従って、前記同時に選択された複数のメモリセルに不
   良メモリセルが存在するか否かを判定する判定手段を備
   える、半導体記憶装置。
2. 【請求項２】 行列状に配列される複数のメモリセルを
   含むメモリセルアレイ、 前記メモリセルの列それぞれに対応して設けられ、各々
   に対応の列のメモリセルが接続される複数対のビット
   線、 通常動作モードおよびテスト動作モードの両動作モード
   において前記メモリセルアレイにおいて選択されたメモ
   リセルから読出されたデータを伝達するための読出デー
   タ伝達線対、 前記読出データ伝達線対の読出データ伝達線をともに同
   じ所定電位にプリチャージするためのプリチャージ手
   段、 前記テスト動作モード時に前記メモリヤルアレイから複
   数の列を同時に選択し、該同時に選択された列上のメモ
   リセルの記憶データを同時に前記読出データ伝達線対へ
   読出すための読出手段、および前記読出データ伝達線対
   の各読出データ伝達線上の電位両者の関係に従って前記
   同時に選択された列上のメモリセルに不良メモリセルが
   存在するか否かを判定する判定手段を備える、半導体記
   憶装置。
3. 【請求項３】 前記判定手段は、前記読出データ伝達線
   対の各読出データ伝達線と基準電位をそれぞれ比較し、
   該比較結果に従って前記同時に選択された列上のメモリ
   セルに不良メモリセルが存在するか否かを判定する判定
   回路を含む、請求項２記載の半導体記憶装置。
4. 【請求項４】 前記基準電位を発生する基準電位発生手
   段と、 前記読出データ伝達線対の各読出データ伝達線と平行に
   配設され、前記基準電位発生手段からの基準電位を受け
   て前記判定回路へ伝達するための基準電位伝達線とをさ
   らに含み、 前記プリチャージ手段および前記基準電位発生手段は、
   前記読出データ伝達線対および前記基準電位伝達線の一
   方側に配置され、かつ前記判定手段は前記読出データ伝
   達線対および前記基準電位伝達線の他方側に配置され
   る、請求項３記載の半導体記憶装置。
5. 【請求項５】 前記判定回路は、 前記読出データ伝達線対の一方の読出データ伝達線の電
   位と前記基準電位とを比較する第１の比較手段と、 前記読出データ伝達線対の他方の読出データ伝達線の電
   位と前記基準電位とを比較する第２の比較手段と、 前記第１および第２の比較手段の出力信号の論理の一致
   ／不一致を判別する判別手段を備える、請求項３または
   ４記載の半導体記憶装置。
6. 【請求項６】 前記読出データ伝達線対は、前記通常動
   作モード時に前記メモリセルアレイの選択メモリセルへ
   書込データを伝達するための書込データ伝達線と別に設
   けられる、請求項１から５のいずれかに記載の半導体記
   憶装置。