KR0132400B1 - 반도체 메모리장치의 멀티비트 테스트회로 - Google Patents

Abstract

한 쌍의 데이타라인쌍을 이용하여 다수 비트라인의 테스트출력을 외부로 출력할 수 있는 멀티비트 테스트회로가 개시되고 있다. 그러나 목적을 달성하기 위하여, 메모리장치 외부로 테스트결과를 전달하기 위한 한쌍의 테스트출력선 TL 및와, 상기 테스트 출력선 TL 및를 소정의 전위로 프리차아지하기 위한 프리차아지수단과, 각각의 비트라인쌍에 일대일로 제공되고 테스트모드 제어신호에 응답하여 활성화되며, 데이타 액세스동작의 테스트동작시에 제1 및 제2상태로 각각 충전되는 비트라인쌍 BL 및의 전위레벨에 대응하여 테스트 출력선 TL 또는

Description

반도체 메모리장치의 멀티비트 테스트회로

제1도는 전형적인 16메가비트 디램셀 메모리장치의 회로배치를 개괄적으로 보이는 블록도.

제2도는 종래기술에 따른 멀티비트 테스트회로를 갖는 메로리장치의 데이타 입/출력회로 및 멀티비트 테스트회로를 보이는 도면.

제3도는 본 발명에 따른 멀티비트 테스트회로를 채용한 디램 메모리장치의 데이타 입/출부의 회로도.

본 발명은 반도체 다이내믹 액세스 메모리장치에 관한 것으로, 특히다수개 메모리셀의 액세스동작을 일시에 테스트하는 멀티비트 테스트회로에 관한 것이다.

일반적인 다이내믹 액세스 메모리(Dynamic Random Access Memory:이하 디램이라 함)장치는 메모리셀내에 데이타를 서입(write)하거나 또는 메모리셀로부터 데이타를 독출(read)하는 액세스동작을 검사하기 위한 테스트회로를 가지고 있다. 통상적인 액세스 동작의 테스트방법은 메모리셀에 데이타를 서입한 후 다시 독출하여, 독출된 데이타가 서입된 데이타와 같은 논리레벨을 유지하는지 검사하는 과정으로 이루어진다. 그러나 메모리장치들이 점점 고집적화됨에 따라 테스트모드에 소요되는 시간이 점점 길어지는 문제점이 대두되었다.

제1도는 전형적인 16메가비트 디램셀 메모리장치의 회로배치를 개괄적으로 보여주는 블록도이다. 제1도에 도시한 메모리장치는 4개의 분할된 메모리뱅크들(10,12,14,16)로 구성되며 각 메모리뱅크들(10,12,14,16)들은 주변회로(18)를 공통으로 사용하고, 메모리뱅크 각각마다 서로 로우어드레스를 공유하는 로우디코더 R/D 및 서로 칼럼어드레스를 공유하는 칼럼디코더 C/D 그리고 입출력회로들이 제공된다. 따라서 제도에 도시한 메모리장치는 주변회로를 공유하는 독립적인 4개의 4메가비트 디램셀 메모리장치들과 같이 동작한다. 각 메모리뱅크는 16개의 서브어레이로 구성되며, 각 서브어레이는 256개의 워드라인과 2048개의 비트라인으로 이루어진다. 따라서 폴디드 비트라인구조를 채용한 경우 각 서브어레이는 256킬로비트의 셀들을 갖는다. 각 서브어레이는 좌우에 배열된 4쌍의 I/O라인들을 갖으며, 그에 따라 하나의 서브어레이가 선택되었을 때 좌측 I/O라인으로부터 2비트의 데이타 및 우측 I/O라인으로부터 2비트의 데이타가 입출력된다. 따라서 제1도에 도시한 메모리장치는 1 RAS 1 CAS싸이클에 의해 각 메모리뱅크들에서 하나씩의 서브어레이가 선택되어지고 그에 따라 메모리장치 전체로 볼 때 1비트의 데이타가 동시에 입출력되어 진다. 따라서 제1도에 도시한 메모리장치에서는 일회의 테스트동작에 16비트의 병렬테스트가 가능하다.

그러나, 메모리장치가 전술한 바와 같이 점점 고집적화되어짐에 따라, 전체 메모리셀들의 액세스동작을 검사하는데 소요되는 테스트 타임의 증가가 큰 문제점으로 대두되었다. 그러한 목적으로 1회의 테스트 동작으로 더 많은 비트의 병렬테스트를 실시할 수 있는 멀티 비트 테스트(multi-bit test)방법이 개발되었다. 멀티비트 테스트방법은 다수개의 메모리셀에 동일 논리레벨의 데이타를 서입하고 이를 다시 독출하여 액세스동작에 따른 데이타의 이상유무를 판단하는 기술로서, 상기 멀티비트 테스트에 관한 종래의 기술이 1991년 간행된 IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL. 26, NO. 11의 페이지 1486~1491에 걸쳐 개시되어 있다.

제2도는 상기한 종래기술에 따른 멀티비트 테스트회로를 갖는 메모리장치의 데이타 입/출력회로 및 멀티비트 테스트회로를 보이는 도면이다. 제2도의 구성에 따르면, 두 개의 메모리셀 어레이(10,12)가 데이타 입/출력 회로를 공유하고 있으며, 상기 입/출력회로는 서입용 데이타선와 독출용 데이타선를 가지고 있다. 상기 서입용 데이타선 WL 및/는 서입수단(Wwriting means)(15)을 통하여 각각 비트라인에 접속된다. 상기 서입수단(15)은 서로 채널이 직렬접속된 2개의 엔채널 트랜지스터 Q7 및 Q9와, 채널이 직렬접속된 2개의 엔채널 트랜지스터 Q8 및 Q10로 구성되며, 상기 Q7 및 Q8의 일단이 각각 WD 및에 접속되고, 상기 Q9 및 Q10의 일단이 각각 비트라인 BL 및에 접속된다. 상기 엔채널 트랜지스터 Q7 및 Q9의 게이트단자는 칼럼선택신호 CDi에 공통제어되고, 상기 엔채널 트랜지스터 Q8 및 Q10의 게이트단자는 라이트 인에이블 신호(WRITE ENABLE) WDE에 공통제어된다. 상기 독출용 데이타선 RD 및는 엔모스형 전류미러증폭기(current mirror amplifier)의 감지부(16)을 통하여 각각 비트라인및 BL의 데이타를 전달받는다. 상기 전류미러증폭기는 감지부(16) 및 증폭부(15)로 구성된다. 상기 감지부(16)의 구성을 살펴보면, 독출용 데이타선 RD 및에 각각 채널의 일단이 접속되고 게이트단자가 칼럼선택신호 CDi에 공통제어되는 엔채널 트랜지스터 T1 및 T2와, 상기 T1 및 T2 각각의 채널 타단과 접지단사이에 접속되고 게이트단자가 각각 비트라인및 BL에 접속되는 엔채널 트랜지스터 Q1 및 Q2로 이루어져 있다. 상기 독출용 데이타선 RD 및에 전달된 데이타는 스위치 SW0(18)를 통하여 정상 출력회로에 전달되거나, 스위치 SW1(20)을 통하여 논리비교수단(22)에 전달된다. 제2도에 도시한 논리비교수단(22)은 2입력 인버티드 앤드(inverted AND) 수단으로, 두 입력이 모두 논리로우레벨(이하 로우레벨이라 함)을 유지할 때 논리하이레벨(이하 하이레벨이라 함)의 출력을 갖는다.

상기 스위치 SW0(18)는 노말모드 인에이블신호에 제어되고, 상기 스위치 SW1(20)은 테스트 인에이블신호에 제어된다. 상기 노말모드 인에이블신호와 테스트인에이블신호는 상보적으로 인가되는 신호이므로, 그에 따라 스위치 SW0(18)와 SW1(20)은 상보적으로 턴온된다. 상기 비교수단(22)에 데이타가 인가되는 데이타선 MBD는 프리차아지회로(24)의 동작에 DMLGO 소정레벨로 프리차아지된다.

제2도의 멀티비트 테스트 동작을 살펴본다. 먼저 테스트 동작에 따른 라이트 동작을 살펴본다. 멀티비트 테스트에서 데이타를 메모리셀에 라이트하는 동작은 노말 동작에서의 그것과 유사하다. 먼저 비트라인 프리차아지동작이 수행된 후, 외부에서 데이타가 하이레벨로 라이트 드라이버(14)에 인가되면 서입용 데이타라인 WD 및가 각각 하이레벨 및 로우레벨로 충전된다. 그 후 칼럼선택회로의 출력 CDi, CDj…를 순차적으로 활성화되도록 하면서 라이트 인에이블신호 WDE를 하이레벨로 인가하면, 서입용 데이타선 WD 및에 실린 데이타가 각각 비트라인에 공급되고, 그에 따라 상기 비트라인에 대응되고 선택된 워드라인에 의해 활성화되는 메모리셀들에는 하이레벨이 저장된다.

다음에 테스트 동작에 따른 독출동작을 살펴본다. 서입모드가 종료되면 라이트 인에이블신호 WDE는 로우레벨로 천이된다. 테스트모드에서 테스트 인에이블신호에 제어되는 스위치 SW(20)이 턴온되고 SW0(18)는 턴오프되므로, 독출용 데이타선는 멀티비트 테스트회로(22)에 연결된 데이타선 MBD에 연결된다. 테스트에 따른 독출동작이 개시되면 상기 데이타선 MBD는 같은 레벨로 프리차아지되고, 그에 따라 독출용 데이타선 RD 및가 서로 같은 레벨로 프리차아지된다. 이 때 칼럼선택회로에서 출력되는 칼럼선택신호 CDi는 모든 비트라인이 선택될 수 있도록 모두 하이레벨로 액티브된다. 따라서 상기 독출용 데이타선 RD 및에는 각각 비트라인및 BL가 공통접속된다.

이 때 전술한 서입동작에서 모든 메모리셀에 정상적으로 서입동작이 이루어졌다면, 상기 메모리셀에 저장된 데이타에 의해 모든 비트라인 BL은 하이레벨로 충전될 것이고 비트라인은 모두 로우레벨로 충전될 것이다. 그 결과로, 엔모오스형 전류미러증폭기(16) 내의 엔채널 트랜지스터 Q1은 턴온되고 Q2는 턴오프도므로, 결국 독출용 데이타선 RD는 프리차아지레벨을 유지하게 되고,는 상기 Q1을 통하여 디스차아지되므로 로우레벨이 된다. 따라서 상기 비교수단(22)은 정상적인 엑세스동작이 수행되었음을 알리는 테스트결과로 로우레벨을 출력한다. 그러나 테스트모드에 따른 서입동작시에 메모리셀 중 어느하나라도 정상적인 액세스동작을 수행되지 못하여 하이레벨을 저장하지 못하였을 경우나, 또는 데이타 하이레벨을 저장하였더라도 대응 비트라인에 데이타의 전달이 이루어지지 못하였을 때에는, 그 비트라인에 대응하는 엔모오스형 전류미러증폭기의 감지부(16)의 엔채널 트랜지스터 Q1 또는 Q2가 모두 턴온되지 않거나 또는 모두 턴온되며, 그에 따라 독출용 데이타선 RD 및가 서로 같은 논리레벨을 갖게 되므로, 그에 따라 비교수단(22)에서는 액세스동작시 이상이 발생되었다는 에러 플래그(error flag)로 하이레벨을 출력한다. 따라서 하나의 워드라인에 대응하는 다수개 메모리셀의 테스트를 일시에 수행하므로, 다수개 메모리셀의 액세스동작을 테스트하는 멀티비트 테스트동작이 수행됨을 알 수 있다.

그러나 전술한 제2도의 멀티비트 테스트회로는 하술하는 문제점들을 가지고 있다.

그 하나는 멀티비트 테스트동작이 각각의 독출용 데이타선쌍단위로 이루어지므로, 각 데이타선쌍의 테스트결과를 종합하기 위한 별도의 비교수단을 구비하여야 한다는 점이다. 즉, 제2도에 따르면, 각 독출용 데이타선쌍마다 액세스동작 테스트를 위한 비교수단을 갖게 되고, 이 결과를 종합하여 에러 플래그를 출력하려면 별도의 논리수단을 가져야 하며, 이는 전체적으로 칩면적의 증가를 유발하게 된다.

다른 문제점은 테스트동작이 수행됨에 따라 비트라인이 리스토아(restore)되기 위해서는 별도의 수단을 갖추어야 한다는 점이다. 즉 제2도를 살펴보면, 비트라인쌍및 BL의 전위차가 전류미러증폭기의 감지부(16)의 트랜지스터 Q1 및 Q2에 직접 연결되고 그 전우에 의해 독출용 데이타선 RD 및가 디벨로프(develope)되므로, 비트라인을 Vcc레벨 또는 Vss레벨로 리스토아 하려면 별도의 구성을 가져야 한다. 이러한 리스토아 동작은 예를 들어 리프레시동작시 대단히 빈번히 요구되므로, 리스토아동작에 필요한 별도의 구성을 갖는다는 것은 주변회로가 복잡해지게 되고 그로 인하여 칩의 집적도에 불리한 조건이라 평가할 수 있다.

또한 테스트모드에 따른 서입 또는 독출동작시 일시에 칼럼선택신호 CDi, CDJ를 모두 활성화시킬 경우 대단히 큰 전류소비를 갖게 되고, 아울러 큰 전류소비에 따라 칼럼선택게이트의 구동능력이 불충분하여 서입 또는 독출동작시 오동작의 발생가능성이 크다는 문제점도 가지고 있다. 이러한 문제점을 해결하고자, 칼럼선택게이트를 하나씩 순차적으로 인에이블시킬 경우에는 테스트시간이 길어지게 된다.

따라서 본 발명의 목적은 테스트동작에서 저전류소비를 가지는 반도체 메모리장치의 멀티비트 테스트회로를 제공하는데 있다.

본 발명의 다른 목적은 테스트시간을 단축할 수 있는 반도체 메모리장치의 멀티비트 테스트회로를 제공하는데 있다.

본 발명의 또다른 목적은 칩면적의 증가를 최소화할 수 있는 반도체 메모리장치의 멀티비트 테스트회로를 제공하는데 있다.

상기한 목적에 따라 본 발명은, 하나의 워드라인에 공통제어되고 각각의 비트라인쌍 BL 및를 통하여 데이타를 수수하는 다수개의 메모리셀들의 데이타 액세스동작을 일시에 테스트하는 멀티비트 테스트회로에 있어서, 상기 메모리장치 외부로 테스트결과를 전달하기 위한 한쌍의 테스트출력선 TL 및와; 상기 테스트 출력선 TL 및를 소정의 전위로 프리차아지하기 위한 프리차아지부와; 각각의 비트라인쌍에 일대일로 제공되고 테스트모드 제어신호에 응답하여 활성화되며, 데이타 액세스동작의 테스트시에 제1 및 제2상태로 각각 충전되는 비트라인쌍 BL 및의 전위레벨에 대응하여 테스트 출력선 TL 또는의 프라차아지된 전위를 기준전위로 방전시키므로서 데이타 액세스동작의 정상여부를 검출하는 방전부를 구비함을 특징으로 한다.

따라서 본 발명에 따른 멀티비트 테스트동작은 칼럼선택신호와 무관함에 따라 전술한 종래기술의 긴 테스트시간 또는 일시과도전류소비등의 문제점이 제거된다.

이하 본 발명에 따른 멀티비트 테스트회로의 바람직한 실시예 및 그에 대한 상세한 설명이 첨부된 도면 제2도를 참조하여 설명될 것이다. 하술되는 실시예는 본 발명에 따른 바람직한 실시예를 보이는 것으로, 본 발명은 하술되는 실시예에 국한되지 않고 본 발명의 기술적 사상의 범주에 속하는 것은 모두 본 발명에 속하는 것임을 알아두기 바란다.

제3도는 본 발명에 따른 멀티비트 테스트회로를 보이는 회로도로서, 메모리셀 어레이중 i 및 i+1번째 비트라인쌍및와, j-1 및 j번째 워드라인 WLj-1, WLj에 대응하는 메모리셀어레이의 데이타 입/출부를 구체적으로 상세히 도시한 구체회로도이다. 제3도에서, 비트라인과 워드라인의 교차지점에 메모리셀을 갖는 셀어레이부(26), 피모오스형 감지증폭기(28), 트랜스퍼 게이트(30), 엔모오스형 감지증폭부(32), 칼럼선택게이트(34) 및 데이타 입/출선 I/O 및등은 이미 널리 알려진 공지의 기술이므로 그에 따른 구성 및 동작 설명은 생략한다(더욱 상세한 설명은 예컨대 미합중국 특허번호 4,943,944호 또는 4,931,992호를 참조하기 바란다). 상기 비트라인쌍및에 일대일로 방전수단(36)이 접속되어 있으며, 상기 방전수단(36)을 인에이블(enable)시키는 테이트 인에이블신호 ФTE가 제공되고, 테스트결과를 외부로 출력하기 위한 테스트 출력선 TL 및가 제공되어 있다. 상기 방전수단(36)은 각 비트라인쌍마다 일대일로 제공되며, 테스트 출력선 TL 및에접속되어 있다.

상기 방전수단(36)을 살펴보면, 게이트단자가 비트라인 BL에 접속되고 채널의 일단이 테스트 입/출라인 TL 및 방전노드 N10에 접속된 엔채널 트랜지스터(38)와, 게이트단자가 비트라인에 접속되고 채널의 일단이 테스트 입/출라인및 방전노드 N10에 접속된 엔채널 트랜지스터(40)와, 채널의 양단이 상기 방전노드 N10과 접지전압 Vss 사이에 접속되고 게이트단자가 테스트 인에이블신호 ФTE에 제어되는 엔채널 트랜지스터(42)로 구성되어 있다. 테스트 인에이블신호 ФTE에 의해 엔채널 트랜지스터(42)가 턴온되면 방전노드 N10은 접지전압 Vss에 접속된다. 상기 방전노드 N10과 테스트 출력선 TL의 접속은 비트라인 BL의 논리레벨에 따라 결정되고, 방전노드 N10과 테스트 출력선의 접속은 비트라인 BL의 논리레벨에 따라 결정된다. 상기 테스트출력선 TL 및는 도시하지 아니한 프리차아지수단에 의해 소정 레벨의 등전위로 프리차아지된다.

제3도를 참조하여 본 발명에 따른 멀티비트 테스트동작을 살펴본다. 테스트모드가 시작됨에 따라 상기 방전수단(36)의 테스트동작을 제어하는 ФTE신호가 하이레벨로 인가되어 방전노드 N10은 접지전압 Vss레벨로 설정된다. 테스트동작에 따른 서입(write)동작은 정상적인 액세스동작의 서입동작과 동일하다. 즉, 데이타 입/출력선 I/Oi 및를 통하여 각각 하이레벨 및 로우레벨의 데이타가 입력되고, 선택된 워드라인에 대응하는 비트라인들에 접속된 메모리셀들에 데이타가 서입된다. 서입된 데이타는 다시 각각의 비트라인에 전달되고, 트랜스퍼 게이트(34) 및 감지증폭기들(28,32)을 통하여 방전수단(36)에 전달된다.

이 때 정상적인 서입동작이 수행되었다면, 비트라인 BL 및에는 각각 하이레벨 및 로우레벨의 데이타가 출력될 것이다. 이 데이타는 피모오스형 감지증폭기(28) 및 엔모오스형 감지증폭기(32)에서 감지 및 증폭되어 방전수단(36)에 입력되고, 그에 따라 엔채널 트랜지스터(38)는 턴온, 다른 엔채널 트랜지스터(40)은 턴오프되므로, 테스트 출력선 TL은 로우레벨로 방전되고은 프리차아지레벨을 유지하게 된다. 따라서 상기 테스트 출력선 TL 및사이의 전위차에 의해, 정상적인 액세스동작이 수행되었다는 것을 판독할 수 있다.

그러나 선택된 워드라이에 대응하는 비트라인쌍중 적어도 어느하나가 액세스동작이 정상적으로 수행되지 못하고 그 결과 비트라인 BL에 로우레벨이 출력된다면, 대응하는 피모오스형 감지증폭기(28) 및 엔모오스 감지증폭기(32)에 의해 비트라인에는 하이레벨이 출력되고, 그에 따라 엔채널 트랜지스터(40)가 턴온되므로, 테스트 출력선이 로우레벨로 천이된다. 그 결과로, 정상적인 액세스동작이 수행된 비트라인쌍에 의해 테스트 출력선 TL이 로우레벨로 천이되고, 비정상적으로(에러발생으로 인하여) 액세스동작이 수행된 비트라인쌍에 의해 테스트출력선가 로우레벨로 천이된다. 따라서 상기 테스트 출력선 TL 및는 모두 기준전우로 방전된다. 따라서 테스트 출력선 TL 및가 등전위를 갖는 것에 의해 액세스동작이 정상적으로 이루어지지 않았다는 에러검출이 가능하다. 따라서 일시에 다수 비트의 엑세스 테스트가 가능해진다. 상기 테스트 출력선 TL 및를 데이타 출력버퍼를 통하여 외부로 출력하면 멀티비트 테스트 결과를 얻어진다. 상기 제어신호 ФTE는 센스앰프들에 의해 비트라인쌍이 충분히 감지증폭된 연후에 인에이블되도록 인가되어야 정확한 액세스동작의 테스트가 가능하다.

제3도에 도시하고 그에 따라 상술한 바와 같이, 본 발명에 다른 멀티비트 테스트회로는 제2도에 도시한 종래의 회로에 비교하여 그 구성이 대단히 간단하다. 따라서 멀티비트 테스트회로가 차지하는 주변회로의 면적이 감소되고, 그에 따라 전체적인 메모리장치의 집적도가 향상된다.

또한, 본 발명에 따른 멀티비트 테스트회로에서는 칼럼선택신호를 이용하지 않고 단지 테스트 제어신호에 의해 멀티비트 테스트동작이 이루어지므로, 칼럼선택신호를 순차적으로 발생하여 테스트결과를 독출하는 종래의 방법에 비해 테스트시간이 대폭 줄어들게 되며, 또한 제2도에 도시한 종래의 기술에서 칼럼선택신호를 일시에 인에이블시키게 되어 과도한 전류소비를 갖는 문제점도 발생되지 않는다.

또한 데이타 입출선 I/O 라인과 동일한 기능을 갖는 한 쌍의 테스트 출력선을 통하여 다수 비트의 테스트결과가 출력되므로, 구성이 간단하면서 정확한 테스트결과를 얻을 수 있는 효과가 있다.

Claims (1)

1. 하나의 워드라인에 공통연결되고 각각의 비트라인쌍 BL 및를 통하여 데이타를 수수하는 다수개의 메모리셀들의 데이타 엑세스동작을 일시에 테스트하기 위한 메모리 장치의 멀티비트 테스트회로에 있어서: 상기 메모리장치 외부로 테스트결과를 전달하기 위한 한쌍의 테스트출력선 TL 및와; 상기 테스트 출력선 TL 및를 미리 설정된 등전위로 프리차아지하기 위한 프리차아지부와; 상기 각각의 비트라인쌍에 일대일로 제공되고 인가되는 테스트모드 제어신호에 응답하여 활성화되며, 데이타 액세스동작의 테스트동작시에 제1 및 제2상태로 각각 충전되는 상기 비트라인쌍 BL 및의 전위레벨에 대응하여 테스트 출력선 TL 또는의 프리차아지된 전위를 기준전위로 방전시키므로서 데이타 액세스동작의 정상여부를 검출하기 위해, 채널의 양단이 방전노드와 기준전위 사이에 연결되며 상기 테스트모드 제어신호가 인에이블됨에 따라 턴온되는 제1트랜지스터와, 각각의 채널이 상기 방전노드와 상기 테스트 출력선 TL 및사이에 하나씩 접속되고 BL 및의 전위레벨에 각각 대응하여 턴온되는 제2 및 제3트랜지스터로 구성되는 방전부를 구비함을 특징으로 하는 반도체 메모리장치의 멀티비트 테스트회로.