KR101115456B1 - 멀티 비트 테스트 제어회로 - Google Patents

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Abstract

본 발명은 테스트 시간을 줄이기 위하여 모든 뱅크를 동시에 테스트 수행하기 위한 멀티 비트 테스트 제어회로에 관한 것이다. 본 발명은 멀티 비트 테스트 제어회로는, 각 뱅크에 입력되는 하나의 소스신호를 지연시켜서 멀티 비트 테스트 동작시에 뱅크의 인에이블 동작을 위한 제어신호를 생성하는 제 1 생성수단; 각 뱅크에 입력되는 하나의 소스신호와, 상기 소스신호를 지연시킨 지연신호를 조합하여, 뱅크 인터리브 멀티 비트 테스트를 위한 제어신호를 생성하는 제 2 생성수단을 포함하는 것을 특징으로 한다.
반도체, 메모리장치, 멀티 비트 테스트

Description

멀티 비트 테스트 제어회로{MULTI BIT TEST CONTROL CIRCUIT}
본 발명은 테스트 제어회로에 관한 것으로, 더욱 상세하게는 테스트 시간을 줄이기 위하여 모든 뱅크를 동시에 테스트 수행하기 위한 멀티 비트 테스트 제어회로에 관한 것이다.
반도체장치는, 테스트 동작시에 모든 뱅크를 동시에 액티브(ACTIVE)하여 테스트를 실시한다. 그러나 뱅크 인터리브(BANK INTERLEAVE) 동작을 테스트할 때나 모든 뱅크 액티브로 인한 파워의 피크 전류(PEAK CURRENT)치를 감소시키기 위해서는, 테스트할 때 하나의 뱅크를 액티브 하고, 그 뱅크 테스트 데이터만을 출력으로 확인한다.
도 1은 종래 4개의 뱅크가 구성되고 있는 반도체 장치에서 멀티 비트 테스트를 위한 구성도를 도시하고 있다.
도시되고 있는 바와 같이, 반도체 장치 내에 4개의 뱅크(BK0~BK3)가 존재할 때, 각 뱅크에서 데이터를 압축하여 테스트를 실시한다. 그러나 멀티 비트 테스트 동작시에는 뱅크 인터피브 동작을 하게 되면, 한개의 뱅크를 제외한 나머지 뱅크의 데이터는 하이상태로 고정(FIX) 되어야 한다.
일 예로, 뱅크(BK0)의 리딩 동작이고, 멀티 비트 테스트에서는 나머지 뱅크(BK1~BK3)의 출력상태가 하이상태로 고정되어야 한다. 따라서 뱅크(BK1~BK3)의 테스트 데이터를 리딩하는 드라이버(TGO_DRV BK1 ~ TGO_DRV BK3)에 입력되는 데이터는, 각 드라이버의 출력이 하이레벨상태가 될 수 있도록 고정되어야 한다. 그리고 뱅크(BK0)의 테스트 데이터를 리딩하는 드라이버(TGO_DRV BK0) 만이 뱅크(BK0)의 데이터를 읽어올 수 있도록 제어되어야 한다.
따라서 뱅크(BK1 ~BK3)의 데이터를 리딩하기 위한 제어신호들은 도 2에 도시되고 있는 타이밍도에서 나타나고 있는 바와 같이, 하이상태로 고정되고, 뱅크(BK0)의 데이터를 리딩하기 위한 제어신호(IOFIX_BK0) 만이 고정되지 않도록 제어된다. 이러한 제어로 뱅크(BK0)의 데이터가 리딩되어진다.
도 3은 종래 멀티 비트 테스트 제어를 위한 블록 다이어그램을 뱅크0와 뱅크1의 경우만을 일 예로 도시하고 있다. 그리고 도 4는 종래 이용된 뱅크0의 제어신호의 생성을 위한 구성도를 도시하고 있다.
이러한 구성에 따르면, 일반적인 멀티 비트 테스트 동작시에는 IOFIX 신호는 로우상태로 고정되어진다. 이때 데이터 고정부(DATA_IOFIX)는 IOFIX 신호가 로우레벨일 경우, 데이터의 정보를 그대로 드라이버로 출력한다. 반대로 IOFIX 신호가 하이레벨일 경우, 데이터 고정부는 데이터의 정보를 무시하고 무조건 하이정보를 드라이버로 출력한다.
그리고 드라이버(TGO_DRV)에 입력되는 IOSTB 신호가 하이레벨상태가 되었을 때, 상기 데이터 고정부에서 출력한 정보를 출력한다. 상기 드라이버의 출력 정보는 데이터 출력패드(DQ)를 통해서 반도체 장치의 외부로 출력된다. 따라서 일반적인 멀티 비트 테스트 동작시에는, 각각의 뱅크로부터 데이터가 모두 출력되고, IOSTB 신호도 인에이블되어져서 모든 뱅크의 데이터가 동시에 출력되어진다.
그러나 뱅크 인터리브 동작을 수행하면, 리드 커맨드를 입력한 뱅크만이 데이터를 출력하고, 해당 뱅크에 입력되는 IOSTB 신호만이 인에이블상태가 된다. 그리고 그 외 다른 뱅크들은 모두 IOFIX 신호가 하이상태로 고정되어져서 데이터 고정부의 출력신호가 모두 하이레벨상태로 고정된다. 그리고 리드 커맨드를 입력하지 못한 뱅크에 입력되는 IOSTB 신호도 디스에이블상태가 되면서, 드라이버의 출력은 하이상태로 고정된다.
한편, 도 4에 도시하고 있는 바와 같이, 각 뱅크의 멀티 비트 테스트 제어를 위해서는 IOFIX 신호, IOSTB 신호 등을 생성해야 한다. 상기 IOFIX 신호는, 데이터 고정부의 데이터 정보를 그대로 출력할 것인지 또는 무시하고 하이레벨상태의 고정신호를 출력할 것인지를 결정하기 위한 신호이다. 상기 IOFIX 신호는, 뱅크 인터리브 멀티 비트 테스트 동작모드를 알려주는 멀티 비트 테스트 모드신호(MULTI BIT TM)와, 리드동작시에만 로우펄스(tIOFIX 구간)를 갖는 IOFIX 소스 신호의 조합으로 생성된다. 또한 IOSTB 신호는, 각 뱅크에 들어오는 모든 신호의 소스 신호인 PINB 신호를 일정량만큼 지연시켜서 생성되는 신호이다.
이와 같이 종래는 멀티 비트 테스트 제어를 위하여 IOFIX 소스 신호 및 PINB 신호 등 다양한 소스 신호들을 필요로 하고, 이러한 소스신호들을 연결하기 위한 신호라인, 제어 로직 등을 필요로 한다. 또한 여러 신호라인들을 사용함에 따른 신호간 마진 확보 등을 필요로 하는 문제점이 있다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 멀티 비트 테스트 제어에 이용되는 소스신호 및 제어 로직을 간소화시킨 멀티 비트 테스트 제어회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 멀티 비트 테스트 제어회로는, 각 뱅크에 입력되는 하나의 소스신호와, 상기 소스신호를 일정만큼 지연시킨 지연신호를 조합하여 제 1 펄스신호를 생성하는 연산부; 상기 제 1 펄스신호를 일정량만큼 지연시키는 지연부; 상기 연산부와 지연부의 출력신호를 조합하여, 뱅크 인터리브 멀티 비트 테스트를 위한 제 2 펄스신호를 생성하는 생성부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 멀티 비트 테스트 제어회로는, 각 뱅크에 입력되는 하나의 소스신호를 지연시켜서 멀티 비트 테스트 동작시에 뱅크의 인에이블 동작을 위한 제어신호를 생성하는 제 1 생성수단; 각 뱅크에 입력되는 하나의 소스신호와, 상기 소스신호를 지연시킨 지연신호를 조합하여, 뱅크 인터리브 멀티 비트 테스트를 위한 제어신호를 생성하는 제 2 생성수단을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 멀티 비트 테스트 제어회로는, 각 뱅크에 입력되는 하나의 소스신호를 지연시켜서 멀티 비트 테스트 동작시에 상기 드라이브에 제공되는 뱅크의 인에이블 동작을 위한 제어신호를 생성하는 제 1 생성수단; 각 뱅크에 입력되는 하나의 소스신호와, 상기 소스신호를 지연시킨 지연신호를 조합하여, 뱅크 인터리브 멀티 비트 테스트 동작시에 상기 드라이브에 제공되는 제어신호를 생성하는 제 2 생성수단; 상기 제 2 생성수단에서 생성된 제어신호에 의해서 뱅크의 데이터를 출력하는 데이터 고정부; 상기 제 1 생성수단에서 생성된 제어신호에 의해서 인에이블되어 상기 데이터 고정부의 출력을 외부로 출력하는 드라이브를 포함하는 것을 특징으로 한다.
본 발명은 뱅크의 인터리브 멀티 비트 테스트 동작시에, 각 뱅크의 하나의 소스신호만을 이용하여, 뱅크 인에이블신호 및 뱅크의 리딩 데이터를 출력하거나 또는 고정된 데이터를 출력하도록 제어하는 제어신호를 생성하는 것을 특징으로 한다. 따라서 본 발명은 제어신호 생성을 위해 이용되어지는 소스신호를 하나만 사용하므로서, 불필요한 소스 신호라인 및 제어로직을 제거하여서 제품의 레이아웃 구조를 효율적으로 할 수 있는 잇점을 얻는다.
이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 기본적인 블록 다이어그램은 도 5에 도시하고 있다.
도시하고 있는 바와 같이, 본 발명의 멀티 비트 테스트 제어회로는, PINB 신호만을 이용하여 구현하는 것을 특징으로 한다. 따라서 상기 PINB 신호가 지연회로(10)에 입력되어져서 적절한 지연이 이루어진 후, IOSTB 신호를 생성하도록 구성한다. 상기 PINB 신호는, 각 뱅크에 들어오는 소스신호로 YI 인에이블부터 IOSTB 까지 모든 신호의 근원이 되는 신호이다.
도 6은 두개의 뱅크를 제어하기 위한 IOSTB 신호를 하나로 줄이기 위한 제어 구성도이다. 즉, 뱅크0에 들어오는 소스신호(PINB_BK0)를 입력하고 지연하는 지연부(20)와, 뱅크1에 들어오는 소스신호(PINB_BK1)를 입력하고 지연하는 지연부(25), 상기 두 지연부의 출력을 낸드 연산하는 낸드게이트(30), 상기 낸드게이트(30)의 출력을 반전시키는 인버터(35)로 구성된다.
일반적인 멀티 비트 테스트 동작시에는 모든 뱅크의 IOSTB 신호가 인에이블상태가 된다. 따라서 두 뱅크의 IOSTB 신호를 하나로 모아서 사용하여도 무방하 다. 즉, 뱅크0에 입력되는 소스신호(PINB_BK0)와 뱅크1에 입력되는 소스신호(PINB_BK1)를 지연부(20,25)에서 각각 지연시키고, 낸드게이트(30)와 인버터(35)를 통해서 하나의 신호로 구현해서 사용할 수 있다.
특히, 뱅크가 스택구조로 되어 있는 경우, TGO 드라이버는 도 1에 도시하고 있는 바와 같이, 모두 뱅크의 하단에 위치하는 경우가 일반적이다. 따라서 두개의 뱅크(BK0,BK1)를 제어하기 위하여 필요로 하는 IOSTB 신호를 하나로 구현하여 사용하면, 신호라인의 배열에도 효율적이고, 제어로직의 구현에도 효율적이 된다.
즉, 도 6은 두개의 뱅크에 이용되는 IOSTB 신호를 하나로 생성하는 경우를 나타내고 있으며, 종래와 동일하게 하나의 뱅크에 대해서 하나의 IOSTB 신호를 생성하는 것도 무방하다. 단지 본 발명에서는 IOSTB 신호를 생성함에 있어서, PINB 신호만을 이용하고 있음을 보여주고 있다.
다음, 도 7은 본 발명에서 멀티 비트 테스트 제어 동작시에 필요로 하는 IOFIX 신호를 생성하기 위한 구성도를 도시하고 있다.
도시되고 있는 실시예에서도 뱅크 제어를 위한 IOFIX 신호도 PINB 신호를 이용한다. 즉, PINB 신호와, 상기 PINB 신호를 일정만큼 지연시킨 지연신호(PINBD)가 낸드게이트(40)에서 낸드게이팅되고, 이 신호가 지연회로(45)와 노아게이트(50)에 의해 조합되어 생성된 신호에 멀티 비트 테스트 모드신호를 다시 조합하여 IOFIX 신호를 생성한다.
상기 PINB 신호는, 앞서 언급하고 있는 바와 같이, 각 뱅크에 들어오는 소스 신호로 YI 인에이블부터 IOSTB 까지 모든 신호의 근원이 되는 신호이다. 그리고 상기 PINBD 신호는, 도 6에 도시되고 있는 지연부(20)에서 일정량만큼 지연된 지연신호이다.
상기 PINB 신호와 상기 PINBD 신호를 조합하면, 도 8에 도시되고 있는 SUM 신호에 나타나고 있는 바와 같이, 시작 시점은 PINB 신호의 정보를 갖으나, 종료 시점은 PINBD 신호의 정보를 갖게 되는 새로운 펄스신호를 생성 가능하다.
그리고 상기 PINBD 신호가 IOSTB 신호와 같은 타이밍을 갖으므로, 새로이 생성되는 펄스신호는 종래 IOFIX 신호와 같은 tIOFIX 구간을 만족시키는 것이 가능하게 된다.
또한 tIOFIX 구간의 타임을 확보하기 위하여 뒷쪽 마진을 확보해야 하므로, 본 발명에서는 상기 SUM 신호를 지연회로(45)에서 일정량 지연시켜서 생성되는 펄스의 종료 시점을 일정시간 뒤로 연장하는 제어를 수행하고 있다. 이렇게 하여 생성된 IOFIX 신호에 멀티 비트 테스트 모드신호가 조합되어 최종 IOFIX 신호가 생성되어진다.
즉, 도 7은 뱅크0(BK0)에 이용될 IOFIX 신호를 생성하기 위한 일 예시도를 보여주고 있다. 이것은 상기 IOFIX 신호는 각각의 뱅크를 제어하기 위하여 개별적으로 생성되야 하며, 특히 본 발명에서는 PINB 신호만을 이용하여 상기 IOFIX 신호가 생성되는 과정 및 구성을 보여주고 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으 로, 하나의 소스신호만을 이용하여 제어신호를 생성하므로서, 제어 로직 및 신호라인을 간소화시켜서 멀티 비트 테스트 제어회로를 구현하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 멀티 비트 테스트를 위한 각 뱅크의 구조도,
도 2는 종래 뱅크 인터리브 멀티 비트 테스트 동작시의 타이밍도,
도 3은 종래 멀티 비트 테스트를 위한 뱅크의 제어 구성도,
도 4는 종래 멀티 비트 테스트를 위한 제어신호의 생성 구성도,
도 5는 본 발명의 일 실시예에 따른 IOSTB 신호 생성을 위한 기본적인 블록구성도,
도 6은 본 발명의 일 실시예에 따른 IOSTB 신호 생성을 위한 상세 구성도,
도 7은 본 발명의 일 실시예에 따른 IOFIX 신호 생성을 위한 제어 구성도,
도 8은 본 발명에 따른 멀티 비트 테스트 동작시의 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
20,25,45 : 지연회로 30,40 : 낸드게이트
50 : 노아게이트 35 : 인버터

Claims (23)

  1. 다수의 뱅크 각각에 대응하는 소스 신호에 응답하여 입/출력 스트로브 신호를 생성하는 스트로브 신호 생성부;
    상기 소스 신호에 응답하여 해당 뱅크에서 출력되는 데이터의 데이터 값 고정 여부를 제어하기 위한 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 입/출력 스트로브 신호에 응답하여 상기 제어 신호에 의하여 제어된 상기 다수의 뱅크 각각의 데이터를 출력하는 드라이버
    를 포함하는 것을 특징으로 하는 멀티 비트 테스트 제어회로.
  2. 제 1 항에 있어서,
    상기 제어 신호는 상기 다수의 뱅크 각각에 대응하며, 상기 다수의 뱅크 각각에 대응하는 소스 신호 중 해당 소스 신호가 활성화되는 경우 그에 대응하는 제어 신호만 활성화되고 다른 제어 신호는 비활성화되는 것을 특징으로 하는 멀티 비트 테스트 제어회로.
  3. 제 1 항에 있어서,
    상기 스트로브 신호 생성부는 상기 소스 신호를 일정량만큼 지연시키기 위한 지연부를 포함하는 것을 특징으로 하는 멀티 비트 테스트 제어회로.
  4. 제 1 항에 있어서,
    상기 입/출력 스트로브 신호의 펄스 폭은 상기 제어 신호의 펄스 폭보다 작은 것을 특징으로 하는 멀티 비트 테스트 제어회로.
  5. 제 3 항에 있어서,
    상기 제어 신호 생성부는 상기 소스 신호와 상기 지연부의 출력 신호에 응답하여 생성되는 펄스 신호의 펄스 폭을 제어하여 상기 제어 신호를 생성하는 것을 특징으로 하는 멀티 비트 테스트 제어회로.
  6. 스택 구조를 가지는 다수의 뱅크 각각에 대응하는 소스 신호에 응답하여 입/출력 스트로브 신호를 생성하는 스트로브 신호 생성부;
    상기 소스 신호에 응답하여 해당 뱅크에서 출력되는 데이터의 데이터 값 고정 여부를 제어하기 위한 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 다수의 뱅크 각각에 대응하며, 상기 입/출력 스트로브 신호에 응답하여 상기 제어 신호에 의하여 제어된 상기 다수의 뱅크 각각의 데이터를 출력하는 다수의 드라이버
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 다수의 드라이버 각각은,
    상기 다수의 뱅크 각각에서 출력되는 데이터를 입력받고, 해당 제어 신호에 따라 출력 데이터를 예정된 데이터로 고정하여 출력하기 위한 데이터 고정부; 및
    상기 데이터 고정부에서 출력되는 데이터를 입력받아 상기 입/출력 스트로브 신호에 응답하여 출력하기 위한 데이터 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 데이터 드라이버 각각은 상기 다수의 뱅크 중 어느 하나에 대응하는 소스 신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 데이터 드라이버 각각은 상기 다수의 뱅크의 일측면에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 제어 신호는 상기 다수의 뱅크 각각에 대응하며, 상기 다수의 뱅크 각각에 대응하는 소스 신호 중 해당 소스 신호가 활성화되는 경우 그에 대응하는 제어 신호만 활성화되고 다른 제어 신호는 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 6 항에 있어서,
    상기 스트로브 신호 생성부는 상기 소스 신호를 일정량만큼 지연시키기 위한 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 6 항에 있어서,
    상기 입/출력 스트로브 신호의 펄스 폭은 상기 제어 신호의 펄스 폭보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제어 신호 생성부는 상기 소스 신호와 상기 지연부의 출력 신호에 응답하여 생성되는 펄스 신호의 펄스 폭을 제어하여 상기 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 7 항에 있어서,
    상기 데이터 고정부 각각은 상기 데이터 드라이버 각각에 인접하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제1 및 제2 뱅크를 포함하고 있으며, 뱅크 인터리브 멀티 브티 테스트 동작을 지원하는 반도체 메모리 장치의 동작 방법에 있어서,
    상기 제1 뱅크에 대응하는 제1 소스 신호에 응답하여 상기 제1 뱅크에 대응하는 데이터를 그대로 출력하고, 상기 제2 뱅크에 대응하는 데이터를 예정된 데이터 값으로 고정하여 출력하는 단계; 및
    상기 제1 소스 신호에 응답하여 상기 제1 및 제2 뱅크에 대응하는 데이터를 최종적으로 출력하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 제1 소스 신호를 입력받아 출력 데이터의 고정 여부를 결정하기 위한 제어 신호를 생성하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 제어 신호는 상기 제1 소스 신호보다 펄스 폭이 넓은 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 제1 소스 신호를 입력받아 데이터를 최종적으로 출력하기 위한 입/출력 스트로브 신호를 생성하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 입/출력 스트로브 신호의 펄스 폭은 상기 제어 신호의 펄스 폭보다 작은 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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