JP5579372B2 - 半導体集積回路 - Google Patents
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Description
本発明は、主に半導体集積回路、例えばＤＲＡＭ（Dynamic Random Access Memory）、の製造テストにおいて使用する入出力端子を削減することができる半導体集積回路に関する。
近年、半導体集積回路、例えば、ＤＲＡＭなど、の製造テスト（機能の動作テスト）において、テストシステム（テスター）に複数の製造テスト対象となる半導体チップを接続して、並列にテストを行うことにより、テストの効率化、及びテスト時間の短縮を図る技術が注目されている。
例えば、このような技術として、半導体記憶装置の製造テストにおいて、アドレスの入力に用いる入力端子数を削減する方法が提案されている（特許文献１）。この提案されている方法では、通常動作のとき、クロックＩＣＬＫの２周期に１回の立上がりエッジ、すなわち、間引かれたクロックの立上がりエッジによりアドレスを読み取る。また、製造テストのとき、クロックＩＣＬＫを間引かずに用いて、全ての立上がりエッジによりアドレスを読み取る構成としている。これにより、製造テストのとき、通常の動作に比べ、２倍速のクロックによりアドレスを読み取ることになる。これにより、半分のアドレス入力端子を用いて時分割にアドレスを入力することを可能にしている。
特開平１１−３０６７９６号公報
例えば、このような技術として、半導体記憶装置の製造テストにおいて、アドレスの入力に用いる入力端子数を削減する方法が提案されている（特許文献１）。この提案されている方法では、通常動作のとき、クロックＩＣＬＫの２周期に１回の立上がりエッジ、すなわち、間引かれたクロックの立上がりエッジによりアドレスを読み取る。また、製造テストのとき、クロックＩＣＬＫを間引かずに用いて、全ての立上がりエッジによりアドレスを読み取る構成としている。これにより、製造テストのとき、通常の動作に比べ、２倍速のクロックによりアドレスを読み取ることになる。これにより、半分のアドレス入力端子を用いて時分割にアドレスを入力することを可能にしている。
しかしながら、提案されている方法では、製造テストに用いるアドレス入力端子を半分に減らしているが、それ以外のコントロール端子、例えば、クロックイネーブル信号、チップセレクト信号、ローアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号など、については、時分割に入力することができない。
これは、製造テストを行う際に、テスト対象となる半導体記憶装置をテストモードに設定するために、チップセレクト信号、ローアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号を所定のレベル、例えば、「Ｌ」レベル、に設定した後に、クロック信号を入力することによって、半導体記憶装置が備えるモードレジスタを設定する必要があるためである。
これは、製造テストを行う際に、テスト対象となる半導体記憶装置をテストモードに設定するために、チップセレクト信号、ローアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号を所定のレベル、例えば、「Ｌ」レベル、に設定した後に、クロック信号を入力することによって、半導体記憶装置が備えるモードレジスタを設定する必要があるためである。
このため、特許文献１に示された方法では、製造テストに用いるコントロール端子の数を減らすことができないという問題がある。
本発明は、上記問題を解決すべくなされたもので、その目的は、コントロール端子も含めた製造テストに用いる入出力端子数を削減することができる半導体集積回路を提供することにある。
上記問題を解決する本発明の請求項１に係る発明は、通常動作モードと、テスト動作モードとを有する半導体集積回路であって、Ｍ（Ｍ≧２）個の少なくともコントロール入力パッドを含む信号入力端子と、内部回路と、クロック信号が入力されるクロック端子と、前記Ｍ個の信号入力端子と前記内部回路との間に設けられ、前記通常動作モードのとき、前記Ｍ個の信号入力端子それぞれから入力されたデータを前記内部回路に出力し、前記テスト動作モードのとき、前記クロック信号に基づいて、時分割数がＸ（Ｘ≧２）で時分割多重化されたデータが、前記Ｍ個の信号入力端子のうち（Ｍ／Ｘ）個の信号入力端子それぞれから入力され、入力された時分割多重化されたデータを分離して、内部回路に出力する入力信号制御ブロックと、を具備することを特徴とする半導体集積回路である。
また、請求項２に係る発明は、請求項１に記載の半導体集積回路において、前記入力信号制御ブロックは、前記Ｍ個の信号入力端子のうちのＸ個の信号入力端子それぞれと接続され、前記通常動作モードのとき、接続された前記Ｘ個の信号入力端子それぞれから入力されたデータを前記内部回路へ出力し、前記テスト動作モードのとき、前記Ｘ個の前記信号入力端子のうちの１つの信号入力端子から時分割数がＸの時分割多重化されたデータが入力され、前記クロック信号に基づいて、該データをＸ個のデータに分離して、前記内部回路へ出力する複数の入力信号制御回路を有する、ことを特徴とする。
また、請求項３に係る発明は、請求項２に記載の半導体集積回路において、前記時分割数は、２（Ｘ＝２）であり、前記入力信号制御回路は、前記２個の信号入力端子と接続され、前記通常動作モードのとき、接続された前記２個の信号入力端子それぞれからデータが入力され、該データを前記内部回路へ出力し、前記テスト動作モードのとき、前記２個の前記信号入力端子のうちの１つの信号入力端子から時分割数が２の時分割多重化されたデータが入力され、前記クロック信号に基づいて、該データを２個のデータに分離して、前記内部回路へ出力する、ことを特徴とする。
また、請求項４に係る発明は、請求項３に記載の半導体集積回路において、前記入力信号制御回路は、前記Ｍ個の信号入力端子のいずれか１つの信号入力端子からデータが入力される第１の入力端子と、前記Ｍ個の信号入力端子の異なるいずれか１つの信号入力端子からデータが入力される第２の入力端子と、前記クロック端子と接続され、クロック信号が入力される第１のクロック入力端子と、前記通常動作モードと前記テスト動作モードとを切替えるモード信号が入力される第１のテストモード入力端子と、前記第１のテストモード入力端子から入力されるモード信号に基づいて、前記第１の入力端子からデータが入力され、入力されたデータを増幅して出力するか、又は、出力をハイ・インピーダンスにする入力スリーステートバッファと、前記第２の入力端子からデータが入力され、該データを増幅して出力する第１の入力バッファと、前記第１のクロック入力端子から入力されるクロック信号を増幅して出力する第２の入力バッファと、前記第２の入力バッファから増幅されたクロック信号が入力され、該クロック信号を反転して出力するする第１のインバータと、前記第１のインバータから入力される反転されたクロック信号の立上がりエッジにより、第１のタイミング信号であるワンショットパルス信号を発生する第１のワンショットパルス発生回路と、前記第２の入力バッファが出力するクロック信号の立上がりエッジにより、第２のタイミング信号であるワンショットパルス信号を発生する第２のワンショットパルス発生回路と、前記第１のテストモード入力端子から前記モード信号が入力され、該モード信号を反転して出力する第２のインバータと、前記第２のインバータの出力に基づいて、前記入力スリーステートバッファから入力されるデータを出力するか否かを選択する第１のトランスファゲートと、前記第１のテストモード入力端子から入力される前記モード信号に基づいて、前記第１の入力バッファから入力されるデータを出力するか否かを選択する第２のトランスファゲートと、前記第２のインバータの出力に基づいて、前記第２のワンショットパルス発生回路から入力される前記第２のタイミング信号を出力するか否かを選択する第３のトランスファゲートと、前記第１のテストモード入力端子から入力される前記モード信号に基づいて、前記第１のワンショットパルス発生回路から入力される前記第１のタイミング信号を出力するか否かを選択する第４のトランスファゲートと、前記第３のトランスファゲートから入力される前記第２のタイミング信号、又は前記第４のトランスファゲートから入力される前記第１のタイミング信号に基づいて、前記第１のトランスファゲート、又は前記第２のトランスファゲートから入力されているデータをラッチする第１のラッチ回路と、前記第２のワンショットパルス発生回路から入力される前記第１のタイミング信号に基づいて、前記第１の入力バッファから入力されているデータをラッチする第２のラッチ回路と、前記第１のラッチ回路からデータが出力される第１の出力端子と、前記第２のラッチ回路からデータが出力される第２の出力端子と、
を備えることを特徴とする。
を備えることを特徴とする。
また、請求項５に係る発明は、請求項１から請求項４のいずれか１項に記載の半導体集積回路において、更に、データを出力するＮ個の信号出力端子と、前記内部回路と前記Ｎ個の信号出力端子との間に備えられ、前記通常動作モードのとき、内部回路から入力されたデータを前記Ｎ個の信号出力端子へ出力し、前記テスト動作モードのとき、前記クロック信号に基づいて、前記内部回路から入力されたデータに対して、時分割数Ｘの時分割多重化を行い、前記Ｎ個の信号出力端子のうち（Ｎ／Ｘ）個の信号出力端子それぞれから時分割多重化を行ったデータを出力する出力信号制御ブロックと、を具備することを特徴とする。
また、請求項６に係る発明は、請求項５に記載の半導体集積回路において、前記出力信号制御ブロックは、前記Ｎ個の信号出力端子のうちのＸ個の信号出力端子と接続され、前記通常動作モードのとき、前記内部回路からＸ個のデータが入力され、該データを接続された前記Ｘ個の信号出力端子それぞれへ出力し、前記テスト動作モードのとき、前記内部回路から入力されるＸ個のデータに対して時分割数がＸの時分割多重化を行い、前記クロック信号に基づいて、時分割多重化を行ったデータを前記Ｘ個の信号出力端子のうちの１つの信号出力端子から出力する複数の出力信号制御回路を有する、ことを特徴とする。
また、請求項７に係る発明は、請求項６に記載の半導体集積回路において、前記出力信号制御ブロックは、前記時分割数は、２（Ｘ＝２）であり、前記出力信号制御回路は、前記Ｎ個の信号出力端子のうちの２個の信号出力端子と接続され、前記通常動作モードのとき、前記内部回路から２個のデータが入力され、該データを接続された前記２個の信号出力端子それぞれへ出力し、前記テスト動作モードのとき、前記内部回路から入力される２個のデータに対して時分割数が２の時分割多重化を行い、前記クロック信号に基づいて、時分割多重化を行ったデータを前記２個の信号出力端子のうちの１つの信号出力端子から出力する、ことを特徴とする。
また、請求項８に係る発明は、請求項７に記載の半導体集積回路において、前記出力信号制御回路は、前記内部回路からデータが入力される第３の入力端子と、前記内部回路からデータが入力される第４の入力端子と、前記クロック端子と接続され、クロック信号が入力される第２のクロック入力端子と、前記第２のクロック入力端子から入力されるクロック信号を増幅して出力する第３の入力バッファと、前記通常動作モードと前記テスト動作モードとを切替えるモード信号が入力される第２のテストモード入力端子と、前記第３の入力バッファが増幅したクロック信号と前記モード信号との論理積を演算して出力するＡＮＤゲートと、前記ＡＮＤゲートの出力信号を反転して出力する第３のインバータと、前記ＡＮＤゲートの出力信号を反転して出力する第４のインバータと、前記ＡＮＤゲートの出力信号に基づいて、前記第３の入力端子から入力されたデータを出力するか否かを選択する第５のトランスファゲートと、前記第４のインバータの出力信号に基づいて、前記第４の入力端子から入力されたデータを出力するか否かを選択する第６のトランスファゲートと、前記第３の入力バッファから入力される増幅されたクロック信号の立上がりエッジにより、第３のタイミング信号であるワンショットパルス信号を発生する第３のワンショットパルス発生回路と、前記第３のインバータの出力する信号の立上がりエッジにより、第４のタイミング信号であるワンショットパルス信号を発生する第４のワンショットパルス発生回路と、前記第３のワンショットパルス信号と前記第４のワンショットパルス信号との論理和を演算して出力するＯＲゲートと、前記第３のタイミング信号に基づいて、前記第３の入力端子から入力されているデータをラッチする第３のラッチ回路と、前記ＯＲゲートの出力する信号に基づいて、前記第５のトランスファゲートの出力信号、又は前記第６のトランスファゲートの出力信号をラッチする第４のラッチ回路と、前記第３のラッチ回路の出力信号を増幅して出力する第１の出力バッファと、前記第４のラッチ回路の出力信号を増幅して出力する第２の出力バッファと、前記Ｎ個の信号出力端子のうち１つの出力信号端子と接続され、前記第１の出力バッファの出力信号が出力される第３の出力端子と、前記Ｎ個の信号出力端子のうちの異なる１つの出力信号端子と接続され、前記第２の出力バッファの出力信号が出力される第４の出力端子と、を備えることを特徴とする。
この発明によれば、製造テストにおいて、半導体集積回路をテストする際に用いる入力端子数及び出力端子数を削減することが可能となる。これにより、テストシステムの限られた接続端子に接続できる半導体集積回路数を増して、同時にテストを行う半導体集積回路数を増加させることができる。この結果、製造テストに要する時間を短縮することができ、半導体集積回路の製造テスト・コストを削減することが可能となる。
以下、本発明の一実施形態によるデータ入力制御回路及びデータ出力制御回路と、それらを適用した半導体集積回路を図面を参照して説明する。
図１は、本実施形態による入力信号制御回路１０の回路構成を示す概略図である。入力信号制御回路１０は、入力端子Ａ、入力端子Ｂ、クロック入力端子ＣＬＫ、テストモード入力端子ＴＥＳＴ、出力端子Ａｏｕｔ、出力端子Ｂｏｕｔ、入力スリーステートバッファ１１、入力バッファ１２、１３、インバータ１４、１５、ワンショットパルス発生回路１６、１７、トランスファゲート１８、１９、２０、２１、ラッチ回路２２、２３を具備している。
入力端子Ａ及び入力端子Ｂは、半導体集積回路のパッドなどに接続される。出力端子Ａｏｕｔ及び出力端子Ｂｏｕｔは、半導体集積回路の内部回路に接続される。すなわち、半導体集積回路の内部回路は、入力信号制御回路１０を介して、外部からの信号が入力される。テストモード入力端子ＴＥＳＴは、入力信号制御回路１０をテスト動作モード及び通常動作モードのいずれの状態で動作させるかを選択するモード信号が入力される。
入力スリーステートバッファ１１には、入力端子Ａから信号が入力され、テストモード入力端子ＴＥＳＴから入力されるモード信号が、イネーブル信号として、入力される。また、入力スリーステートバッファ１１は、入力されるイネーブル信号が「Ｌ」（Ｌｏｗ：ロー）レベルの信号のとき、入力端子Ａから入力された信号を増幅して、トランスファゲート１８に出力する。また、入力スリーステートバッファ１１は、入力されるイネーブル信号が「Ｈ」（Ｈｉｇｈ：ハイ）レベルのとき、出力をハイ・インピーダンスにする。
入力バッファ１２は、入力端子Ｂから信号が入力され、入力された信号をトランスファゲート１９及びラッチ回路２３に出力する。
入力バッファ１３は、クロック入力端子ＣＬＫからクロック信号が入力され、入力されたクロック信号を増幅して、インバータ１４及びワンショットパルス発生回路１７に出力する。
インバータ１４は、入力バッファ１３から入力されるクロック信号を反転して、ワンショットパルス発生回路１６に出力する。
入力バッファ１３は、クロック入力端子ＣＬＫからクロック信号が入力され、入力されたクロック信号を増幅して、インバータ１４及びワンショットパルス発生回路１７に出力する。
インバータ１４は、入力バッファ１３から入力されるクロック信号を反転して、ワンショットパルス発生回路１６に出力する。
インバータ１５は、テストモード入力端子ＴＥＳＴから入力されるモード信号を反転し、反転した信号をトランスファゲート１８及びトランスファゲート２０のイネーブル信号として出力する。
ワンショットパルス発生回路１６は、インバータ１４から入力される信号の立上がりエッジにより、「Ｌ」レベル、「Ｈ」レベル、「Ｌ」レベルと変換するワンショットパルスをタイミング信号として、トランスファゲート２１に出力する。
ワンショットパルス発生回路１７は、入力バッファ１３から入力される信号の立上りにより、「Ｌ」レベル、「Ｈ」レベル、「Ｌ」レベルと変換するワンショットパルスをタイミング信号として、トランスファゲート２０及びラッチ回路２３のクロック入力に出力する。
ワンショットパルス発生回路１６は、インバータ１４から入力される信号の立上がりエッジにより、「Ｌ」レベル、「Ｈ」レベル、「Ｌ」レベルと変換するワンショットパルスをタイミング信号として、トランスファゲート２１に出力する。
ワンショットパルス発生回路１７は、入力バッファ１３から入力される信号の立上りにより、「Ｌ」レベル、「Ｈ」レベル、「Ｌ」レベルと変換するワンショットパルスをタイミング信号として、トランスファゲート２０及びラッチ回路２３のクロック入力に出力する。
トランスファゲート１８は、インバータ１５から「Ｈ」レベルの信号が入力される、すなわち、テストモード入力端子ＴＥＳＴに「Ｌ」レベルのモード信号が入力されると、入力スリーステートバッファ１１から入力される信号をラッチ回路２２に出力する。また、トランスファゲート１８は、インバータ１５から「Ｌ」レベルの信号が入力される、すなわち、テストモード入力端子ＴＥＳＴに「Ｈ」レベルの信号が入力されると、出力をハイ・インピーダンス状態にする。
トランスファゲート１９は、テストモード入力端子ＴＥＳＴ「Ｈ」レベルのモード信号が入力されると、入力端子Ｂから入力される信号をラッチ回路２２に出力する。また、トランスファゲート１９は、テストモード入力端子ＴＥＳＴから「Ｌ」レベルのモード信号が入力されると、出力をハイ・インピーダンス状態にする。
トランスファゲート２０は、インバータ１５から「Ｈ」レベルの信号が入力されると、ワンショットパルス発生回路１７から入力される信号をラッチ回路２２のクロック入力に出力する。また、トランスファゲート２０は、インバータ１５から「Ｌ」レベルの信号が入力されると、出力をハイ・インピーダンス状態にする。
トランスファゲート２１は、テストモード入力端子ＴＥＳＴから「Ｈ」レベルのモード信号が入力されると、ワンショットパルス発生回路１６から入力された信号をラッチ回路２２のクロック入力に出力する。また、トランスファゲート２１は、テストモード入力端子ＴＥＳＴから「Ｌ」レベルのモード信号が入力されると、トランスファゲート２１の出力はハイ・インピーダンス状態になる。
ラッチ回路２２は、トランスファゲート２０又は２１から入力される信号のタイミング信号により、トランスファゲート１８又は１９から入力される信号をラッチして、出力端子Ａｏｕｔに出力する。
ラッチ回路２３は、ワンショットパルス発生回路１７から入力されるタイミング信号により、入力バッファ１２から入力される信号をラッチして、出力端子Ｂｏｕｔに出力する。
ラッチ回路２３は、ワンショットパルス発生回路１７から入力されるタイミング信号により、入力バッファ１２から入力される信号をラッチして、出力端子Ｂｏｕｔに出力する。
以上、説明したように、入力信号制御回路１０において、テストモード入力端子ＴＥＳＴから入力されるモード信号により、ラッチ回路２２に入力されるデータ信号及びクロック信号が切替えられる構成となっている。なお、テスト動作モードは、テストモード入力端子ＴＥＳＴに「Ｈ」レベルのモード信号が入力されるときであり、通常動作モードは、テストモード入力端子ＴＥＳＴに「Ｌ」レベルのモード信号が入力されるときである。
次に、図２は、本実施形態における入力信号制御回路１０の動作を説明するタイミングチャートである。また、図示するように、製造テストを行う際のテスト動作モードにおける動作と、製品が使用される際の通常動作モードとにおける動作とを比較するタイミングチャートである。当該タイミングチャートの横軸方向は時間を表し、同縦軸はそれぞれの信号のレベル及び値を表している。
また、図示するように、クロック入力端子ＣＬＫから入力されるクロック信号は、入力スリーステートバッファ１１、入力バッファ１２、１３、インバータ１４、１５、ワンショットパルス発生回路１６、１７、トランスファゲート２０、２１などの遅延により、クロック信号入力端子ＣＬＫから入力されるクロック信号と、内部接点Ｐ１、Ｐ２、Ｐ３でのタイミング信号との間には、内部遅延時間ｔの遅延が生じる。
ラッチ回路２２、２３は、クロック信号の立上りエッジ、又はクロック信号の立下りエッジに同期して、入力されているデータ（アドレス信号又はコマンド信号）をラッチする。また、コマンド判定タイミングは、通常動作でもテスト動作でも同じになる。
ラッチ回路２２、２３は、クロック信号の立上りエッジ、又はクロック信号の立下りエッジに同期して、入力されているデータ（アドレス信号又はコマンド信号）をラッチする。また、コマンド判定タイミングは、通常動作でもテスト動作でも同じになる。
まず、通常動作モードにおける入力信号制御回路１０の動作を説明する。テストモード入力端子ＴＥＳＴには、「Ｌ」レベルのモード信号が入力される。これにより、トランスファゲート１８、…、２１の出力信号が切替えられる。この結果、ラッチ回路２２には、入力端子Ａから入力される信号が、入力スリーステートバッファ１１及びトランスファゲート１８を通じて、入力される。また、ラッチ回路２２には、ワンショットパルス発生回路１７の出力するタイミング信号が、トランスファゲート２０を通じて、入力される。
ラッチ回路２３は、ラッチ回路２２と同様に、ワンショットパルス発生回路１７からタイミング信号が入力される。
ワンショットパルス発生回路１７は、クロック入力端子ＣＬＫ及び入力バッファ１３を介して入力されるクロック信号の立上がりエッジにより、タイミング信号をトランスファゲート２０及びラッチ回路２３に出力する。
ワンショットパルス発生回路１７は、クロック入力端子ＣＬＫ及び入力バッファ１３を介して入力されるクロック信号の立上がりエッジにより、タイミング信号をトランスファゲート２０及びラッチ回路２３に出力する。
サイクルｔ２において、ラッチ回路２２には、入力端子Ａから入力されたデータ「Ａ１」が、入力スリーステートバッファ１１及びトランスファゲート１８を介して、入力される。また、ラッチ回路２３には、入力端子Ｂから入力されたデータ「Ｂ１」が、入力バッファ１２を介して、入力される。
サイクルｔ３において、ワンショットパルス発生回路１７は、入力バッファ１３を介して、クロック入力端子ＣＬＫから入力されるクロック信号の立上がりエッジにより、タイミング信号を出力する。ラッチ回路２２は、ワンショットパルス発生回路１７からトランスファゲート２０及び内部接点Ｐ２を経由して入力されるタイミング信号により、入力されたデータ「Ａ１」をラッチする。また、ラッチ回路２２は、出力端子Ａｏｕｔにラッチしたデータ「Ａ１」を出力する。
ラッチ回路２３は、内部接点Ｐ３を経由してワンショットパルス発生回路１７から入力されるタイミング信号により、入力されたデータ「Ｂ１」をラッチする。また、ラッチ回路２３は、出力端子Ｂｏｕｔにラッチしたデータ「Ｂ１」を出力する。
ラッチ回路２３は、内部接点Ｐ３を経由してワンショットパルス発生回路１７から入力されるタイミング信号により、入力されたデータ「Ｂ１」をラッチする。また、ラッチ回路２３は、出力端子Ｂｏｕｔにラッチしたデータ「Ｂ１」を出力する。
サイクルｔ４において、ラッチ回路２２には、入力端子Ａから入力されたデータ「Ａ２」が、入力スリーステートバッファ１１及びトランスファゲート１８を介して、入力される。また、ラッチ回路２３には、入力端子Ｂから入力されたデータ「Ｂ２」が、入力バッファ１２を介して、入力される。
サイクルｔ５において、ワンショットパルス発生回路１７は、入力バッファ１３を介してクロック入力端子ＣＬＫから入力されるクロック信号の立上がりエッジにより、タイミング信号を出力する。ラッチ回路２２は、ワンショットパルス発生回路１７からトランスファゲート２０及び内部接点Ｐ２を経由して入力されるタイミング信号により、入力されたデータ「Ａ２」をラッチする。また、ラッチ回路２２は、出力端子Ａｏｕｔにラッチしたデータ「Ａ２」を出力する。
ラッチ回路２３は、内部接点Ｐ３を経由してワンショットパルス発生回路１７から入力されるタイミング信号により、入力されたデータ「Ｂ２」をラッチする。また、ラッチ回路２３は、出力端子Ｂｏｕｔにラッチしたデータ「Ｂ２」を出力する。
ラッチ回路２３は、内部接点Ｐ３を経由してワンショットパルス発生回路１７から入力されるタイミング信号により、入力されたデータ「Ｂ２」をラッチする。また、ラッチ回路２３は、出力端子Ｂｏｕｔにラッチしたデータ「Ｂ２」を出力する。
通常動作モードにおいて、入力信号制御回路１０は、上述のように、入力端子Ａ及び入力端子Ｂから入力される信号を、クロック入力端子ＣＬＫから入力されるクロック信号に同期してラッチし、ラッチした信号を出力端子Ａｏｕｔ及び出力端子Ｂｏｕｔへ出力する。
次に、テスト動作モードにおける入力信号制御回路１０の動作を説明する。
まず、テストモード入力端子ＴＥＳＴは、「Ｈ」レベルのモード信号が入力される。これにより、トランスファゲート１８、…、２１の出力信号が切替えられる。そして、ラッチ回路２２は、入力端子Ｂから入力される信号が、入力バッファ１２及びトランスファゲート１９を通じて、入力される。また、ラッチ回路２２は、ワンショットパルス発生回路１６の出力するタイミング信号が、トランスファゲート２１を通じて、入力される。入力スリーステートバッファ１１は、テストモード入力端子ＴＥＳＴから「Ｈ」レベルのモード信号が、イネーブル信号として、入力されると、出力はハイ・インピーダンス状態になる。
まず、テストモード入力端子ＴＥＳＴは、「Ｈ」レベルのモード信号が入力される。これにより、トランスファゲート１８、…、２１の出力信号が切替えられる。そして、ラッチ回路２２は、入力端子Ｂから入力される信号が、入力バッファ１２及びトランスファゲート１９を通じて、入力される。また、ラッチ回路２２は、ワンショットパルス発生回路１６の出力するタイミング信号が、トランスファゲート２１を通じて、入力される。入力スリーステートバッファ１１は、テストモード入力端子ＴＥＳＴから「Ｈ」レベルのモード信号が、イネーブル信号として、入力されると、出力はハイ・インピーダンス状態になる。
ラッチ回路２３は、通常動作モードのときと同様に、入力端子Ｂから入力される信号が入力バッファ１２を通じて、入力される。また、ラッチ回路２３には、ワンショットパルス発生回路１７からタイミング信号が入力される。
ワンショットパルス発生回路１６は、クロック入力端子ＣＬＫ、入力バッファ１３、及びインバータ１４を介して入力されるクロック信号が反転された反転クロック信号の立上がりエッジにより、タイミング信号をトランスファゲート２１に出力する。ワンショットパルス発生回路１７は、通常動作モードと同様に、クロック入力端子ＣＬＫ及び入力バッファ１３を通じて入力されるクロック信号の立上がりエッジにより、タイミング信号をラッチ回路２３及びトランスファゲート２０に出力する
内部接点Ｐ２では、ワンショットパルス発生回路１６から出力されるタイミング信号が観測され、当該タイミング信号は、クロック信号の立下りエッジに同期している。内部接点Ｐ３では、ワンショットパルス発生回路１７から出力されるタイミング信号が観測され、当該タイミング信号は、クロック信号の立上がりエッジに同期している。
ワンショットパルス発生回路１６は、クロック入力端子ＣＬＫ、入力バッファ１３、及びインバータ１４を介して入力されるクロック信号が反転された反転クロック信号の立上がりエッジにより、タイミング信号をトランスファゲート２１に出力する。ワンショットパルス発生回路１７は、通常動作モードと同様に、クロック入力端子ＣＬＫ及び入力バッファ１３を通じて入力されるクロック信号の立上がりエッジにより、タイミング信号をラッチ回路２３及びトランスファゲート２０に出力する
内部接点Ｐ２では、ワンショットパルス発生回路１６から出力されるタイミング信号が観測され、当該タイミング信号は、クロック信号の立下りエッジに同期している。内部接点Ｐ３では、ワンショットパルス発生回路１７から出力されるタイミング信号が観測され、当該タイミング信号は、クロック信号の立上がりエッジに同期している。
まず、サイクルｔ１において、ラッチ回路２２には、入力端子Ｂから入力されたデータ「Ａ１」が、入力バッファ１２及びトランスファゲート１９を介して、入力される。ラッチ回路２３にも、入力端子Ｂから入力されたデータ「Ａ１」が、入力バッファ１２を介して、入力される。
サイクルｔ２において、ワンショットパルス発生回路１６は、インバータ１４から入力されるクロック信号を反転した信号の立上がりエッジにより、タイミング信号を、トランスファゲート２１及び内部接点Ｐ２を介してラッチ回路２２に出力する。ラッチ回路２２は、ワンショットパルス発生回路１６からタイミング信号が入力されると、入力されているデータ「Ａ１」をラッチする。また、ラッチ回路２２は、ラッチしたデータ「Ａ１」を出力端子Ａｏｕｔに出力する。
ラッチ回路２２が入力されたデータ「Ａ１」をラッチした後に、入力端子Ｂには、データ「Ｂ１」が入力される。ラッチ回路２２には、入力端子Ｂから入力されたデータ「Ｂ１」が、入力バッファ１２及びトランスファゲート１９を介して、入力される。ラッチ回路２３にも、入力端子Ｂから入力されたデータ「Ｂ１」が、入力バッファ１２を介して、入力される。
ラッチ回路２２が入力されたデータ「Ａ１」をラッチした後に、入力端子Ｂには、データ「Ｂ１」が入力される。ラッチ回路２２には、入力端子Ｂから入力されたデータ「Ｂ１」が、入力バッファ１２及びトランスファゲート１９を介して、入力される。ラッチ回路２３にも、入力端子Ｂから入力されたデータ「Ｂ１」が、入力バッファ１２を介して、入力される。
サイクルｔ３において、ワンショットパルス発生回路１７は、入力バッファ１３から入力されるクロック信号の立上がりエッジにより、タイミング信号を、トランスファゲート２０及びラッチ回路２３に出力する。このとき、トランスファゲート２０は、閉じているので、入力されたタイミング信号をラッチ回路２２に出力しない。ラッチ回路２３は、ワンショットパルス発生回路１７からタイミング信号が入力されると、入力されているデータ「Ｂ１」をラッチし、ラッチしたデータ「Ｂ１」を出力端子Ｂｏｕｔに出力する。
ラッチ回路２３が入力されたデータ「Ｂ１」をラッチした後に、入力端子Ｂには、データ「Ａ２」が入力される。ラッチ回路２２には、入力端子Ｂから入力されたデータ「Ａ２」が、入力バッファ１２及びトランスファゲート１９を介して、入力される。ラッチ回路２３にも、入力端子Ｂから入力されたデータ「Ａ２」が、入力バッファ１２を介して、入力される。
ラッチ回路２３が入力されたデータ「Ｂ１」をラッチした後に、入力端子Ｂには、データ「Ａ２」が入力される。ラッチ回路２２には、入力端子Ｂから入力されたデータ「Ａ２」が、入力バッファ１２及びトランスファゲート１９を介して、入力される。ラッチ回路２３にも、入力端子Ｂから入力されたデータ「Ａ２」が、入力バッファ１２を介して、入力される。
サイクルｔ４において、ワンショットパルス発生回路１６は、インバータ１４から入力される反転クロック信号の立上がりエッジにより、タイミング信号を、トランスファゲート２１及び内部接点Ｐ２を介してラッチ回路２２に出力する。ラッチ回路２２は、ワンショットパルス発生回路１６からタイミング信号が入力されると、入力されているデータ「Ａ２」をラッチし、ラッチしたデータ「Ａ２」を出力端子Ａｏｕｔに出力する。
ラッチ回路２２が入力されたデータ「Ａ２」をラッチした後に、入力端子Ｂには、データ「Ｂ２」が入力される。ラッチ回路２２には、入力端子Ｂから入力されたデータ「Ｂ２」が、入力バッファ１２及びトランスファゲート１９を介して、入力される。ラッチ回路２３にも、入力端子Ｂから入力されたデータ「Ｂ２」が、入力バッファ１２を介して、入力される。
ラッチ回路２２が入力されたデータ「Ａ２」をラッチした後に、入力端子Ｂには、データ「Ｂ２」が入力される。ラッチ回路２２には、入力端子Ｂから入力されたデータ「Ｂ２」が、入力バッファ１２及びトランスファゲート１９を介して、入力される。ラッチ回路２３にも、入力端子Ｂから入力されたデータ「Ｂ２」が、入力バッファ１２を介して、入力される。
サイクルｔ５において、ワンショットパルス発生回路１７は、入力バッファ１３から入力されるクロック信号の立上がりエッジにより、タイミング信号を、トランスファゲート２０及びラッチ回路２３に出力する。このとき、トランスファゲート２０は、閉じているので、入力されたタイミング信号をラッチ回路２２に出力しない。ラッチ回路２３は、ワンショットパルス発生回路１７からタイミング信号が入力されると、入力されているデータ「Ｂ２」をラッチし、ラッチしたデータ「Ｂ２」を出力端子Ｂｏｕｔに出力する。
以上、入力信号制御回路１０は、通常動作モードにおいて、入力端子Ａから入力された信号は、ラッチ回路２２を介して、出力端子Ａｏｕｔに出力される。入力端子Ｂから入力された信号は、ラッチ回路２３を介して、出力端子Ｂｏｕｔに出力される。
また、入力信号制御回路１０は、テスト動作モードにおいて、クロック信号の立上りエッジ及び立下りエッジの両方を用いることで、１クロック・サイクルを２分割している。入力信号制御回路１０は、クロック入力端子ＣＬＫから入力されるクロック信号の立下りエッジで、ラッチ回路２２を駆動し、同クロック信号の立上がりエッジで、ラッチ回路２３を駆動する構成である。このように、テスト動作モードにおいて、入力端子Ｂから入力する信号を時分割多重化することで、通常動作モードで２つの入力端子Ａ、Ｂを用いたのに対して、１つの入力端子Ｂのみを用いることで、同じデータを入力することが可能となる。
また、入力信号制御回路１０は、テスト動作モードにおいて、クロック信号の立上りエッジ及び立下りエッジの両方を用いることで、１クロック・サイクルを２分割している。入力信号制御回路１０は、クロック入力端子ＣＬＫから入力されるクロック信号の立下りエッジで、ラッチ回路２２を駆動し、同クロック信号の立上がりエッジで、ラッチ回路２３を駆動する構成である。このように、テスト動作モードにおいて、入力端子Ｂから入力する信号を時分割多重化することで、通常動作モードで２つの入力端子Ａ、Ｂを用いたのに対して、１つの入力端子Ｂのみを用いることで、同じデータを入力することが可能となる。
なお、本実施形態においては、クロック信号の立上がりエッジ及び立下りエッジにより、１クロック・サイクルを２分割する例を示したが、１クロック・サイクルをＸ分割（Ｘ≧２）して、データの入力に用いる入力端子数をＸ分の１個に減らすことも可能である。また、入力信号制御回路１０を用いる効果として、入力データラッチのみの制御により、時分割による多重化を行うことができ、内部回路へ出力する信号は、通常動作モードと同じ周期で変化する。これにより、従来と同じクロック・サイクル数でコマンド制御を行うことができる。この結果、半導体集積回路とテストシステムとの間の時間的制約に対する動作マージンが十分にあれば、１クロック・サイクルの周期を変更することなく、製造テストを行うことが可能になる。
なお、入力信号制御回路１０を用いた場合、テスターに接続されるコントロール信号を入力する信号入力端子が削減されているため、ＭＲＳ（Mode Register Set）コマンドの設定に必要なデータ入力ができず、テストモードへの設定（テストモード・エントリ）ができない。このとき、テストモード・エントリは、オプション信号入力端子（テストモード専用の入力パッド）、もしくはヒューズによる制御などを用いて、テストモード・エントリを行うことになる。
次に、図３は、本実施形態による出力信号制御回路３０の回路構成を示す概略図である。出力信号制御回路３０は、出力端子Ｃ、出力端子Ｄ、クロック入力端子ＣＬＫ、テストモード入力端子ＴＥＳＴ、入力端子Ｃｉｎ、入力端子Ｄｉｎ、出力バッファ３１、３２、入力バッファ３３、ＡＮＤゲート３４、インバータ３５、３７、ＯＲゲート３６、ワンショットパルス発生回路３８、３９、ラッチ回路４０，４１、トランスファゲート４２、４３を具備している。
出力端子Ｃ及び出力端子Ｄは、半導体集積回路のパッドなどに接続される。入力端子Ｃｉｎ及び入力端子Ｄｉｎは、半導体集積回路の内部回路に接続される。すなわち、半導体集積回路の内部回路は、出力信号制御回路３０を介して、外部へ信号を出力する。テストモード入力端子ＴＥＳＴは、出力信号制御回路３０を、テスト動作モード及び通常動作モードのいずれの状態で動作させるかを選択する信号が入力される。
出力バッファ３１は、ラッチ回路４０の出力信号を増幅して、出力端子Ｃに出力する。出力バッファ３２は、ラッチ回路４１の出力信号を増幅して、出力端子Ｄに出力する。入力バッファ３３は、クロック入力端子ＣＬＫから入力されるクロック信号を増幅して、ＡＮＤゲート３４及びワンショットパルス発生回路３８に出力する。
ＡＮＤゲート３４には、テストモード入力端子ＴＥＳＴから入力されるモード信号及び、入力バッファ３３の出力信号が入力され、入力される２つの信号の論理積を演算して、インバータ３５、３７に出力し、トランスファゲート４２には出力を選択する信号として、出力する。インバータ３５は、ＡＮＤゲート３４の出力信号を反転して、ワンショットパルス発生回路３９に出力する。ＯＲゲート３６は、ワンショットパルス発生回路３８、３９の出力するタイミング信号に対して論理和を演算して、タイミング信号としてラッチ回路４１に出力する。インバータ３７は、ＡＮＤゲート３４の出力信号を反転して、トランスファゲート４３に出力を選択する信号として出力する。
ワンショットパルス発生回路３８は、入力バッファ３３で増幅されたクロック信号の立上がりエッジにより、「Ｌ」レベル、「Ｈ」レベル、「Ｌ」レベルと変化するワンショットパルスをタイミング信号として、ラッチ回路４０及びＯＲゲート３６に出力する。ワンショットパルス発生回路３９は、インバータ３５の出力信号の立上がりエッジにより、「Ｌ」レベル、「Ｈ」レベル、「Ｌ」レベルと変化するワンショットパルスをタイミング信号として、ＯＲゲート３６に出力する。なお、テストモード入力端子ＴＥＳＴから「Ｈ」レベルのモード信号が入力され、且つ、クロック入力端子ＣＬＫから入力されるクロック信号が立下ると、インバータ３５の出力信号に立上がりエッジが現れる。
ラッチ回路４０は、ワンショットパルス発生回路３８からタイミング信号が入力されると、入力端子Ｃｉｎから入力されているデータをラッチし、ラッチしたデータを出力バッファ３１に出力する。
ラッチ回路４１は、ＯＲゲート３６からタイミング信号が入力されると、入力されているデータをラッチし、ラッチしたデータを出力バッファ３２に出力する。ここで、ラッチ回路４１に入力される信号は、トランスファゲート４２又はトランスファゲート４３のいずれか一方から入力されているデータある。
ラッチ回路４１は、ＯＲゲート３６からタイミング信号が入力されると、入力されているデータをラッチし、ラッチしたデータを出力バッファ３２に出力する。ここで、ラッチ回路４１に入力される信号は、トランスファゲート４２又はトランスファゲート４３のいずれか一方から入力されているデータある。
トランスファゲート４２は、ＡＮＤゲート３４から「Ｈ」レベルの信号が入力されると、入力端子Ｃｉｎから入力されるデータをラッチ回路４１に出力する。また、トランスファゲート４２は、ＡＮＤゲート３４から「Ｌ」レベルの信号が入力されると、出力をハイ・インピーダンス状態にする。
トランスファゲート４３は、インバータ３７から「Ｈ」レベルの信号が入力されると、入力端子Ｄｉｎから入力されるデータをラッチ回路４１に出力する。また、トランスファゲート４３は、ＡＮＤゲート３４から「Ｌ」レベルの信号が入力されると、出力をハイ・インピーダンス状態にする。
なお、ＡＮＤゲート３４の出力信号と、インバータ３７の出力信号とは、極性が反対である。これにより、ラッチ回路４１に入力されるデータは、入力端子Ｃｉｎから入力されるデータ、あるいは、入力端子Ｄｉｎから入力されるデータのいずれかである。
トランスファゲート４３は、インバータ３７から「Ｈ」レベルの信号が入力されると、入力端子Ｄｉｎから入力されるデータをラッチ回路４１に出力する。また、トランスファゲート４３は、ＡＮＤゲート３４から「Ｌ」レベルの信号が入力されると、出力をハイ・インピーダンス状態にする。
なお、ＡＮＤゲート３４の出力信号と、インバータ３７の出力信号とは、極性が反対である。これにより、ラッチ回路４１に入力されるデータは、入力端子Ｃｉｎから入力されるデータ、あるいは、入力端子Ｄｉｎから入力されるデータのいずれかである。
次に、図４は、本実施形態における出力信号制御回路３０の動作を説明するタイミングチャートである。また、図示するように、製造テストを行う際のテスト動作モードにおける動作と、製品が使用される際の通常動作モードにおける動作とを比較するタイミングチャートである。また、当該タイミングチャートの横軸方向は時間を表し、同縦軸方向はそれぞれの信号のレベル及び値を表している。
また、図示するように、クロック入力端子ＣＬＫから入力されるクロック信号は、入力バッファ３３、ワンショットパルス発生回路３８、３９、ＡＮＤゲート３４、インバータ３５、ＯＲゲート３６などの遅延により、クロック入力端子ＣＬＫから入力されるクロック信号と、内部接点Ｐ５とのタイミング信号との間には、内部遅延時間ｔの遅延が生じる。
ラッチ回路４０、４１は、クロック信号の立上りエッジ、又はクロック信号の立下りエッジに同期して、入力されているデータ（アドレス信号又はコマンド信号）をラッチする。また、コマンド判定タイミングは、通常動作でもテスト動作でも同じになる。
また、図示するように、クロック入力端子ＣＬＫから入力されるクロック信号は、入力バッファ３３、ワンショットパルス発生回路３８、３９、ＡＮＤゲート３４、インバータ３５、ＯＲゲート３６などの遅延により、クロック入力端子ＣＬＫから入力されるクロック信号と、内部接点Ｐ５とのタイミング信号との間には、内部遅延時間ｔの遅延が生じる。
ラッチ回路４０、４１は、クロック信号の立上りエッジ、又はクロック信号の立下りエッジに同期して、入力されているデータ（アドレス信号又はコマンド信号）をラッチする。また、コマンド判定タイミングは、通常動作でもテスト動作でも同じになる。
まず、通常動作モードにおける出力信号制御回路３０の動作を説明する。テストモード入力端子ＴＥＳＴには、「Ｌ」レベルのモード信号が入力される。これにより、ＡＮＤゲート３４の出力は「Ｌ」レベルになる。トランスファゲート４２は、ＡＮＤゲート３４から「Ｌ」レベルの信号が入力され、出力をハイ・インピーダンスの状態にする。トランスファゲート４３は、インバータ３７から「Ｈ」レベルの信号が入力され、入力端子Ｄｉｎから入力されるデータをラッチ回路４１に出力する。ワンショットパルス発生回路３９は、通常動作モードでは、インバータ３５から常に「Ｈ」レベルの信号が入力され、タイミング信号を出力しない。
次に、サイクルｔ２において、ラッチ回路４０には、入力端子Ｃｉｎからデータ「Ｃ１」が入力される。ラッチ回路４１には、トランスファゲート４３を介して、入力端子Ｄｉｎからデータ「Ｄ１」が入力される。
サイクルｔ３において、ワンショットパルス発生回路３８は、入力バッファ３３を介してクロック入力端子ＣＬＫから入力されるクロック信号の立上がりエッジにより、タイミング信号を出力する。ラッチ回路４０は、ワンショットパルス発生回路３８からタイミング信号が入力されると、入力端子Ｃｉｎから入力されているデータ「Ｃ１」をラッチし、ラッチしたデータ「Ｃ１」を出力バッファ３１に出力する。出力バッファ３１は、ラッチ回路４０から入力されたデータ「Ｃ１」を増幅して、出力端子Ｃに出力する。
ラッチ回路４１は、ワンショットパルス発生回路３８からタイミング信号が入力されると、入力端子Ｄｉｎから入力されているデータ「Ｄ１」をラッチし、ラッチしたデータ「Ｄ１」を出力バッファ３２に出力する。出力バッファ３２は、ラッチ回路４１から入力されたデータ「Ｄ１」を増幅して、出力端子Ｄに出力する。
ラッチ回路４１は、ワンショットパルス発生回路３８からタイミング信号が入力されると、入力端子Ｄｉｎから入力されているデータ「Ｄ１」をラッチし、ラッチしたデータ「Ｄ１」を出力バッファ３２に出力する。出力バッファ３２は、ラッチ回路４１から入力されたデータ「Ｄ１」を増幅して、出力端子Ｄに出力する。
サイクルｔ４において、ラッチ回路４０には、入力端子Ｃｉｎからデータ「Ｃ２」が入力される。ラッチ回路４１には、トランスファゲート４３を介して、入力端子Ｄｉｎからデータ「Ｄ２」が入力される。
サイクルｔ５において、ワンショットパルス発生回路３８は、入力バッファ３３を介してクロック入力端子ＣＬＫから入力されるクロック信号の立上がりエッジにより、タイミング信号を出力する。ラッチ回路４０は、ワンショットパルス発生回路３８からタイミング信号が入力されると、入力端子Ｃｉｎから入力されているデータ「Ｃ２」をラッチし、ラッチしたデータ「Ｃ２」を出力バッファ３１に出力する。出力バッファ３１は、ラッチ回路４０から入力されたデータ「Ｃ２」を増幅して、出力端子Ｃに出力する。
ラッチ回路４１は、ワンショットパルス発生回路３８からタイミング信号が入力されると、入力端子Ｄｉｎから入力されているデータ「Ｄ２」をラッチし、ラッチしたデータ「Ｄ２」を出力バッファ３２に出力する。出力バッファ３２は、ラッチ回路４１から入力されたデータ「Ｄ２」を増幅して、出力端子Ｄに出力する。
ラッチ回路４１は、ワンショットパルス発生回路３８からタイミング信号が入力されると、入力端子Ｄｉｎから入力されているデータ「Ｄ２」をラッチし、ラッチしたデータ「Ｄ２」を出力バッファ３２に出力する。出力バッファ３２は、ラッチ回路４１から入力されたデータ「Ｄ２」を増幅して、出力端子Ｄに出力する。
次に、テスト動作モードにおける出力信号制御回路３０の動作を説明する。
まず、テストモード入力端子ＴＥＳＴには、「Ｈ」レベルのモード信号が入力される。これにより、ＡＮＤゲート３４は、クロック入力端子ＣＬＫから入力されたクロック信号が、入力バッファ３３を介して、入力され、入力されたクロック信号をインバータ３５、トランスファゲート４２及びインバータ３７に出力する。
まず、テストモード入力端子ＴＥＳＴには、「Ｈ」レベルのモード信号が入力される。これにより、ＡＮＤゲート３４は、クロック入力端子ＣＬＫから入力されたクロック信号が、入力バッファ３３を介して、入力され、入力されたクロック信号をインバータ３５、トランスファゲート４２及びインバータ３７に出力する。
インバータ３５は、ＡＮＤゲート３４から入力されたクロック信号を反転し、反転したクロック信号をワンショットパルス発生回路３９に出力する。インバータ３７は、ＡＮＤゲート３４から入力されたクロック信号を反転し、反転したクロック信号をトランスファゲート４３に出力する。
ワンショットパルス発生回路３９は、クロック入力端子ＣＬＫから入力されるクロック信号の立下りエッジにより、タイミング信号を出力する。トランスファゲート４２は、クロック入力端子ＣＬＫから「Ｈ」レベルのクロック信号が入力されると、入力端子Ｃｉｎから入力されるデータをラッチ回路４１に出力する。トランスファゲート４３は、クロック入力端子ＣＬＫから「Ｌ」レベルのクロック信号が入力されると、入力端子Ｄｉｎから入力されたデータをラッチ回路４１に出力する。
サイクルｔ３において、トランスファゲート４２は、ＡＮＤゲート３４から「Ｈ」レベルのクロック信号が入力されると、入力端子Ｃｉｎから入力されたデータ「Ｃ１」をラッチ回路４１に出力する。トランスファゲート４３は、インバータ３７から「Ｌ」レベルの反転されたクロック信号が入力され、出力がハイ・インピーダンス状態になる。
ワンショットパルス発生回路３８は、クロック信号の立上がりエッジにより、タイミング信号を、ＯＲゲート３６を介して、ラッチ回路４１に出力する。ラッチ回路４１は、ワンショットパルス発生回路３８からタイミング信号が入力されると、トランスファゲート４２から入力されているデータ「Ｃ１」をラッチし、ラッチしたデータ「Ｃ１」を出力バッファ３２に出力する。出力バッファ３２は、ラッチ回路４１から入力されたデータ「Ｃ１」を増幅し、増幅したデータ「Ｃ１」を出力端子Ｄに出力する。
サイクルｔ４において、トランスファゲート４３は、インバータ３７から「Ｈ」レベルのクロック信号が入力されると、入力端子Ｄｉｎから入力されたデータ「Ｄ１」をラッチ回路４１に出力する。トランスファゲート４２は、ＡＮＤゲート３４から「Ｌ」レベルの反転されたクロック信号が入力され、出力がハイ・インピーダンス状態になる。
ワンショットパルス発生回路３９は、インバータ３５で反転されたクロック信号の立上がりエッジにより、タイミング信号を、ＯＲゲート３６を介して、ラッチ回路４１に出力する。ラッチ回路４１は、ワンショットパルス発生回路３８からタイミング信号が入力されると、トランスファゲート４３から入力されているデータ「Ｄ１」をラッチし、ラッチしたデータ「Ｄ１」を出力バッファ３２に出力する。出力バッファ３２は、入力されたデータ「Ｄ１」を増幅し、増幅したデータ「Ｄ１」を出力端子Ｄに出力する。
サイクルｔ５において、トランスファゲート４２は、ＡＮＤゲート３４から「Ｈ」レベルのクロック信号が入力されると、入力端子Ｃｉｎから入力されたデータ「Ｃ２」をラッチ回路４１に出力する。トランスファゲート４３は、インバータ３７から「Ｌ」レベルの反転されたクロック信号が入力され、出力がハイ・インピーダンス状態になる。
ワンショットパルス発生回路３８は、クロック信号の立上がりエッジにより、タイミング信号を、ＯＲゲート３６を介して、ラッチ回路４１に出力する。ラッチ回路４１は、ワンショットパルス発生回路３８からタイミング信号が入力されると、トランスファゲート４２から入力されているデータ「Ｃ２」をラッチし、ラッチしたデータ「Ｃ２」を出力バッファ３２に出力する。出力バッファ３２は、ラッチ回路４１から入力されたデータ「Ｃ２」を増幅し、増幅したデータ「Ｃ２」を出力端子Ｄに出力する。
サイクルｔ６において、トランスファゲート４３は、インバータ３７から「Ｈ」レベルのクロック信号が入力されると、入力端子Ｄｉｎから入力されたデータ「Ｄ２」をラッチ回路４１に出力する。トランスファゲート４２は、ＡＮＤゲート３４から「Ｌ」レベルの反転されたクロック信号が入力され、出力がハイ・インピーダンス状態になる。
ワンショットパルス発生回路３９は、インバータ３５で反転されたクロック信号の立上がりエッジにより、タイミング信号を、ＯＲゲート３６を介して、ラッチ回路４１に出力する。ラッチ回路４１は、ワンショットパルス発生回路３８からタイミング信号が入力されると、トランスファゲート４３から入力されているデータ「Ｄ２」をラッチし、ラッチしたデータ「Ｄ２」を出力バッファ３２に出力する。出力バッファ３２は、入力されたデータ「Ｄ２」を増幅し、増幅したデータ「Ｄ２」を出力端子Ｄに出力する。
以上説明したように、出力信号制御回路３０は、通常動作モードにおいて、入力端子Ｃｉｎ、Ｄｉｎから入力され、２つの出力端子Ｃ、Ｄから出力していたデータ量を、テスト動作モードでは、同じくロックサイクル数で、1つの出力端子Ｄのみを用いて出力することが可能となる。
次に図５は、本実施形態の入力信号制御回路１０を適用した半導体集積回路１（例えば、ＤＲＡＭ）の内部構成の一部を示した概略図である。
半導体集積回路１は、クロック入力パッドＣＬＫ、半導体集積回路１に対する制御信号を入力するコントロール入力パッドＣＴＲＬ、アドレス信号を入力するアドレス入力パッドＡＤＲ、入力信号制御ブロック１００、入力されるコマンド信号をデコードするコマンドデコーダ５０、入力されるアドレス信号をカラムアドレス信号及びローアドレス信号にデコードするアドレスでコーダ６０、メモリセルアレイ７０を具備している。
半導体集積回路１は、クロック入力パッドＣＬＫ、半導体集積回路１に対する制御信号を入力するコントロール入力パッドＣＴＲＬ、アドレス信号を入力するアドレス入力パッドＡＤＲ、入力信号制御ブロック１００、入力されるコマンド信号をデコードするコマンドデコーダ５０、入力されるアドレス信号をカラムアドレス信号及びローアドレス信号にデコードするアドレスでコーダ６０、メモリセルアレイ７０を具備している。
入力信号制御ブロック１００は、入力信号制御回路１０Ｃ−１、…、入力信号制御回路１０Ｃ−ｍ、入力信号制御回路１０Ａ−１、…、入力信号制御回路１０Ａ−ｎを有している（ｍ、ｎ≧１、且つ整数）。ここで、入力信号制御回路１０Ｃ−１、…、入力信号制御回路１０Ｃ−ｍ、入力信号制御回路１０Ａ−１、…、入力信号制御回路１０Ａ−ｎは、入力信号制御回路１０と同じ構成である。
入力信号制御回路１０Ｃ−１〜１０Ｃ−ｍそれぞれの入力端子Ａ、Ｂは、半導体集積回路１の複数のコントロール入力パッドＣＴＲＬに接続される。また、入力信号制御回路１０Ｃ−１〜１０Ｃ−ｍそれぞれの出力端子Ａｏｕｔ、Ｂｏｕｔは、コマンドデコーダ５０のコマンド入力端子ＣＴＲＬに接続される。
入力信号制御回路１０Ｃ−１〜１０Ｃ−ｍそれぞれの入力端子Ａ、Ｂは、半導体集積回路１の複数のコントロール入力パッドＣＴＲＬに接続される。また、入力信号制御回路１０Ｃ−１〜１０Ｃ−ｍそれぞれの出力端子Ａｏｕｔ、Ｂｏｕｔは、コマンドデコーダ５０のコマンド入力端子ＣＴＲＬに接続される。
入力信号制御回路１０Ａ−１〜１０Ａ−ｎそれぞれの入力端子Ａ、Ｂは、半導体集積回路１の複数のアドレス入力パッドＡＤＲに接続される。また、入力信号制御回路１０Ａ−１〜１０Ａ−ｎそれぞれの出力端子Ａｏｕｔ、Ｂｏｕｔは、アドレスでコーダ６０のアドレス入力端子ＡＤＲに接続される。
なお、入力信号制御回路１０Ｃ−１〜１０Ｃ−ｍ、１０Ａ−１〜１０Ｃ−ｎのテストモード入力端子ＴＥＳＴは、半導体集積回路１に備えられる動作モードレジスタなどに接続され、通常動作モードとテスト動作モードとが切替えられる。
なお、入力信号制御回路１０Ｃ−１〜１０Ｃ−ｍ、１０Ａ−１〜１０Ｃ−ｎのテストモード入力端子ＴＥＳＴは、半導体集積回路１に備えられる動作モードレジスタなどに接続され、通常動作モードとテスト動作モードとが切替えられる。
クロック入力パッドＣＬＫは、入力信号制御回路１０Ｃ−１〜１０Ｃ−ｍ、１０Ａ−１〜１０Ａ−ｎ、コマンドデコーダ５０、アドレスでコーダ６０に接続され、共通のクロック信号を供給する。
以上のように、半導体集積回路１において、入力パッド（信号入力端子）と半導体集積回路１の内部回路との間に入力信号制御回路１０を設ける。これにより、クロック・サイクルを２分割して、半導体集積回路１の入力パッド（端子）に対して入力する信号を時分割多重することができる。この結果、入力信号制御回路１０がテスト動作モードに設定され、半導体集積回路１の製造テストを行う場合、アドレス信号を入力に必要となるアドレス入力パッド数、及びコントロール信号を入力に必要となるコントロール入力パッド数を２分の１に削減することが可能となる。
なお、図示はしていないが、半導体集積回路１の入力パッドと内部回路との間に入力信号制御ブロック１００を設けたのと同様に、半導体集積回路１の出力パッド（信号出力端子）と内部回路との間に出力信号制御ブロック３００を設けることで、テスト動作モードにおいて、データ信号などを出力する出力パッド数を２分の1に削減することが可能となる。この場合、出力信号制御ブロック３００は、複数の出力信号制御回路３０を有する。
半導体集積回路１において、アドレス入力パッドＡＤＲから入力されるアドレス信号、及びコントロール入力パッドＣＴＲＬから入力されるアドレス信号は、通常動作モードの２分の１の周期で変化する信号である。しかし、テスト動作モードにおいて、入力信号制御回路１０が出力する信号は、通常動作モードと同じ周期で変化するので、内部回路の設計変更を行わずに入力信号制御回路１０を適用することができる。これにより、半導体集積回路１の内部回路は、テスト動作モードのために、通常動作モードより高いクロック周波数で動作させる必要がない。この結果、半導体集積回路１の設計制約となるクロック周波数は、通常動作モードのクロック周波数となり、設計制約が緩和されて、開発コスト及び開発時間を削減することが可能となる。
また、入力信号制御回路１０は、入力されるクロックから入力信号を記憶させるタイミング信号を生成するので、クロック入力パッドＣＬＫから入力するクロック信号の周期は、通常動作モードと同じ周期でよい。
また、入力信号制御回路１０は、入力されるクロックから入力信号を記憶させるタイミング信号を生成するので、クロック入力パッドＣＬＫから入力するクロック信号の周期は、通常動作モードと同じ周期でよい。
次に、図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）は、テストシステム（テスター）と複数の半導体集積回路（パッケージング前のチップ）との接続方法について、従来と本実施形態との比較を示す概略図である。
図示するテストシステムは、テスト対象への出力端子数が１２０（Ｎ＝１２０）個を有し、また、テスト対象への入出力端子数が４０（Ｍ＝４０）個を有している。また、テスト対象は、従来例の半導体集積回路９−１〜９−１０、及び本実施形態の半導体集積回路１−１〜１−２０は、入力端子（入力パッド）が１２（Ａ＝１２）個を有し、入出力端子（入出力パッド）を４（Ｂ＝４）個有している。また、半導体集積回路１−１〜１−２０は、前述の入力信号制御回路１０及び出力信号制御回路３０を有している。
図示するテストシステムは、テスト対象への出力端子数が１２０（Ｎ＝１２０）個を有し、また、テスト対象への入出力端子数が４０（Ｍ＝４０）個を有している。また、テスト対象は、従来例の半導体集積回路９−１〜９−１０、及び本実施形態の半導体集積回路１−１〜１−２０は、入力端子（入力パッド）が１２（Ａ＝１２）個を有し、入出力端子（入出力パッド）を４（Ｂ＝４）個有している。また、半導体集積回路１−１〜１−２０は、前述の入力信号制御回路１０及び出力信号制御回路３０を有している。
図６（ａ）に図示するように、従来の方法では、テストシステムの入力端子及び入出力端子の数の制約（Ｎ＝１２０、Ｍ＝４０）から、半導体集積回路９−１の構成を有するテスト対象の場合、入力端子数の制約及び入出力端子数の制約から１０個（Ｎ／Ａ＝１０、Ｍ／Ｂ＝１０）の半導体集積回路９−１〜９−１０を同時にテストしていた。
図６（ｂ）に図示するように、本実施形態の入力信号制御回路１０及び出力信号制御回路３０を用いて、１クロック・サイクルで２つのデータを入力及び出力することで、２０個（Ｎ／（Ａ／２））＝２０、Ｍ／（Ｂ／２））＝２０）の半導体集積回路１−１〜１−２０を同時にテストすることが可能になる。
図６（ｂ）に図示するように、本実施形態の入力信号制御回路１０及び出力信号制御回路３０を用いて、１クロック・サイクルで２つのデータを入力及び出力することで、２０個（Ｎ／（Ａ／２））＝２０、Ｍ／（Ｂ／２））＝２０）の半導体集積回路１−１〜１−２０を同時にテストすることが可能になる。
従来の半導体集積回路、例えばＤＲＡＭ、の製造テストにおいては、１クロック・サイクルあたり、半導体集積回路の１個の入出力端子から１つのデータを入出力していた。本実施形態体では、テスト動作モードにおいては、時分割を行い１クロック・サイクルあたり複数のデータを入力ができる入力信号制御回路１０及び出力ができる出力信号制御回路３０を適用することで、１個の入出力端子から複数のデータを入出力することが可能になる。
一般的には、入力信号端子Ｎ個、入出力信号端子Ｍ個を有するテストシステムで、Ａ個のアドレス及びコマンド入力端子を有し、Ｂ個の入出力端子を有する半導体集積回路をテスト（測定）する場合、入力信号端子又は入出力信号端子数で制限される。同テストシステムにおいて、同時にテストできる半導体集積回路は、（Ｎ／Ａ）個以下、あるいは（Ｍ／Ｂ）個以下の少ない個数になる。
本実施形態では、１クロック・サイクルをＸ（Ｘ＝２）分割することで、入力信号端子数による制限数を（Ｎ／（Ａ／２））個、及び入出力端子数による制限を（Ｍ／（Ｂ／２））個にすることができ、同時に製造テスト（測定）を行える個数をＸ（Ｘ＝２）倍にすることが可能になる。
なお、本実施形態において、入力信号制御回路１０及び出力信号制御回路３０の時分割数を２（Ｘ＝２）としたが、時分割数を３以上（Ｘ≧３）としてもよい。また、Ｍ、Ｎ、Ａ、Ｂ、Ｘは、１以上の整数であり、これらを用いた演算結果については、小数点以下を切捨てとする。
本実施形態では、１クロック・サイクルをＸ（Ｘ＝２）分割することで、入力信号端子数による制限数を（Ｎ／（Ａ／２））個、及び入出力端子数による制限を（Ｍ／（Ｂ／２））個にすることができ、同時に製造テスト（測定）を行える個数をＸ（Ｘ＝２）倍にすることが可能になる。
なお、本実施形態において、入力信号制御回路１０及び出力信号制御回路３０の時分割数を２（Ｘ＝２）としたが、時分割数を３以上（Ｘ≧３）としてもよい。また、Ｍ、Ｎ、Ａ、Ｂ、Ｘは、１以上の整数であり、これらを用いた演算結果については、小数点以下を切捨てとする。
次に、図７（ａ）は、２（Ｙ＝２）個の半導体集積回路で共通の入力端子を用いるコモン接続を適用した従来の構成例を示している。また、図７（ｂ）は、２（Ｙ＝２）個の半導体集積回路で共通の入力端子を用いるコモン接続を適用した本実施形態の構成例を示している。この場合、図６（ａ）、（ｂ）に比べ、２分の１（Ｙ分の１）の入力信号端子数を使用することで、製造テストを行うことが可能となる。
図７（ｂ）のコモン接続を用いた製造テストにおいては、図６（ｂ）の構成に比べて、使用する入力信号端子数は１２０個から６０個に減らすことが可能となる。
図７（ｂ）のコモン接続を用いた製造テストにおいては、図６（ｂ）の構成に比べて、使用する入力信号端子数は１２０個から６０個に減らすことが可能となる。
以上、説明したように、時分割を行い１個の端子に対して入出力するデータを多重化することで、製造テストにおいて使用する端子の個数を増やさずに、同時に測定する半導体集積回路の個数を増やすことができる。このとき、時分割数をＸ（Ｘ≧２）の場合、同時に測定可能な半導体集積回路数をＸ倍にすることができ、テスト・コストの削減が可能となる。
また、半導体ウエハ上の半導体集積回路（半導体チップ）をテストするとき、半導体チップ同士が高密度に集積されているため、半導体チップへの接続端子の設置密度が物理的限界に近づいているという問題がある。従来は、同時にテストする半導体集積回路の個数を減らすことで対応していたが、測定に使用する入力端子及び出力端子を減らすことができるので、同時にテストする半導体集積回路の個数を減らすことなくテストを行うことが可能となる。
この結果、テスト時間の大幅な削減化でき、テスト・コストの削減が可能となる。
この結果、テスト時間の大幅な削減化でき、テスト・コストの削減が可能となる。
なお、本発明に記載の内部回路は、コマンドデコーダ５０、アドレスでコーダ６０、及びメモリセルアレイ７０に対応する。また、本発明に記載の第１の入力端子は、入力端子Ａに対応し、本発明に記載の第２の入力端子は、入力端子Ｂに対応し、本発明に記載の第３の入力端子は、入力端子Ｃｉｎに対応し、本発明に記載の第４の入力端子は、入力端子Ｄｉｎに対応する。
また、本発明に記載の第１の出力端子は、出力端子Ａｏｕｔに対応し、本発明に記載の第２の出力端子は、出力端子Ｂｏｕｔに対応し、本発明に記載の第３の出力端子は、出力端子Ｃに対応し、本発明に記載の第４の出力端子は、出力端子Ｄに対応する。
また、本発明に記載の第１の入力バッファは、入力バッファ１２に対応し、本発明に記載の第２の入力バッファは、入力バッファ１３に対応し、本発明に記載の第３の入力バッファは、入力バッファ３３に対応する。また、本発明に記載の第１の出力バッファは、出力バッファ３１に対応し、第２の出力バッファは、出力バッファ３２に対応する。
また、本発明に記載の第１の出力端子は、出力端子Ａｏｕｔに対応し、本発明に記載の第２の出力端子は、出力端子Ｂｏｕｔに対応し、本発明に記載の第３の出力端子は、出力端子Ｃに対応し、本発明に記載の第４の出力端子は、出力端子Ｄに対応する。
また、本発明に記載の第１の入力バッファは、入力バッファ１２に対応し、本発明に記載の第２の入力バッファは、入力バッファ１３に対応し、本発明に記載の第３の入力バッファは、入力バッファ３３に対応する。また、本発明に記載の第１の出力バッファは、出力バッファ３１に対応し、第２の出力バッファは、出力バッファ３２に対応する。
また、本発明に記載の第１のワンショットパルス発生回路は、ワンショットパルス発生回路１６に対応し、本発明に記載の第２のワンショットパルス発生回路は、ワンショットパルス発生回路１７に対応し、本発明に記載の第３のワンショットパルス発生回路は、ワンショットパルス発生回路３８に対応し、本発明に記載の第４のワンショットパルス発生回路は、ワンショットパルス発生回路３９に対応する。
また、本発明に記載の第１のトランスファゲートは、トランスファゲート１８に対応し、本発明に記載の第２のトランスファゲートは、トランスファゲート１９に対応し、本発明に記載の第３のトランスファゲートは、トランスファゲート２０に対応し、本発明に記載の第４のトランスファゲートは、トランスファゲート２１に対応し、本発明に記載の第５のトランスファゲートは、トランスファゲート４２に対応し、本発明に記載の第６のトランスファゲートは、トランスファゲート４３に対応する。
また、本発明に記載の第１のトランスファゲートは、トランスファゲート１８に対応し、本発明に記載の第２のトランスファゲートは、トランスファゲート１９に対応し、本発明に記載の第３のトランスファゲートは、トランスファゲート２０に対応し、本発明に記載の第４のトランスファゲートは、トランスファゲート２１に対応し、本発明に記載の第５のトランスファゲートは、トランスファゲート４２に対応し、本発明に記載の第６のトランスファゲートは、トランスファゲート４３に対応する。
また、本発明に記載の第１のインバータは、インバータ１４に対応し、本発明に記載の第２のインバータは、インバータ１５に対応し、本発明に記載の第３のインバータは、インバータ３５に対応し、本発明に記載の第４のインバータは、インバータ３７に対応する。
また、本発明に記載の第１のラッチ回路は、ラッチ回路２２に対応し、本発明に記載の第２のラッチ回路は、ラッチ回路２３に対応し、本発明に記載の第３のラッチ回路は、ラッチ回路４０に対応し、本発明に記載の第４のラッチ回路は、ラッチ回路４１に対応する。
また、本発明に記載の信号入力端子は、コントロール入力パッドＣＴＲＬ、及びアドレス入力パッドＡＤＲに対応する
また、本発明に記載の第１のラッチ回路は、ラッチ回路２２に対応し、本発明に記載の第２のラッチ回路は、ラッチ回路２３に対応し、本発明に記載の第３のラッチ回路は、ラッチ回路４０に対応し、本発明に記載の第４のラッチ回路は、ラッチ回路４１に対応する。
また、本発明に記載の信号入力端子は、コントロール入力パッドＣＴＲＬ、及びアドレス入力パッドＡＤＲに対応する
１０…入力信号制御回路
１１…入力スリーステートバッファ、１２…入力バッファ、１３…入力バッファ
１４…インバータ、１５…インバータ、１６…ワンショットパルス発生回路
１７…ワンショットパルス発生回路、１８…トランスファゲート
１９…トランスファゲート、２０…トランスファゲート、２１…トランスファゲート
２２…ラッチ回路、２３…ラッチ回路
３０…出力信号制御回路
３１…出力バッファ、３２…出力バッファ、３３…入力バッファ
３４…ＡＮＤゲート、３５…インバータ、３６…ＯＲゲート、３７…インバータ
３８…ワンショットパルス発生回路、３９…ワンショットパルス発生回路
４０…ラッチ回路、４１…ラッチ回路
４２…トランスファゲート、４３…トランスファゲート
１００…入力信号制御ブロック、３００…出力信号制御ブロック
Ａ…入力端子、Ｂ…入力端子、Ａｏｕｔ…出力端子、Ｂｏｕｔ…出力端子
Ｃ…出力端子、Ｄ…出力端子、Ｃｉｎ…入力端子、Ｄｉｎ…入力端子
ＣＬＫ…クロック入力端子、ＴＥＳＴ…テストモード入力端子
ＣＴＲＬ…コマンド入力端子、ＡＤＲ…アドレス入力端子
１１…入力スリーステートバッファ、１２…入力バッファ、１３…入力バッファ
１４…インバータ、１５…インバータ、１６…ワンショットパルス発生回路
１７…ワンショットパルス発生回路、１８…トランスファゲート
１９…トランスファゲート、２０…トランスファゲート、２１…トランスファゲート
２２…ラッチ回路、２３…ラッチ回路
３０…出力信号制御回路
３１…出力バッファ、３２…出力バッファ、３３…入力バッファ
３４…ＡＮＤゲート、３５…インバータ、３６…ＯＲゲート、３７…インバータ
３８…ワンショットパルス発生回路、３９…ワンショットパルス発生回路
４０…ラッチ回路、４１…ラッチ回路
４２…トランスファゲート、４３…トランスファゲート
１００…入力信号制御ブロック、３００…出力信号制御ブロック
Ａ…入力端子、Ｂ…入力端子、Ａｏｕｔ…出力端子、Ｂｏｕｔ…出力端子
Ｃ…出力端子、Ｄ…出力端子、Ｃｉｎ…入力端子、Ｄｉｎ…入力端子
ＣＬＫ…クロック入力端子、ＴＥＳＴ…テストモード入力端子
ＣＴＲＬ…コマンド入力端子、ＡＤＲ…アドレス入力端子
Claims (8)
- 通常動作モードと、テスト動作モードとを有する半導体集積回路であって、
Ｍ（Ｍ≧２）個の少なくともコントロール入力パッドを含む信号入力端子と、
内部回路と、
クロック信号が入力されるクロック端子と、
前記Ｍ個の信号入力端子と前記内部回路との間に設けられ、前記通常動作モードのとき、前記Ｍ個の信号入力端子それぞれから入力されたデータを前記内部回路に出力し、前記テスト動作モードのとき、前記クロック信号に基づいて、時分割数がＸ（Ｘ≧２）で時分割多重化されたデータが、前記Ｍ個の信号入力端子のうち（Ｍ／Ｘ）個の信号入力端子それぞれから入力され、入力された時分割多重化されたデータを分離して、内部回路に出力する入力信号制御ブロックと、
を具備することを特徴とする半導体集積回路。 - 前記入力信号制御ブロックは、
前記Ｍ個の信号入力端子のうちのＸ個の信号入力端子それぞれと接続され、前記通常動作モードのとき、接続された前記Ｘ個の信号入力端子それぞれから入力されたデータを前記内部回路へ出力し、前記テスト動作モードのとき、前記Ｘ個の前記信号入力端子のうちの１つの信号入力端子から時分割数がＸの時分割多重化されたデータが入力され、前記クロック信号に基づいて、該データをＸ個のデータに分離して、前記内部回路へ出力する複数の入力信号制御回路を有する、
ことを特徴とする請求項１に記載の半導体集積回路。 - 前記時分割数は、２（Ｘ＝２）であり、
前記入力信号制御回路は、
前記２個の信号入力端子と接続され、前記通常動作モードのとき、接続された前記２個の信号入力端子それぞれからデータが入力され、該データを前記内部回路へ出力し、前記テスト動作モードのとき、前記２個の前記信号入力端子のうちの１つの信号入力端子から時分割数が２の時分割多重化されたデータが入力され、前記クロック信号に基づいて、該データを２個のデータに分離して、前記内部回路へ出力する、
ことを特徴とする請求項２に記載の半導体集積回路。 - 前記入力信号制御回路は、
前記Ｍ個の信号入力端子のいずれか１つの信号入力端子からデータが入力される第１の入力端子と、
前記Ｍ個の信号入力端子の異なるいずれか１つの信号入力端子からデータが入力される第２の入力端子と、
前記クロック端子と接続され、クロック信号が入力される第１のクロック入力端子と、
前記通常動作モードと前記テスト動作モードとを切替えるモード信号が入力される第１のテストモード入力端子と、
前記第１のテストモード入力端子から入力されるモード信号に基づいて、前記第１の入力端子からデータが入力され、入力されたデータを増幅して出力するか、又は、出力をハイ・インピーダンスにする入力スリーステートバッファと、
前記第２の入力端子からデータが入力され、該データを増幅して出力する第１の入力バッファと、
前記第１のクロック入力端子から入力されるクロック信号を増幅して出力する第２の入力バッファと、
前記第２の入力バッファから増幅されたクロック信号が入力され、該クロック信号を反転して出力するする第１のインバータと、
前記第１のインバータから入力される反転されたクロック信号の立上がりエッジにより、第１のタイミング信号であるワンショットパルス信号を発生する第１のワンショットパルス発生回路と、
前記第２の入力バッファが出力するクロック信号の立上がりエッジにより、第２のタイミング信号であるワンショットパルス信号を発生する第２のワンショットパルス発生回路と、
前記第１のテストモード入力端子から前記モード信号が入力され、該モード信号を反転して出力する第２のインバータと、
前記第２のインバータの出力に基づいて、前記入力スリーステートバッファから入力されるデータを出力するか否かを選択する第１のトランスファゲートと、
前記第１のテストモード入力端子から入力される前記モード信号に基づいて、前記第１の入力バッファから入力されるデータを出力するか否かを選択する第２のトランスファゲートと、
前記第２のインバータの出力に基づいて、前記第２のワンショットパルス発生回路から入力される前記第２のタイミング信号を出力するか否かを選択する第３のトランスファゲートと、
前記第１のテストモード入力端子から入力される前記モード信号に基づいて、前記第１のワンショットパルス発生回路から入力される前記第１のタイミング信号を出力するか否かを選択する第４のトランスファゲートと、
前記第３のトランスファゲートから入力される前記第２のタイミング信号、又は前記第４のトランスファゲートから入力される前記第１のタイミング信号に基づいて、前記第１のトランスファゲート、又は前記第２のトランスファゲートから入力されているデータをラッチする第１のラッチ回路と、
前記第２のワンショットパルス発生回路から入力される前記第１のタイミング信号に基づいて、前記第１の入力バッファから入力されているデータをラッチする第２のラッチ回路と、
前記第１のラッチ回路からデータが出力される第１の出力端子と、
前記第２のラッチ回路からデータが出力される第２の出力端子と、
を備えること
を特徴とする請求項３に記載の半導体集積回路。 - 更に、データを出力するＮ個の信号出力端子と、
前記内部回路と前記Ｎ個の信号出力端子との間に備えられ、前記通常動作モードのとき、内部回路から入力されたデータを前記Ｎ個の信号出力端子へ出力し、前記テスト動作モードのとき、前記クロック信号に基づいて、前記内部回路から入力されたデータに対して、時分割数Ｘの時分割多重化を行い、前記Ｎ個の信号出力端子のうち（Ｎ／Ｘ）個の信号出力端子それぞれから時分割多重化を行ったデータを出力する出力信号制御ブロックと、
を具備することを特徴とする請求項１から請求項４いずれか１項の半導体集積回路。 - 前記出力信号制御ブロックは、
前記Ｎ個の信号出力端子のうちのＸ個の信号出力端子と接続され、前記通常動作モードのとき、前記内部回路からＸ個のデータが入力され、該データを接続された前記Ｘ個の信号出力端子それぞれへ出力し、前記テスト動作モードのとき、前記内部回路から入力されるＸ個のデータに対して時分割数がＸの時分割多重化を行い、前記クロック信号に基づいて、時分割多重化を行ったデータを前記Ｘ個の信号出力端子のうちの１つの信号出力端子から出力する複数の出力信号制御回路を有する、
ことを特徴とする請求項５に記載の半導体集積回路。 - 前記出力信号制御ブロックは、
前記時分割数は、２（Ｘ＝２）であり、
前記出力信号制御回路は、
前記Ｎ個の信号出力端子のうちの２個の信号出力端子と接続され、前記通常動作モードのとき、前記内部回路から２個のデータが入力され、該データを接続された前記２個の信号出力端子それぞれへ出力し、前記テスト動作モードのとき、前記内部回路から入力される２個のデータに対して時分割数が２の時分割多重化を行い、前記クロック信号に基づいて、時分割多重化を行ったデータを前記２個の信号出力端子のうちの１つの信号出力端子から出力する、
ことを特徴とする請求項６に記載の半導体集積回路。 - 前記出力信号制御回路は、
前記内部回路からデータが入力される第３の入力端子と、
前記内部回路からデータが入力される第４の入力端子と、
前記クロック端子と接続され、クロック信号が入力される第２のクロック入力端子と、
前記第２のクロック入力端子から入力されるクロック信号を増幅して出力する第３の入力バッファと、
前記通常動作モードと前記テスト動作モードとを切替えるモード信号が入力される第２のテストモード入力端子と、
前記第３の入力バッファが増幅したクロック信号と前記モード信号との論理積を演算して出力するＡＮＤゲートと、
前記ＡＮＤゲートの出力信号を反転して出力する第３のインバータと、
前記ＡＮＤゲートの出力信号を反転して出力する第４のインバータと、
前記ＡＮＤゲートの出力信号に基づいて、前記第３の入力端子から入力されたデータを出力するか否かを選択する第５のトランスファゲートと、
前記第４のインバータの出力信号に基づいて、前記第４の入力端子から入力されたデータを出力するか否かを選択する第６のトランスファゲートと、
前記第３の入力バッファから入力される増幅されたクロック信号の立上がりエッジにより、第３のタイミング信号であるワンショットパルス信号を発生する第３のワンショットパルス発生回路と、
前記第３のインバータの出力する信号の立上がりエッジにより、第４のタイミング信号であるワンショットパルス信号を発生する第４のワンショットパルス発生回路と、
前記第３のワンショットパルス信号と前記第４のワンショットパルス信号との論理和を演算して出力するＯＲゲートと、
前記第３のタイミング信号に基づいて、前記第３の入力端子から入力されているデータをラッチする第３のラッチ回路と、
前記ＯＲゲートの出力する信号に基づいて、前記第５のトランスファゲートの出力信号、又は前記第６のトランスファゲートの出力信号をラッチする第４のラッチ回路と、
前記第３のラッチ回路の出力信号を増幅して出力する第１の出力バッファと、
前記第４のラッチ回路の出力信号を増幅して出力する第２の出力バッファと、
前記Ｎ個の信号出力端子のうち１つの出力信号端子と接続され、前記第１の出力バッファの出力信号が出力される第３の出力端子と、
前記Ｎ個の信号出力端子のうちの異なる１つの出力信号端子と接続され、前記第２の出力バッファの出力信号が出力される第４の出力端子と、
を備えること
を特徴とする請求項７に記載の半導体集積回路。
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